JPH0793152A - マイクロプロセッサ制御装置 - Google Patents
マイクロプロセッサ制御装置Info
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- JPH0793152A JPH0793152A JP5233768A JP23376893A JPH0793152A JP H0793152 A JPH0793152 A JP H0793152A JP 5233768 A JP5233768 A JP 5233768A JP 23376893 A JP23376893 A JP 23376893A JP H0793152 A JPH0793152 A JP H0793152A
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- 230000006870 function Effects 0.000 description 2
- 101100070542 Podospora anserina het-s gene Proteins 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 演算命令を解読する命令デコード部と、当該
演算命令のオペランドを保持するオペランド保持部と、
演算命令を実行する複数個の演算ユニットとを有し、１
サイクル毎に所定個数の命令の実行が可能なマイクロプ
ロセッサ制御装置に関し、高速かつ効率良く命令実行を
行うことを目的とする。 【構成】 転送された演算命令及びオペランドを待機さ
せるとともに、実行可能な演算命令が前記所定個数以下
転送されている場合には当該演算命令及びオペランドの
選択、実行可能な演算命令の個数が前記所定個数より多
く転送されている場合には前記所定個数分の演算命令及
びオペランドのプログラム順に従う選択、並びに、選択
した演算命令及びオペランドについて各演算ユニットへ
の発行を行う命令待機部を有するように構成する。
演算命令のオペランドを保持するオペランド保持部と、
演算命令を実行する複数個の演算ユニットとを有し、１
サイクル毎に所定個数の命令の実行が可能なマイクロプ
ロセッサ制御装置に関し、高速かつ効率良く命令実行を
行うことを目的とする。 【構成】 転送された演算命令及びオペランドを待機さ
せるとともに、実行可能な演算命令が前記所定個数以下
転送されている場合には当該演算命令及びオペランドの
選択、実行可能な演算命令の個数が前記所定個数より多
く転送されている場合には前記所定個数分の演算命令及
びオペランドのプログラム順に従う選択、並びに、選択
した演算命令及びオペランドについて各演算ユニットへ
の発行を行う命令待機部を有するように構成する。
Description
【産業上の利用分野】本発明はマイクロプロセッサの制
御装置に係り、特に、演算命令を解読する命令デコード
部と、当該演算命令のオペランドを保持するオペランド
保持部と、当該演算命令を実行する複数個の演算ユニッ
トとを有し、１クロックサイクル毎に所定個数の命令の
実行が可能なマイクロプロセッサ制御装置に関する。
御装置に係り、特に、演算命令を解読する命令デコード
部と、当該演算命令のオペランドを保持するオペランド
保持部と、当該演算命令を実行する複数個の演算ユニッ
トとを有し、１クロックサイクル毎に所定個数の命令の
実行が可能なマイクロプロセッサ制御装置に関する。
【０００１】このように、複数の演算ユニットを有し１
クロックサイクルに複数の命令を実行できれば、同じプ
ログラムを同一のクロック周波数を持つ単一命令実行し
かできないプロセッサで実行した場合に比べ、より短時
間で実行が終了する。従って、命令実行速度が実効的に
向上することになり、プロセッサの性能向上につなが
る。
クロックサイクルに複数の命令を実行できれば、同じプ
ログラムを同一のクロック周波数を持つ単一命令実行し
かできないプロセッサで実行した場合に比べ、より短時
間で実行が終了する。従って、命令実行速度が実効的に
向上することになり、プロセッサの性能向上につなが
る。
【０００２】
【従来の技術】図１６に複数命令の実行を可能としたマ
イクロプロセッサの構成を示す。当該マイクロプロセッ
サは１クロックサイクルに複数命令の実行が可能であっ
て、同図に示すように、演算命令を解読する命令デコー
ド部９２と、演算命令のオペランドを保持するレジスタ
ファイル９３と、当該演算命令を実行する複数の演算ユ
ニット９０1 ，９０2 と、プログラム順に順次命令を保
持し、プログラム順に前記演算ユニット９０1 ，９０2
に送出するレジスタ９５1 〜９５4 と、レジスタ９５1
が空になった場合に発行された命令及びオペランドを選
択してレジスタ９５1 に命令及びオペランドを入力させ
るエントリ更新制御回路９５ａと、当該エントリ更新制
御回路９５ａの指示により選択を行うセレクタ９５ｂ，
９５ｃと、レジスタ９５4 に保持された演算命令及びオ
ペレータを演算ユニット９０ 1 ，９０2 のどちらか一方
への発行を選択するセレクタ９５ｄとを有する。
イクロプロセッサの構成を示す。当該マイクロプロセッ
サは１クロックサイクルに複数命令の実行が可能であっ
て、同図に示すように、演算命令を解読する命令デコー
ド部９２と、演算命令のオペランドを保持するレジスタ
ファイル９３と、当該演算命令を実行する複数の演算ユ
ニット９０1 ，９０2 と、プログラム順に順次命令を保
持し、プログラム順に前記演算ユニット９０1 ，９０2
に送出するレジスタ９５1 〜９５4 と、レジスタ９５1
が空になった場合に発行された命令及びオペランドを選
択してレジスタ９５1 に命令及びオペランドを入力させ
るエントリ更新制御回路９５ａと、当該エントリ更新制
御回路９５ａの指示により選択を行うセレクタ９５ｂ，
９５ｃと、レジスタ９５4 に保持された演算命令及びオ
ペレータを演算ユニット９０ 1 ，９０2 のどちらか一方
への発行を選択するセレクタ９５ｄとを有する。
【０００３】尚、レジスタ９５1 〜９５4 、エントリ更
新制御回路９５ａ、及びセレクタ９５ｂ，９５ｃ，９５
ｄはＦＩＦＯを構成し、ＲＳ(Reservation Station) ９
５に相当するものである。命令（プログラム）とデータ
が格納されているメモリから読み出された命令は、命令
デコードユニット９２に渡される。１サイクルで２命令
をメモリから読み出す。命令デコードユニット９２では
命令の解読（デコード）を行い、ＲＳ９５の空き状態を
見て命令を転送する。命令転送も１サイクルに２命令行
えるとする。ＲＳ９５は演算ユニット９０1 ，９０2 は
１個のＲＳ９５を共有している。
新制御回路９５ａ、及びセレクタ９５ｂ，９５ｃ，９５
ｄはＦＩＦＯを構成し、ＲＳ(Reservation Station) ９
５に相当するものである。命令（プログラム）とデータ
が格納されているメモリから読み出された命令は、命令
デコードユニット９２に渡される。１サイクルで２命令
をメモリから読み出す。命令デコードユニット９２では
命令の解読（デコード）を行い、ＲＳ９５の空き状態を
見て命令を転送する。命令転送も１サイクルに２命令行
えるとする。ＲＳ９５は演算ユニット９０1 ，９０2 は
１個のＲＳ９５を共有している。
【０００４】ＲＳ９５は命令デコードユニットから命令
を転送された時点で命令を実行するために必要なオペラ
ンドが揃っている場合は演算ユニットに命令とオペラン
ドを渡し、そうでない場合は必要なオペランドが揃うま
でＲＳ９５内で命令実行を待たせる。例えば、１サイク
ルで平行して実行可能な２命令の読出しがあった場合に
も、先に転送された命令が実行可能状態にならない限
り、後に転送された方の命令がたとえ実行可能状態であ
っても実行されないようにしている。
を転送された時点で命令を実行するために必要なオペラ
ンドが揃っている場合は演算ユニットに命令とオペラン
ドを渡し、そうでない場合は必要なオペランドが揃うま
でＲＳ９５内で命令実行を待たせる。例えば、１サイク
ルで平行して実行可能な２命令の読出しがあった場合に
も、先に転送された命令が実行可能状態にならない限
り、後に転送された方の命令がたとえ実行可能状態であ
っても実行されないようにしている。
【０００５】尚、図１６ではＲＳ９４のレジスタの個数
は４となっているが一般には何個であっても構わない。
演算ユニットは１サイクルあるいは複数のクロックサイ
クルで演算を実行し結果をレジスタファイル９３とＲＳ
９５に書き込む。また説明を簡略化するためＲＳ９５動
作に直接関連のないプロセッサの機構は省略している。
さらに図１６では演算ユニットの数は２となっているが
一般には何個あっても構わない。またメモリからの命令
供給数及び命令発行数は１サイクルに２個となっている
が一般には何個あっても構わない。
は４となっているが一般には何個であっても構わない。
演算ユニットは１サイクルあるいは複数のクロックサイ
クルで演算を実行し結果をレジスタファイル９３とＲＳ
９５に書き込む。また説明を簡略化するためＲＳ９５動
作に直接関連のないプロセッサの機構は省略している。
さらに図１６では演算ユニットの数は２となっているが
一般には何個あっても構わない。またメモリからの命令
供給数及び命令発行数は１サイクルに２個となっている
が一般には何個あっても構わない。
【０００６】
【発明が解決しようとする課題】さて、一般的に、従来
では、ＲＳ９５は１クロックサイクルで同時にｍ命令の
実行を開始できるとする（ｍ個の演算ユニットに接続さ
れている）場合、ｍ個以内の命令が転送されたとして
も、最初に転送された命令が実行されない限り、後に転
送された命令が実行可能であっても当該命令は実行され
ることはなく、命令の実行開始までに時間がかかり、命
令実行速度を十分に高めることができないおそれがある
という問題点を有していた。
では、ＲＳ９５は１クロックサイクルで同時にｍ命令の
実行を開始できるとする（ｍ個の演算ユニットに接続さ
れている）場合、ｍ個以内の命令が転送されたとして
も、最初に転送された命令が実行されない限り、後に転
送された命令が実行可能であっても当該命令は実行され
ることはなく、命令の実行開始までに時間がかかり、命
令実行速度を十分に高めることができないおそれがある
という問題点を有していた。
【０００７】しかし、あるクロックサイクルでｎ個（ｎ
＞ｍ）の命令が同時に実行可能な状態になりｎ個の命令
の中からｍ個を選んで実行の必要がある場合、命令が転
送順番を無視して実行をすると、いつまでも実行されな
い命令が残るという問題点を有していた。
＞ｍ）の命令が同時に実行可能な状態になりｎ個の命令
の中からｍ個を選んで実行の必要がある場合、命令が転
送順番を無視して実行をすると、いつまでも実行されな
い命令が残るという問題点を有していた。
【０００８】そこで、本発明は、複数命令、即ち、所定
個数（ｍ個）の命令が同時実行できるプロセッサにおい
て、所定個数以内の命令が転送された場合には、転送順
序に拘わらず、実行可能になった順に命令を実行する
が、あるクロックサイクルでｎ個（ｎ＞ｍ）の命令が同
時に実行可能な状態になったときには、ｎ個の命令の中
から命令が転送された順に所定個数を選んで実行を開始
することにより、高速にかつ効率良く命令実行を行うこ
とのできるマイクロプロセッサ制御装置を提供すること
を目的としてなされたものである。
個数（ｍ個）の命令が同時実行できるプロセッサにおい
て、所定個数以内の命令が転送された場合には、転送順
序に拘わらず、実行可能になった順に命令を実行する
が、あるクロックサイクルでｎ個（ｎ＞ｍ）の命令が同
時に実行可能な状態になったときには、ｎ個の命令の中
から命令が転送された順に所定個数を選んで実行を開始
することにより、高速にかつ効率良く命令実行を行うこ
とのできるマイクロプロセッサ制御装置を提供すること
を目的としてなされたものである。
【０００９】
【課題を解決するための手段】以上の技術的課題を解決
するため、本発明は、図１に示すように、演算命令を解
読する命令デコード部２０と、当該演算命令のオペラン
ドを保持するオペランド保持部３０と、当該演算命令を
実行する複数個の演算ユニット１０1 〜１０nとを有
し、１クロックサイクル毎に所定個数の命令の実行が可
能なマイクロプロセッサにおいて、命令デコード部（２
０）から転送された演算命令及びオペランドを待機させ
るとともに、実行可能な演算命令が前記所定個数以下転
送されている場合には当該演算命令及びオペランドの選
択、実行可能な演算命令が前記所定個数より多く転送さ
れている場合には前記所定個数分の演算命令及びオペラ
ンドのプログラム順序に従う選択、並びに、選択した演
算命令及びオペランドの各演算ユニット１０1 〜１０n
への発行を行う命令待機部４０を有するものである。
するため、本発明は、図１に示すように、演算命令を解
読する命令デコード部２０と、当該演算命令のオペラン
ドを保持するオペランド保持部３０と、当該演算命令を
実行する複数個の演算ユニット１０1 〜１０nとを有
し、１クロックサイクル毎に所定個数の命令の実行が可
能なマイクロプロセッサにおいて、命令デコード部（２
０）から転送された演算命令及びオペランドを待機させ
るとともに、実行可能な演算命令が前記所定個数以下転
送されている場合には当該演算命令及びオペランドの選
択、実行可能な演算命令が前記所定個数より多く転送さ
れている場合には前記所定個数分の演算命令及びオペラ
ンドのプログラム順序に従う選択、並びに、選択した演
算命令及びオペランドの各演算ユニット１０1 〜１０n
への発行を行う命令待機部４０を有するものである。
【００１０】ここで、「所定個数」とは、１サイクルで
実行可能な演算命令の個数をいい、原則として演算ユニ
ット１０1 〜１０n の個数と一致すべきであるが、当該
演算ユニット１０1 〜１０n の個数より小さくても良
い。尚、所定個数よりも多い命令が転送された場合に
「プログラム順序に従う選択」を行うのは、いつまでも
実行されない演算命令が残ってしまうのを避けるためで
ある。
実行可能な演算命令の個数をいい、原則として演算ユニ
ット１０1 〜１０n の個数と一致すべきであるが、当該
演算ユニット１０1 〜１０n の個数より小さくても良
い。尚、所定個数よりも多い命令が転送された場合に
「プログラム順序に従う選択」を行うのは、いつまでも
実行されない演算命令が残ってしまうのを避けるためで
ある。
【００１１】このように本発明では、従来例と異なり、
命令の実行順は、命令デコード部２０からの転送順に機
械的に固定されているものではなく、転送された命令が
前記所定個数以下の場合には、実行可能となった命令か
ら順次実行されることになるので、実行速度及び実行効
率が向上することになる。
命令の実行順は、命令デコード部２０からの転送順に機
械的に固定されているものではなく、転送された命令が
前記所定個数以下の場合には、実行可能となった命令か
ら順次実行されることになるので、実行速度及び実行効
率が向上することになる。
【００１２】さらに、図２には、本発明の第一の実施態
様として、前記命令待機部４１は、演算命令のプログラ
ム順序に演算命令及びオペランドを移動可能に保持する
命令プログラム順保持部５０と、転送された演算命令が
実行可能か否かの判定、及び、その判定結果を示す情報
の各命令への付加を行う実行可能性判定部６０と、実行
可能な命令が前記所定個数以下転送されている場合には
当該演算命令及びオペランドの選択、実行可能な演算命
令が前記所定個数より多く転送されている場合には前記
命令プログラム順保持部５０の保持位置に基づく前記所
定個数分の演算命令及びオペランドのプログラム順に従
う選択、並びに、選択された命令及びオペランドの前記
演算ユニット１０1 〜１０n への発行を行う命令選択部
７０とを有するものである。
様として、前記命令待機部４１は、演算命令のプログラ
ム順序に演算命令及びオペランドを移動可能に保持する
命令プログラム順保持部５０と、転送された演算命令が
実行可能か否かの判定、及び、その判定結果を示す情報
の各命令への付加を行う実行可能性判定部６０と、実行
可能な命令が前記所定個数以下転送されている場合には
当該演算命令及びオペランドの選択、実行可能な演算命
令が前記所定個数より多く転送されている場合には前記
命令プログラム順保持部５０の保持位置に基づく前記所
定個数分の演算命令及びオペランドのプログラム順に従
う選択、並びに、選択された命令及びオペランドの前記
演算ユニット１０1 〜１０n への発行を行う命令選択部
７０とを有するものである。
【００１３】図３には、本発明の第二の実施態様とし
て、前記命令待機部４２は、演算命令及びオペランドを
保持する命令保持部５１と、転送された演算命令のプロ
グラム順序を示すプログラム順情報を前記命令保持部５
１に保持された演算命令に付加するプログラム順情報付
加部８０と、転送された演算命令の実行可能性の判定、
及び、その判定結果を示す情報の前記命令保持部５１に
保持された各命令への付加を行う実行可能性判定部６０
と、実行可能な命令が前記所定個数以下転送されている
場合には当該演算命令及びオペランドの選択、実行可能
な演算命令が前記所定個数より多く転送されている場合
には前記プログラム順情報に基づく前記所定個数分の演
算命令及びオペランドのプログラム順に従う選択、並び
に、選択された命令及びオペランドの前記演算ユニット
１０1 〜１０n への発行を行う命令選択部７１とを有す
るものである。
て、前記命令待機部４２は、演算命令及びオペランドを
保持する命令保持部５１と、転送された演算命令のプロ
グラム順序を示すプログラム順情報を前記命令保持部５
１に保持された演算命令に付加するプログラム順情報付
加部８０と、転送された演算命令の実行可能性の判定、
及び、その判定結果を示す情報の前記命令保持部５１に
保持された各命令への付加を行う実行可能性判定部６０
と、実行可能な命令が前記所定個数以下転送されている
場合には当該演算命令及びオペランドの選択、実行可能
な演算命令が前記所定個数より多く転送されている場合
には前記プログラム順情報に基づく前記所定個数分の演
算命令及びオペランドのプログラム順に従う選択、並び
に、選択された命令及びオペランドの前記演算ユニット
１０1 〜１０n への発行を行う命令選択部７１とを有す
るものである。
【００１４】
【作用】演算命令が前記命令デコード部２０から転送さ
れると、当該演算命令は、前記命令待機部４０で演算実
行のために待機する。その際、前記オペランド保持部３
０から、当該演算命令の演算対象のオペランドの送出等
があると演算命令の実行が可能となる。
れると、当該演算命令は、前記命令待機部４０で演算実
行のために待機する。その際、前記オペランド保持部３
０から、当該演算命令の演算対象のオペランドの送出等
があると演算命令の実行が可能となる。
【００１５】このようにして、演算実行可能な演算命令
が前記命令待機部４０に待機している場合に、実行可能
な演算命令の個数が前述した所定個数以下の場合には、
待機している命令の転送順に拘わらず、実行可能な演算
命令及びオペランドを選択して、前記演算ユニット１０
1 〜１０n に送出して、演算命令を実行させることにな
る。
が前記命令待機部４０に待機している場合に、実行可能
な演算命令の個数が前述した所定個数以下の場合には、
待機している命令の転送順に拘わらず、実行可能な演算
命令及びオペランドを選択して、前記演算ユニット１０
1 〜１０n に送出して、演算命令を実行させることにな
る。
【００１６】一方、演算実行可能な演算命令の個数が前
述した所定個数より多い場合には、演算命令のプログラ
ム（出現）順に数えた前記所定個数分の演算命令及びオ
ペランドを実行すべきものとして選択して前記各演算ユ
ニット１０1 〜１０n に発行して実行させることにな
る。
述した所定個数より多い場合には、演算命令のプログラ
ム（出現）順に数えた前記所定個数分の演算命令及びオ
ペランドを実行すべきものとして選択して前記各演算ユ
ニット１０1 〜１０n に発行して実行させることにな
る。
【００１７】さらに、第一の実施態様では、前記命令待
機部４０として、実行可能性判定部６０、命令プログラ
ム順保持部５０及び命令選択部７０を設けたものであ
り、実行可能性判定部６０を利用することにより、実行
可能な演算命令の判定を容易に、かつ高速確実に行っ
て、実行可能な演算命令をその転送順に拘わらず実行す
るようにしている。
機部４０として、実行可能性判定部６０、命令プログラ
ム順保持部５０及び命令選択部７０を設けたものであ
り、実行可能性判定部６０を利用することにより、実行
可能な演算命令の判定を容易に、かつ高速確実に行っ
て、実行可能な演算命令をその転送順に拘わらず実行す
るようにしている。
【００１８】同様に、第二の実施態様では、前記命令待
機部４２として、実行可能性判定部６０、命令保持部５
１、命令選択部７１及びプログラム順情報付加部８０を
設けたものであり、第一の実施態様と同様に、実行可能
性判定部６０を用いることにより、実行可能な演算命令
の判定を容易にし、高速確実に実行可能性を判定して、
実行可能な演算命令をそのプログラム順に拘わらず、高
速に実行するようにしている。さらに、第一の実施態様
とは異なり、前記命令プログラム順保持部５０に代え
て、命令保持部５１及びプログラム順情報付加部８０を
設けたものである。したがって、転送された命令は、前
記プログラム順保持部５０によりそのプログラム順にし
たがって移動させる必要はなく、プログラム順情報付加
部８０によりそのプログラム順を示すプログラム順情報
を付加させるだけで済む。したがって、命令保持部５１
の構造はプログラム順保持部５０に比較して簡単化する
ことができる。
機部４２として、実行可能性判定部６０、命令保持部５
１、命令選択部７１及びプログラム順情報付加部８０を
設けたものであり、第一の実施態様と同様に、実行可能
性判定部６０を用いることにより、実行可能な演算命令
の判定を容易にし、高速確実に実行可能性を判定して、
実行可能な演算命令をそのプログラム順に拘わらず、高
速に実行するようにしている。さらに、第一の実施態様
とは異なり、前記命令プログラム順保持部５０に代え
て、命令保持部５１及びプログラム順情報付加部８０を
設けたものである。したがって、転送された命令は、前
記プログラム順保持部５０によりそのプログラム順にし
たがって移動させる必要はなく、プログラム順情報付加
部８０によりそのプログラム順を示すプログラム順情報
を付加させるだけで済む。したがって、命令保持部５１
の構造はプログラム順保持部５０に比較して簡単化する
ことができる。
【００１９】
【実施例】続いて、本発明の実施例について説明する。
図４には本実施例に係る全体ブロック図を示す。同図に
示すように、本実施例にあっては、命令（プログラム）
とデータが格納されているメモリ９と、命令バッファ１
１と、１サイクルで所定個数として２個の演算命令の読
出しが可能であって、命令のデコードを行いＲＳ４の空
き状態を見て命令を転送する命令デコードユニット２
と、オペランドを保持するオペランド保持部３０に相当
するレジスタファイル３とを有する。また、転送された
演算命令及びオペランドを待機させるとともに、実行可
能な演算命令の個数が前記所定個数以下の場合には、プ
ログラム順序に拘わらず実行可能な演算命令及びオペラ
ンドを選択して各演算ユニット１1 ，１2 へ発行し、実
行可能な演算命令の個数が前記所定個数より多い場合に
は、演算命令のプログラム順に数えた前記所定個数分の
演算命令及びオペランドを選択して各演算ユニット
１1 ，１2 へ発行する命令待機部４０に相当するＲＳ(R
eservation Station) と、前記演算命令を１サイクル又
は複数のクロックサイクルで演算を実行しレジスタファ
イル３とＲＳ４に書き込む演算ユニット１1 ，１2 とを
有する。
図４には本実施例に係る全体ブロック図を示す。同図に
示すように、本実施例にあっては、命令（プログラム）
とデータが格納されているメモリ９と、命令バッファ１
１と、１サイクルで所定個数として２個の演算命令の読
出しが可能であって、命令のデコードを行いＲＳ４の空
き状態を見て命令を転送する命令デコードユニット２
と、オペランドを保持するオペランド保持部３０に相当
するレジスタファイル３とを有する。また、転送された
演算命令及びオペランドを待機させるとともに、実行可
能な演算命令の個数が前記所定個数以下の場合には、プ
ログラム順序に拘わらず実行可能な演算命令及びオペラ
ンドを選択して各演算ユニット１1 ，１2 へ発行し、実
行可能な演算命令の個数が前記所定個数より多い場合に
は、演算命令のプログラム順に数えた前記所定個数分の
演算命令及びオペランドを選択して各演算ユニット
１1 ，１2 へ発行する命令待機部４０に相当するＲＳ(R
eservation Station) と、前記演算命令を１サイクル又
は複数のクロックサイクルで演算を実行しレジスタファ
イル３とＲＳ４に書き込む演算ユニット１1 ，１2 とを
有する。
【００２０】尚、本例では、ＲＳ動作に直接関係のない
プロセッサの機構は省略している。また、前記ＲＳ４
は、前記所定個数と一致する２個の演算ユニット１1 ，
１2により共有されている命令とオペランドの一種のバ
ッファでもある。さらに、図４に示した実施例では、演
算ユニットの数を２個としているが、一般には何個あっ
ても構わない。また、メモリ９からの命令供給数及び命
令発行数は１サイクルに２個としているが、一般にはこ
れらに限られるものではない。
プロセッサの機構は省略している。また、前記ＲＳ４
は、前記所定個数と一致する２個の演算ユニット１1 ，
１2により共有されている命令とオペランドの一種のバ
ッファでもある。さらに、図４に示した実施例では、演
算ユニットの数を２個としているが、一般には何個あっ
ても構わない。また、メモリ９からの命令供給数及び命
令発行数は１サイクルに２個としているが、一般にはこ
れらに限られるものではない。
【００２１】図５には第一の実施例に係る要部ブロック
図を示す。同図に示すように、前記ＲＳ（命令待機部）
４は、演算命令を保持する間、演算命令のプログラム順
序に応じて移動可能な保持位置をもって演算命令及びオ
ペランドを保持する命令プログラム順保持部５と、転送
された演算命令のオペランドが得られたか否か等に応じ
て各レジスタに保持されている当該演算命令が実行可能
か否かの判定を行い、実行可能か否かを表すｖビット
（例えば“１”の場合に実行可能）を各命令に付加する
依存関係検査回路（Dependency-check回路）からなる実
行可能性判定部６と、実行可能な命令が前記所定個数
（２個）以下の場合には、前記命令プログラム順保持部
５に保持されている命令の保持位置に拘わらず、当該命
令を選択し、実行可能な命令が前記所定個数より多い場
合には、前記命令プログラム順保持部５の保持位置に基
づいて、前記所定個数分をプログラム順に選択して前記
演算ユニット１1 ，１2 に発行する命令選択回路７とを
有する。
図を示す。同図に示すように、前記ＲＳ（命令待機部）
４は、演算命令を保持する間、演算命令のプログラム順
序に応じて移動可能な保持位置をもって演算命令及びオ
ペランドを保持する命令プログラム順保持部５と、転送
された演算命令のオペランドが得られたか否か等に応じ
て各レジスタに保持されている当該演算命令が実行可能
か否かの判定を行い、実行可能か否かを表すｖビット
（例えば“１”の場合に実行可能）を各命令に付加する
依存関係検査回路（Dependency-check回路）からなる実
行可能性判定部６と、実行可能な命令が前記所定個数
（２個）以下の場合には、前記命令プログラム順保持部
５に保持されている命令の保持位置に拘わらず、当該命
令を選択し、実行可能な命令が前記所定個数より多い場
合には、前記命令プログラム順保持部５の保持位置に基
づいて、前記所定個数分をプログラム順に選択して前記
演算ユニット１1 ，１2 に発行する命令選択回路７とを
有する。
【００２２】ここで、「依存関係(Dependency)がある状
態」とは、現在デコード中の命令の入力データのレジス
タアドレスが現在実行中の命令の出力を書き込むレジス
タアドレスと一致している状態（レジスタ番号の競
合）。また、現在デコード中の命令が実行のために使用
するハードウェア（演算器）が現在実行中の命令によっ
て使用されており、例えば次のクロックサイクルでデコ
ード中の命令を実行しようとした時に、そのハードウェ
アがまだ使用されている状態（ハードウェアリソースの
競合）をいう。また、プロセッサのインクリメントの仕
方によってはこの他の場合でも依存関係と見なされるこ
とがある。
態」とは、現在デコード中の命令の入力データのレジス
タアドレスが現在実行中の命令の出力を書き込むレジス
タアドレスと一致している状態（レジスタ番号の競
合）。また、現在デコード中の命令が実行のために使用
するハードウェア（演算器）が現在実行中の命令によっ
て使用されており、例えば次のクロックサイクルでデコ
ード中の命令を実行しようとした時に、そのハードウェ
アがまだ使用されている状態（ハードウェアリソースの
競合）をいう。また、プロセッサのインクリメントの仕
方によってはこの他の場合でも依存関係と見なされるこ
とがある。
【００２３】当該依存関係検査回路は、例えば、図９の
例に示すように、あるサイクルで実行されているハード
ウェアの種類（命令コード）、使用されている出力レジ
スタ番号をレジスタに記憶しておき、デコード中の命令
のコード、番号との比較を行う。比較器はＥＸＮＯＲ論
理ゲートを用いて構成することができる。尚、図９で
は、実行ステージは２段のパイプラインで構成されてい
るとし（ＥＸ１，ＥＸ２）同時に２命令をデコード及び
実行できるとした。但し、同種の命令は２命令同時に実
行できないものとする。図中、デコードの命令は両方と
もＡＤＤ演算である。これは、同時に同種の演算を実行
できないとした仮定に反するのでリソース競合となる。
ＡＤＤ８，６，４の命令は１サイクル待たされる。また
ＥＸ１で実行中の命令の出力レジスタ６，１２はデコー
ド中の入力レジスタ番号と一致している。これは次のク
ロックサイクルでこれらのレジスタ６，１２は確定して
いない（ＥＸ２ステージで実行中である）ことを示して
いる。これはレジスタ競合である。結局デコード中の２
個のＡＤＤ命令はレジスタ競合が解消されるまで待たさ
れる。
例に示すように、あるサイクルで実行されているハード
ウェアの種類（命令コード）、使用されている出力レジ
スタ番号をレジスタに記憶しておき、デコード中の命令
のコード、番号との比較を行う。比較器はＥＸＮＯＲ論
理ゲートを用いて構成することができる。尚、図９で
は、実行ステージは２段のパイプラインで構成されてい
るとし（ＥＸ１，ＥＸ２）同時に２命令をデコード及び
実行できるとした。但し、同種の命令は２命令同時に実
行できないものとする。図中、デコードの命令は両方と
もＡＤＤ演算である。これは、同時に同種の演算を実行
できないとした仮定に反するのでリソース競合となる。
ＡＤＤ８，６，４の命令は１サイクル待たされる。また
ＥＸ１で実行中の命令の出力レジスタ６，１２はデコー
ド中の入力レジスタ番号と一致している。これは次のク
ロックサイクルでこれらのレジスタ６，１２は確定して
いない（ＥＸ２ステージで実行中である）ことを示して
いる。これはレジスタ競合である。結局デコード中の２
個のＡＤＤ命令はレジスタ競合が解消されるまで待たさ
れる。
【００２４】また、前記命令プログラム順保持部５は、
図５に示すように、４個のレジスタをもつ。即ち、命令
コード、オペランド、ｖビット及びｅビットを各々プロ
グラム順に保持する４個のレジスタ５1 〜５4 と、エン
トリ更新制御回路５ａ又は命令選択回路７に基づいて、
発行した命令及びオペランドを空いているレジスタに入
力させ、又は演算ユニットに１1 ，１2 に送出するため
のセレクタ５ｃ〜５ｎに対する指示をビットsel0〜sel3
の信号を出力することにより行うエントリ更新制御回路
５ａと、当該エントリ更新制御回路５ａのビットsel0〜
sel3の信号に基づいて、各前記レジスタに命令が保持さ
れているか否かを表すｅビットを作成するｅビット作成
回路５ｂとを有するものである。
図５に示すように、４個のレジスタをもつ。即ち、命令
コード、オペランド、ｖビット及びｅビットを各々プロ
グラム順に保持する４個のレジスタ５1 〜５4 と、エン
トリ更新制御回路５ａ又は命令選択回路７に基づいて、
発行した命令及びオペランドを空いているレジスタに入
力させ、又は演算ユニットに１1 ，１2 に送出するため
のセレクタ５ｃ〜５ｎに対する指示をビットsel0〜sel3
の信号を出力することにより行うエントリ更新制御回路
５ａと、当該エントリ更新制御回路５ａのビットsel0〜
sel3の信号に基づいて、各前記レジスタに命令が保持さ
れているか否かを表すｅビットを作成するｅビット作成
回路５ｂとを有するものである。
【００２５】さらに、図６に、前記命令選択回路７を実
現する一つの回路例を示す。同図に示すように、命令選
択回路７は、前記ｖビットを入力して、vs0 〜vs3 ビッ
トを出力するものである。
現する一つの回路例を示す。同図に示すように、命令選
択回路７は、前記ｖビットを入力して、vs0 〜vs3 ビッ
トを出力するものである。
【００２６】また、図７には、ｅビット作成回路５ｂの
一例を示す。同図に示すように、ｅビット作成回路５ｂ
は、ＡＮＤゲート５１ｂと、ＯＲゲート５２ｂと、ｅビ
ット保持レジスタ５３ｂとを有する。ｅビット作成回路
５ｂはエントリ更新制御回路５ａの出力信号sel0〜sel3
を反転した信号（0 →1 、1→0)と、前回のタイミング
で出力されたｅビットとの論理積と、命令選択回路７の
出力信号vs0 〜vs3 との論理和からｅビットを得るもの
である。
一例を示す。同図に示すように、ｅビット作成回路５ｂ
は、ＡＮＤゲート５１ｂと、ＯＲゲート５２ｂと、ｅビ
ット保持レジスタ５３ｂとを有する。ｅビット作成回路
５ｂはエントリ更新制御回路５ａの出力信号sel0〜sel3
を反転した信号（0 →1 、1→0)と、前回のタイミング
で出力されたｅビットとの論理積と、命令選択回路７の
出力信号vs0 〜vs3 との論理和からｅビットを得るもの
である。
【００２７】続いて、本実施例に係るマイクロプロセッ
サ制御装置の動作を説明する。前記メモリ９から読み出
された命令は、命令バッファ１１を介して命令デコード
ユニット２に渡される。１サイクルで２命令をメモリ９
から読み出すことができるとする。命令デコードユニッ
ト２では命令のデコードを行う。前記エントリ更新制御
回路５ａは各レジスタ５1 〜５4 のｅビットを読み、空
のレジスタを認識すると、演算命令のプログラム順に演
算命令を移動させ、移動後に得られた空のレジスタに発
行した演算命令を入力して保持させる。
サ制御装置の動作を説明する。前記メモリ９から読み出
された命令は、命令バッファ１１を介して命令デコード
ユニット２に渡される。１サイクルで２命令をメモリ９
から読み出すことができるとする。命令デコードユニッ
ト２では命令のデコードを行う。前記エントリ更新制御
回路５ａは各レジスタ５1 〜５4 のｅビットを読み、空
のレジスタを認識すると、演算命令のプログラム順に演
算命令を移動させ、移動後に得られた空のレジスタに発
行した演算命令を入力して保持させる。
【００２８】すると、図８のタイミングチャートに示す
ように、ステップＳ１で前記実行可能性判定部６は各レ
ジスタ５1 〜５4 のｅビットを読み出し、同時にステッ
プＳ２でＲＳ４の空でないレジスタ５1 〜５4 から演算
命令コード及びオペランドを読み出し、ステップＳ３で
前記実行可能性判定部６により命令が実行可能か否かを
判定するDependencyチェックが行われる。ステップＳ４
でこのチェックにより、演算命令コードにオペランドが
得られている場合には、演算命令は実行可能であると判
定し、その演算命令が保持されているレジスタ５1 〜５
4 に対して“１”のｖビットを送出し、そこに書き込
む。
ように、ステップＳ１で前記実行可能性判定部６は各レ
ジスタ５1 〜５4 のｅビットを読み出し、同時にステッ
プＳ２でＲＳ４の空でないレジスタ５1 〜５4 から演算
命令コード及びオペランドを読み出し、ステップＳ３で
前記実行可能性判定部６により命令が実行可能か否かを
判定するDependencyチェックが行われる。ステップＳ４
でこのチェックにより、演算命令コードにオペランドが
得られている場合には、演算命令は実行可能であると判
定し、その演算命令が保持されているレジスタ５1 〜５
4 に対して“１”のｖビットを送出し、そこに書き込
む。
【００２９】仮に、Ｒ１とＲ３のレジスタ５2 ，５4 に
保持されている命令が実行可能であった場合、即ち、実
行可能な演算命令が２個以内である場合には、ステップ
Ｓ５で、そのプログラム順に保持されている演算命令の
位置に拘わらず２個の演算命令及びオペランドが前記命
令選択回路７により選択されて、前記演算ユニット
１ 1 ，１2 に発行される。
保持されている命令が実行可能であった場合、即ち、実
行可能な演算命令が２個以内である場合には、ステップ
Ｓ５で、そのプログラム順に保持されている演算命令の
位置に拘わらず２個の演算命令及びオペランドが前記命
令選択回路７により選択されて、前記演算ユニット
１ 1 ，１2 に発行される。
【００３０】それに対し、前記所定個数よりも多い個数
の演算命令が実行可能である場合には、演算ユニットは
２個しかないため実行可能な４個の命令の中から命令が
転送された順（プログラム順）に２個を選択して演算ユ
ニット１1 ，１2 へ渡す必要がある。この場合は、前記
命令選択回路７により、前記命令プログラム順保持部５
のプログラム順の保持位置に基づいて、Ｒ３のレジスタ
５3 とＲ２のレジスタ５3 に保持されている演算命令及
びオペランドが選択されて演算ユニット１1 ，１2 に渡
される。
の演算命令が実行可能である場合には、演算ユニットは
２個しかないため実行可能な４個の命令の中から命令が
転送された順（プログラム順）に２個を選択して演算ユ
ニット１1 ，１2 へ渡す必要がある。この場合は、前記
命令選択回路７により、前記命令プログラム順保持部５
のプログラム順の保持位置に基づいて、Ｒ３のレジスタ
５3 とＲ２のレジスタ５3 に保持されている演算命令及
びオペランドが選択されて演算ユニット１1 ，１2 に渡
される。
【００３１】このように、実行可能な命令の選択が図６
に示すように、簡単な回路で実現できるのは、図５に示
すように、命令がそのプログラム順にＲ３，Ｒ２，Ｒ
１，Ｒ０の順で保持されるとともに、各レジスタにその
実行可能性を表すｖビットが保持されているからであ
る。仮にＲ１とＲ３に格納されている命令の選択がなさ
れたとする。この場合Ｒ１とＲ３のエントリは無効とな
り、次のクロックサイクルで命令発行ユニット２から供
給される命令を格納することができる。
に示すように、簡単な回路で実現できるのは、図５に示
すように、命令がそのプログラム順にＲ３，Ｒ２，Ｒ
１，Ｒ０の順で保持されるとともに、各レジスタにその
実行可能性を表すｖビットが保持されているからであ
る。仮にＲ１とＲ３に格納されている命令の選択がなさ
れたとする。この場合Ｒ１とＲ３のエントリは無効とな
り、次のクロックサイクルで命令発行ユニット２から供
給される命令を格納することができる。
【００３２】この時、図８のタイムチャートに示すよう
に、ステップＳ６で前記ｅビット作成回路５ｂは前記エ
ントリ更新制御回路５ａからの選択信号に基づいて命令
実行後のｅビットの更新を行い、無効となったエントリ
であるＲ１とＲ３のレジスタに対し“１”のｅビットを
書き込み、次のクロックサイクルで命令デコードユニッ
ト２から供給される命令を保持することができることに
なる。この時、命令が転送された順（プログラム順）に
ＲＳの各レジスタのＲ３，Ｒ２，Ｒ１，Ｒ０の順で格納
されるように、レジスタＲ２をレジスタＲ３に、レジス
タＲ０をレジスタＲ２に移動する。結果として次のクロ
ックサイクルではＲ０，Ｒ１のレジスタが空くことにな
り、ステップＳ７で空いたレジスタに新たな命令が書き
込まれることになる。この制御はエントリ更新制御回路
で行う。レジスタ間での移動を行うために各エントリ更
新制御回路で生成する。
に、ステップＳ６で前記ｅビット作成回路５ｂは前記エ
ントリ更新制御回路５ａからの選択信号に基づいて命令
実行後のｅビットの更新を行い、無効となったエントリ
であるＲ１とＲ３のレジスタに対し“１”のｅビットを
書き込み、次のクロックサイクルで命令デコードユニッ
ト２から供給される命令を保持することができることに
なる。この時、命令が転送された順（プログラム順）に
ＲＳの各レジスタのＲ３，Ｒ２，Ｒ１，Ｒ０の順で格納
されるように、レジスタＲ２をレジスタＲ３に、レジス
タＲ０をレジスタＲ２に移動する。結果として次のクロ
ックサイクルではＲ０，Ｒ１のレジスタが空くことにな
り、ステップＳ７で空いたレジスタに新たな命令が書き
込まれることになる。この制御はエントリ更新制御回路
で行う。レジスタ間での移動を行うために各エントリ更
新制御回路で生成する。
【００３３】続いて、第二の実施例を図１０に基づいて
説明する。同図に示すように、本例では、第一の実施例
に係るＲＳ４と異なり、前記命令プログラム順保持部５
に代えて、命令保持部１５、及びプログラム順情報付加
部８０に相当するｓビット作成回路８を設け、命令選択
回路７に代えて命令選択回路１７を設けたＲＳ１４を設
けたものである。
説明する。同図に示すように、本例では、第一の実施例
に係るＲＳ４と異なり、前記命令プログラム順保持部５
に代えて、命令保持部１５、及びプログラム順情報付加
部８０に相当するｓビット作成回路８を設け、命令選択
回路７に代えて命令選択回路１７を設けたＲＳ１４を設
けたものである。
【００３４】ここで、命令保持部１５は、プログラム順
とは無関係な保持位置で演算命令及びオペランドを保持
するものである。また、前記命令選択部１７は、実行可
能性判定部６により得られたｖビットにより示された実
行可能な命令が前記所定個数（本実施例では２個）以下
の場合には、前記命令保持部１５に保持されているプロ
グラム順を示すｓビットに拘わらず、当該命令を選択
し、実行可能な命令が前記所定個数（２個）より多い場
合には、前記保持部１５に保持されている当該命令のｓ
ビットに基づいて、前記所定個数分を選択し、前記演算
ユニット１1 ，１ 2 に発行するものである。
とは無関係な保持位置で演算命令及びオペランドを保持
するものである。また、前記命令選択部１７は、実行可
能性判定部６により得られたｖビットにより示された実
行可能な命令が前記所定個数（本実施例では２個）以下
の場合には、前記命令保持部１５に保持されているプロ
グラム順を示すｓビットに拘わらず、当該命令を選択
し、実行可能な命令が前記所定個数（２個）より多い場
合には、前記保持部１５に保持されている当該命令のｓ
ビットに基づいて、前記所定個数分を選択し、前記演算
ユニット１1 ，１ 2 に発行するものである。
【００３５】当該命令選択回路１７の回路の一例を図１
１に示す。同図に示すように、当該回路１７は、前記ｓ
ビットに基づいて、各レジスタ１５1 〜１５4 のｖビッ
トを入れ換える切換え部１７１と、第一の実施例に係る
命令選択回路７で用いた論理素子群１７２とからなる。
さらに、前記ｓビット作成回路８は、前記エントリ更新
制御回路１５ａにより得られた選択信号sel0〜sel3及び
前記命令選択回路１７から出力された選択信号vs0 〜vs
3 に基づいて、転送された演算命令のプログラム順序を
示すプログラム順情報であるｓビットを作成して各演算
命令に付加するものである。
１に示す。同図に示すように、当該回路１７は、前記ｓ
ビットに基づいて、各レジスタ１５1 〜１５4 のｖビッ
トを入れ換える切換え部１７１と、第一の実施例に係る
命令選択回路７で用いた論理素子群１７２とからなる。
さらに、前記ｓビット作成回路８は、前記エントリ更新
制御回路１５ａにより得られた選択信号sel0〜sel3及び
前記命令選択回路１７から出力された選択信号vs0 〜vs
3 に基づいて、転送された演算命令のプログラム順序を
示すプログラム順情報であるｓビットを作成して各演算
命令に付加するものである。
【００３６】また、図１２には、本例に係るｓビット作
成回路８を示す。ｓビット作成回路８は同図に示すよう
に、命令選択回路１７により出力された命令選択信号vs
0 〜vs3 に基づいてＲＳ１４のエントリ（入力した命令
及びオペランド）が実行されたか否かを判断し、エント
リ更新制御回路１５ａから出力されたエントリ更新制御
信号sel0〜sel3によりＲＳ１４にエントリが新しく書き
込まれたか否かを判断し、これらに基づいて、減算を行
うべき２個の実行された旧ｓビットの選択、及び減算数
（０≦減算数≦２）の決定を行うとともに、旧ｓビット
のうち実行されず減算を行わない２個の旧ｓビットの選
択を行い対応する新ｓビットに変換して該当する出力信
号線から新ｓビットを出力するｓビット制御回路８１
と、選択された旧ビットから決定された減算数の減算を
行う減算器８２，８３と、減算され又は出力された新ｓ
ビットを対応するレジスタの配列に従って配列する配列
部８５と、新ｓビットを一時保持する新ｓビット保持部
８４とを有するものである。
成回路８を示す。ｓビット作成回路８は同図に示すよう
に、命令選択回路１７により出力された命令選択信号vs
0 〜vs3 に基づいてＲＳ１４のエントリ（入力した命令
及びオペランド）が実行されたか否かを判断し、エント
リ更新制御回路１５ａから出力されたエントリ更新制御
信号sel0〜sel3によりＲＳ１４にエントリが新しく書き
込まれたか否かを判断し、これらに基づいて、減算を行
うべき２個の実行された旧ｓビットの選択、及び減算数
（０≦減算数≦２）の決定を行うとともに、旧ｓビット
のうち実行されず減算を行わない２個の旧ｓビットの選
択を行い対応する新ｓビットに変換して該当する出力信
号線から新ｓビットを出力するｓビット制御回路８１
と、選択された旧ビットから決定された減算数の減算を
行う減算器８２，８３と、減算され又は出力された新ｓ
ビットを対応するレジスタの配列に従って配列する配列
部８５と、新ｓビットを一時保持する新ｓビット保持部
８４とを有するものである。
【００３７】ここで、ｓビットは、例えば、図１０に示
すように、前記命令保持部１５に４個のエントリがある
場合には、当該命令保持部１５の各レジスタに保持され
ている演算命令のプログラム順（１〜４）を表すため２
ビットのデータ幅をもつ。この場合、ｓビットはプログ
ラム順に００，０１，１０，１１の値をとるものとす
る。この順序は、命令が読み出されるプログラムが格納
されているメモリのアドレスの小さい順である。ｓビッ
トが必要であるのは、レジスタ間での移動を行わないた
めに各レジスタは自分のプログラム順序を記憶しておく
必要があるからである。
すように、前記命令保持部１５に４個のエントリがある
場合には、当該命令保持部１５の各レジスタに保持され
ている演算命令のプログラム順（１〜４）を表すため２
ビットのデータ幅をもつ。この場合、ｓビットはプログ
ラム順に００，０１，１０，１１の値をとるものとす
る。この順序は、命令が読み出されるプログラムが格納
されているメモリのアドレスの小さい順である。ｓビッ
トが必要であるのは、レジスタ間での移動を行わないた
めに各レジスタは自分のプログラム順序を記憶しておく
必要があるからである。
【００３８】続いて、本実施例に係るマイクロプロセッ
サ制御装置の動作を説明する。メモリ９から読み出され
た命令は、命令バッファ１１を介して命令デコードユニ
ット２に渡される。第一の実施例と同様に１サイクルで
２命令をメモリ９から読み出すことができるとする。命
令デコードユニット２では命令のデコードを行う。前記
エントリ更新回路１５ａは各レジスタ１５1 〜１５4 の
ｅビットを読み、空のレジスタを認識すると、演算命令
のプログラム順に演算命令を移動させることなく、空の
レジスタに転送した演算命令を入力して保持させる。
サ制御装置の動作を説明する。メモリ９から読み出され
た命令は、命令バッファ１１を介して命令デコードユニ
ット２に渡される。第一の実施例と同様に１サイクルで
２命令をメモリ９から読み出すことができるとする。命
令デコードユニット２では命令のデコードを行う。前記
エントリ更新回路１５ａは各レジスタ１５1 〜１５4 の
ｅビットを読み、空のレジスタを認識すると、演算命令
のプログラム順に演算命令を移動させることなく、空の
レジスタに転送した演算命令を入力して保持させる。
【００３９】すると、図８のタイミングチャートに示す
ように、ステップＳ１１で前記実行可能性判定部６は各
レジスタ１５1 〜１５4 のｅビットを読み出し、同時に
ステップＳ１２でＲＳ１４の空でないレジスタ１５1 〜
１５4 から演算命令コード及びオペランドを読み出し、
ステップＳ１３で前記実行可能性判定部６により命令が
実行可能か否かを判定するDependencyチェックが行われ
る。ステップＳ１４でこのチェックにより、演算命令コ
ードにオペランドが得られている場合には、演算命令は
実行可能であると判定し、その演算命令が保持されてい
るレジスタ１５ 1 〜１５4 に対して“１”のｖビットを
送出し、そこに書き込む。
ように、ステップＳ１１で前記実行可能性判定部６は各
レジスタ１５1 〜１５4 のｅビットを読み出し、同時に
ステップＳ１２でＲＳ１４の空でないレジスタ１５1 〜
１５4 から演算命令コード及びオペランドを読み出し、
ステップＳ１３で前記実行可能性判定部６により命令が
実行可能か否かを判定するDependencyチェックが行われ
る。ステップＳ１４でこのチェックにより、演算命令コ
ードにオペランドが得られている場合には、演算命令は
実行可能であると判定し、その演算命令が保持されてい
るレジスタ１５ 1 〜１５4 に対して“１”のｖビットを
送出し、そこに書き込む。
【００４０】仮に、実行可能な演算命令が２個以内であ
る場合には、例えば、Ｒ１とＲ３のレジスタ１５2 ，１
５4 に保持されている命令が実行可能であった場合に
は、ステップＳ１５で、前記ｓビット作成回路８により
作成されたその演算命令のプログラム順を表すｓビット
に拘わらず２個の演算命令及びオペランドが前記命令選
択回路１７により選択されて、前記演算ユニット１1 ，
１2 に送出される。
る場合には、例えば、Ｒ１とＲ３のレジスタ１５2 ，１
５4 に保持されている命令が実行可能であった場合に
は、ステップＳ１５で、前記ｓビット作成回路８により
作成されたその演算命令のプログラム順を表すｓビット
に拘わらず２個の演算命令及びオペランドが前記命令選
択回路１７により選択されて、前記演算ユニット１1 ，
１2 に送出される。
【００４１】それに対し、前記所定個数よりも多い個数
の演算命令が実行可能である場合には、演算ユニットは
２個しかないため実行可能な４個の命令の中から命令が
転送された順に２個を選択して演算ユニット１1 ，１2
へ渡す必要がある。この場合は、前記命令選択回路１７
は、前記ｓビット作成回路８により作成された各エント
リに対するプログラム順を示すｓビットに基づいて、プ
ログラム順に演算命令及びオペランドを選択されて演算
ユニット１1 ，１2 に発行される。即ち、命令選択回路
１７は図１１に示すように、各レジスタに対応して設定
されたｓビットの値に基づいて、各レジスタに保持され
ている命令及びオペランドに設定されたｖビットを、切
換え部１７１により、プログラム順にレジスタＲ３，Ｒ
２，Ｒ１，Ｒ０となるように切り換えて、論理素子群１
７２を介して前記命令選択信号vs0 〜vs3 を出力する。
の演算命令が実行可能である場合には、演算ユニットは
２個しかないため実行可能な４個の命令の中から命令が
転送された順に２個を選択して演算ユニット１1 ，１2
へ渡す必要がある。この場合は、前記命令選択回路１７
は、前記ｓビット作成回路８により作成された各エント
リに対するプログラム順を示すｓビットに基づいて、プ
ログラム順に演算命令及びオペランドを選択されて演算
ユニット１1 ，１2 に発行される。即ち、命令選択回路
１７は図１１に示すように、各レジスタに対応して設定
されたｓビットの値に基づいて、各レジスタに保持され
ている命令及びオペランドに設定されたｖビットを、切
換え部１７１により、プログラム順にレジスタＲ３，Ｒ
２，Ｒ１，Ｒ０となるように切り換えて、論理素子群１
７２を介して前記命令選択信号vs0 〜vs3 を出力する。
【００４２】仮にＲ１とＲ３に格納されている命令の選
択がなされたとする。この場合Ｒ１とＲ３のエントリは
無効となり、次のクロックサイクルで命令デコードユニ
ット２から供給される命令を格納することができる。こ
の時、図８のタイムチャートに示すように、ステップＳ
１６で前記ｅビット作成回路１５ｂは前記エントリ更新
制御回路１５ａからの選択信号に基づいて命令実行後の
ｅビットの更新を行い、無効となったレジスタであるＲ
１とＲ３に対し“１”のｅビットを書き込み、ステップ
Ｓ１７で、命令デコードユニット２から供給される命令
を保持することになる。その際、第一の実施例と異な
り、第二の実施例ではレジスタ間で命令及びオペランド
の移動を行うことなく、ｅビットに“１”が書き込まれ
ているレジスタに新たに転送された命令を格納する。そ
して、第一の実施例と異なり、第二の実施例にあって
は、ステップＳ１８で、さらに、前記ｓビット作成回路
８でｓビットを作成し、命令が転送された順（プログラ
ム順）にＲＳの各レジスタに格納することになる。次
に、前記ｓビット作成回路８の動作について説明する。
択がなされたとする。この場合Ｒ１とＲ３のエントリは
無効となり、次のクロックサイクルで命令デコードユニ
ット２から供給される命令を格納することができる。こ
の時、図８のタイムチャートに示すように、ステップＳ
１６で前記ｅビット作成回路１５ｂは前記エントリ更新
制御回路１５ａからの選択信号に基づいて命令実行後の
ｅビットの更新を行い、無効となったレジスタであるＲ
１とＲ３に対し“１”のｅビットを書き込み、ステップ
Ｓ１７で、命令デコードユニット２から供給される命令
を保持することになる。その際、第一の実施例と異な
り、第二の実施例ではレジスタ間で命令及びオペランド
の移動を行うことなく、ｅビットに“１”が書き込まれ
ているレジスタに新たに転送された命令を格納する。そ
して、第一の実施例と異なり、第二の実施例にあって
は、ステップＳ１８で、さらに、前記ｓビット作成回路
８でｓビットを作成し、命令が転送された順（プログラ
ム順）にＲＳの各レジスタに格納することになる。次
に、前記ｓビット作成回路８の動作について説明する。
【００４３】前記ｓビット作成回路８は、あるサイクル
でＲＳ１４のレジスタの命令及びオペランドが演算ユニ
ットに送られて実行された場合、及び、ＲＳ１４のレジ
スタに命令が新しく書き込まれた場合、ｓビットの更新
を行う。ＲＳ１４の命令が実行されたかどうかは命令選
択回路１７の出力vs0 〜vs3 を見ることにより判断し、
エントリ更新制御回路１５ａから出力されたエントリ更
新制御信号sel0〜sel3によりＲＳ１４にエントリが新し
く書き込まれたか否かを判断する。
でＲＳ１４のレジスタの命令及びオペランドが演算ユニ
ットに送られて実行された場合、及び、ＲＳ１４のレジ
スタに命令が新しく書き込まれた場合、ｓビットの更新
を行う。ＲＳ１４の命令が実行されたかどうかは命令選
択回路１７の出力vs0 〜vs3 を見ることにより判断し、
エントリ更新制御回路１５ａから出力されたエントリ更
新制御信号sel0〜sel3によりＲＳ１４にエントリが新し
く書き込まれたか否かを判断する。
【００４４】例えば、あるサイクルの始めにＲＳ１４の
エントリとｓ，ｖ，ｅビットの関係が図１３（ａ）のよ
うになっているとする。この状態は前のサイクルでＲＳ
１４の４個のエントリが全て実行可能な状態にあり（ｖ
ビットが全て“１”）、ｓビットの小さい（ｓビットが
“００”と“０１”）順に対応するレジスタＲ３及びレ
ジスタＲ２に保持されている２命令が実行されたことを
示している。その結果実行された命令が保持されていた
レジスタのエントリは無効となり、ｅビットに“１”が
立ち、次のクロックサイクルでの命令デコードユニット
２から供給される命令を格納することができる。
エントリとｓ，ｖ，ｅビットの関係が図１３（ａ）のよ
うになっているとする。この状態は前のサイクルでＲＳ
１４の４個のエントリが全て実行可能な状態にあり（ｖ
ビットが全て“１”）、ｓビットの小さい（ｓビットが
“００”と“０１”）順に対応するレジスタＲ３及びレ
ジスタＲ２に保持されている２命令が実行されたことを
示している。その結果実行された命令が保持されていた
レジスタのエントリは無効となり、ｅビットに“１”が
立ち、次のクロックサイクルでの命令デコードユニット
２から供給される命令を格納することができる。
【００４５】当該図１３の（ａ）のサイクルが終了した
現時点では、まだ実行されていないＲ０及びＲ１に保持
されている命令は、サイクルの終わりでは、プログラム
順では最初になるため新ｓビットとして“００”及び
“０１”が当該レジスタＲ０及びＲ１にセットされる。
当該命令はサイクルの前で既に実行可能状態にあり（ｖ
ビットが“１”にあり）、プログラム順に従ってサイク
ルの終わりで実行され、ｅビットに“１”を立てて無効
化される。
現時点では、まだ実行されていないＲ０及びＲ１に保持
されている命令は、サイクルの終わりでは、プログラム
順では最初になるため新ｓビットとして“００”及び
“０１”が当該レジスタＲ０及びＲ１にセットされる。
当該命令はサイクルの前で既に実行可能状態にあり（ｖ
ビットが“１”にあり）、プログラム順に従ってサイク
ルの終わりで実行され、ｅビットに“１”を立てて無効
化される。
【００４６】その際、サイクル前で既に実行された２命
令が保持されていたＲ２及びＲ３にはｅビットに“１”
が立ち、ｓビットは無効化されており、サイクルの終わ
りでは新たな２命令が書き込まれる。その際、当該命令
が保持されているＲ２及びＲ３には、その命令のプログ
ラム順に基づいて、新ｓビットとして“１０”“１１”
がセットされるとともに、当該命令については、その実
行可能性については、まだ前記実行可能性判定部６によ
る判定がされていないので、ｖビットの欄に“？”を表
わした。また、サイクルの終わりの段階では、当該２命
令は未だ実行前であるためｅビットに“０”が立ってい
る。
令が保持されていたＲ２及びＲ３にはｅビットに“１”
が立ち、ｓビットは無効化されており、サイクルの終わ
りでは新たな２命令が書き込まれる。その際、当該命令
が保持されているＲ２及びＲ３には、その命令のプログ
ラム順に基づいて、新ｓビットとして“１０”“１１”
がセットされるとともに、当該命令については、その実
行可能性については、まだ前記実行可能性判定部６によ
る判定がされていないので、ｖビットの欄に“？”を表
わした。また、サイクルの終わりの段階では、当該２命
令は未だ実行前であるためｅビットに“０”が立ってい
る。
【００４７】この図１３（ａ）のサイクルの始めからサ
イクルの終わりまでの間に前記ｓビット作成回路８がと
る動作について説明する。前記ｓビット作成回路８の前
記ｓビット制御回路８１は、サイクルの始めで、前記命
令選択回路１７の出力結果vs0 〜vs3 を見ることにより
Ｒ２及びＲ３のレジスタの命令が実行されたと判断し、
実行されずに残留した旧ｓビット“１０”及び“１１”
について、前記減算器８２、８３に被減算数として入力
させるとともに、減算数を“１０”（十進法では
“２”）決定して前記減算器８２，８３に入力させる。
したがって、減算器８２，８３により次の各演算結果が
得られる。 １１−１０＝０１ １０−１０＝００
イクルの終わりまでの間に前記ｓビット作成回路８がと
る動作について説明する。前記ｓビット作成回路８の前
記ｓビット制御回路８１は、サイクルの始めで、前記命
令選択回路１７の出力結果vs0 〜vs3 を見ることにより
Ｒ２及びＲ３のレジスタの命令が実行されたと判断し、
実行されずに残留した旧ｓビット“１０”及び“１１”
について、前記減算器８２、８３に被減算数として入力
させるとともに、減算数を“１０”（十進法では
“２”）決定して前記減算器８２，８３に入力させる。
したがって、減算器８２，８３により次の各演算結果が
得られる。 １１−１０＝０１ １０−１０＝００
【００４８】また、前記ｓビット制御回路８１は、サイ
クルの終わりで、エントリ更新制御回路１５ａから出力
されたエントリ更新制御信号sel0〜sel3により、ＲＳ１
４のＲ２及びＲ３に新たに、命令が書き込まれたと判断
し、当該命令が書き込まれたレジスタに、その命令のプ
ログラム順に“１０”及び“１１”の新ｓビットを減算
器８２，８３を介さずに出力する。このようにして得ら
れた、前記減算器８２，８３による旧ｓビットから減算
数“２”が減算された減算結果“００”及び“０１”、
並びに、新ｓビット“１０”及び“１１”を前記配列部
８５により、対応するレジスタの配列に従って配列し、
Ｒ０〜Ｒ３の順に、新ｓビットとして“００”“０１”
“１０”“１１”を対応する各レジスタに送出し、保持
させる。ＲＳ１４のレジスタのＲ２，Ｒ３については、
命令のアドレスの小さい順（プログラム順）に“１
０”、“１１”とする。
クルの終わりで、エントリ更新制御回路１５ａから出力
されたエントリ更新制御信号sel0〜sel3により、ＲＳ１
４のＲ２及びＲ３に新たに、命令が書き込まれたと判断
し、当該命令が書き込まれたレジスタに、その命令のプ
ログラム順に“１０”及び“１１”の新ｓビットを減算
器８２，８３を介さずに出力する。このようにして得ら
れた、前記減算器８２，８３による旧ｓビットから減算
数“２”が減算された減算結果“００”及び“０１”、
並びに、新ｓビット“１０”及び“１１”を前記配列部
８５により、対応するレジスタの配列に従って配列し、
Ｒ０〜Ｒ３の順に、新ｓビットとして“００”“０１”
“１０”“１１”を対応する各レジスタに送出し、保持
させる。ＲＳ１４のレジスタのＲ２，Ｒ３については、
命令のアドレスの小さい順（プログラム順）に“１
０”、“１１”とする。
【００４９】同様にして、図１３の（ｂ）〜（ｅ）には
ＲＳ１４の３個のエントリが実行可能な状態にある場合
（ｖビットのうち３個が“１”）を示し、図１４及び図
１５の（ｋ）にはＲＳ１４の２個のエントリが実行可能
な状態にある場合（ｖビットのうち２個が“１”）を示
し、図１５の（ｌ）〜（ｏ）には、ＲＳの１個のエント
リが実行可能な状態にある場合（ｖビットのうち１個が
“１”）を示す。
ＲＳ１４の３個のエントリが実行可能な状態にある場合
（ｖビットのうち３個が“１”）を示し、図１４及び図
１５の（ｋ）にはＲＳ１４の２個のエントリが実行可能
な状態にある場合（ｖビットのうち２個が“１”）を示
し、図１５の（ｌ）〜（ｏ）には、ＲＳの１個のエント
リが実行可能な状態にある場合（ｖビットのうち１個が
“１”）を示す。
【００５０】以上説明したように、第二の実施例にあっ
ては、第一の実施例と異なり、前記命令保持部１５の構
造が簡単なのは、命令及びオペランドをプログラム順に
保持するように、命令及びオペランドを移動させるので
はなく、そのプログラム順を示すｓビットを付加するこ
とにより表すのであって、一旦保持された命令及びオペ
ランドの位置の変更を行わないからである。そのため、
各レジスタの入力セレクタが不要になるとともに、エン
トリ更新制御回路もその分簡単になる。
ては、第一の実施例と異なり、前記命令保持部１５の構
造が簡単なのは、命令及びオペランドをプログラム順に
保持するように、命令及びオペランドを移動させるので
はなく、そのプログラム順を示すｓビットを付加するこ
とにより表すのであって、一旦保持された命令及びオペ
ランドの位置の変更を行わないからである。そのため、
各レジスタの入力セレクタが不要になるとともに、エン
トリ更新制御回路もその分簡単になる。
【００５１】このようにｓビットを用いた構成ではエン
トリを移動することがないため、最初の実施例よりも少
ないハードウェアで同等の機能を実現することができ
る。命令選択回路は同じものを利用することができる。
尚、プログラムの順序と演算実行／結果書込みの順序を
一致させる必要がある場合には、プログラム順序に従っ
て実行させる機能をもつ装置を設ければ良い。以上の例
では、前記命令プログラム順保持部５又は前記命令保持
部１５ではレジスタが４個で、オペランドが２個の場合
の例を示したが、当該場合に限られることなく、それ以
上又はそれ以下でも良い。また、１サイクルで実行可能
な命令又は演算ユニットについても２個に限られるもの
ではない。
トリを移動することがないため、最初の実施例よりも少
ないハードウェアで同等の機能を実現することができ
る。命令選択回路は同じものを利用することができる。
尚、プログラムの順序と演算実行／結果書込みの順序を
一致させる必要がある場合には、プログラム順序に従っ
て実行させる機能をもつ装置を設ければ良い。以上の例
では、前記命令プログラム順保持部５又は前記命令保持
部１５ではレジスタが４個で、オペランドが２個の場合
の例を示したが、当該場合に限られることなく、それ以
上又はそれ以下でも良い。また、１サイクルで実行可能
な命令又は演算ユニットについても２個に限られるもの
ではない。
【００５２】
【発明の効果】以上説明したように、本発明にあって
は、１サイクルに複数の命令の実行が可能なマイクロプ
ロセッサ制御装置において、命令待機部を設けることに
より、所定個数（ｍ個）の命令が同時実行できるプロセ
ッサにおいて、所定個数個以内の命令が転送された場合
には、プログラム順序に拘わらず、実行可能になった順
に命令を実行するが、あるクロックサイクルでｎ個（ｎ
＞ｍ）の命令が同時に実行可能な状態になったときに
は、ｎ個の命令の中からプログラム順に所定個数個を選
んで実行を開始するようにしている。したがって、本発
明に係るマイクロプロセッサ制御装置により、高速にか
つ効率良く命令を実行することができることになる。
は、１サイクルに複数の命令の実行が可能なマイクロプ
ロセッサ制御装置において、命令待機部を設けることに
より、所定個数（ｍ個）の命令が同時実行できるプロセ
ッサにおいて、所定個数個以内の命令が転送された場合
には、プログラム順序に拘わらず、実行可能になった順
に命令を実行するが、あるクロックサイクルでｎ個（ｎ
＞ｍ）の命令が同時に実行可能な状態になったときに
は、ｎ個の命令の中からプログラム順に所定個数個を選
んで実行を開始するようにしている。したがって、本発
明に係るマイクロプロセッサ制御装置により、高速にか
つ効率良く命令を実行することができることになる。
【図１】本発明の原理ブロック図
【図２】本発明の第一の実施態様を示すブロック図
【図３】本発明の第二の実施態様を示すブロック図
【図４】第一の実施例に係る全体ブロック図
【図５】第一の実施例に係る要部ブロック図
【図６】第一の実施例に係る命令選択回路を示す図
【図７】第一の実施例に係るｅビット作成回路を示す図
【図８】第一及び第二の実施例に係るタイムチャート
【図９】第一の実施例に係る依存関係検査回路を示す図
【図１０】第二の実施例に係る要部ブロック図
【図１１】第二の実施例に係る命令選択回路を示す図
【図１２】第二の実施例に係るｓビット作成回路を示す
図
図
【図１３】第二の実施例に係るｓビット作成の説明図
（１）
（１）
【図１４】第二の実施例に係るｓビット作成の説明図
（２）
（２）
【図１５】第二の実施例に係るｓビット作成の説明図
（３）
（３）
【図１６】従来例に係るブロック図
１０1 〜１０n ，１1 〜１n …演算ユニット ２０，２…命令デコード部 ３０（３）…オペランド保持部（レジスタファイル） ４０，４１，４２，（４，１４）…命令待機部（ＲＳ） ５０，５…命令プログラム順保持部 ５１，１５…命令保持部 ６０，６…実行可能性判定部 ７０，７１（７，１７）…命令選択部（命令選択回路） ８０（８）…プログラム順情報付加部（ｓビット作成回
路）
路）
Claims (3)
- 【請求項１】 演算命令を解読する命令デコード部（２
０）と、当該演算命令のオペランドを保持するオペラン
ド保持部（３０）と、当該演算命令を実行する複数個の
演算ユニット（１０1 〜１０n ）とを有し、１クロック
サイクル毎に所定個数の命令の実行が可能なマイクロプ
ロセッサにおいて、 命令デコード部（２０）から転送された演算命令及びオ
ペランドを待機させるとともに、実行可能な演算命令が
前記所定個数以下転送されている場合には当該演算命令
及びオペランドの選択、実行可能な演算命令が前記所定
個数より多く転送されている場合には前記所定個数分の
演算命令及びオペランドのプログラム順序に従う選択、
並びに、選択した演算命令及びオペランドについて各演
算ユニット（１０1 〜１０n ）への発行を行う命令待機
部（４０）を有することを特徴とするマイクロプロセッ
サ制御装置。 - 【請求項２】 前記命令待機部（４１）は、演算命令の
プログラム順に演算命令及びオペランドを移動可能に保
持する命令プログラム順保持部（５０）と、 転送された演算命令が実行可能か否かの判定、及び、そ
の判定結果を示す情報の各命令への付加を行う実行可能
性判定部（６０）と、 実行可能な命令が前記所定個数以下転送されている場合
には当該演算命令及びオペランドの選択、実行可能な演
算命令が前記所定個数より多く転送されている場合には
前記命令プログラム順保持部（５０）の保持位置に基づ
く前記所定個数分の演算命令及びオペランドのプログラ
ム順序に従う選択、並びに、選択された命令及びオペラ
ンドの前記演算ユニット（１０1 〜１０n ）への発行を
行う命令選択部（７０）とを有することを特徴とする請
求項１記載のマイクロプロセッサ制御装置。 - 【請求項３】 前記命令待機部（４２）は、演算命令及
びオペランドを保持する命令保持部（５１）と、 転送された演算命令のプログラム順を示すプログラム順
情報を前記保持部（５１）に保持された演算命令に付加
するプログラム順情報付加部（８０）と、 転送された演算命令の実行可能性の判定、及び、その判
定結果を示す情報を前記命令保持部（５１）に保持され
た各命令への付加を行う実行可能性判定部（６０）と、 実行可能な命令が前記所定個数以下転送されている場合
の当該演算命令及びオペランドの選択、実行可能な演算
命令が前記所定個数より多く転送されている場合の前記
プログラム順情報に基づく前記所定個数分の演算命令及
びオペランドのプログラム順に従う選択、並びに、選択
された命令及びオペランドの前記演算ユニット（１０1
〜１０n ）への発行を行う命令選択部（７１）とを有す
ることを特徴とする請求項１記載のマイクロプロセッサ
制御装置。 【０００１】
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233768A JPH0793152A (ja) | 1993-09-20 | 1993-09-20 | マイクロプロセッサ制御装置 |
| US08/272,939 US5682521A (en) | 1993-09-20 | 1994-07-11 | Microprocessor control system which selects operating instructions and operands in an order based upon the number of transferred executable operating instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233768A JPH0793152A (ja) | 1993-09-20 | 1993-09-20 | マイクロプロセッサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793152A true JPH0793152A (ja) | 1995-04-07 |
Family
ID=16960274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233768A Withdrawn JPH0793152A (ja) | 1993-09-20 | 1993-09-20 | マイクロプロセッサ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5682521A (ja) |
| JP (1) | JPH0793152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000515268A (ja) * | 1996-01-26 | 2000-11-14 | アドバンスト・マイクロ・デバイシズ・インコーポレイテッド | ロード／ストアオペレーションのｏｕｔ―ｏｆ―ｏｒｄｅｒ実行コントロールのための階層的スキャンロジック |
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345355B1 (en) | 1998-05-29 | 2002-02-05 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for distributing commands to a plurality of circuit blocks |
| EP1050808B1 (en) * | 1999-05-03 | 2008-04-30 | STMicroelectronics S.A. | Computer instruction scheduling |
| AU2002307204A1 (en) * | 2001-04-06 | 2002-10-21 | The Regents Of The University Of California | Inhibitors of acyl glucosaminyl inositol amidase and methods of use |
| CA2378777A1 (en) * | 2002-03-25 | 2003-09-25 | Catena Networks Canada Inc. | Shared program memory with fetch and prefetch buffers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807115A (en) * | 1983-10-07 | 1989-02-21 | Cornell Research Foundation, Inc. | Instruction issuing mechanism for processors with multiple functional units |
| JPH0820949B2 (ja) * | 1991-11-26 | 1996-03-04 | 松下電器産業株式会社 | 情報処理装置 |
| JP3730252B2 (ja) * | 1992-03-31 | 2005-12-21 | トランスメタ コーポレイション | レジスタ名称変更方法及び名称変更システム |
-
1993
- 1993-09-20 JP JP5233768A patent/JPH0793152A/ja not_active Withdrawn
-
1994
- 1994-07-11 US US08/272,939 patent/US5682521A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000515268A (ja) * | 1996-01-26 | 2000-11-14 | アドバンスト・マイクロ・デバイシズ・インコーポレイテッド | ロード／ストアオペレーションのｏｕｔ―ｏｆ―ｏｒｄｅｒ実行コントロールのための階層的スキャンロジック |
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US7127591B2 (en) | 1998-12-17 | 2006-10-24 | Fujitsu Limited | Instruction control device and method therefor |
| US7275146B2 (en) | 1998-12-17 | 2007-09-25 | Fujitsu Limited | Instruction control device and method therefor |
| US7313674B2 (en) | 1998-12-17 | 2007-12-25 | Fujitsu Limited | Instruction control device and method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5682521A (en) | 1997-10-28 |
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