JPH0844562A - コンピュータシステム及びその動作方法 - Google Patents

コンピュータシステム及びその動作方法

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JPH0844562A
JPH0844562A JP7179312A JP17931295A JPH0844562A JP H0844562 A JPH0844562 A JP H0844562A JP 7179312 A JP7179312 A JP 7179312A JP 17931295 A JP17931295 A JP 17931295A JP H0844562 A JPH0844562 A JP H0844562A
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842—Speculative instruction execution

Abstract

(57)【要約】 【目的】 １つのセット分岐命令によってセットアップ
される目標位置を用いた多数の分岐が可能であるように
分岐命令を実行する。 【構成】 取り出し回路は２つの命令フェッチャを有
し、これら命令フェッチャは、実行用のメモリからの命
令のシーケンスと、実行中の命令のシーケンスにおける
セット分岐命令によって識別される目標位置から始まる
命令のシーケンスをそれぞれ取り出す。有効分岐信号が
生成されると、目標命令は次に実行されて、実行用の命
令を取り出し中のフェッチャが目標命令の取り出しを開
始する。有効分岐信号はセット分岐命令とは別々に生成
される。有効分岐信号はさらに、条件付き有効分岐命令
の実行と同時に生成されて、分岐が使用される命令シー
ケンス上の地点に位置付けられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、分岐（ブランチ）命令
を実行するためのコンピュータシステム及びこのような
コンピュータシステムを動作するための方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】プログ
ラムは、１つの入口点（最初の命令）及び１つの出口点
（最後の命令）を有する連続命令のブロック又はストリ
ングからなる。あらゆる特定のブロックの後で実行され
る命令ブロックの１つ又は２つの選択がある。２つの可
能ブロックがある時、条件を用いてどのブロックを選択
するべきかを決定する必要がある。ブロック同士の間の
リンク（連係）パターンは、プログラムの制御又はフロ
ーグラフと呼ばれる。
【０００３】これらの命令のブロックは、メモリ内に一
緒にパックされる。後続(subsequent)ブロック（ブロッ
クＢ）の選択がない場合、通常それは、第１のブロック
（ブロックＡ）の直ぐ後に配置され得る。これは、ブロ
ックＡからブロックＢを得るために制御に明示的な変化
を必要としないことを意味する。しかしこれは時には可
能でないことがある。例えば、１つよりも多いブロック
が後にくるもの(sucessor)にブロックＢを有する場合で
あり、これらの先行するブロック(predecessor) の１つ
以外全ては、後続ブロックが次の順次ブロックではなく
てブロックＢになることを示さなくてはならない。これ
らは、無条件分岐である。幾つかのブロックは、後続ブ
ロックの選択を有する。後続するもの、例えばブロック
Ｂだけをその後順次的に配置することができることは明
白である。他のブロックであるブロックＣは、ブロック
Ａ内に明示的に示される。条件付きメカニズムを用いて
どのブロックを選択するべきかを決定する。条件があえ
ば、次に選択された後続ブロックをブロックＣとする。
条件があわなければ、選択された後続ブロックをブロッ
クＢをする。これらは条件分岐である。
【０００４】分岐は従来技術において周知であり、コン
ピュータシステムがあらゆるプログラムを実行するため
になくてはならないものである。周知のコンピュータシ
ステムは、命令ポインタレジスタである特別のレジスタ
を含み、これは実行する後続命令のアドレスの指示を行
う。このレジスタは一般的に命令の実行後に自動的に増
分されるので、次の順次命令のアドレスを示す。分岐命
令を使用してこの動作(behavior)を変更する。これらの
分岐命令は、次に実行可能な命令用の代替アドレス（目
標位置）を指定する。条件分岐命令はまた使用される代
替アドレスにあわせる必要がある条件も指定するが、さ
もなければ通常のように増分される。従って、これらの
分岐命令は命令ブロックの終了を定義する。
【０００５】非パイプライン式コンピュータシステムに
おいて、コンピュータは、後続命令に移動する前に１つ
の命令を取り出し（フェッチ）、復号し、実行して１つ
の命令を完了する。一方、取り出し、復号及び実行ステ
ージが全て命令のストリームに対して同時に動作するパ
イプラインシステムの場合、要求されない命令を取り出
すことがあり得る。例えば、取り出し、復号、実行、及
び書き込みステージを有する４ステージの命令パイプラ
インを有するシステムについて考えてみると、分岐命令
を検出することができる一番早いステージは、復号ステ
ージであり、このステージまでにメモリ内の次の順次命
令はすでに取り出されているであろう。無条件分岐の場
合、これは捨てられて新しい命令が目標位置（ターゲッ
トロケーション）から取り出されることが必要である。
条件分岐の場合、それはより複雑である。条件を評価し
て目標位置を変更するべきか否かを決定しなければなら
ない。このことは実行ステージで生じるので、順次取り
出される命令を取り出しステージにおいて停止し、そし
て分岐が実行された後でだけパイプライン手順を実行す
ることができる。条件が真であれあば、順次取り出され
た命令を無視し、目標位置から新しい命令を取り出す必
要がある。あらゆるプロセッサアーキテクチャ（構造）
に適用される第１のパイプライン化は、予め命令を発す
るべきであり、これが最も容易な高速化の１つである。
【０００６】前記記載から、分岐命令後の命令は、常に
取り出されるが時々しか要求されないので、パイプライ
ンバブルが何をすべきかを決定しながら作成されること
は明白である。分岐命令の意味を変更することによりこ
れを改良しようとする試みが行われてきた結果、分岐命
令の後続命令は常に実行され、該後続命令の後で実行さ
れる命令が、該後続命令に連続する命令であるか、目標
位置における命令であるかを分岐は決定する。これらは
遅延された分岐(delayed branch)と呼ばれ、分岐命令の
直ぐ次にくる命令は、分岐遅延スロット(branch delay
slot) と呼ばれる。図１はこの動作を概略的に示す。分
岐命令は復号ステージで検出される。分岐遅延スロット
はＩｎｓｔ１（命令１）であり、これは常に実行され
る。分岐が使用されると、次に実行される命令は異なる
ブロックの第１命令であるＩｎｓｔＤ０になるが、分岐
が使用されない場合、次に実行される命令は次の順次ブ
ロックの第１命令であるＩｎｓｔ２（命令２）である。
Ｉｎｓｔ１は、（条件）分岐の結果に関係なく常に実行
され得る命令であることが必須であり、またそれは条件
分岐が使用されるべきか否かを決定する命令であっては
いけない。これらの条件を満足させる命令をプログラム
内で見つけることができない場合、効果の無い（ＮＯ
ＯＰ）命令が代わりに挿入されることが必須である。
【０００７】遅延スロットの最適数が１以上であるパイ
プラインを設計することができる。コンピュータが巧妙
にパイプラインされればされるほど、一般的により多く
の遅延スロットを必要とする。不運なことに、有用な命
令を見つけて各追加スロット中に入れることはますます
難しくなるので、スロットの多くは何もしない命令で満
たされる。これは、命令を実行する場合にＮＯ ＯＰ命
令の大きなバブルを配するので、深いパイプラインを作
成することにより得られた速度の利点を減じる。
【０００８】このアプローチに伴う別の重要な問題は、
既存の命令セットを有する新しいコンピュータシステム
が新しいパイプライン編成によって異なる数の分岐遅延
スロットで設計されると、既存のバイナリを実行できな
いということである。従って、プログラムを実行するた
めに再コンパイルしなけらばならない。
【０００９】分岐遅延スロットを不要にしようとする場
合、ある周知のシステムはパイプラインの取り出し（フ
ェッチ）ステージで２つの命令フェッチャを使用する。
各命令フェッチャは命令のシーケンスを取り出して保持
することができる。一方の命令フェッチャはそれと関係
付けられるローカル復号回路を有し、このローカル復号
回路は分岐命令を検出するように配置される。認識され
るようにこのローカル復号回路は、パイプラインの通常
の復号ステージに追加される。分岐命令が能動（アクテ
ィブ）フェッチャによって検出されると、分岐命令は他
方の命令フェッチャをイニシャライズ（初期状態に）し
て、新しいブロックからの取り出し命令をスタートし、
一方第１ブロックの分岐命令までの命令は復号及び実行
のためにパイプラインに送り続けられる。このシステム
は、パイプラインの通常の復号ステージの前に分岐命令
を検出するための外部ローカル復号回路を要求するだけ
でなく、メモリからの命令の思弁的な取り出し(specula
tive fetching)（その多くが要求されないこともある）
も伴う。
【００１０】ＥＰ−Ａ−３５５０６９号（エヴェンズ＆
サザランドンピュータ会社(Evans &Sutherland Compute
r Corporation) ）は、２つの異なる部分への分岐を行
うために命令の分離があるシステムを定める。セット分
岐命令は、分岐のための目標位置を示し、それはできる
限り命令ストリングの開始位置の近くに配置され得る。
【００１１】分岐の実際の実施は、後の命令で位置付け
られる分割ビットに応答して後で実行される。
【００１２】セット分岐命令を用いた分岐の目標位置の
提供は、メモリアクセスが行われている（又は行われよ
うとしている）という事実の早期指示を行うと共に、そ
のアクセスのためにメモリアドレス（目標位置）を提供
する。分割ビットにより分岐が行われて、そのメモリア
ドレスをアクセスする時間になると、システムは、例え
ば必要なデータをローカルキャッシュにもたらすことに
よって、アクセス用にセットアップするきっかけを有す
る。
【００１３】ＥＰ−Ａ−３５５０６９号のシステムに関
連付けられる１つの問題は、新しい命令が取り出される
目標位置が分割ビット信号が実行された後にリセットさ
れることである。即ち、これは、１つのセット分岐命令
によりセットアップされる目標位置を使用して多数の分
岐になりえないことを意味する。この状況を可能にする
ことは有利であり、従ってこれを可能にする分岐を実施
する改良システムを提供することは本発明の目的の１つ
である。
【００１４】
【課題を解決するための手段と作用】本発明の一態様に
従って、命令を取り出し、復号し、実行するためのコン
ピュータシステムが提供され、該システムは：それぞれ
の記憶位置で複数の命令を保持するための記憶回路を有
し、前記複数の命令が命令ストリング中に配置され、各
ストリングが第１の命令と後続命令のセットとを含むこ
とと；前記記憶回路から一連の命令を取り出すための命
令取り出し回路を有し、次の取り出し動作が行われ得る
次のアドレスの指示を提供するためのインディケータを
含むことと；取り出された命令を実行するための実行回
路を有し、ここで前記命令ストリングの少なくとも幾つ
かが、各々が後続命令を取り出すことができる目標位置
の指示を提供するセット分岐命令（ＳＥＴ）を含み、後
続命令が異なる命令ストリングから得られ、ここで前記
命令取り出し回路が前記セット分岐命令（ＳＥＴ）の実
行に応答して動作され、前記目標位置から開始する前記
異なる命令ストリングからの新しい命令と、前記セット
分岐命令を含む前記ストリングからの後続命令とを前記
後続命令を実行し続けながら並行に取り出すことと；前
記目標位置の指示を保持するための目標記憶装置を有
し、前記指示が、前記セット分岐命令（ＳＥＴ）を実行
すると前記記憶装置にロードされ、後続セット分岐命令
の実行まで有効指示として前記記憶装置中に保持される
ことと；実行されるべき更なる命令が前記新しい命令で
あることを示す有効分岐（ＤＯ）信号の生成に応答し、
前記実行回路に前記新しい命令を実行させ、前記命令取
り出し回路に前記目標位置から開始する新しい命令を再
び取り出させる選択回路を有することと；を含む。
【００１５】本発明はまた、命令を取り出し、復号し、
実行するためにコンピュータを動作する方法であって、
前記コンピュータがそれぞれの記憶位置で複数の命令を
保持する記憶回路を有し、前記複数の命令が命令ストリ
ング中に配置され、各ストリングが第１の命令と後続命
令のセットとを含む方法を提供し、該方法は：前記記憶
回路から命令のシーケンスを取り出して、次の取り出し
動作を行う次のアドレスの指示を提供するステップと；
前記命令を復号するステップと；各命令を順番に実行す
るステップであって、ここで前記命令ストリングの少な
くとも幾つかが、後続命令を取り出すことができる目標
位置の指示を提供するセット分岐命令（ＳＥＴ）を各々
含み、後続命令が異なる命令ストリングから得られるス
テップと；前記セット分岐命令が実行されると、後続の
セット分岐命令を実行するまで目標記憶装置中に前記目
標位置の指示を有効指示として保持し、前記目標位置か
ら開始する前記異なる命令ストリングからの新しい命令
と、前記分岐命令を含むストリングからの後続命令とを
並行に取り出すステップと；実行されるべき更なる命令
が前記新しい命令であることを示す有効分岐信号が生成
されるまで前記後続命令を実行し続けるステップと；前
記新しい命令の実行を開始することにより前記有効分岐
信号に応答し、前記目標位置から開始する新しい命令を
再び取り出すステップと；を含む。
【００１６】一実施例において、前記命令取り出し回路
が２つの命令バッファ、即ち前記実行回路に接続される
後続命令を保持する第１バッファ、及び新しい命令を保
持する第２バッファを含み、ここで、前記有効分岐（Ｄ
Ｏ）信号の生成に応答して前記第２バッファの内容が前
記第１バッファにコピーされる。
【００１７】記載される実施例において、前記命令取り
出し回路は、前記後続命令及び前記新しい命令をそれぞ
れ取り出すための２つの命令フェッチャを含み、ここ
で、前記選択回路が前記命令フェッチャのうちの選択さ
れた１つを前記実行回路に接続する様に動作可能であ
る。
【００１８】最も簡便なケースの場合、目標記憶装置
は、目標位置のメモリアドレスを保持することができ
る。カーネル（核）エントリを許容するために、セット
分岐命令は暗黙値を用いて目標位置を識別することがで
き、この暗黙値は新しい命令のメモリアドレスを保持す
る特別なレジスタをアドレス指定する。
【００１９】実行されるべき記述子分岐(descriptor br
anch) を許容するために、目標記憶装置はメモリ位置を
指すポインタを保持することができ、このメモリ位置は
目標位置のメモリアドレスを含む。
【００２０】有効分岐信号は、分岐が行われ得る分岐点
が識別されると生成される。これはいくつもの方法で行
われ得る。例えば、更なる命令は分岐点の前で実行され
る命令のストリング内に位置することができ、その場
合、前記更なる命令は、分岐点レジスタ内に保持される
ことになる分岐点を識別する。次に分岐点レジスタの内
容を、後続命令を通常通り取り出すことができるアドレ
スの指示を保持する命令ポインタレジスタと比較し、２
つのレジスタ値が等しい時に、有効分岐信号を生成する
ことができる。分岐点を識別するための代替方法もまた
本明細書において記載される。
【００２１】分岐点を識別するが、分岐点の前に位置付
けられる更なる命令を提供することは、分岐が行われる
前に取り出されるであろう望ましくない命令の数を減少
する。
【００２２】更なる代替法として、セット分岐命令自体
は分岐点レジスタ中に記憶される分岐点を識別すること
ができるので、更なる命令に対する必要性を無くす。
【００２３】一方、特に好適な実施例において、分岐点
はセット分岐命令と異なる更なる専用命令により識別さ
れ、この専用命令は実行される命令のストリング中の分
岐点に位置付けられる。追加の分岐が行われることを可
能にするために、この有効分岐命令は、それ自体が満足
される条件を定義するので、条件が満足される場合のみ
分岐が行われ、条件が満足されない場合分岐が行われな
い。
【００２４】これは上記記載されたＥＰ−Ａ−３５５０
６９号のシステムに更なる技術的な利点を提供すること
ができる。そのシステムにおいて、セット分岐命令自体
は、分岐が条件的であろうとなかろうと示すことが必須
であり、様々な異なる条件ディテクタを条件を感知でき
る状態のレディ状態にさせる。条件自体は、セット分岐
命令及び分割ビット命令と異なる命令で定義される。
【００２５】状態インディケータに対する必要性を回避
するために、本発明は別の態様によって、命令を取り出
し、復号し、実行するためのコンピュータシステムを提
供し：該コンピュータシステムは、複数の命令をそれぞ
れの記憶位置に保持するための記憶回路を有し、前記複
数の命令が命令ストリングに配列され、各ストリングが
第１命令と後続命令のセットとを含むこと；前記記憶回
路から一連の命令を取り出すための命令取り出し回路を
有し、次の取り出し動作を行うことができる次のアドレ
スの指示を提供するためのインディケータを含むこと；
取り出された命令を実行するための実行回路を有し、こ
こで前記命令ストリングの少なくとも１つが、後続命令
を取り出すことができる目標位置の指示を提供するセッ
ト分岐命令であって、後続命令が異なる命令ストリング
から得られるセット分岐命令（ＳＥＴ）と、前記セット
分岐命令と異なり、分岐点に位置付けられ、その分岐点
の後で前記新しい命令が実行される有効分岐命令と、を
含み、ここで前記命令取り出し回路が前記セット分岐命
令（ＳＥＴ）の実行に応答して動作され、前記目標位置
から開始する前記異なる命令ストリングからの新しい命
令と、前記セット分岐命令を含む前記ストリングからの
後続命令とを前記後続命令を実行し続けながら並行に取
り出すこと；前記有効分岐（ＤＯ）命令の実行に応答
し、前記有効分岐命令により決定された条件が満足され
る場合に前記実行回路に前記新しい命令を実行させる選
択回路を有すること；を含む。
【００２６】本発明はまた、命令を取り出し、復号し、
実行するためにコンピュータを動作する方法であって、
前記コンピュータがそれぞれの記憶位置で複数の命令を
保持する記憶回路を有し、前記複数の命令が命令ストリ
ング中に配置され、各ストリングが第１の命令と後続命
令のセットとを含む、方法を提供し、該方法は：前記記
憶回路から命令のシーケンスを取り出して、次の取り出
し動作を行うことができる次のアドレスの指示を提供す
るステップと；前記命令を復号するステップと；各命令
を順番に実行するステップであって、ここで前記命令ス
トリングの少なくとも１つは、後続命令を取り出すこと
ができる目標位置の指示を提供するセット分岐命令（Ｓ
ＥＴ）を含み、後続命令が異なる命令ストリングから得
られるステップと、前記セット分岐命令が実行される
と、前記目標位置から開始する前記異なる命令ストリン
グからの新しい命令と、前記分岐命令を含むストリング
からの後続命令とを並行に取り出すステップと；有効分
岐命令により決定される条件が満足される場合に、後で
新しい命令が実行できる分岐点に位置される有効分岐命
令であって、実行されるべき更なる命令が前記新しい命
令であることを示す有効分岐命令が実行されるまで前記
後続命令を実行し続けるステップと；前記新しい命令の
実行を開始することにより前記有効分岐信号に応答する
ステップと；を含む。
【００２７】コンピュータシステムが条件分岐を実行で
きる代替え構成として、確認状態(comfirmed state) 内
の１つと拒絶状態(rejected state)とに状態インディケ
ータを保持するための回路を含むことができる。確認状
態は実行されるべき更なる命令が、目標位置から開始す
る新しい命令である状態である。拒絶状態は、実行され
るべき更なる命令がメモリ中の後続命令であり新しい命
令でない状態である。これらの状態の内の一方を、セッ
ト分岐命令の実行に応答して設定することができ、これ
らの状態の他方をセット分岐命令と異なる第２命令の実
行に応答すると共に条件に従って選択的に設定すること
ができる。
【００２８】第２命令は、確認条件が満足される場合に
確認状態を設定する確認命令とすることができる。
【００２９】あるいは、第２命令は拒絶命令が満足され
る場合に拒絶状態を設定する拒絶命令とすることができ
る。
【００３０】これらの拒絶又は確認命令を提供すること
により更なる改良を行うことができ、その改良におい
て、セット分岐命令がストリングの第１命令であると共
に、複数の連続命令ストリングがあり、セット分岐命令
は更なる命令として作用し、状態インディケータが確認
状態にある場合に有効分岐信号を生成する。認識される
ように、更なる命令として作用するセット分岐命令はま
た、状態インディケータの状態をその元の状態に戻す。
確認／拒絶命令は、（条件が生成された後に）ストリン
グ内にできるだけ早く配置され得るので、実行回路は分
岐がどの道を進むかの早期指示を与えられることができ
る。
【００３１】
【実施例】最初に図２と図３を参照して、本発明の分岐
システムの基礎となる概念を説明する。図２は、メモリ
内の命令の３つのブロック、即ち、ブロックＡ、ブロッ
クＢ及びブロックＣ、を示している。各ブロックは、セ
ットブランチ命令として各ケースにおいてそれぞれセッ
トＢ、セットＣ、セットＤとされた第１の命令と、後続
の命令のシーケンス、例えば、ブロックＡの場合ではＩ
ｎｓｔＡ１、ＩｎｓｔＡ２、・・・ＩｎｓｔＡｉ−１
と、各ケースごとにＤＯと称される有効分岐命令として
の最終命令と、を有する。ブロックＡにおける命令のシ
ーケンスはパイプライン式コンピュータシステムにおい
て取り出され、復号化され、さらに実行されると仮定す
る。第１の命令としてのセットＢの実行と同時に、分岐
用の目標位置が記憶され、この場合にはブロックＢの第
１の命令としてのセットＣのメモリアドレスを識別す
る。しかしながら、この段階では、その目標位置を記憶
して、可能であれば例えば、関連メモリアドレスをロー
カルキャッシュに移動させることによってアクセス用の
ブロックＢを含むメモリをセットアップする以外に取ら
れる動作はない。ブロックＡにおける命令は、最終命令
Ｄ０が実行されるようになるまで、続けて取り出され復
号化され且つ実行される。この命令の実行によって有効
分岐信号が生成され、このため、セット命令のセットＢ
によってセットアップされる目標位置がその次の命令と
して実行ユニットによってアドレス指定される。従っ
て、メモリから取り出される次の命令はブロックＢの第
１の命令であるセットＣである。これは、図２の点線に
よる矢印によって示される。
【００３２】図２は無条件分岐の例を示しており、これ
は必ず行なわれる分岐である。図３は条件付き分岐の位
置を示し、評価された条件が満足されるか否かによって
用いられたり用いられなかったりする分岐である。図３
は、図２に関して上述されたセット分岐命令と有効分岐
命令に加えて第３の命令が使用される例を示している。
図３において、この第３の命令はＣＯＮＦＩＲＭ（確
認）と称されるが、以下において、反対の意味論（セマ
ンティクス）を含めた拒否命令を用いて条件付き分岐が
実施可能であることがより明白になる。
【００３３】さらに、条件付きＤＯ命令を用いて条件付
き分岐を実施することも可能である。
【００３４】図３は、ブロックＡ、ブロックＢ及びブロ
ックＣとしての、メモリに保持される命令の３つのシー
ケンスを示している。ブロックＢはブロックＡに隣接し
ており、順次メモリアドレスを用いて命令がメモリから
取り出されると命令がブロックＢへと続くブロックＡの
シーケンスにおいて正常に取り出されるようにメモリ内
に配置される。ブロックＣはメモリ内の他の場所に設け
られている。図３に示されるように、各ブロックは、セ
ット分岐命令としての第１の命令（ブロックＡではセッ
トＣ、ブロックＢではセットＤ、ブロックＣではセット
Ｅ）を有する。ブロックＡではさらに、ｃｏｎｆｉｒｍ
命令と、有効分岐命令としての最終命令を含む実行すべ
き命令のシーケンスを有する。図２に関連して上述され
たように、命令は取り出され、復号化され且つ実行され
る。ブロックＡの第１の命令は実行されると、ブロック
Ｃにおける第１の命令であるセットＥのメモリアドレス
を識別する目標位置を含めたセット分岐命令として識別
される。ブロックＡにおける命令は、ｃｏｎｆｉｒｍ命
令がそれに対応付けられる条件を有することに達するま
で、続けて取り出され、復号化され且つ実行される。条
件が満足されると、分岐は確認されて、ブロックＡの終
わりで有効分岐命令ＤＯが実行されると、目標位置によ
って識別される分岐は、図３の点線で示されるようにし
て用いられることになる。このため、取り出され復号化
され且つ実行される次の命令は、ブロックＣの第１の命
令であるセットＥになる。ｃｏｎｆｉｒｍ条件が満足さ
れないと、有効分岐命令が実行される場合に分岐は用い
られず、代わりに、取り出され復号化され且つ実行され
る次の命令が、メモリ内で順次ブロックＡの後に続くブ
ロックＢの第１の命令であるセットＤになる。ｃｏｎｆ
ｉｒｍ命令がいったん導入されると、分岐が常に確認さ
れて条件を受けにくいとされる、ブロックＣの例によっ
て示されるような無条件分岐を確認することさえも必要
になることは容易に理解される。
【００３５】本発明の説明のために、どんな有効なコン
ピュータシステムも無条件分岐に加えて条件付き分岐を
実行する能力がなければならないと仮定する。図２と図
３に関連して上述されたような分岐を実施するために、
セット分岐命令によって指示される目標位置を記憶する
ために目標レジスタを設ける必要があることは理解され
るだろう。さらに、条件付き分岐では、分岐が確認され
た状態にあるか否かを指示するために状態インディケー
タを設ける必要がある。本発明を実施する能力のある回
路構成の詳細な説明は以下に示される。最初に、本発明
による分岐命令が実施される種々の異なる方法について
説明する。
【００３６】方法Ａ 設定 ＜ａｄｄｒ＞ ；分岐目標を指定する ・・・ 確認 ＜ｃｏｎｄ＞ ；分岐を確認する ・・・ 実行（ドゥー） ；確認されたら実行する
【００３７】これは上記で概略説明されたスキーム（体
系）である。３つの個別命令が示されている。分岐が確
認されたか否かを指定するために状態の１ビットが必要
とされる。多数の確認命令がある場合、任意の確認命令
について評価される条件が真であると分岐は実行され
る。
【００３８】方法Ｂ 設定 ＜ａｄｄｒ＞ ；分岐目標を指定する ・・・ 拒否 ＜ｃｏｎｄ＞ ；任意選択条件付き拒否分岐 ・・・ 実行 ；拒否されなかったら、その分岐を 実行する
【００３９】このメカニズムは、分岐が確認されるので
はなく拒否されなければならないという点を除いて方法
Ａと同様である。前述のように、状態の１ビットは、分
岐が拒否されたか否かを保持（保留）するために必要と
される。セット命令は分岐目標レジスタを初期化し、分
岐する状態を設定する。拒否命令は条件付きで分岐しな
い状態を設定する。その状態がまだ分岐にある場合、Ｄ
Ｏ命令は初期化された分岐を実行する。これら意味論で
は、拒否命令は任意選択であり、無条件分岐はそれを必
要としなくなる。拒否命令が１つよりも多い場合、分岐
を無効にすると、その分岐は実行されない。
【００４０】方法Ｃ 設定 ＜ａｄｄｒ＞ ；分岐目標を初期化する ・・・ 実行 ＜ｃｏｎｄ＞ ；条件付きで分岐を実行する
【００４１】この方法は確認命令とＤＯ命令を組み合わ
せたものであり、このため、ＤＯは条件付きＤＯにな
る。状態マシンについて分岐が実行されるか否かを保持
することの必要条件はない。
【００４２】方法Ｄ 設定 ＜ａｄｄｒ＞ ；分岐目標を初期化する ・・・ 確認 ＜ｃｏｎｄ＞ ；条件付きで分岐を確認する ・・・ 実行 ＜ｏｆｆｓｅｔ＞ ；後で命令の分岐を実行する
【００４３】このスキームは、ＤＯ命令の効果を可変量
（＜ｏｆｆｓｅｔ＞）だけ遅延させる。これによって、
命令のブロックの終わりに不要な命令の取り出しを停止
させることが可能になる。
【００４４】ブロックの終了（分岐点）はＤＯ命令にお
いて、該ブロックの最終命令と後続ブロックの第１の命
令とのオフセットとして、又は、該ブロックの終了に対
する命令カウントとして指示される。２つのレジスタが
必要とされ、分岐が確認されたか否かを記録するための
１ビットの状態と、分岐点の指示としてブロック終了ア
ドレス又はカウントを保持するための分岐点レジスタで
ある。
【００４５】方法Ｅ 設定 ＜ａｄｄｒ＞ ；分岐目標を初期化する ・・・ 拒否 ＜ｃｏｎｄ＞ ；任意選択的に条件付きで 分岐を拒否する ・・・ 実行 ＜ｏｆｆｓｅｔ＞ ；後で命令の分岐を実行する
【００４６】このスキームは、分岐が確認されるのでな
く条件付きで拒否される点を除いて方法Ｄと同様であ
る。拒否命令は任意選択である。
【００４７】方法Ｆ 設定 ＜ｏｆｆｓｅｔ＞、＜ａｄｄｒ＞ ；目標及び分岐点を 初期化する ・・・ 確認 ＜ｃｏｎｄ＞ ；条件付きで分岐を 確認する
【００４８】このスキームは、分岐点がセット命令で指
定される点を除いて方法Ｄと同様であり、このため、Ｄ
Ｏ命令の必要条件を排除する。分岐はまだ確認される必
要があり、そうでない場合は無視される。２つの付加レ
ジスタが必要とされ、分岐が確認されたか否かを記録す
る１ビットの状態と、ブロック終了オフセット又はカウ
ントを分岐点の指示として保持するための分岐点レジス
タである。
【００４９】方法Ｇ 設定 ＜ｏｆｆｓｅｔ＞、＜ａｄｄｒ＞ ；目標及び分岐地点を 初期化する ・・・ 確認 ＜ｃｏｎｄ＞ ；任意選択的に条件付き で分岐を拒否する
【００５０】このスキームは、分岐が任意選択的に拒否
可能である点を除いて方法Ｆと同様である。無条件分岐
は拒否命令を必要としない。同一の付加状態が必要とさ
れる。
【００５１】方法Ｈ 設定 ＜ａｄｄｒ＞ ；分岐目標を初期化する ・・・ 実行 ＜ｃｏｎｄ＞、＜ｏｆｆｓｅｔ＞ ；分岐点を確認し設定する
【００５２】この方法は方法Ｃと方法Ｄとを組み合わせ
たものである。セット命令は分岐目標位置を指定し、一
方、ＤＯ命令は、分岐点と、分岐が実行されるか否かに
ついての条件をともに指定する。２つの部分から成る状
態はこれを支持するべく要求され、分岐点レジスタは分
岐点を保持し、もう一つは分岐が実行されるべきか否か
を保持する。これら状態はともに、ＤＯ命令によって設
定される。条件が偽であると、プロセッサは非分岐状態
を持続する。無条件分岐は、真の条件を指定するか、も
しくは特定の無条件ＤＯ命令を使用することになる。
【００５３】この方法は、連続するブロックの目標が同
一である場合、各ブロックごとに設定される分岐目標位
置を必要としないので、興味深いものである。これは、
緊密ループにおいて生じる。例えば、以下のコードが有
効である。 設定 ループ ；ループする分岐目標 を設定する ループ： ；ループエントリ地点 ・・・ ；ループコード 実行 ＜ｃｏｎｄ＞、＜ｏｆｆｓｅｔ＞ ；ループ継続条件 ・・・ ；更なるループコード
【００５４】セット命令は一度のみ実行される。同一分
岐目標はループの繰り返しごとに要求される。
【００５５】上記に示された方法の幾つかはさらに変更
が可能である。例えば、セット分岐命令がブロックの第
１の命令であってＤＯ命令がブロックの最終命令である
図３において例示されるようにメモリ内の複数の連続ブ
ロックに対して、各ブロックインターフェースにおいて
セット命令が直後に続くＤＯ命令が存在することは明白
である。これは特に、図３においてブロックＡがブロッ
クＢと接触する場合に示される。システムが分岐状態に
あるか否かについての指示を保持する方法では、ブロッ
クの終了においてＤＯ命令を排除し、隣接するブロック
の始めにおいてセット命令に依存することができる。こ
のため、方法ＡとＢは、異なるＤＯ命令を排除してセッ
ト命令を以下のように解釈するために変更可能とされ
る。システムが分岐状態にある場合、次のブロックの始
めの後続セット命令が、あたかも分岐を実行するための
ＤＯ命令であるように実行されることになる。次のブロ
ックの始めのセット命令が実行される場合にシステムが
分岐状態にないと、分岐は実行されず、セット命令は通
常の方法で実行されて目標位置により分岐をセットアッ
プすることになる。
【００５６】次に、分割分岐命令を用いて分岐を実施す
るためのコンピュータシステムについて説明する。図４
はパイプライン式コンピュータシステムの簡略化ブロッ
ク図である。同図には、本実施例において従来型ＲＡＭ
を備えたメモリ４１が示されている。コンピュータシス
テムは、メモリ４１に結合されたアドレスバス３９とデ
ータバス４３を有する。該メモリに対して読み書き制御
信号が必要とされることは理解されるが、図４において
は図示省略する。メモリ４１は、図２と図３に関して既
述されたように、異なるアドレス指定可能な位置に命令
のシーケンスを有するプログラムを保持する。メモリ４
１はさらにデータを保持する。データバス４３はデータ
値をメモリ４１に搬送し、また、メモリ４１から搬送す
る。アドレスバス３９は読み／書き操作のためのメモリ
アドレス値を搬送する。コンピュータシステムは命令取
り出し回路１０を有し、これは、アドレスをアドレスラ
イン１２に沿ってメモリに供給し、データライン１４に
沿ってメモリから命令を受信するように配置される。復
号回路１６は、命令取り出し回路によって取り出され且
つ命令ライン２２上に供給される命令を受信するために
接続されて、それらを復号化する。復号回路１６は命令
を実行回路１８に供給して、実行回路１８は命令を実行
し、結果書き込み回路２０を制御して実行の結果を一時
レジスタ１１に書き込む。本発明の目的に対して、復号
回路１６、実行回路１８、結果書き込み回路２０及びレ
ジスタ１１は従来型であるので、ここでは更なる記載を
省略する。これらはまとめて、以下ではプロセッサ１７
と称される。
【００５７】取り出し回路１０は、メモリ４１から一度
に４個のバイトを取り出し、命令ライン２２に沿って命
令を復号回路１６に提供するように配置される。命令が
可変長である場合、正確には４バイト長でない命令を処
理し、これら命令を正確に位置合わせするために命令取
り出し回路内に位置合わせメカニズムが要求されること
は理解されるだろう。これを実行するための回路構成は
係属中のアメリカ特許出願、即ち、Page White & Farre
r Ref. 74893 Compressed Instruction Set 、に示され
ている。本発明は、同一長又は可変長の命令セットでも
実施可能である。
【００５８】取り出し回路１０は２つの命令フェッチャ
を有し、その一つは図５を参照して説明される。データ
ライン１４ａとアドレスライン１２ａは図４に示された
対応するライン１４と１２に接続されている。フェッチ
ャは取り出しポインタ６５を有し、取り出しポインタ６
５は３２ビットワード語が読みだされるメモリにおいて
次のアドレスを含む３２ビットラッチを有する。メモリ
から値が読みだされるたびに、取り出しポインタ６５は
通常、４バイト増分されて増分ユニット３８を介して新
しいポインタアドレスになる。フェッチャは、データラ
イン１４上のメモリからの命令を命令バッファ６６に読
み込むように配置され、それら命令は命令ライン２２に
沿って命令バッファ６６からプロセッサ１７に出力され
る。可変長命令について、長さインディケータ７４は、
出力された命令の長さに関する命令バッファ６６からの
指示をライン７０上で受信するように提供される。長さ
インディケータ７４は量信号８６を生成し、量信号８６
は出力中の命令によって使用されるバイトの数を表示す
る。バイトカウンタ７５は毎回、命令バッファ６６にお
けるバイト数のカウントを保持し、選択信号２４を生成
し、その選択信号２４によって、メモリ４１から取り出
されたバイトが命令バッファ６６内の何れに挿入される
かが判断される。命令バッファ６６はまた、除去信号２
６を受信し、除去信号２６によって命令はバッファから
除去される。除去されなかった命令は共にシフトされ、
それによって、メモリ４１からの更なるバイトに対して
バッファの終了においてスペースを形成する。命令バッ
ファ６６はまた、記憶（ストア）信号２８に応答し、記
憶信号２８は、メモリからのバイトを選択信号２４によ
って指示されたバッファ内の位置に記憶させる。記憶信
号２８はラッチ信号３０から導出され、ラッチ信号３０
を使用してデータがメモリから記憶可能であることを指
示する。
【００５９】取り出しポインタ６５には、取り出しマル
チプレクサ３４からのライン３２上のアドレスが供給さ
れ、マルチプレクサ３４は増分ユニット３８からライン
３６上の次のアドレスを受信するように接続される１入
力を有する。増分ユニット３８は通常の方法で取り出し
アドレスを更新し、本実施例では１回につき４バイトず
つ更新する。取り出しマルチプレクサ３４の別の入力は
開始ライン４０に接続され、開始ライン４０上では取り
出しが開始される次のアドレスが供給される。分岐処理
のために、新しいアドレスがセット分岐命令において識
別される目標位置から導出されることは容易に理解され
るだろう。ビギン信号４２は取り出しマルチプレクサ３
４を制御して、開始ライン４０上で新しいアドレスから
の取り出しを開始する。取り出しポインタ６５はＯＲゲ
ート４４に接続されたラッチ入力を有し、ＯＲゲート４
４はビギン信号４２とラッチ信号３０を受信して取り出
しポインタ６５への次のアドレスのラッチングを制御す
る。ラッチ信号３０はさらにゲート４６に供給され、ゲ
ート４６はバイトカウンタ７５のラッチ入力に接続され
且つ別の入力として次の信号４８を受信する。次の信号
４８は命令を命令バッファ６６から読み出したことを表
示するために使用され、従って適切なバイトカウントを
ラッチする。
【００６０】ビギン信号４２はさらに、バイトカウンタ
７５のクリア入力とストップラッチ５０のクリア入力に
供給される。ストップラッチ５０は取り出される更なる
命令がない場合の後のアドレスをＳｔｏｐＡｔライン５
２上で受信する。このアドレスは、ストップ信号５４の
制御のもとでストップラッチ５０に記憶される。ストッ
プラッチ５０の出力はコンパレータ５６に供給（入力）
され、コンパレータ５６はさらに、ライン１２上でメモ
リアドレスを受信する。コンパレータ５６は、ライン１
２上のメモリアドレスがストップラッチ５０に記憶され
たアドレスに到達したか否かを決定する。コンパレータ
５６の出力はゲート５８に供給されて、ゲート５８はま
た、検査フルユニット８０からの出力を受信する。検査
フルユニット８０はバイトカウンタ７５からの出力を受
信し、バッファ６６が一杯であるたびに出力を指定す
る。ゲート５８の出力はライン８２上にフル信号を供給
し、フル信号は、命令バッファ６６が一杯であるか、又
はストップアドレスが到達されたかを表示する。フル信
号８２が指定されると、実行される更なるメモリ要求は
なくなる。バイトカウンタ７５の出力はさらに第２の増
分ユニット８４に供給され、その出力はカウントマルチ
プレクサ８５の１入力に供給される。カウントマルチプ
レクサ８５の別の入力は減算ユニット９０から供給さ
れ、減算ユニット９０はバイトカウンタ７５からの出力
と、長さインディケータ７４からの出力を受信する。減
算ユニット９０は、命令バッファが少なくとも１つの命
令を含まない場合にはいつでもモア（ｍｏｒｅ）信号９
２を指定する。
【００６１】次に命令フェッチャの動作を説明する。開
始アドレス、即ち、命令のブロックの初めに最初の４バ
イトを識別するメモリアドレス、はライン４０上におい
て取り出しマルチプレクサ３４に供給される。ビギン信
号４２はストップラッチ５０をクリアし、取り出しポイ
ンタ６５に開始アドレスををラッチするために指定され
る。メモリアクセスはそのアドレスにおいて行なわれ、
最初の４バイトはデータライン１４に沿って命令バッフ
ァ６６に供給される。ラッチ信号３０は、これら４バイ
トをバッファ内に記憶させ、取り出しポインタ６５への
次のアドレスをラッチする。この次のアドレスは、分岐
が以下においてさらに詳述されるようにして利用されな
い場合、増分ユニット３８によって４バイトだけ増分さ
れた開始アドレスとなる。命令バッファ６６はライン２
２に沿って命令を供給し、ライン７０上の命令の長さを
長さインディケータ７４に指示する。長さインディケー
タ７４の出力は量信号８６を供給して除去された命令の
サイズを指示し、さらに、減算ユニット９０に対し入力
を供給する。減算ユニット９０はバイトカウンタ７５に
カウントを付与して、バイトカウンタ７５が選択信号２
４を指定し、メモリから取り出された次の４バイトがバ
ッファ内のどこに記憶されるかを判断することを可能に
する。
【００６２】既述されたように、ライン２２上における
バッファからの命令の除去は次の信号４８の制御のもと
で行なわれる。命令バッファ内に保持される命令が少な
くとも一つもない場合、モア信号９２が指定される。命
令バッファが一杯であると、検査フルユニット８０によ
ってフル信号８２が指定されて、更なるメモリアクセス
を防止する。
【００６３】ストップラッチ５０は、フェッチャが通過
するべきでないアドレスを記憶するために使用される。
開始アドレスで取り出しを開始すると同時に、ストップ
ラッチ５０はビギン信号４２によって無効アドレスに対
しクリアされる。ストップラッチ５０において特別のア
ドレスを記憶することによって、取り出しを停止するこ
とになる。ストップラッチ５０の使用法は、フェッチャ
ユニットの適用に関する以下の説明においてより明白に
なる。
【００６４】分岐命令が取り出され、復号化され且つ実
行された場合、分岐命令によって識別された目標位置
は、分岐が利用されるように有効分岐信号が供給される
場合に命令フェッチャに対してライン４０上に開始アド
レスを付与するために使用される。このように、フェッ
チャは新しい目標位置から命令の取り出しを開始する。
【００６５】図４の取り出し回路１０は図５を参照して
述べられたタイプの２つの命令フェッチャを有する。次
に図６を参照して、分岐命令が命令フェッチャの活動を
制御する方法をより詳細に説明する。図６において、フ
ェッチャはフェッチャＡとフェッチャＢとして示されて
いる。システムはアービトレータユニット１００を有
し、アービトレータユニット１００は、各フェッチャか
らのフル信号とモア信号を用いてメモリへのアクセスの
ためにフェッチャＡとフェッチャＢとの間を裁定してど
のフェッチャがデータを必要としているかを決定する。
フェッチャＡに対するフル信号及びモア信号は、アービ
トレータではモアＡとフルＡと称され、フェッチャＢに
対するフル信号及びモア信号は、アービトレータではモ
アＢとフルＢと称される。フェッチャＡについての参照
番号は、図５に示される命令フェッチャのそれらと対応
する。これらの番号はフェッチャＢについては繰り返し
て使用されないが、フェッチャＢは正確には、フェッチ
ャＡと同一信号及び同一作用を有するからである。フェ
ッチャＡとＢの各アドレス出力１２ａはアドレスマルチ
プレクサ１０２を介してアドレスライン１２に供給され
る。マルチプレクサはアービトレータ１００からのライ
ン１０４上のＳｅｌＡ信号によって制御され、アービト
レータ１００は、現在、実行用の命令の取り出し中であ
るフェッチャに優先権を付与する。これらフェッチャの
一つを用いて現ブロック（及び潜在的に次の後続ブロッ
ク）内の命令を取り出し、別のフェッチャを用いて目標
位置から開始する命令を取り出すことは理解されるだろ
う。各フェッチャはともにデータライン１４に沿って命
令を受信し、それら命令をライン２２ａ上において選択
マルチプレクサ１０４に供給する。マルチプレクサ１０
４の出力２２はプロセッサ１７に接続され、プロセッサ
１７は命令を復号化し且つ実行し、その結果を一時レジ
スタ１１に書き込む。プロセッサ１７は次の信号を供給
し、次の信号はライン４８上で命令フェッチャに供給さ
れる。プロセッサ１７は、フェッチャのモア信号９２か
ら導出されるライン１０６上で待ち信号を受信する。プ
ロセッサ１７は命令を実行すると、プロセッサ１７は命
令ポインタレジスタ１０８を更新して、ポインタマルチ
プレクサ１１２を介して新ＩＰライン１１０上に出力を
供給することによって実行される次の命令を指し示す。
ライン１１４上のラッチＩＰ信号は、命令ポインタレジ
スタ１０８が更新される時を指示する。命令ポインタレ
ジスタ１０８の出力はカレントＩＰライン１１６上で命
令ポインタの現在値を付与する。
【００６６】図６のコンピュータシステムはさらに、セ
ット分岐命令によって識別される目標位置を保持するた
めの目標ポインタレジスタ１１８と、分岐が用いられる
地点を識別する値を保持するための分岐ポインタレジス
タ１２０を有する。コンピュータシステムはさらに、能
動フェッチャスイッチ１２２を有し、これは、フェッチ
ャＡとＢの内でプロセッサ１７に命令を供給している方
を制御する。さらに、比較ユニット１２４は、分岐ポイ
ンタレジスタ１２０と命令ポインタレジスタ１０８の各
出力を受信するように接続されている。ライン１２６上
のプロセッサ１７から出力される検査はゲート１２８を
介して供給されて、ポインタマルチプレクサ１１２と活
動フェッチャスイッチ１２２を制御する。ゲート１２８
はさらに、比較ユニット１２４からのライン１３０上の
入力を有する。
【００６７】プロセッサ１７の実行回路はセット分岐命
令実行ユニット１３６とＤＯ命令実行ユニット１４２を
有する。コンピュータシステムはさらに、分岐状態にあ
るか否かについてのシステムの状態の指示を保持するた
めの状態インディケータ１３２を有する。
【００６８】図６に示される残りのゲートは、それらが
信号ライン間の接続をより明白に示すためにのみ完全性
を目的として図示されているので、ここでは説明を省略
する。
【００６９】次に、図６のコンピュータシステムの動作
を説明する。プロセッサ１７は図３のブロックＡを実行
するものと仮定する。ブロックＡの第１の命令の開始を
識別する開始アドレスはフェッチャＡに供給される。第
１の命令はライン２２ａ上でマルチプレクサ１０４に供
給され、マルチプレクサ１０４は能動フェッチャスイッ
チ１２２からのライン１３４上の信号によって制御さ
れ、その結果、フェッチャＡからの命令はプロセッサ１
７に供給される。第１の命令は、プロセッサ１７の一部
を形成するセット分岐実行ユニット１３６によって識別
されるセット分岐命令としてのセットＣである。セット
分岐実行ユニット１３６は目標ライン１３８上に適切な
目標位置と、ライン１４０上にセット信号を生成する。
セット信号を用いてフェッチャＢに対してビギン信号４
２を起動することによって、目標位置からの命令の取り
出しを開始するようにフェッチャは初期化される。目標
位置はさらに目標ポインタレジスタ１１８に記憶され
る。ブロックＡの命令はフェッチャＡによってメモリか
らプロセッサ１７に供給され続けて実行される。確認命
令を実行すると同時に、確認命令に対する条件が評価さ
れて状態インディケータ１３２は適切に設定される。条
件ライン１４５はシステムの状態を指示し、これは後述
されるようにストップライン５４と各フェッチャに選択
的に供給される。以下の説明では、システムが分岐状態
にあるように確認状態の条件が正であるように仮定す
る。ブロックＡ内のＩｎｓｔＡ−１を含むまでの更なる
命令の取り出し、復号化、且つ実行の後で、次の命令は
有効分岐命令である。これは、プロセッサ１７の一部を
構成するＤＯ命令実行ユニット１４２によって実行され
る。この実行ユニット１４２によって有効分岐命令を実
行すると同時に、分岐点は計算されて（次の後続ブロッ
クの初めの第１の命令の第１のアドレス）、ライン１４
４に沿って分岐ポインタレジスタ１２０に供給される。
分岐点はさらに各フェッチャのストップラッチ５０に供
給される。この場合、ストップ信号５４は、条件ライン
１４５を介してフェッチャＡに対して指定され、フェッ
チャＢには指定されない。このため、フェッチャＡはス
トップアドレスをラッチするので、そのアドレスが到達
されると取り出しを停止することになる。分岐ポインタ
レジスタ１２０に記憶される分岐点が命令ポインタレジ
スタ１０８に記憶される次の命令のアドレスと一致する
場合、比較ユニット１２４の出力によって有効分岐信号
はライン１４６上で指定されることになる。このため、
命令ポインタマルチプレクサ１１２は制御されて、目標
ポインタレジスタ１１８からの命令ポインタレジスタ１
０８を更新し、目標ポインタレジスタ１１８は想起され
るように、セット分岐命令において識別された目標位置
を保持する。さらに、有効分岐信号１４６は能動フェッ
チャスイッチ１２２に供給されて、フェッチャＢを分岐
が利用されるように目標位置からの取り出しを開始する
能動フェッチャとする。能動フェッチャスイッチ１２２
の出力は命令マルチプレクサ１０４を制御して、その入
力をスイッチする。
【００７０】確認命令に対して評価された条件が、分岐
が利用されないことを示すと、ＤＯ分岐実行ユニット１
４２によってＤＯ命令を実行すると同時に、無効アドレ
スが分岐ライン１４４上に供給されて、能動フェッチャ
としてフェッチャＡのストップラッチ５０に記憶される
ことになる。このため、能動フェッチャはメモリから順
次命令を取り出し続けることになるので、分岐は利用さ
れないことになる。同様に、分岐ポインタレジスタ１２
０における分岐点として記憶された無効アドレスは命令
ポインタレジスタ１０８に記憶されたアドレスと決して
一致することはないので、比較ユニットによって、有効
分岐信号１４６が指定されることはない。
【００７１】図６のコンピュータシステムについての上
記説明は、分岐ポインタレジスタと、システムの状態を
保持するための状態インディケータを有するシステムに
対して付与される。記述されたように、これらは、有効
分岐信号が分岐点に設けられた条件付き信号である場合
の方法Ｃのような方法が利用される場合には省略するこ
とがある。セット分岐命令は上記のように目標ポインタ
レジスタ１１８内に目標位置を設定する。有効分岐命令
が実行されると、命令において定義された条件が評価さ
れる。条件が真である場合、有効分岐信号１４６が供給
されて、フェッチャＢを分岐が利用されるように目標位
置からの取り出しを開始する能動フェッチャとする。目
標位置は目標ポインタレジスタ１１８では有効状態であ
り、上述したように取り出しを停止するように制御され
るフェッチャＡの代わりに、目標位置から新しい命令の
取り出しを開始させる。このため、セット命令によって
定義される目標位置を有する更なる分岐が要求される
と、新しい命令が既に取り出されているという効果があ
る。
【００７２】有効分岐命令が、命令において定義された
条件が真であることに対して実行されている場合、有効
分岐命令の後で実行ユニット１４２に入力するすべての
命令が削除されるのは、それら命令を実行する必要がな
いからである。その代わり、新しい命令の実行が開始さ
れる。
【００７３】このように、条件が満足された場合に対し
有効分岐命令を実行すると同時に、フェッチャＡとフェ
ッチャＢはそれらの役割を交換する。
【００７４】条件によって分岐が利用されないと決定さ
れた場合に有効分岐命令が実行される場合、各フェッチ
ャの役割に変化はない。
【００７５】目標位置は有効状態にあり、次のセット命
令の実行まで目標ポインタレジスタ１１８に記憶され、
目標ポインタレジスタ１１８内の新しい目標位置をリセ
ットする。
【００７６】図１１はかかる主要部を示すブロック図で
ある。図１１において、参照番号３９と４３は前述した
各図面にあるようなアドレスバスとデータバスをそれぞ
れ示している。図４の取り出し回路構成１０は実行命令
フェッチャ４０２と目標命令フェッチャ４０４によって
実施される。これらはそれぞれ、フェッチャＥとフェッ
チャＴとして示されている。各フェッチャにおける同等
の要素は同一参照番号を付し、適切には接尾部Ｅ又はＴ
をそれぞれ有する。各フェッチャは、命令が取り出され
る次のアドレスの指示を保持するための取り出しポイン
タ４０６と、命令の新しいストリングにおける第１の命
令を指示する目標位置を保持するための開始ポインタ４
０８を有する。各フェッチャはさらに、命令のキューを
保持するためのバッファ４１０を有する。
【００７７】前述された目標ポインタレジスタ１１８は
セット分岐命令の実行に応答して目標位置の指示を保持
する。選択回路４１２は、図４の復号回路１６にその命
令を供給するために実行フェッチャＥとして動作するフ
ェッチャの一つを選択する。
【００７８】シーケンサ４１４は有効分岐信号１４６を
受信し、選択回路４１２をライン４１１に沿って制御す
ることにより、フェッチャの役割を上述したように変更
させるべく前記信号を受信すると同時に変化する状態を
有する。
【００７９】シーケンサ４１４はさらに、ライン４１８
Ｅと４１８Ｔに沿って、それぞれフェッチャ４０８Ｅと
４０８Ｔに信号を付与することができる。有効分岐信号
が生じると、シーケンサはライン４１８Ｅ上に信号を供
給して、フェッチャＥに目標位置からの命令の獲得を開
始させる。
【００８０】満足される場合と満足されない場合のそれ
ぞれの条件付き命令を考慮するために３つ以上の命令フ
ェッチャ付与するることが有効であることも時にはあ
る。これは特に、実行ユニットがパイプライン式であり
有効分岐条件の決定がパイプラインの終わりの方の段階
で行なわれる場合である。
【００８１】図１２はかかる配列を実施するためのシー
ケンスを示すブロック図である。図１２では、実行命令
フェッチャ、目標命令フェッチャ、及び図１１と図１２
の間で共通のその他の特徴については、同一番号は図１
１の同等部分を示している。
【００８２】図１２のシステムはさらに、予測ミスフェ
ッチャ４０３としてのフェッチャＭを有する。これは同
様に、次の命令を取り出すべきアドレスを保持するため
の取り出しポインタレジスタ４０６Ｍと、命令のキュー
を保持するためのバッファ４１０Ｍと、命令を取り出す
べき開始アドレスを保持するための開始ポインタレジス
タ４０８Ｍを有する。選択回路４１２は、復号回路構成
１６に命令を供給するために実行フェッチャＥとして動
作する３つのフェッチャの内の一つを選択するようにな
っている。
【００８３】前述したように、実行フェッチャ４０２は
実行ユニットへの供給のための命令の通常のシーケンス
を取り出す。目標フェッチャ４０４は目標位置から始ま
る命令を取り出し、このように次の分岐目標命令を保持
する。
【００８４】これら２つのフェッチャのほかに、予測ミ
スフェッチャ４０３は、満足されない場合の条件付き命
令から生じられる分岐に設けられる命令を取り出す。こ
れは、使用すべきでないと予測される分岐のアームと称
される。その後条件付き分岐が間違ったものと予測され
たことが判断されると、命令の正確なシーケンスがこの
フェッチャにおいて保持される。
【００８５】セット分岐命令の実行と同時に、目標位置
の指示は前述のように目標ポインタレジスタ１１８にロ
ードされる。目標フェッチャ４０４はクリアされて目標
位置からの命令の取り出しを開始する。
【００８６】利用される可能性がある場合の条件付きＤ
Ｏ命令（又は無条件ＤＯ命令）が実行ユニットに送られ
ると、３つのフェッチャの機能は次のように変更され
る。即ち、実行フェッチャ４０２は予測ミスフェッチャ
となり、目標フェッチャ４０４は実行フェッチャとな
り、さらに予測ミスフェッチャ４０３は目標フェッチャ
になる。新しい目標フェッチャ（前は予測ミスフェッチ
ャＭ）はクリアされて、目標ポインタレジスタ１１８に
記憶された目標位置から命令の取り出しを開始する。満
足されない可能性がある条件を示す条件付きＤＯ命令が
実行ユニットに送られると、目標フェッチャと予測ミス
フェッチャの役割は次のように変わる。目標フェッチャ
Ｔは予測ミスフェッチャになり、予測ミスフェッチャＭ
は目標フェッチャになる。新しい目標フェッチャはクリ
アされて、目標ポインタレジスタ１１８に記憶された目
標位置で命令の取り出しを開始する。
【００８７】これら条件付きＤＯ命令の実行ユニットに
対するディスパッチ（タスク指名）の検出は検出ユニッ
ト４１３によって管理される。これは、プレディクト・
テイクン（Ｐｒｅｄｉｃｔ Ｔａｋｅｎ）信号及びプレ
ディクト・アンテイクン（Ｐｒｅｄｉｃｔ Ｕｎｔａｋ
ｅｎ）信号をシーケンサ４１４に供給する。
【００８８】ＤＯ命令が実行ユニットによって実行され
ると、分岐が取られるか否かが判断される。これが予測
と一致すると、すべて好都合にいく。しかしながら、分
岐の利用が間違って予測されると、間違って予測された
条件付きＤＯ命令の後に実行ユニットに入力したすべて
の命令は削除されて、予測ミスフェッチャと実行フェッ
チャは役割を交換する。このため、シーケンサは実行ユ
ニットから予測ミス信号を受信する。
【００８９】この配列は、本発明の概念に影響を与える
ことなく種々の異なる方法で実施可能である。例えば、
フェッチャが名称変更されると、出力目標フェッチャの
内容は入力目標フェッチャに複写される可能性がある。
これは、新しい目標フェッチャがこれら命令を再取り出
しする時間を無駄にしないことを意味する。一杯でない
場合には、出力目標フェッチャがフェッチを停止すると
ころからの取り出しを続けることになる。あるいはま
た、フェッチャは動的に名称変更される必要はないが、
それらの内容は適切なものとして転送される。これによ
って、シーケンサ４１４における状態の必要条件が排除
されることになる。
【００９０】上述された命令フェッチャと回路構成は所
謂単純分岐を実行する能力がある。その他の特殊型の分
岐命令もまた有効である。これらの内の一つはカーネル
分岐である。多くのプロセッサは２つの動作モードを有
し、その一つは通常のプログラム用であり、もう一つは
特殊プログラム用である。これらはそれぞれ、ユーザモ
ードとカーネルモードと称される。カーネルモードはコ
ンピュータの動作を操作するのに使用されるモードに利
用可能な更なる命令を有する。このような分離は、間違
った又は有害なユーザモードプログラムが他のユーザモ
ードプログラムに損害を与えないようにするために必要
とされる。カーネルモードプログラムは正しいと仮定す
ることができる。従って、プログラムモードをユーザか
らカーネルに変更するための方法が必要とされる。これ
は、カーネルエントリポイントと称される特別目標位置
に対する分岐によって実行される。本発明では、これは
特殊セット分岐命令を使用して実施され、特殊セット分
岐命令は明示的に分岐目標位置を指定せずに暗黙値を使
用する。分岐が生じるとプログラムがカーネルモードに
変わる必要があることを指定するように使用されなけれ
ばならない状態もある。
【００９１】別の特殊な種類の分岐命令は所謂記述子分
岐であり、これはポインタを介しての呼出しである。こ
の分岐命令はメモリ内のアドレスを指定するが、分岐の
目標位置を指示するアドレスではない。その代わり、分
岐用の目標位置を含むメモリ位置である。
【００９２】図７はカーネル分岐と記述子分岐を実施す
るのに使用可能な命令フェッチャを示している。図７の
同等な符号は図５の同一部分を表わす。図７のフェッチ
ャは以下に示す追加回路構成を有する。カーネルラッチ
２００はカーネル呼出しに使用するためのアドレスを保
持し、トラステッドコードによってプログラム可能であ
るにすぎない。カーネルラッチはそのラッチ入力で記憶
カーネル信号２０２を受信してライン２０４上のカーネ
ルアドレスをラッチする。カーネルマルチプレクサ２０
６はその１入力においてカーネルアドレスを、また、別
の入力においてライン４０上の通常開始アドレスを受信
する。カーネルマルチプレクサ２０６はライン２０８上
の分岐カーネル信号によって制御される。分岐カーネル
信号は、開始信号４０が正常の場合に分岐を初期化する
ために指定されると同時に指定される。信号が指定され
ると、カーネルラッチ２００に保持されるアドレスが、
開始信号によって供給されるアドレスよりも、マルチプ
レクサ２０６と、さらに別のマルチプレクサ２０８を介
して取り出しラッチ６５に記憶される。
【００９３】フェッチャはさらに記述子ラッチ２１０を
有し、記述子ラッチ２１０は取り出しポインタ６５が命
令アドレス又は記述子アドレスを保持するかどうかを指
示する。記述子ラッチ２１０はライン２１２上の記述子
信号によって制御される。記述子ラッチ２１０によって
アドレスが記述子アドレスであると指示されると、記述
子ラッチはポインタレジスタ２１４を介してバッファ６
６に保持されたデータからロードされる。マルチプレク
サ２０８は、取り出しポインタ６５に供給されたアドレ
スがポインタレジスタ２１４又はマルチプレクサ２０６
からのものであるかどうかを制御する。記述子指示ユニ
ット２１６は、正しい記述子アドレスを保持するために
バッファ６６がポインタレジスタ２１４に対する十分な
情報を保持するか否かについて信号を送る。
【００９４】図７のフェッチャはこのように、カーネル
分岐と記述子分岐を実行することができる。
【００９５】別のタイプの分岐命令は手順呼出しであ
る。ここでは、手順がそれが出てくるプログラムの一部
分へ戻ることができるように適切な命令ポインタ値が保
管されることが必要である。従って、手順をプログラム
の異なる部分から呼出すことができる。図８は手順呼出
しのフローグラフを示している。図８はパート１、パー
ト２及び手順を含むプログラムを示す。パート１は、間
に呼出し命令が設けられた命令の連続ブロックとしての
ブロックＡとブロックＢを有する。同様に、パート２
は、間に呼出し命令が設けられた命令の連続ブロックと
してのブロックＣとブロックＤを有する。手順は、手順
命令ＰＲＯＣと戻り命令のシーケンスを有する。パート
１とパート２から成るコードの２つの部分はともに手順
を呼び出し、ともにそれぞれの制御フローに戻る。呼出
し命令は、特殊タイプのセット命令又はＤＯ分岐命令と
して実施可能であり、この分岐命令は目標位置（ＳＥ
Ｔ）や分岐点（ＤＯ）を識別するのみならず、次の後続
ブロックの第１の命令の戻りアドレスを戻りレジスタに
保管させる。さらに、戻り命令は特殊タイプのセット命
令として実施可能であり、このセット命令はレジスタに
保持された戻りアドレスに対し分岐を実行する。
【００９６】図９は手順呼出しを実施するために必要と
される状態レジスタを示している。ここでは、レジスタ
選択信号２３４によって制御される選択レジスタユニッ
ト２３２を備えたレジスタ２３０が含まれる。セット命
令又はＤＯ分岐（又は呼出し）命令を実行すると同時
に、プログラムが戻る呼出し命令の後の次の命令のアド
レスは記憶信号２３８に応答して分岐ライン２３６上の
レジスタ２３０に記憶される。特殊セット（又は戻り）
命令が実施されると、分岐は特殊レジスタ２３０の記憶
される目標位置に対して実行される。
【００９７】上述された実施例では、スイッチマルチプ
レクサの状態によって能動フェッチャとしてともに機能
可能な２つの命令フェッチャがある。図１０はブロック
図の形式において、命令取り出し回路が２つの命令フェ
ッチャを有し、その一つは常に能動フェッチャであると
する別の実施例を示している。この実施例を図１０を参
照してさらに詳細に説明する。図１０の同一の符号は図
６の同一部分を表わすが、ダッシュ記号が付されてい
る。図１０では、セット分岐命令実行回路１３６’とＤ
Ｏ分岐命令実行回路１４２’を備えた実行回路構成を含
むパイプライン式プロセッサ１７’を示している。さら
に、命令ポインタレジスタ１０８’と目標ポインタレジ
スタ１１８’とが示されている。取り出し回路は能動フ
ェッチャと目標フェッチャを有する。能動フェッチャは
取り出しポインタ６５’と命令バッファ６６’を有す
る。目標フェッチャは同様に、取り出しポインタ６５”
と目標命令バッファ６６”を有する。
【００９８】セット分岐命令を実行すると同時に、目標
ポインタレジスタ１１８’は初期化されて目標フェッチ
ャの取り出しポインタ６５”に対し目標位置からの命令
の取り出しを開始するように指示する。一方、能動フェ
ッチャはメモリから連続的に命令を取り出し、それらを
プロセッサ１７’に供給している。有効分岐命令を実行
すると同時に、コピーユニット３００は目標フェッチャ
の目標命令バッファ６６”の内容を能動フェッチャの命
令バッファ６６’にコピーするように動作することによ
って、プロセッサ１７’に供給される次の命令は目標位
置から始まる命令である。
【００９９】図１０の回路の実施については、図５、図
６及び図７の各回路に関連して示される情報によって図
１０の回路の実施方法が明白であるために、その詳細な
説明はここでは省略する。
【０１００】
【発明の効果】本発明は上記のように構成されているの
で、１つのセット分岐命令によりセットアップされる目
標位置を使用して多数の分岐が可能であるという効果を
有する。
【図面の簡単な説明】
【図１】周知の分岐システムの概略図。
【図２】無条件分岐のための本発明の分岐システムの概
略図。
【図３】条件分岐のための本発明の分岐システムの概略
図。
【図４】パイプラインプロセッサの簡易ブロック図。
【図５】命令フェッチャの回路図。
【図６】分岐命令を実行するためのコンピュータシステ
ムの回路図。
【図７】カーネル（核）及び記述子を有する命令フェッ
チャの回路図。
【図８】手続きの呼び出しを示す概略図。
【図９】手続き呼び出しを実行するための状態を示す概
略図。
【図１０】命令取り出し回路の代替え実施を示すブロッ
ク図。
【図１１】非予測フェッチャを示すブロック図。
【図１２】予測フェッチャを示すブロック図。
【符号の説明】
１２ アドレス １４ データ １７ プロセッサ １００ アービトレータ １０８ 命令ポインタレジスタ １１８ 目標ポインタレジスタ １２０ 分岐ポインタレジスタ １２２ フェッチャ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ネイサン マッケンジー シドウェル イギリス国 ＢＳ２ ９ＵＤ ブリストル セント ワーバーフ クリーブ ストリ ート 21

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 命令を取り出し、復号し、実行するため
    のコンピュータシステムであって、該システムは：それ
    ぞれの記憶位置で複数の命令を保持するための記憶回路
    を有し、前記複数の命令が命令ストリング中に配置さ
    れ、各ストリングが第１の命令と後続命令のセットとを
    含むことと；前記記憶回路から一連の命令を取り出すた
    めの命令取り出し回路を有し、次の取り出し動作が行わ
    れ得る次のアドレスの指示を提供するためのインディケ
    ータを含むことと；取り出された命令を実行するための
    実行回路を有し、ここで前記命令ストリングの少なくと
    も幾つかが、各々が後続命令を取り出すことができる目
    標位置の指示を提供するセット分岐命令（ＳＥＴ）を含
    み、後続命令が異なる命令ストリングから得られ、ここ
    で前記命令取り出し回路が前記セット分岐命令（ＳＥ
    Ｔ）の実行に応答して動作され、前記目標位置から開始
    する前記異なる命令ストリングからの新しい命令と、前
    記セット分岐命令を含む前記ストリングからの後続命令
    とを前記後続命令を実行し続けながら並行に取り出すこ
    とと；前記目標位置の指示を保持するための目標記憶装
    置を有し、前記指示が、前記セット分岐命令（ＳＥＴ）
    を実行すると前記記憶装置にロードされ、後続セット分
    岐命令の実行まで有効指示として前記記憶装置中に保持
    されることと；実行されるべき更なる命令が前記新しい
    命令であることを示す有効分岐（ＤＯ）信号の生成に応
    答し、前記実行回路に前記新しい命令を実行させ、前記
    命令取り出し回路に前記目標位置から開始する新しい命
    令を再び取り出させる選択回路を有することと；を含む
    コンピュータシステム。
  2. 【請求項２】 前記命令取り出し回路が２つの命令バッ
    ファ、即ち前記実行回路に接続される後続命令を保持す
    る第１バッファ、及び新しい命令を保持する第２バッフ
    ァを含み、ここで、前記有効分岐（ＤＯ）信号の生成に
    応答して前記第２バッファの内容が前記第１バッファに
    コピーされる請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記命令取り出し回路は、前記後続命令
    及び前記新しい命令をそれぞれ取り出すための２つの命
    令フェッチャを含み、ここで、前記選択回路が前記命令
    フェッチャのうちの選択された１つを前記実行回路に接
    続する様に動作可能である請求項１に記載のコンピュー
    タシステム。
  4. 【請求項４】 予測される条件付き命令を実施するため
    に命令を取り出す第３の命令フェッチャを前記命令取り
    出し回路が含む請求項３に記載のコンピュータシステ
    ム。
  5. 【請求項５】 次の命令が取り出される得るアドレスの
    指示を保持するための第１のレジスタを含む請求項１、
    ２、３又は４に記載のコンピュータシステム。
  6. 【請求項６】 目標記憶装置が、新しい命令のストリン
    グの第１命令を取り出すことができるアドレスを保持す
    る請求項１乃至５のいずれかに記載のコンピュータシス
    テム。
  7. 【請求項７】 セット分岐命令が、新しい命令のストリ
    ングの第１命令を取り出すことができるアドレスを保持
    する特別なレジスタを識別する請求項１乃至５のいずれ
    かに記載のコンピュータシステム。
  8. 【請求項８】 目標記憶装置が、新しい命令のストリン
    グの第１命令を取り出すことができるアドレスを保持す
    るメモリ位置のアドレスを保持する請求項１乃至５のい
    ずれかに記載のコンピュータシステム。
  9. 【請求項９】 前記取り出された命令を復号するための
    復号回路を有し、前記命令取り出し回路、復号回路及び
    実行回路がパイプラインに配列されることを含む請求項
    １乃至８のいずれかに記載のコンピュータシステム。
  10. 【請求項１０】 前記少なくとも１つの命令ストリング
    が、更なる命令を含み、更なる命令が分岐点を決定し、
    分岐点の後で新しい命令が実行されることになり、前記
    分岐点の識別により前記選択回路に前記有効分岐信号が
    生成される請求項１乃至９のいずれかに記載のコンピュ
    ータシステム。
  11. 【請求項１１】 前記更なる命令が分岐点で位置づけら
    れて、分岐点の後で前記新しい命令を実行できる請求項
    １０に記載のコンピュータシステム。
  12. 【請求項１２】 前記更なる命令が分岐点の前のストリ
    ングに位置付けられて、実行されるべき更なる命令が分
    岐点の後で前記新しい命令になり、前記更なる命令が分
    岐点を示すコンピュータシステムであって、更にここで
    前記分岐点を保持するための分岐点レジスタを含む請求
    項１０に記載のコンピュータシステム。
  13. 【請求項１３】 前記更なる命令が前記セット分岐命令
    と異なる命令である請求項１０、１１又は１２に記載の
    コンピュータシステム。
  14. 【請求項１４】 前記更なる命令が条件を定義し、その
    条件が満足される場合だけに、実行されるべき更なる命
    令が新しい命令になることを決定する請求項１３に記載
    のコンピュータシステム。
  15. 【請求項１５】 前記セット分岐命令が分岐点を識別
    し、分岐点の後で実行されるべき更なる命令が新しい命
    令となるコンピュータシステムであって、更に前記分岐
    点を記憶する分岐点レジスタと、前記分岐点が第１レジ
    スタにより示されたアドレスと整合する時に前記有効分
    岐信号を選択回路に生成するための比較回路と、を含む
    請求項５に記載のコンピュータシステム。
  16. 【請求項１６】 前記分岐点の後の次の命令のアドレス
    である復帰アドレスを保持するための復帰レジスタを含
    み、ここで前記更なる命令は、前記有効分岐信号を生成
    し、前記復帰アドレスを前記復帰レジスタ中に保管する
    のに有効であり、更にここで、前記分岐命令が前記復帰
    レジスタを識別して目標位置を示す、請求項１０乃至１
    ５のいずれかに記載のコンピュータシステム。
  17. 【請求項１７】 命令を取り出し、復号し、実行するた
    めにコンピュータを動作する方法であって、前記コンピ
    ュータがそれぞれの記憶位置で複数の命令を保持する記
    憶回路を有し、前記複数の命令が命令ストリング中に配
    置され、各ストリングが第１の命令と後続命令のセット
    とを含む、方法を提供し、該方法は：前記記憶回路から
    命令のシーケンスを取り出して、次の取り出し動作を行
    うアドレスの指示を提供するステップと；前記命令を復
    号するステップと；各命令を順番に実行するステップで
    あって、ここで前記命令ストリングの少なくとも幾つか
    が、後続命令を取り出すことができる目標位置の指示を
    提供するセット分岐命令（ＳＥＴ）を各々含み、後続命
    令が異なる命令ストリングから得られるステップと；前
    記セット分岐命令が実行されると、後続のセット分岐命
    令を実行するまで目標記憶装置中に前記目標位置の指示
    を有効指示として保持し、前記目標位置から開始する前
    記異なる命令ストリングからの新しい命令と、前記分岐
    命令を含むストリングからの後続命令とを並行に取り出
    すステップと；実行されるべき更なる命令が前記新しい
    命令であることを示す有効分岐信号が生成されるまで前
    記後続命令を実行し続けるステップと；前記新しい命令
    の実行を開始することにより前記有効分岐信号に応答
    し、前記目標位置から開始する新しい命令を再び取り出
    すステップと；を含むコンピュータ動作方法。
  18. 【請求項１８】 前記後続命令が第１バッファに保持さ
    れ、前記新しい命令が第２バッファに保持されるステッ
    プであって、更に前記有効分岐信号により前記第２バッ
    ファの内容が前記第１バッファにコピーされる請求項１
    ７に記載のコンピュータ動作方法。
  19. 【請求項１９】 第１命令フェッチャが前記後続命令を
    取り出し、第２命令フェッチャが前記新しい命令を取り
    出し、前記第１及び第２命令フェッチャのどちらかを選
    択する前記有効分岐有効信号が実行命令を提供する請求
    項１７に記載のコンピュータ動作方法。
  20. 【請求項２０】 有効分岐信号が、分岐点を決定して、
    そのあとで新しい命令を実行できる更なる命令の実行に
    応答して生成される請求項１７、１８又は１９に記載の
    コンピュータ動作方法。
  21. 【請求項２１】 前記更なる命令が条件を定義し、その
    条件が満足される場合だけに、実行されるべき更なる命
    令が新しい命令となることを決定する請求項２０に記載
    のコンピュータ動作方法。
  22. 【請求項２２】 前記分岐命令が分岐点を識別し、分岐
    点の後で実行されるべき更なる命令が新しい命令とな
    り、ここで前記分岐点が次の命令が取り出すことができ
    るアドレスと整合する時に前記有効分岐信号が生成され
    る請求項１７乃至２１のいずれかに記載のコンピュータ
    動作方法。
  23. 【請求項２３】 新しい命令ストリングの第１命令を取
    り出すことができるアドレスをセット分岐命令が目標位
    置として識別する請求項１７乃至２２のいずれかに記載
    のコンピュータ動作方法。
  24. 【請求項２４】 セット分岐命令が、目標位置を保持す
    る特別なレジスタを識別する請求項１７乃至２２のいず
    れかに記載のコンピュータ動作方法。
  25. 【請求項２５】 セット分岐命令が目標位置を保持する
    メモリ位置のアドレスを識別する請求項１７乃至２２の
    いずれかに記載のコンピュータ動作方法。
  26. 【請求項２６】 前記更なる命令の実行により復帰アド
    レスが復帰レジスタ中に保管され、ここで前記分岐命令
    が目標位置を示すために復帰レジスタを識別する請求項
    ２０又は２１に記載のコンピュータ動作方法。
  27. 【請求項２７】 命令を取り出し、復号し、実行するた
    めのコンピュータシステムであって：該コンピュータシ
    ステムは、 複数の命令をそれぞれの記憶位置に保持するための記憶
    回路を有し、前記複数の命令が命令ストリングに配列さ
    れ、各ストリングが第１命令と後続命令のセットとを含
    むこと；前記記憶回路から一連の命令を取り出すための
    命令取り出し回路を有し、次の取り出し動作を行うこと
    ができる次のアドレスの指示を提供するためのインディ
    ケータを含むこと；取り出された命令を実行するための
    実行回路を有し、ここで前記命令ストリングの少なくと
    も１つが、後続命令を取り出すことができる目標位置の
    指示を提供するセット分岐命令であって、後続命令が異
    なる命令ストリングから得られるセット分岐命令（ＳＥ
    Ｔ）と、前記セット分岐命令と異なり、分岐点に位置付
    けられ、その分岐点の後で前記新しい命令が実行される
    有効分岐命令と、を含み、ここで前記命令取り出し回路
    が前記セット分岐命令（ＳＥＴ）の実行に応答して動作
    され、前記目標位置から開始する前記異なる命令ストリ
    ングからの新しい命令と、前記セット分岐命令を含む前
    記ストリングからの後続命令とを前記後続命令を実行し
    続けながら並行に取り出すこと；前記有効分岐（ＤＯ）
    命令の実行に応答し、前記有効分岐命令により決定され
    た条件が満足される場合に前記実行回路に前記新しい命
    令を実行させる選択回路を有すること；を含むコンピュ
    ータシステム。
  28. 【請求項２８】 前記命令取り出し回路が２つの命令バ
    ッファ、即ち前記実行回路に接続される後続命令を保持
    するための第１バッファと、新しい命令を保持するため
    の第２バッファとを含み、ここで前記第２バッファの内
    容が前記有効分岐（ＤＯ）信号の生成に応答して前記第
    １バッファにコピーされる請求項２７に記載のコンピュ
    ータシステム。
  29. 【請求項２９】 前記命令取り出し回路が前記後続命令
    と前記新しい命令とをそれぞれ取り出すために２つの命
    令フェッチャを含み、ここで前記選択回路が前記命令フ
    ェッチャの選択された１つを前記実行回路に接続するた
    めに動作可能である請求項２７に記載のコンピュータシ
    ステム。
  30. 【請求項３０】 後続命令を取り出すことができるアド
    レスの指示を保持するための第１レジスタを含む請求項
    ２７、２８又は２９に記載のコンピュータシステム。
  31. 【請求項３１】 セット分岐命令により識別される目標
    位置の指示を保持するための目標レジスタを含む請求項
    ２７、２８、２９又は３０に記載のコンピュータシステ
    ム。
  32. 【請求項３２】 目標レジスタが、新しい命令の第１命
    令を取り出せるアドレスを保持する請求項３１に記載の
    コンピュータシステム。
  33. 【請求項３３】 セット分岐命令が、新しい命令のスト
    リングの第１命令を取り出せるアドレスを保持する特別
    なレジスタを識別する請求項３１に記載のコンピュータ
    システム。
  34. 【請求項３４】 目標レジスタが、新しい命令のストリ
    ングの第１命令を取り出せるアドレスを保持するメモリ
    位置のアドレスを保持する請求項３１に記載のコンピュ
    ータシステム。
  35. 【請求項３５】 前記取り出された命令を復号するため
    の復号回路を含み、前記命令取り出し回路、復号回路及
    び実行回路がパイプラインに配置される請求項２７乃至
    ３４のいずれかに記載のコンピュータシステム。
  36. 【請求項３６】 前記分岐点の後の後続命令のアドレス
    である復帰アドレスを保持するための復帰レジスタを含
    み、ここで前記更なる命令が前記有効分岐信号を生成
    し、前記復帰アドレスを前記復帰レジスタ中に保管する
    のに有効であり、ここで前記分岐命令が目標位置を示す
    ために前記復帰レジシタを識別する請求項２７乃至３０
    のいずれかに記載のコンピュータシステム。
  37. 【請求項３７】 命令を取り出し、復号し、実行するた
    めにコンピュータを動作する方法であって、前記コンピ
    ュータがそれぞれの記憶位置で複数の命令を保持する記
    憶回路を有し、前記複数の命令が命令ストリング中に配
    置され、各ストリングが第１の命令と後続命令のセット
    とを含む、方法を提供し、該方法は：前記記憶回路から
    命令のシーケンスを取り出して、次の取り出し動作を行
    うことができる次のアドレスの指示を提供するステップ
    と；前記命令を復号するステップと；各命令を順番に実
    行するステップであって、ここで前記命令ストリングの
    少なくとも１つは、後続命令を取り出すことができる目
    標位置の指示を提供するセット分岐命令（ＳＥＴ）を含
    み、後続命令が異なる命令ストリングから得られるステ
    ップと、 前記セット分岐命令が実行されると、前記目標位置から
    開始する前記異なる命令ストリングからの新しい命令
    と、前記分岐命令を含むストリングからの後続命令とを
    並行に取り出すステップと；有効分岐命令により決定さ
    れる条件が満足される場合に、後で新しい命令が実行で
    きる分岐点に位置される有効分岐命令であって、実行さ
    れるべき更なる命令が前記新しい命令であることを示す
    有効分岐命令が実行されるまで前記後続命令を実行し続
    けるステップと；前記新しい命令の実行を開始すること
    により前記有効分岐信号に応答するステップと；を含む
    コンピュータ動作方法。
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