JPH063583B2 - 命令デコード・サイクル中にアドレスを生成するデジタル・コンピュータおよびその方法 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、縮小命令セット・コンピュータ（ＲＩＳＣ）
のプロセッサ内で行なわれるパイプライン式命令処理で
使用するのに特に適した、ＲＩＳＣ命令処理のデコード
・サイクル中にアドレスを生成することにより、これま
ではこの処理中に発生するアドレス生成セイクルによっ
て頻繁に引き起こされていたウェイト・ステートをほぼ
除去するための装置及びそれに付随する方法に関するも
のである。

Ｂ．従来の技術 歴史的に言えば、ほとんどのコンピュータが複合命令を
利用してきた。多くの単一命令、特にメインフレーム・
コンピュータで使用される単一命令は、通常１つだけで
複数のメモリ・アクセスを生じ、同時に２個または３個
など複数のデータに作用した。複合命令の使用の基礎と
なる主な理由は、コア・メモリでは過去のあるときには
１ビット当り１．５ドルにも達したように、歴史的に大
容量メモリの価格が高かったことと、このメモリへのア
クセス速度が相対的に遅かったことである。その結果、
過去にはますますコンパクトな機械コードを生成するこ
とが何にもまして求められていた。この必要を満たすた
め、ますます複雑な命令を含む命令セットを用いるコン
ピュータ・プロセッサが発展してきた。このようなセッ
ト中の互いに対応する命令が、ますます多くの異なる動
作を同時に呼び出すことができるようになった。このよ
うな命令の使用によって、プログラムを格納のために必
要なメモリの容量が大きく減少し、それによって、その
プログラムを実行するのに必要なコンピュータ・システ
ムのコストが大幅に低下した。さらに、同時に多数のデ
ータを得るために１個の命令でますます多数のメモリ・
アクセスを呼び出すことによって、そうしなければ発生
していたはずの、連続した命令（マシン）サイクルの間
に１回ずつメモリ・アクセスを行なって前記のデータを
それぞれ別々に得る必要がずっと減り、それによってプ
ログラムの実行速度が明らかに増大した。このような複
合命令を用いるコンピュータ・プロセッサは、いわゆる
「ＣＩＳＣ」（複合命令セット・コンピュータ）として
知られるようになった。

個々の命令をさらに精巧にするには、ますます複雑な多
層式の命令デコードを用いる必要があった。一見したと
ころ、各命令が、その精巧さがどの程度であれ、メモリ
・アクセスに必要な時間よりも短い時間で完全にデコー
ドできる限り（初期のコンピュータ技術では実際にそう
だった）、ＣＩＳＣプロセッサで複合命令を用いること
による性能の損失は、仮にあったとしてもわずかであ
る。不幸なことに、その後コンピュータ技術が発展する
につれて、コンパイルの性質により上記のような結果に
はならなかった。さらに、アクセス時間を大幅に減少さ
せるメモリ技術が当技術分野で出現したため、この損失
はますます問題になってきた。

詳細に言えば、過去においても現在においても、コンパ
イラは、相対的に高水準のプログラムを、それに対応す
る、後でコンピュータ上で実行すべき命令（低水準の機
械コード）のシーケンスに変換するために使用されてき
た。実行速度を改善するためには、コンパイルされた機
械コードはできる限り効率的でなければならない。すな
わち、無駄な動作を呼び出してはならない。無駄な動作
は、処理時間またはコンピュータ資源を不必要に消費す
る。不幸なことに、多くの場合、ＣＩＳＣ機械コードを
生成するコンパイラは、高水準プログラムの所与のステ
ートメントに対する効率的なＣＩＳＣ命令のシーケンス
を生成しないことがしばしばである。これはＣＩＳＣ命
令セットの性質の結果として発生する。詳細に言えば、
多くのタイプのアルゴリズムでは、ＣＩＳＣプロセッサ
内で使用される命令処理パイプラインを活用する、効率
的なＣＩＳＣ命令のシーケンスは不可能である。これ
は、ＣＩＳＣ命令の相対的に粒度が粗いという性質の直
接の結果である。基本的に、ＣＩＳＣ命令はそれぞれ、
２個以上のより単純なＲＩＳＣ様の命令を組み合わせた
ものである。しかし、このより単純な命令のうち特定の
組合せしか、実際にＣＩＳＣプロセッサのアーキテクチ
ャによってサポートされない。したがって、より単純な
ＲＩＳＣ様の命令の最適の組合せは、たとえ完璧なコン
パイラを用いたとしても、すべての場合に可能なわけで
はない。しかし、ＲＩＳＣ用の命令セットのような、粒
度のより細かい命令セットを用いる場合、その命令セッ
ト用の機械コードを発生するコンパイラは、ジョブがよ
り容易になり、したがって、ＣＩＳＣ機械コードを生成
するコンパイラよりも、その命令セットを実行するプロ
セッサ内で使用される特定の命令処理パイプラインに合
わせた最適な動作のシーケンスを生成する機会が多くな
る。

さらに、ますます大きな記憶容量をずっと低いビット単
価（現在ではしばしば１００分の１セントまたは１００
０分の１セント単位で測定される）で提供する、ますま
す高速のメモリ、例えば半導体のランダム・アクセス・
メモリ（ＲＡＭ）などが、過去１０年の間に容易に入手
可能になってきた。現在、メモリ・アクセス時間はかな
り減少して、しばしば１マシン・サイクルで１回のアク
セスが実行可能な状態にまで達している。したがって、
多層式命令デコードに費やされる処理時間は、完了まで
に数マシン・サイクルを要する可能性があるが、これが
現在、命令処理速度に対する重大な制限になっている。

マイクロプロセッサ命令セットの開発と引き続く発展
は、メインフレーム・コンピュータのそれと歴史的に並
行しているが、複合命令セットも、それを使用する理
由、すなわちメモリ空間の保存とコストが相当以前に消
滅したにも関わらず、市販の大多数のマイクロプロセッ
サで現在も使用されている。したがって、マイクロプロ
セッサ・システムは、精巧な多層式命令デコードを用い
ることによって引き起こされる、メインフレーム・コン
ピュータで見られるのと同様の処理速度の制限を受けて
いる。コンピュータ支援設計／エンジニアリング・タス
クや複雑な数値解析やグラフィック処理など、マイクロ
コンピュータを用いた精巧なリアルタイム・アプリケー
ション処理の増加に伴なって、マイクロコンピュータに
基くシステムの処理速度を上げることがますます強く求
めれらてきている。

このことを念願に置いたうえで、プロセッサの命令セッ
トを大幅に単純化することによって処理速度が大幅に向
上することが、当技術分野で認識された。したがって、
いわゆる「縮小命令セット・コンピュータ」（ＲＩＳ
Ｃ）が当技術分野で開発されてきた。ＲＩＳＣプロセッ
サは、ＣＩＳＣプロセッサで使用された命令数よりも劇
的に少ない数の命令を使用する。ＣＩＳＣプロセッサが
２００個以上の異なる命令を使用し、その多くが複数の
処理動作を呼び出すのに対して、ＲＩＳＣプロセッサは
１００個以下の別々の命令しか含まず、そのそれぞれが
ただ１つの動作を呼び出す。ＲＩＳＣプロセッサ用に書
かれたプログラムの機械コードは通常、ＣＩＳＣプロセ
ッサ用に書かれたと同じプログラムよりもわずかに多い
命令を必要とし、したがってわずかに多いメモリ空間を
必要とする。しかし、利用可能なメモリ空間がコンピュ
ータ設計に加える制約は、従来よりもはるかに少なくな
っている。特に、大容量で相対的に安価なメモリ、例え
ば現在入手可能な費用効果の高い２５６Ｋビットまたは
１ＭビットのＲＡＭ回路を使用して組み立てられたメモ
リをマイクロコンピュータ・システムに組み込むことに
よって、大量の安価なメモリ位置がプログラム格納用に
利用可能になっている。したがって、メモリ位置を保存
するためにプログラム・サイズを縮小する必要は現在、
仮に存在するとしてもごくわずかである。さらに、効率
的な機械コードを生成する、高速で相対的に小さな最適
化コンパイラは、ＣＩＳＣ命令用よりもＲＩＳＣ命令用
の方が容易に作成できる。さらに、ＲＩＳＣ命令はＣＩ
ＳＣ命令よりもはるかにデコードが容易であり、多層式
デコードを特に必要とはしない。ＣＩＳＣ命令は、完全
にデコードするのに複数の、恐らくは３以上の連続する
マシン・サイクルが必要なのに対して、ＲＩＳＣ命令セ
ットの実際上すべての命令は、ただ１つのマシン・サイ
クルでデコード可能なはずである。したがって、同等の
クロック速度のＲＩＳＣプロセッサとＣＩＳＣプロセッ
サを用いて同一の機能をもたらすプログラムを実行する
場合、命令デコードでマシン・サイクルが節約されるた
め、ＲＩＳＣプロセッサはＣＩＳＣプロセッサよりもし
ばしばはるかに高速となり、したがって性能も大幅に上
回る。したがって、余分なメモリ・サイズやコストな
ど、ＲＩＳＣプログラムのサイズがＣＩＳＣの同等品よ
りも増加したために生じるどんな不利益よりも、ＲＩＳ
Ｃプロセッサのプログラム処理速度が同等のＣＩＳＣプ
ロセッサよりも大きく増大することの利益のほうが、明
らかに大きくなる傾向がある。

ＲＩＳＣプロセッサの魅力はそれとして、ＲＩＳＣプロ
セッサの速度を制限する不利な欠点も存在する。具体的
に言うと、ＲＩＳＣプロセッサはパイプライン式命令処
理を用いて、複数の命令をパイプライン内で互いにずれ
て重なりあった状態で同時に処理する。パイプライン
は、命令デコード、アドレス生成、メモリ・アクセス及
びレジスタ・ロード用の別々のステージを含んでいる。
異なる命令が、パイプライン内の異なるステージを同時
に占める。どのＲＩＳＣ命令もパイプラインを完全に伝
播して完全に処理されるのに複数のマシン・サイクルを
必要とするが、新しい命令は理想的には、平均して、連
続するマシン・サイクルごとに次々にパイプラインに入
るべきである。しかし、あるＲＩＳＣ命令が処理できる
前に、この命令がその直前の命令の結果を必要とするこ
とがある。ところがパイプライン式処理の性質のせい
で、前のＲＩＳＣ命令が完全に処理されておらず、現命
令がデコードする準備ができている時にその結果が利用
できないことがある。したがって、前の命令の結果が利
用できるようになるまで、現命令の処理、特にその命令
デコードを、１マシン・サイクル、または多くの場合に
は複数のマシン・サイクルだけ（相当するウェイト・ス
テートを挿入することによって）遅らせなければならな
い。前述のように、新しいＲＩＳＣ命令は理想的には、
平均して、ＲＩＳＣプロセッサの連続する各マシン・サ
イクルの間に次々に処理すべきであるので、たとえ１サ
イクルの遅延（１ウェイト・ステート）であっても、そ
れがＲＩＳＣプロセッサ内で充分頻繁に発生するなら
ば、そのプロセッサのスループットが大幅に低下する可
能性がある。詳細に言えば、このような遅延を必要とす
るＲＩＳＣ命令は、条件付き分岐及び無条件分岐の分岐
命令を含むものである。これらの分岐命令は、平均し
て、プロセッサ上で実行される命令６個ごとに１個あ
る。したがって、これらのウェイト・ステート遅延は、
実際にプログラム中で充分頻繁に発生して、その処理速
度に悪影響を及ぼす。

Ｃ．発明が解決しようとする課題 したがって、当技術分野では、ＲＩＳＣプロセッサでの
使用に特に適した、ＲＩＳＣ命令のパイプライン式処理
中に発生するウェイト・ステートの数を減少することに
よって、プロセッサの速度を増大させる技術が求められ
ている。さらに、この技術は、比較的簡単で実施しやす
いものであるべきである。

Ｄ．課題を解決するための手段 ＲＩＳＣ命令のパイプライン式処理中に非常に頻繁に発
生するウェイト・ステートの１つ、すなわち別個のアド
レス生成サイクル中にアドレスを生成することに関連す
るウェイト・ステートをなくして、ＲＩＳＣの処理速度
を大幅に増大させることができることが判明した。

したがって、当技術に固有であり、特にこの１つのウェ
イト・ステートの発生に帰因する欠陥は、本発明の教示
によれば、別個のアドレス生成サイクルではなく、パイ
プライン式ＲＩＳＣ命令処理内で発生するデコード・サ
イクル中にアドレスを生成することによって、ほとんど
除去される。

本発明の教示に従って命令デコード・サイクル中にメモ
リ・アドレスを提供するには、１つのＲＩＳＣ命令の完
全なデコードと事前デコードの双方を並列して行なう。
事前デコードは、命令から変位フィールドを取り出し、
現ＲＩＳＣ命令用の適当なベース・アドレスを選択し、
フォーマット動作と連動して変位フィールドを適当に位
置合せするために用いる。これらはすべて現デコード・
サイクル内で行なわれる。次に、ベース・アドレス及び
位置合せ済みの変位アドレスが、アドレス加算機構の別
々の入力に供給される。完全な命令デコードの結果、現
ＲＩＳＣ命令がアドレスの計算を必要とすることが確認
された場合は、加算機構の出力が、デコード・サイクル
中にメモリ・アドレスとしてアドレス・レジスタを介し
て出力に伝播される。そうでない場合は、このデコード
・サイクル中に加算機構によって生成された計算済みの
アドレスは、単に無視されて、後続のＲＩＳＣ命令のデ
コード・サイクル中に重ね書きされる。

本発明の詳細な教示によれば、本発明の技法では、まず
現ＲＩＳＣ命令が当初はメモリ・アドレスを必要とする
（可能性がある）と思われる（例えば、ＬＯＡＤまたは
ＳＴＯＲＥ命令または分岐命令）ならば、現命令を完全
にデコードした際に、実際にそのようなアドレスを生成
する必要があるか否かに関わらず、現ＲＩＳＣ命令用の
アドレスを生成する必要があると仮定する。この仮定の
下で、事前デコード回路が、現命令の命令コードを事前
デコードして、まずそこから変位アドレス・フィールド
を取り出し、次に適当にビット位置を合わせて変位アド
レス・フィールドをフォーマットし、最後に位置合せ済
みの変位アドレス・フィールドを２進加算機構の対応す
る入力に送って、アドレスを生成する。これと並行し
て、事前デコート回路は、現ＲＩＳＣ命令用のベース・
アドレスの適当な供給源を、例えばメモリ・アドレスの
生成を必要とする分岐タイプのＲＩＳＣ命令の場合には
命令アドレス・レジスタ（ＩＡＲ）の内容を、またメモ
リ・アドレスの生成を必要とするＬＯＡＤまたはＳＴＯ
ＲＥ（ＬＯＡＤ／ＳＴＯＲＥ）タイプのＲＩＳＣ命令の
場合にはＧＰＲアレイ内の汎用レジスタＲＣ（正確なレ
ジスタは現命令自体に含まれるフィールドで指定され
る）を選択する。ベース・アドレス・フィールド及び変
位アドレス・フィールドの両方を並行して処理し、２進
加算機構の当該の複数ビット入力に供給するのが好都合
である。現ＲＩＳＣ命令がアドレスの生成を必要とする
ものである場合には、その命令が完全にデコードされた
後に、２進加算機構によって生成されたアドレスが単に
アドレス・レジスタにラッチされ、それを介して出力に
供給される。一方、完全な命令デコードの結果、現ＲＩ
ＳＣ命令がアドレスの生成を必要としないものであると
判明した場合には、２進加算機構によって生成されたア
ドレスは、次のサイクルの間には使用されず、後続のＲ
ＩＳＣ命令の命令デコード・サイクル中に単に重ね書き
される。本発明では並行処理が行なわれるため、アドレ
スを生成するのに必要なすべての動作が、有利なことに
ただ１つのマシン・サイクルで発生する。このようにし
て、別個のアドレス生成サイクルも、それに関連するウ
ェイト・ステートも不要となり、有利なことにＲＩＳＣ
コンピュータの処理速度が大幅に増大する。

さらに、本発明の特徴によれば、演算論理機構（ＡＬ
Ｕ）の加算パスではなくて別個の２進加算機構を用いて
アドレスが計算されるので、これらのアドレスが、ＡＬ
Ｕを用いる場合よりも短い時間で、特にパス遅延がより
少ない状態で計算できる。

Ｅ．実施例 以下の説明を読み終えたならば、本発明は縮小命令セッ
ト・コンピュータ（ＲＩＳＣ）プロセッサ内での使用を
対象としているにも関わらず、本発明の技法が、単純で
あれ複雑であれ、他の多くのプロセッサの命令処理にも
同様に使用できることを、当業者は明らかに理解される
であろう。したがって、以下では、ＲＩＳＣプロセッサ
内での使用に関して本発明の技法を論ずることにする。
さらに、理解を容易にするため、特定の例示的ＲＩＳＣ
プロセッサ、すなわちＩＢＭ ＰＣ／ＲＴコンピュータ
内で使用されているＲＩＳＣプロセッサでの使用に関し
て本発明を論ずる。（“ＩＢＭ”は、本出願人であり、
商標“ＰＣ／ＲＴ”の所有者でもある、米国ニューヨー
ク州アーモンクのインターナショナル・ビジネス・マシ
ーンズ・コーポレーションの登録商標である。） 本発明を完全に理解するために、以下の議論は３つの段
階を追って進めることにする。まず、当技術分野で既知
のＲＩＳＣプロセッサ内で、パイプライン式命令処理、
特にアドレス生成が通常はどのように行なわれるかを全
般的に説明する。その後に、当技術分野で行なわれるパ
イプライン式ＲＩＳＣ命令処理の説明を前提にして、処
理の遅延、特に、しばしばこの処理の一環となるアドレ
ス生成サイクルの結果として頻繁に生じるウェイト・ス
テートを伴なう遅延について説明する。次に、このウェ
イト・ステートを有利に除去し、ＲＩＳＣプロセッサの
処理速度を大幅に向上させる、ＲＩＳＣ命令処理のデコ
ード・サイクル中にアドレス生成を実行するための、本
発明の技法について詳細に説明して結びとする。

具体的に言うと、第１図は、その処理の一環としてアド
レスの生成を必要とする、代表的なＲＩＳＣ命令１０を
示す図である。このアドレスは主に、分岐アドレスか、
データをメモリに書き込むまたはメモリから読み取るメ
モリ位置のアドレスかのいずれかである。このアドレス
は通常、アドレス変位値と所与のレジスタの現内容の和
として計算される。前記のレジスタと変位値は共に命令
内で指定されている。命令１０の一例は、ＳＴＯＲＥ命
令、ＳＴＯ［Ｒ１］，［Ｒ２］＋ｎである。この命令を
実行すると、汎用レジスタＲ１の内容が、メモリの、汎
用レジスタＲ２の内容（「ベース」アドレス）とアドレ
ス変位値“ｎ”の和によって与えられるメモリ位置にス
トアされる。変位値は、一般に指標（インデックス）ま
たはオフセット値とも称する。第１図に示すように、こ
のＲＩＳＣ命令は、命令コード・フィールド１３、２つ
のレジスタ・フィールド１５と１７、及び変位フィール
ド１９を含んでいる。命令コード・フィールドは、この
命令によって呼び出される特定のデータ処理動作を指定
する適当なビットを含んでいる。レジスタ・フィールド
１５及び１７は、ＲＩＳＣ命令処理中に使用される汎用
レジスタの１グループの一部を形成する、Ｒ１及びＲ２
で表される２個のレジスタを識別する。アドレス変位フ
ィールド１９は、アドレス変位値“ｎ”を含んでいる。

命令１０を正しく実行するには、このＲＩＳＣ命令の処
理中にメモリにアクセスする以前に、メモリ・アドレス
を計算しなければならない。このアドレスは計算する必
要があるが、本発明の広義の目的はそれではなくて、Ｒ
ＩＳＣプロセッサの処理速度を向上させるには、ＲＩＳ
Ｃ命令の複数サイクル・パイプライン式処理の関のどこ
でどのようにしてアドレスを計算すべきかということで
ある。

第２図は、当技術分野で、ＲＩＳＣ命令、特に第１図に
示した、アドレスの生成を必要とするＳＴＯＲＥ命令の
場合に行なわれる、代表的な複数サイクル処理を示す図
である。命令処理は、全体として一連の連続するマシン
・サイクルにわたる複数の処理サイクルで行なわれる。
個々の処理サイクルが、それぞれちょうど１マシン・サ
イクル以内で完全に発生するのが理想である。一般に、
当技術分野で周知のように、これらの処理サイクルは全
体として、命令デコード・サイクルと、その後のアドレ
ス生成サイクルと、それに続くメモリ・アクセス・サイ
クルと、レジスタ内にデータをストアする命令の場合に
はさらに、レジスタ・ロード・サイクルを含む。したが
って、ＲＩＳＣ命令は通常、３個または４個の連続する
マシン・サイクルを必要とし、そのサイクル数はそれぞ
れの命令によって決まる。

議論を始めるにあたって、ＳＴＯＲＥ命令が周知のメモ
リ・アクセス回路（図示せず）によって取り出され、現
在は命令レジスタ２００内に存在するものと仮定する。
命令処理が始まるとデコード・サイクル２１でこの命令
がデコードされる。デコード・サイクルの間にこの命令
の命令コード・ビットがデコードされ、その結果、レジ
スタ・フィールドＲ１及びＲ２の内容が、線２０５及び
２０７で示されるように、汎用レジスタ（ＧＰＲ）アレ
イ２１０（ＧＰＲ２１０）内にある対応するレジスタ２
１３及び２１５にロードされる。この例では、ＧＰＲ２
１０は、１６個の異なるレジスタを含む。この命令か
ら、ベース・アドレスがレジスタ２１３にロードされ、
同時にメモリ内にストアすべきデータ値がレジスタ２１
５にロードされる。これらのレジスタがロードされた後
に、アドレス生成サイクル２５が発生する。このサイク
ルの間に、レジスタＲ１の内容が、線２２５で示される
ように、オペランド・レジスタ２３５にロードされる。
それと同時に、現在ＧＰＲ２１０内のレジスタＲ２にあ
るベース・アドレスが、線２２３で示されるように、ベ
ース・アドレス・レジスタ２３１にロードされる。これ
が発生すると、ベース・アドレス・レジスタ２３１の内
容が、線２４３で示されるように、加算機構２５０に１
入力として供給される。命令レジスタ２００に含まれて
いる変位値“ｎ”が、線２０７で示されるように、この
加算機構のもう１つの入力に供給される。ＲＩＳＣプロ
セッサの演算論理機構（ＡＬＵ）を用いて、加算機構２
５０によって表される加算機能を実行する。加算機構２
５０は、ベース・アドレスと変位値の単純な２進加算を
行なって、メモリ・アドレスを生成する。アドレス生成
サイクルの最後に、加算機構２５０の生成したアドレス
が、アドレス・レジスタ２６０にロードされる。このア
ドレスがアドレス・レジスタにロードされると、命令処
理はメモリ・アクセス・サイクル２９に進む。このサイ
クルの間に、アドレス・レジスタ２６０に含まれるアド
レスが、線２６５で示されるように、メモリ２８０のア
ドレス入力に供給される。メモリ２８０は、通常キャッ
シュまたは主記憶装置である。アドレスをメモリ２８０
に供給するのと並行して、データ値が、線２７５で示さ
れるように、メモリ２８０のデータ入力に供給される。
アドレスとデータ値がメモリに供給されると、メモリは
書込み動作を始め、その中にデータ値をストアする。メ
モリ書込み動作が終了すると、ＳＴＯＲＥ命令は完全に
処理を終り、この時点ですでに命令レジスタ２００内に
存在している次のＲＩＳＣ命令の処理が始まる。このＲ
ＩＳＣ命令が、ＳＴＯＲＥ命令ではなくＬＯＡＤ命令
（図示せず）であり、レジスタＲ２の内容と変位値の和
によって指定されるメモリ位置の内容などアドレスの生
成を必要とし、それに続いて、このメモリ位置の内容を
指定されたレジスタＲ１にロードする場合には、メモリ
・アクセス・サイクル２９は、メモリ書込み動作ではな
く、メモリ読取り動作を行ない、その後にレジスタ・ロ
ード・サイクル（図示せず）が続く。このレジスタ・ロ
ード・サイクルの間に、メモリ２８０内のアドレスされ
た位置の内容が、指定された汎用レジスタＲ１に書き込
まれる。同様のアドレス計算及び複数サイクル命令処理
は、ＲＩＳＣ分岐命令の処理中にも行なわれる。

処理速度を増加させるためには、当技術分野で既知のＲ
ＩＳＣプロセッサは、パイプライン式命令処理を用い
て、複数の命令をパイプライン内で互いにずれて重なり
あった状態で同時に処理する。パイプラインは、異なる
命令処理サイクルごとに別々のハードウェア・ステージ
を含んでいる。すなわち、命令デコード・ステージ、ア
ドレス生成ステージ、メモリ・アクセス・ステージ及び
レジスタ・ロード・ステージである。このパイプライン
式アーキテクチャのおかげで、異なるＲＩＳＣ命令が、
パイプライン内の異なるステージを同時に占めることが
できる。１つのＲＩＳＣ命令がパイプライン内を完全に
通過して、それによって完全に処理されるには、複数の
マシン・サイクルを必要とすることがあるが、ＲＩＳＣ
パイプライン命令プロセッサの周知の複数サイクル（通
常２サイクル）の起動遅延が発生した後に、新しい命令
が、理想的には、平均して連続する各マシン・サイクル
ごとにパイプラインに入るべきである。平均して１マシ
ン・サイクルごとに１つの新しいＲＩＳＣ命令というこ
の目標が満足できるのは、連続する命令が互いに独立で
ある、すなわち、後続の命令が直前の命令が完全に処理
されて生じる結果を必要としない場合に限られる。この
場合には、パイプラインのどのステージにあるどの命令
の結果も、パイプラインの他のステージにある他の命令
の処理に影響しない。したがって、デコード、アドレス
生成及びメモリ・アクセス、さらに当該の場合にはレジ
スタ・ロードの各サイクルが、パイプライン内の様々な
ステージにある異なるＲＩＳＣ命令に対して、同時に並
行して発生することになる。

不幸なことに、これから処理されるＲＩＳＣ命令の多く
は、処理が行なわれる前に、その直前の命令の結果をし
ばしば必要とする。条件付き分岐は、これらの命令グル
ープの一例である。これらの命令は条件によって実行さ
れる動作が異なるという性質をもつため、対応する条件
付き分岐命令を完全に処理できる前に、特に正しい分岐
アドレスを計算できる前に、条件が満足されるか否かを
決定する先行命令の結果が利用可能になっていなければ
ならない。したがって、先行する命令の結果が利用可能
になるまで、現命令の処理、特にその命令デコードを、
１マシン・サイクルまたはしばしば複数のマシン・サイ
クルだけ、遅延させなければならない。さらに、条件付
き分岐とは別に、２つの汎用レジスタの内容同士を加算
するＡＤＤ命令など、汎用レジスタの１つを用いる非分
岐命令の前に、ＬＯＡＤなどそれらのレジスタの１つの
内容に影響を与える命令がくることがある。この加算動
作は、前記の１つのレジスタに適当な内容がロードされ
るまで先に進めない。その結果、このような命令が発生
する場合には、先行する命令の処理が完了するまで、適
当な数のウェイト・ステートを挿入して、後続の命令の
処理を停止させる。不都合なことに、このウェイト・ス
テート遅延は、それが充分頻繁に起こる場合、ＲＩＳＣ
プロセッサ上でのプログラム実行を著しく遅くする可能
性がある。

このウェイト・ステート遅延を、第３Ａ図に図式的に示
す。詳細に言えば、第３Ａ図は、当技術分野で見られ
る、第１の命令があるレジスタの内容を変更し、その内
容が第２の命令によって使用される。２つの連続するＲ
ＩＳＣ命令を処理する際の、パイプライン式ＲＩＳＣ命
令処理に関連する典型的な複数サイクルのタイミングを
図式的に示したものである。第１の命令は、例えばＬＯ
ＡＤ命令、具体的にはＬＯＡＤ［Ｒ１］，［Ｒ２］＋ｎ
であり、汎用レジスタＲ１に、レジスタＲ２の内容と変
位値“ｎ”の和によって指定されるメモリ内の位置にス
トアされた値をロードする。この命令の後に、例えば加
算命令、具体的にはＡＤＤ［Ｒ１］，［Ｒ３］が続き、
汎用レジスタＲ１及びＲ３の内容を加算して、その結果
をアキュムレータに置く。

パイプライン式ＲＩＳＣ命令処理を用いる場合、ＬＯＡ
Ｄ命令がパイプラインのデコード・ステージに入り、そ
のデコードがマシン・サイクルＴ１の間に行なわれる。
このサイクルの間に、線３１０で示されるＬＯＡＤ命令
のデコード・サイクルが発生する。詳細に言えば、ＬＯ
ＡＤ命令の命令コードがデコードされ、汎用レジスタＲ
１及びＲ２の内容が、この命令に含まれるアドレス値を
用いて適当なアクセスされる。次のマシン・サイクル、
すなわちサイクルＴ２の間に、ＬＯＡＤ命令の処理はパ
イプラインのアドレス生成ステージに移る。ここでは、
線３２０で示されるＬＯＡＤ命令のアドレス生成サイク
ルが発生する。このステージの間に、汎用レジスタＲ２
の内容と変位値“ｎ”を加算して、メモリ・アドレスを
形成する。その後、マシン・サイクルＴ３の間に、ＬＯ
ＡＤ命令の処理はパイプラインのメモリ・アクセス・ス
テージに移る。ここでは、線３３０で示されるように、
アドレスされたメモリ位置にアクセスするＬＯＡＤ命令
のメモリ・アクセス・サイクルが始まる。命令処理は次
にレジスタ・ロード・ステージに進む。ここでは通常、
マシン・サイクルＴ４の間に、線３４０で示されるＬＯ
ＡＤ命令のレジスタ・ロード・サイクルが発生し、アク
セスされたメモリ位置の内容を汎用レジスタＲ１にロー
ドする。

前述のように、連続するＲＩＳＣ命令は、連続するマシ
ン・サイクルの間に命令処理パイプラインに入るべきで
ある。したがって、ＡＤＤ命令の処理は、理想的には、
ＬＯＡＤ命令に対するＲＩＳＣ命令処理と、その先頭か
らちょうど１マシン・サイクルだけ一時的にオフセット
されて重なるべきである。したがって、マシン・サイク
ルＴ２の間に、ＡＤＤ命令がデコード・ステージに供給
される。不幸なことに、このＡＤＤ命令は、汎用レジス
タＲ１の内容を必要とするが、それは、不幸なことにこ
のサイクル中にはまだ先行するＬＯＡＤ命令の実行によ
ってロードされていない。このレジスタは、マシン・サ
イクルＴ２の間、ＬＯＡＤ命令の実行によってロックさ
れているので、この間に他の命令がこのレジスタを利用
することはできない。したがって、マシン・サイクルＴ
２の間にＡＤＤ命令のデコードが試みられるが、このデ
コードは、このサイクルの間有効に抑止され、その結
果、線３２５で示されるように、１サイクルのウェイト
・ステートがＡＤＤ命令の処理に挿入される。レジスタ
Ｒ１は、マシン・サイクルＴ３の間も、まだ並行するＬ
ＯＡＤ命令の処理によって充填されていないので、ロッ
クされたままであり、このため、線３３５で表されるよ
うに、別のウェイト・ステートがＡＤＤ命令の処理に挿
入される。ＬＯＡＤ命令によって汎用レジスタＲ１がメ
モリからロードされるマシン・サイクルＴ４で、ＡＤＤ
命令の処理にさらに別のウェイト・ステートを挿入し、
続いてＡＤＤ命令のデコード中にオペランド・レジスタ
に読み込む必要をなくすために、周知のレジスタ・バイ
パス動作が実行される。この場合、特に第３Ｂ図に示す
ように、メモリ２８０のアドレスされた位置からのデー
タが、線３８１で示すように汎用レジスタＲ１に書き込
まれ、また線３８５で示すように、同時にオペランド・
レジスタ２３５にも書き込まれる。その結果、ＡＤＤ命
令のデコードは、次のマシン・サイクルＴ５（図示せ
ず）ではなく、第３Ａ図に線３４５で示すように、マシ
ン・サイクルＴ４の間に行なわれるようになる。

ＲＩＳＣプロセッサ内でのパイプライン式命令処理を隙
間のない状態に保つために、ＧＰＲ２１０は、ＧＰＲア
レイ内のレジスタのうち２個が同時に読取り可能であ
り、それと同時にこのアレイ内の別の２個のレジスタが
同時に書込み可能である。すなわち合計４個のレジスタ
動作が同時に行なえることが必要である。この程度の並
行動作が可能なＧＰＲアレイは、回路面積、必要電力及
び処理速度の点で、不都合なほど複雑かつ高価になりが
ちである。

より重要なことであるが、第３Ａ図を見るとわかるよう
に、ＬＯＡＤ命令の処理中にアドレスを生成してからメ
モリにアクセスする必要があるため、ＡＤＤ命令のパイ
プライン式処理に２サイクルの遅延が挿入される。直前
のＲＩＳＣ命令を処理して生成される結果を必要とする
他のＲＩＳＣ命令の処理中にも、レジスタのロックとデ
コード・サイクルの抑止による同様の処理遅延が発生す
る。

どのＲＩＳＣ命令についても命令デコード・サイクルと
メモリ・アクセス・サイクルは順次実行する必要がある
が、広い意味での本発明の教示によれば、ＲＩＳＣプロ
セッサに関して、別個のアドレス生成サイクルをＲＩＳ
Ｃプロセッサで用いていたためにこれまで発生していた
ウェイト・ステートをなくするために、アドレス・デコ
ード・サイクル中にアドレスを生成できることが認識さ
れた。別個のアドレス生成サイクルとそれに付随するウ
ェイト・ステートを除去することによって、好都合にも
ＲＩＳＣプロセッサの速度が、したがってそのスループ
ットもかなり増大する可能性が高い。また、デコード・
サイクル中にアドレス生成を実行することにより、他に
もいくつかの利点が得られることが判明した。詳細に言
えば、これまでアドレス生成サイクル中にウェイト・ス
テートを挿入するために必要であったインターロック回
路はもはや不要となり、したがってパイプライン制御回
路は、回路の複雑さが軽減され、サイズと必要電力が減
少して、単純化された。さらに、ＧＰＲアレイは、２つ
の読取り動作と２つの書込み動作ではなく、２つの読取
り動作と１つの書込み動作を同時に行なうことができる
だけで充分であり、そのため、ＧＰＲも、やはり回路の
複雑さが軽減され、サイズと必要電力が減少して、単純
化された。加えて、命令事前取出しバッファが空である
間に（デコード済みの）ＬＯＡＤまたはＳＴＯＲＥ命令
が発生したときは、このＬＯＡＤまたはＳＴＯＲＥ命令
が優先されるが、別個のアドレス生成サイクルを使用す
る場合のように２マシン・サイクルではなく、１マシン
・サイクルしか損失がない。

本発明の詳細な教示によれば、本発明の技法はまず、各
ＬＯＡＤまたはＳＴＯＲＥ命令または各分岐命令の最中
にアドレスを生成する必要があるものと仮定する。この
仮定の下に、デコード・サイクル中に事前デコード回路
によってアドレス生成が行なわれる。この事前デコード
回路は、これらの各命令に対する命令コードを事前デコ
ードして、まずそこから変位アドレス・フィールドを取
り出し、次に変位アドレス・フィールドをフォーマット
して適当にビット位置合わせ、最後に位置合せ済みの変
位アドレス・フィールドを、ＡＬＵではなく、別個の２
進加算機構の対応する入力に送って、アドレスを生成す
る。これと並行して、事前デコード回路は、現ＲＩＳＣ
命令用のベース・アドレスの適当な供給源をも選択す
る。これは、メモリ・アドレスの生成を必要とする分岐
タイプのＲＩＳＣ命令の場合には、命令アドレス・レジ
スタ（ＩＡＲ）の内容であり、メモリ・アドレスの生成
を必要とするＬＯＡＤまたはＳＴＯＲＥタイプのＲＩＳ
Ｃ命令（ＬＯＡＤ／ＳＴＯＲＥと総称する）の場合に
は、（現命令自体によって指定される）ＧＰＲアレイ内
の汎用レジスタＲＣの内容である。ベース・アドレス及
び変位アドレス・フィールドを並行して処理し、２進加
算機構の当該の複数ビット入力に供給するのが好都合で
ある。現ＲＩＳＣ命令がアドレスの生成を必要とするも
のである場合には、その命令が完全にデコードされた後
に、２進加算機構によって生成されたアドレスが単にア
ドレス・レジスタにラッチされ、それを介してその出力
に与えられる。一方、完全な命令デコードの結果、現命
令が、命令レジスタ内または直接ＧＰＲ内に絶対アドレ
スを有する無条件分岐命令など、アドレスの生成を必要
としないものであることが判明した場合には、２進加算
機構によって生成されたアドレスは次のサイクルで使用
されず、後続のＲＩＳＣ命令の命令デコード・サイクル
中に重ね書きされるだけである。本発明では並行処理が
可能なため、アドレスを生成するのに必要な動作はすべ
て、有利なことにただ１つのマシン・サイクルで行なわ
れる。

さらに、別個の２進加算機構は、ＡＬＵの加算部分より
も単純で、それよりもかなり高速である。その結果、当
技術分野で行なわれているＲＩＳＣプロセッサ内のＡＬ
Ｕ（ならびに直列に接続されたビット・フォーマット機
構）ではなく、このような加算機構を用いてアドレスを
生成すると、アドレス生成の速度がさらに向上する。さ
らに、この２進加算機構の出力はアドレス・レジスタだ
けに供給されるので、この加算機構は相対的に小さな駆
動負荷を有する。これとは対照的に、ＡＬＵがアドレス
・レジスタを駆動する場合には、その出力がＧＰＲアレ
イ、アドレス・レジスタその他を含めて多数の位置に送
られるので、ＡＬＵはより大きな負荷を受ける。その結
果、別個の２進アドレス加算機構の使用に伴うパス遅延
は、有利なことに、アドレス加算機構としてＡＬＵを使
用する場合よりもかなり短くなる可能性が高い。

パイプライン式ＲＩＳＣ命令処理のデコード・サイクル
中にアドレスを生成するための本発明の技法を完全に理
解するために、次に、前述のように、例えばＩＢＭ Ｐ
Ｃ／ＲＴコンピュータで用いられているＲＩＳＣプロセ
ッサ内で実行される命令セットと共に本技法を使用する
場合について、特にこの命令セット内のアドレス生成を
必要とする種々の命令のフォーマットについて説明を行
なう。第４図は、ＩＢＭ ＰＣ／ＲＴ命令セット用の異
なるＲＩＳＣ命令フオーマットを詳細に示す図である。

図のように、アドレスの生成を必要とするＩＢＭ ＰＣ
／ＲＴのＲＩＳＣ命令フォーマット４００は、非分岐命
令と分岐命令の両方を含んでいる。非分岐命令に関して
は、これらの命令フォーマットとしては、８ビットの命
令コード・フイールド４０１とそれぞれ４ビットのオペ
ランド（ＲＢ）レジスタ・フィールド４０２及びベース
・アドレス（ＲＣ）レジスタ・フィールド４０３を含む
Ｒタイプの命令フォーマット４０５や、８ビットの命令
コード・フィールド４０７とそれに続く４ビットのオペ
ランド・レジスタ・フィールド４０８及び４ビットの増
分（Ｉ）フィールド４０９を含むＲ’タイプの命令フォ
ーマット４１０や、４ビットの命令コード・フィールド
４１１と４ビットの（ショート）増分（Ｉｓ）フィール
ド４１２と４ビットのオペランド・レジスタ・フィール
ド４１３と４ビットのベース・レジスタ・フィールド４
１４を含むＤショート命令フォーマット４１５や、４ビ
ットの命令コード・フィールド４１６と４ビットの結果
（ＲＡ）レジスタ・フィールド４１７と４ビットのオペ
ランド・レジスタ・フィールド４１８と４ビットのベー
ス・レジスタ・フィールド４１９を含むＸタイプの命令
フォーマット４２０や、８ビットの命令コード・フィー
ルド４２１と４ビットのオペランド・レジスタ・フィー
ルド４２２と４ビットのベース・レジスタ・フィールド
４２３と１６ビットの増分フィールド４２４を含むＤタ
イプの命令フォーマット４２５がある。分岐命令用のフ
ォーマットとしては、８ビットの命令コード・フィール
ド４５１とそれに続くそれぞれ４ビットのオペランド・
レジスタ・フィールド４５２及びベース・アドレス・レ
ジスタ・フィールド４５３を含むＲタイプの（無条件分
岐）フォーマット４５５や、８ビットの命令コード・フ
ィールド４５７とそれに続く４ビットの条件ビット番号
（Ｎ）フィールド４５８及び４ビットのベース・レジス
タ・フィールド４５９を含むR″タイプの（条件付き分
岐）フォーマット４６０や、４ビットの命令コード・フ
ィールド４６１とそれに続く４ビットの条件ビット番号
フィールド４６２及び８ビットの即時ジャンプ（ＪＩ）
アドレス・フィールド４６３を含むＪＩタイプの（条件
付き分岐）フォーマット４６５や、８ビットの命令コー
ド・フィールド４６７と４ビットの条件ビット番号フィ
ールド４６８と２０ビットの即時分岐（ＢＩ）アドレス
・フィールド４６９を含むＢＩ’タイプの（条件付き分
岐）フォーマット４７０や、８ビットの命令コード・フ
ィールド４７１と４ビットのオペランド・レジスタ・フ
ィールド４７２と２０ビットの即時分岐（ＢＩ）アドレ
ス・フィールド４７３を含むＢＩタイプの（無条件分
岐）フォーマット４７５や、８ビットの命令コード・フ
ィールド４７７とそれに続く２４ビットの絶対分岐アド
レス（ＢＡ）フィールド４７８を含むＢＡタイプの（無
条件分岐）フォーマット４８０がある。

第５図は、本発明の教示を実施した、例えば３２ビット
のＲＩＳＣ命令に対するＲＩＳＣ命令処理のデコード・
サイクル中にアドレスを生成するための装置の高水準ブ
ロック図である。詳細に言えば、図のように、処理すべ
き現ＲＩＳＣ命令は、３２ビット形式で、ビットａ０な
いしａ３１として命令レジスタ２００にストアされてい
る。デコード・サイクルの始めに、この命令の命令デコ
ードが、完全デコード回路５１０と命令事前デコード回
路５２０への入力として、読取り線５０５を介して並列
に送られる。組合せ論理回路によって形成される周知の
完全デコード回路５１０が、この命令を完全にデコード
し、デコードされた命令コードと命令のタイプに基い
て、読取り線５１５のうちの対応する１本の読取り線に
パルスを供給する。読取り線５１５は、一連のフリツプ
・フロツプ（１ビット・ラッチ）５６０のセット入力に
接続されている。各フリツプ・フロツプは、その対応す
るセット入力にパルスが現れた場合に、１の状態にセッ
トされる。詳細に言えば、デコードされた命令が、実際
に分岐する分岐（ＳＢＲ）命令、すなわち無条件分岐命
令または条件が満足されている条件付き分岐命令である
場合は、フリツプ・フロツプ５６３がセットされ、デコ
ードされた命令がＬＯＡＤ命令である場合にはフリツプ
・フロツプ５６５がセットされ、デコードされた命令が
ＳＴＯＲＥ命令である場合にはフリツプ・フロツプ５６
７がセットされる。完全にデコードされ、実行されるＲ
ＩＳＣ命令の他のすべてのタイプに適応するための追加
のフリツプ・フロツプ（図示せず）が、フリツプ・フロ
ツプ５６０内に存在することになる。フリツプ・フロツ
プ５６０の出力は、周知の制御／命令実行回路（特に図
示せず）に一団となって送られる。さらに、アドレス生
成を必要とする命令タイプに関連する個々のフリツプ・
フロツプの出力が読取り線５７０を介して送られ、以下
で詳細に説明する別々のイネーブル信号をメモリ・アド
レス・レジスタ５５０に提供する。現命令が完全に実行
された後に、制御／実行回路は、フリツプ・フロツプ５
６０のうちの対応するフリツプ・フロツプを０の状態に
リセットする。

回路５１０によって実行される完全デコード動作と並行
して、命令事前デコード回路５２０は、まず、現命令の
命令コードが、例えばＬＯＡＤ、ＳＴＯＲＥまたは分岐
タイプの命令など、アドレスの生成を必要とする命令フ
ォーマットの命令コードのいずれかと一致するか否かを
判定する。命令事前デコード回路５２０は、当業者には
自明の簡単な組合せ論理回路を用いて実施される。この
論理回路を第９Ａ図ないし第９Ｄ図に示し、以下で詳細
に論ずる。現命令がアドレスを必要とする可能性のある
ものである場合には、第５図に示した事前デコード回路
５２０は、アドレス・フォーマット回路５３０への読取
り線５２５上に適当な制御信号を発生する。回路５３０
に、読取り線５０７を介して命令レジスタ２００から現
命令が供給される。回路５３０は、入力データに対して
複数ビット並列の多重化解除動作及びシフト動作を実行
するための、当技術分野で周知の組合せマルチプレクサ
を含んでいる。この場合、アドレス・フォーマット回路
は、読取り線５２５上に現れる制御信号に応答して、現
命令からの変位アドレス・フィールドを解析し、そこに
含まれる変位フィールドのビットを、必要な場合には符
号拡張を使用することも含めて適当に位置合せし、その
結果、一般にアドレス生成を必要とするすべての命令タ
イプからの変位アドレス・フィールドが、正しいビット
位置で、読取り線５３５を介してアドレス加算機構５４
０の共通３２ビット入力に供給されるようにする。この
加算機構は、ＲＩＳＣプロセッサ内で使用される演算論
理機構の加算パスとは別の簡単な３２ビット２進加算機
構として実施される。読取り線５３５に変位アドレスを
供給するのと並行して、ベース・アドレスが、読取り線
５３７を介して加算機構５４０のもう一方の３２ビット
入力に供給される。ベース・アドレスは、命令事前デコ
ード回路５２０による選択に応じて、汎用レジスタか
ら、または命令アドレス・レジスタ（ＩＡＲ）（ＲＩＳ
Ｃプロセッサ内に含まれるが、周知であり、特に図示し
ない）を介して供給される。この選択動作は破線５２３
によって表されている。加算機構５４０は、ベース・ア
ドレスと変位アドレスの和を形成し、その結果を、読取
り線５４５を介してメモリ・アドレス・レジスタ５５０
のデータ入力に並列に供給する。アドレス・レジスタ５
５０は、マスタ部分５５３とスレーブ部分５５７を有す
る２サイクル・レジスタとして実施されている。入力ア
ドレス情報は、読取り線５４５を介してマスタ部分にロ
ードされ、イネーブル信号がスレーブ部分に供給される
場合だけ、マスタ部分からスレーブ部分に転送される。
このイネーブル信号は読取り線５７０上に現れる。した
がって、完全なデコードの結果、加算機構５４０によっ
て生成されたアドレスが、アドレスの生成を必要とする
命令用のものであることが判明した場合は、そのアドレ
スがマスタ部分５５３にロードされてからわずか後に、
適当なイネーブル・パルスが読取り線５７０上に現れ
る。このイネーブル・パルスは、そのアドレスをスレー
ブ部分５５７に転送させ、そこから出力読取り線５７５
上にメモリ・アドレスとして転送させる。逆に、完全な
デコードの結果、現命令がアドレスの生成を必要としな
いものであることが判明した場合には、このようなイネ
ーブル・パルスは読取り線５７０上に現れない。したが
って、マスタ部分５５３にロードされたばかりの計算済
みのアドレスは、後続のＲＩＳＣ命令のデコード中に重
ね書きされるだけで、メモリ・アドレス出力読取り線５
７５上には現れない。アドレスを生成して、そのアドレ
スが不要な場合にはレジスタ５５０内でそれを重ね書き
するというこの処理は、当初及び一般にアドレスの生成
が必要であると仮定される後続のＲＩＳＣ命令のそれぞ
れについて繰り返される。計算済みのアドレスを出力読
取り線５７５に供給することも含めて、回路５００内で
行なわれるすべての処理は、有利なことに命令デコード
・サイクル中に行なわれる。

本発明の技法の前述の一般的な説明を念頭に置いて、第
６Ａ図及び第６Ｂ図は、２枚合わせて、第４図に示した
フォーマット、すなわちＩＢＭ ＰＣ／ＲＴコンピュー
タで実行されるＲＩＳＣ命令に特有のフォーマットを有
するＲＩＳＣ命令を処理する際に、デコード・サイクル
中にアドレスを生成するための本発明の方法の流れ図を
示す。第６図は、第６Ａ図と第６Ｂ図の正しい位置合せ
を示す図である。流れ図とそれに付随する議論を簡単に
するために、完全デコード回路５１０とフリツプ・フロ
ツプ５６０（第５図参照）に関連するステップ、すなわ
ち完全な命令デコード、アドレス・レジスタ・イネーブ
ル信号の生成、及びアドレス・レジスタを介したアドレ
スの選択的転送は、すべて上述した通りであり、本発明
の方法の一部分を形成するが、第６Ａ図及び第６Ｂ図と
それに関連する議論では省略する。

図のように、方法６００は、命令事前デコード動作６０
１及びアドレス・フォーマット動作６３０と、それに続
くアドレス計算ステップ６５０及びアドレス・ロード・
ステップ６９０を含んでいる。方法６００による命令処
理が開始すると、まず判断ステップ６０５に進む。この
判断ステップでは、現命令の命令コード中の第１文字の
内容から、現命令が、アドレスの生成を必要とする可能
性のあるＬＯＡＤ／ＳＴＯＲＥ命令に関連するフォーマ
ットであるか、それともアドレスの生成を必要とする可
能性のある分岐命令に関連するフォーマットであるかを
決定する。第１文字が値“０”または“８”のいずれか
に等しい場合には、その命令は、アドレスの生成を必要
とする可能性のある分岐命令に関連するフォーマットを
もつ命令である。したがって、経路６０９を経由して、
判断ステップ６１０へ、及びステップ６４５からステッ
プ６５０へと並行して進む。判断ステップ６１０では、
命令コード中の第１文字の第１ビットの値に基いて、現
在事前デコードされつつある分岐命令のタイプ、すなわ
ちその命令がＢＩまたはＢＩ’タイプであるのか、それ
ともＪＩタイプであるのかを決定する。それと同時に、
命令アドレス・レジスタ（ＩＡＲ）に現在ストアされて
いる内容が、ステップ６５０への適当なイネーブル信号
の生成によって、ベース・アドレスとして選択される。
その結果、ステップ６４５で示すように、ベース・アド
レスがＩＡＲから読み取られ、ベース・アドレスとして
経路６４７を介して加算ステップ６５０への一方の（ベ
ース）アドレス入力に供給される。

分岐命令のタイプに基いて、ＪＩタイプの分岐命令（ビ
ットａ０＝“０”の場合）では経路６１３を経てステッ
プ６３３に進み、ＢＩまたはＢＩ’タイプの分岐命令
（ビットａ０＝“１”）では経路６１１を経てステップ
６３５に進む。ステップ６３３を実行すると、アドレス
・フォーマット回路５３０（第５図参照）を用いて、現
命令からＪＩアドレス・フィールドを取り出し、正しく
位置合せする。またステップ６３５（第６Ａ図及び第６
Ｂ図参照）を実行すると、アドレス・フォーマット回路
５３０（第５図参照）を用いて、現命令からＢＩアドレ
ス・フィールドを取り出し、正しく位置合せする。取り
出され位置合せされたアドレス・フィールドは、次に、
第６Ａ図及び第６Ｂ図に示す経路６３７を経て、加算ス
テップ６５０の第２の（変位）アドレス入力に変位アド
レスとして供給される。次に、加算ステップ６５０で、
ベース・アドレスと変位アドレスを加算して、結果のア
ドレスを生成する。この結果のアドレスは、次のステッ
プ６９０が実行されると、現ＲＩＳＣ命令処理のメモリ
・アクセス・サイクルで用いられる適当なアドレス・レ
ジスタにロードされる。ステップ６９０が実行される
と、この命令について方法６００は完了する。

そうではなくて、事前デコードされつつある現命令が、
分岐タイプの命令フォーマットではなく、アドレスの生
成を必要とする可能性のあるＬＯＡＤ／ＳＴＯＲＥ命令
に関連するフォーマットをもつ場合には、ＮＯ経路６０
７を経て、ステップ６５０、判断ステップ６２０及びス
テップ６１５に並行して進む。したがって、命令アドレ
ス・レジスタではなく、汎用レジスタＲＣに現在ストア
されている内容が、ステップ６５０への適当なイネーブ
ル信号の生成によって、ベース・アドレスとして選択さ
れる。その結果、ステップ６１５で、ベース・アドレス
がレジスタＲＣから読み取られ、ベース・アドレスとし
て経路６１７から加算ステップ６５０のベース・アドレ
ス入力に供給される。

判断ステップ６２０では、事前デコードされつつある現
命令の命令コードの第１文字の第１ビットの値に基い
て、この命令がＤタイプかそれともＤショート・フォー
マットを有するタイプのものか判定する。この第１ビッ
ト（ａ０）が１に等しい場合、現命令はＤタイプ・フォ
ーマットを有する。この場合は、経路６２１を経てステ
ップ６２５に進む。ステップ６２５を実行すると、アド
レス・フォーマット回路５３０を用いて、事前デコード
されている現命令からＩ変位アドレス・フィールドを取
り出し、このフィールドの符号を適当なビット位置の数
だけ適当に拡張して、正しく位置合せされた変位アドレ
スを形成する。その結果得られる位置合せ済みの変位ア
ドレスは、経路６３７を経て、加算ステップ６５０の変
位アドレス入力に供給される。

そうではなくて、この命令コードの第１ビット（ａ０）
が０に等しい場合、現命令は、Ｄショート・タイプのフ
ォーマットを有する。この場合は、経路６２３を経てス
テップ６５５に進む。ステップ６５５を実行すると、ア
ドレス・フォーマット回路５３０を用いて、事前デコー
ドされつつある現命令からＩｓ変位アドレス・フィール
ドを取り出す。ところが、Ｄショート・タイプ命令フォ
ーマット用の特定の命令コードに基いて、正しくビット
位置が合わせられた変位アドレスを生成するには、Ｉｓ
フィールドは、シフトが不要なことも、１ビットまたは
２ビットだけ左シフトする必要があることもある。命令
コードの値とＩｓアドレス・フィールドの必要なシフト
数の間の具体的な関係は、第７図に示す論理表に記述さ
れている。詳細に言えば、命令コードのビットａ０、ａ
１、ａ２、ａ３が１６進数の“１”または“４”である
場合には、シフトは不要である。“２”または“５”の
場合は、ビット位置１つだけ左シフトが必要である。
“３”または“７”の場合は、ビット位置２つだけ左シ
フトが必要である。必要なシフト量を素早く決定するた
めに、３つの制御ビットＳ０、Ｓ１、Ｓ２が、命令コー
ドのビットａ１、ａ２、ａ３の特定の論理的な組合せに
基いて組み立てられ、その後テストされる。これらのビ
ットを組み立てるための組合せ論理回路８００が第８図
に示されている。図中、ＯＲゲート８１０、８２０、８
３０は、以下の論理式に従って、それぞれ制御ビットＳ
０、Ｓ１、Ｓ２を形成する。

Ｓ０＝（ａ１ ｎｏｔ＊ａ２ ｎｏｔ＊ａ３）＋（ａ１
＊ａ２ ｎｏｔ＊ａ３ ｎｏｔ） Ｓ１＝（ａ１ ｎｏｔ＊ａ２＊ａ３ ｎｏｔ）＋（ａ１
＊ａ２ ｎｏｔ＊ａ３） Ｓ２＝（ａ１ ｎｏｔ＊ａ２＊ａ３）＋（ａ１＊ａ２＊
ａ３） 詳細に言えば、ステップ６５５を実行した後に、判断ス
テップ６６０を実行して、制御ビットＳ０の値が１であ
るか否かを決定する。この制御ビットが１に等しい場合
は、判断ステップ６６０から出るＹＥＳ経路を経てステ
ップ６６５に進む。ステップ６６５で実行すると、取り
出されたＩｓフィールドが、追加的なシフトを行なわず
に、位置合せ済みの変位アドレスとして、経路６３７を
経て加算ステップ６５０の変位アドレス入力に供給され
る。そうではなくて、制御ビットＳ０の値が１でない場
合は、判断ステップ６６０から出るＮＯ経路を経て、判
断ステップ６７０に進む。判断ステップ６７０を実行す
ると、制御ビットＳ１の値が１であるか否かが判定され
る。この制御ビットが１に等しい場合は、判断ステップ
６７０から出るＹＥＳ経路を経て、ステップ６７５に進
む。ステップ６７５を実行すると、アドレス・フォーマ
ット回路５３０（第５図参照）を用いて、取り出された
Ｉｓフィールドがビット位置１つだけ左シフトされ、そ
の後、第６Ａ図及び第６Ｂ図に示すように、シフトされ
た結果のＩｓフィールドが、経路６３７を経て加算ステ
ップ６５０の変位アドレス入力に供給される。そうでは
なくて、制御ビットＳ１の値が１でない場合は、判断ス
テップ６７０から出るＮＯ経路を経て、判断ステップ６
８０に進む。判断ステップ６８０を実行すると、制御ビ
ットＳ２の値が１であるか否かが判定される。この制御
ビットが１に等しい場合は、判断ステップ６８０から出
るＹＥＳ経路を経て、ステップ６８５に進む。ステップ
６８５を実行すると、アドレス・フォーマット回路５３
０（第５図参照）を用いて、取り出されたＩｓフィール
ドがビット位置２つだけ左シフトされ、その後、第６Ａ
図及び第６Ｂ図に示すように、シフトされた結果のＩｓ
フィールドが、経路６３７を経て、加算ステップ６５０
の変位アドレス入力に供給される。制御ビットＳ２の値
が１でない場合は、判断ステップ６８０から出るＮＯ経
路を経てステップ６６５に進む。ステップ６６５では、
取り出されたＩｓフィールドが、ビット・シフトを行な
わずに、位置合せ済みの変位アドレスとして、加算ステ
ップ６５０に供給される。図示及び理解を容易にするた
め、判断ステップ６６０、６７０及び６８０は、方法６
００内で順次実行されるものとて示してあるが、これら
の判断ステップは、実際には、第９Ａ図ないし第９Ｄ図
に詳細に示すハードウェア内で、同時に実行することが
好ましい。

第９Ａ図ないし第９Ｄ図は、４枚合わせて、第４図に示
したＲＩＳＣ命令フォーマットの処理に関して使用され
る、本発明、特に第６Ａ図及び第６Ｂ図に示した方法を
実施した、第５図に示した本発明の装置の詳細なブロッ
ク図である。第９図は、第９Ａ図ないし第９Ｄ図の正し
い位置合せを示す図である。図示しやすくするため、一
部の論理ゲート、例えばゲート９６８及び９８２は、複
数ビット例えば３２ビットのデータに作用する１個のゲ
ートとして示してあるが、実際には、当業者には自明な
ように、これらのゲートは複数の物理的ゲート回路を用
いて実施される。

図のように、命令事前デコード回路５２０は、命令コー
ド・ビットａ０、ａ１、ａ２、ａ３とそれらの真の補数
（ａ０ ｎｏｔないしａ３ ｎｏｔ）に応答して、現命
令のフォーマットを指定する種々の制御信号を発生す
る、論理ゲート９０３、９０５、９０７、９０９、９１
２、９１５から形成されている。詳細に言えば、ゲート
９０３は、現命令がＢＩまたはＢＩ’フォーマットを有
する場合に、その出力に“１”レベルの信号を発生し、
ゲート９０５は、ＪＩタイプのフォーマットの場合に、
“１”レベルの信号を発生する。ゲート９０９は、現命
令がＬＯＡＤ／ＳＴＯＲＥ用のフォーマットを有する場
合に、アドレスの生成を必要とするか否かに関わらず、
その出力に“１”レベルを発生する。ゲート９１２は現
命令がＤタイプ・フォーマットである場合に、ゲート９
１５は現命令がＤショート・タイプ・フォーマットであ
る場合に、それぞれの出力に“１”レべルを発生する。

アドレス・フォーマット回路５３０は、ゲート回路９３
０、レジスタ９４０、組合せマルチプレクサ９６０、及
びゲート９６５、９６８を含む。ゲート回路９３０は全
体として、前述の制御ビットＳ０、Ｓ１及びＳ２を発生
する。これらの制御ビットと、事前デコード・ゲート９
０３、９０５、９１２の出力は、共に組合せマルチプレ
クサ９６０への個別のイネーブル（Ｅ）信号として用い
られて、特定の複数ビット符号拡張またはシフト動作を
呼び出す。ゲート９０３、９０５、９１２、９１５によ
って発生された信号は、全体でレジスタ９４０を形成す
るレジスタ９４２、９４４、９４６、９４８のそれぞれ
にイネーブル信号として供給される。現命令のフォーマ
ットが、これらのゲートのいずれかによって事前デコー
ドされたものと一致する場合、それによって生成された
イネーブル信号に応答して、それぞれレジスタ９４２、
９４４、９４６または９４８に、現命令に含まれるＩ
ｓ、ＪＩ、ＢＩまたはＩフィールドが並列にロードされ
る。これらのレジスタの出力は、ＯＲゲート９５２を介
して、組合せマルチプレクサ９６０にデータ入力として
並列に供給される。組合せマルチプレクサ９６０に供給
される複数のイネーブル信号のうちの特定の１つによっ
て指定される、現命令のタイプに基づいて、マルチプレ
クサ９６０は、特定の複数ビットの符号拡張またはシフ
ト動作を始め、その結果得られる位置合せ済みの変位ア
ドレス・フィールドを、ＡＮＤゲート９６８の３２ビッ
ト入力の１つに供給する。これと並行して、組合せマル
チプレクサに供給されるイネーブル信号も、入力として
ＯＲゲート９６５に供給される。ＯＲゲート９６５は、
ＡＮＤゲート９６８への第２の入力としてイネーブル信
号を発生し、マルチプレクサ９６０によって生成された
データを、アドレス加算機構５４０の３２ビット変位ア
ドレス入力にゲートする。

ベース・アドレスに関しては、このアドレスは２つの供
給源のうちの１つから発生する。前述のように、ベース
・アドレスは、図にＩＡＲ９７５として示されている命
令アドレス・レジスタ（ＩＡＲ）、またはＧＰＲアレイ
２１０に含まれる汎用レジスタＲＣからロードすること
ができる。ベース・アドレスを得るためにどのレジスタ
にアクセスするかの選択は、上述のように、現命令が、
分岐命令に関連するフォーマットを有する（したがっ
て、分岐命令である可能性がある）か、それともＬＯＡ
Ｄ／ＳＴＯＲＥ命令に関連するフォーマットを有する
（したがって、ＬＯＡＤ／ＳＴＯＲＥ命令である可能性
がある）かによって決まる。現命令が分岐命令である可
能性のある場合には、ゲート９０７は、その出力に
“１”レベルを発生する。この出力は、例えば個別のＡ
ＮＤゲート（そのうちの１ゲートだけを示す）から形成
されるマルチプレクサ９７８の制御入力に供給されたと
き、ＩＡＲ９７５に含まれるアドレスを、アドレス加算
機構５４０のベース・アドレス入力へゲートする。そう
ではなくて、現命令がＬＯＡＤ／ＳＴＯＲＥタイプの命
令でる可能性がある場合には、ゲート９０７ではなく、
ゲート９０９が、その出力に“１”レベルを発生する。
この出力は、ＡＮＤゲート９８２の制御入力に供給され
たとき、ＧＰＲアレイ２１０内の汎用レジスタＲＣに含
まれるアドレスを、アドレス加算機構５４０のベース・
アドレス入力へゲートする。ＧＰＲアレイ２１０内の汎
用レジスタＲＢ及びＲＣに含まれるベース・アドレス及
びオペランドも、ＡＩレジスタ９８８に並列に供給さ
れ、後の処理のために、ＢＩレジスタ９８６及びフォー
マッタ９９２を直列に通過して、ＲＩＳＣプロセッサ内
の演算論理機構に供給される。ただし、この後続処理
は、加算機構５４０によって生成されるアドレスとは独
立である。アドレス加算機構５４０によって生成された
３２ビット２進出力は、入力としてアドレス・レジスタ
５５０に供給される。このレジスタは、具体的にはアド
レス生成レジスタ兼分岐アドレス・レジスタ（ＡＧＲ−
ＢＡＲ）５５０として図示されており、それによって、
このレジスタが、ロード／ストア・アドレスまたは分岐
アドレスのいずれかを保持できることを示している。

アドレス使用イネーブル回路９８５は、完全デコード回
路５１０、イネーブル・フリツプ・フロツプ５６０（第
５図に詳細に示す）及び関連する周知の制御回路を含
み、アドレス・レジスタ５５０への適当なイネーブル信
号を発生する。これらのイネーブル信号は、第５図に関
して上述したように、レジスタ５５０にロードされたア
ドレスを使用するか、すなわち第９Ａ図ないし第９Ｄ図
に示すようにこれをメモリ・アドレス出力読取り線５７
５に伝えるか、それともこれを使用しないかを示す。使
用しない場合は、このアドレスはレジスタ５５０内で重
ね書きされるだけである。

事前デコード、具体的にはゲート９０９によって、現命
令が、アドレス生成の必要の有無には無関係に、ＬＯＡ
Ｄ／ＳＴＯＲＥ命令である可能性があると判明するとす
ぐに、ＧＰＲアレイのチップ選択（ＣＳ）入力がイネー
ブルされ、その結果、ベース・アドレスが、即座に汎用
レジスタＲＣからアクセス可能になり、そこからアドレ
ス加算機構５４０及びＡＬＵへ転送可能になる。４つの
命令コード・ビットａ１２ないしａ１５は、例えばＧＰ
Ｒアレイ２１０内でベース・アドレス・レジスタＲＣと
して用いられる、特定の汎用レジスタを選択するために
使用される。

ＲＩＳＣ命令フォーマットの特定のセットの処理、すな
わちＩＢＭ ＰＣ／ＲＴコンピュータ内で行なわれる処
理に関して本発明の技法を具体的に示し説明してきた
が、本発明が、他のＲＩＳＣ命令フォーマットのセット
の処理に関しても容易に利用できることは、当業者には
すぐに明白に理解されよう。具体的に言うと、組合せマ
ルチプレクサを含む命令事前デコード機構及びアドレス
・フォーマット回路用の組合せ論理回路は、この論理回
路で新しいＲＩＳＣ命令のセットに関連するフォーマッ
トが処理できるように、適当に変更する必要がある。こ
れらの変更は当業者にはすぐに明白であるが、それによ
り、事前デコード回路内の論理回路が、当初アドレス生
成を必要とすると思われた（すなわち、その可能性があ
る）新しい命令のフォーマットに関連する命令コードを
正しく認識し、つぎにそれらの各命令からの変位アドレ
ス・フィールドを正しく解析し、適当なベース・アドレ
スを選択し、獲得することができるようになる。また、
これらの変更によって、アドレス・フォーマット回路
が、変位アドレス・フィールドを正しく位置合せし、必
要なら適当なビット数だけ符号拡張を行なうことが可能
になる。このようにアドレス・フォーマット回路を変更
すると、変位アドレスのすべてが同様に、それが新しい
セットのＲＩＳＣ命令内のどこに位置するかには無関係
に、正しいビット位置でアドレス加算機構の共通変位ア
ドレス入力に供給されることが保証される。

Ｆ．発明の効果 本発明によれば、比較的簡単で実施しやすい技術でもあ
って、ＲＩＳＣ命令のパイプライン式処理中に発生する
ウェイト・ステートの数を減少させ、プロセッサの速度
を増大させることが可能になる。

【図面の簡単な説明】

第１図は、その処理の一環としてアドレスの生成を必要
とする代表的なＲＩＳＣ命令を示す図である。 第２図は、当技術分野で、アドレスの生成を必要とする
ＲＩＳＣ命令、特にＳＴＯＲＥ命令の場合に発生する、
代表的な複数サイクル処理を示す図である。 第３Ａ図は、当技術分野で、第２の命令がその処理のた
めに第１の命令によって生成される結果を必要とする、
例示的な２つの連続するＲＩＳＣ命令を処理する場合に
発生する、パイプライン式ＲＩＳＣ命令処理に関連する
代表的な複数サイクルのタイミングを図式的に示す図で
ある。 第３Ｂ図は、第３Ａ図に示したパイプライン式命令処理
と共に使用される、従来技術のレジスタ・バイパス動作
を図式的に示す図である。 第４図は、第４Ａ図と第４Ｂ図の位置関係を示す図であ
る。第４Ａ図及び第４Ｂ図は、アドレスの生成を必要と
し、当技術分野で既知の例示的なＲＩＳＣプロセッサ内
で実行される共通命令セット内に存在する、ＲＩＳＣ命
令の様々なフォーマットを示す図である。 第５図は、本発明の教示を実施した、ＲＩＳＣ命令処理
のデコード・サイクル中にアドレスを生成するための装
置の高水準ブロック図である。 第６図は、第６Ａ図と第６Ｂ図の正しい位置合せを示す
図である。 第６Ａ図及び第６Ｂ図は、２図合わせて、第４図に示し
た例示的フォーマットを有するＲＩＳＣ命令を処理する
際にデコード・サイクル中にアドレスを生成するための
本発明の方法の流れ図を示す図である。 第７図は、実際の命令コードの値が与えられているもの
として、第４図に示したＤショート命令フォーマットで
発生するＩｓフイールドを位置合せするのに必要なシフ
トの数を指定する論理表である。 第８図は、第６Ａ図及び第６Ｂ図に示した流れ図で用い
られるシフト・ビットＳ０、Ｓ１及びＳ２を生成するた
めに第７図に示した表を実施するのに使用できる、組合
せ論理回路のブロック図である。 第９図は、第９Ａ図ないし第９Ｄ図の正しい位置合せを
示す図である。 第９Ａ図ないし第９Ｄ図は、４図合わせて、第４図に示
した例示的ＲＩＳＣ命令フォーマットの処理と共に使用
するために、本発明、特に第６Ａ図及び第６Ｂ図に示し
た方法を実施した、第５図に示した本発明の装置の詳細
なブロック図である。 ２００‥‥命令レジスタ、２１０‥‥汎用レジスタ（Ｇ
ＰＲ）アレイ、２６０‥‥アドレス・レジスタ、２８０
‥‥メモリ、５１０‥‥完全デコード回路、５２０‥‥
命令事前デコード回路、５３０‥‥アドレス・フォーマ
ット回路、５４０‥‥アドレス加算機構、５５０‥‥メ
モリ・アドレス・レジスタ、９６０‥‥組合せマルチプ
レクサ。

フロントページの続き (72)発明者 リチヤード・エドワード・マテイツク アメリカ合衆国ニユーヨーク州ピークスキ ル、レイクビユー・アベニユー14番地 (56)参考文献 特開 昭62−224828（ＪＰ，Ａ) 特開 昭63−113634（ＪＰ，Ａ)

Claims (9)

【特許請求の範囲】
1. 【請求項１】命令コード・フィールドおよびアドレス・
   フィールドを有する現命令をストアするための命令レジ
   スタ手段と、 前記命令レジスタ手段に接続され、前記命令コード・フ
   ィールドに応答して前記命令をデコードし、この命令が
   アドレス生成を必要とする命令である場合にイネーブル
   信号を出す命令デコード手段と、 前記命令レジスタ手段に接続され、前記命令デコード手
   段によるデコード・サイクル中に該命令コードの特定ビ
   ットを調べることによりメモリ・アドレスを必要とする
   可能性のある命令のタイプを判定し、その結果を示す制
   御信号を発生する命令事前デコード手段と、 前記現命令レジスタに接続され、前記制御信号に応答し
   て、現命令から変位アドレスを取り出し、位置合わせ済
   みの変位アドレスを生成するアドレス・フォーマット手
   段と、 現命令用のベース・アドレスと前記位置合わせ済みの変
   位アドレスとを加算して計算済みのアドレスを形成する
   手段と、 前記イネーブル信号に応答して、前記計算済みのアドレ
   スを、前記デコード・サイクル内に現命令用のメモリ・
   アドレスとして出力するアドレス・レジスタ手段と、 を備え、命令のデコード・サイクル内にその命令が必要
   とするメモリ・アドレスを生成するようにしたデジタル
   ・コンピュータ。
2. 【請求項２】前記命令事前デコード手段が、現命令用の
   ベース・アドレスを提供するためのアドレス供給源を選
   択する選択信号を出すことを特徴とする請求項１に記載
   のデジタル・コンピュータ。
3. 【請求項３】前記アドレス供給源が汎用レジスタと命令
   アドレス・レジスタとを含み、現命令がロードまたはス
   トア・タイプの命令である可能性のあるときは汎用レジ
   スタを選択し、分岐タイプの命令である可能性のあると
   きは命令アドレス・レジスタを選択する請求項２に記載
   のデジタル・コンピュータ。
4. 【請求項４】縮小命令セット・コンピュータ（ＲＩＳ
   Ｃ）であって、 命令コード・フィールドとアドレス・フィールドとを有
   する現ＲＩＳＣ命令を処理のためにストアする命令レジ
   スタ手段と、 前記命令レジスタ手段に接続され、デコード・サイクル
   中に現ＲＩＳＣ命令内の命令コード・フィールドに応答
   して、前記ＲＩＳＣ命令をデコードし、前記現ＲＩＳＣ
   命令がアドレス生成を必要とする命令である場合には第
   １のイネーブル信号を出す命令デコード手段と、 前記命令レジスタ手段に接続され、デコード・サイクル
   中に現ＲＩＳＣ命令内の命令コードに応答して、現ＲＩ
   ＳＣ命令から変位アドレスを取り出し、変位アドレスの
   ビットを所定の量だけ位置合わせして、位置合わせ済み
   の変位アドレスを形成する命令事前デコード兼アドレス
   ・フォーマット手段と、 現ＲＩＳＣ命令用のベース・アドレスと前記位置合わせ
   済みの変位アドレスとを加算して、計算済みのアドレス
   を形成する手段と、 前記第１のイネーブル信号に応答して、前記計算済みの
   アドレスをデコード・サイクル中に現ＲＩＳＣ命令用の
   メモリ・アドレスとして出力するアドレス・レジスタ手
   段と、 を備える、ＲＩＳＣ命令処理のデコード・サイクル中に
   現ＲＩＳＣ命令用のメモリ・アドレスを生成するように
   した縮小命令セット・コンピュータ。
5. 【請求項５】前記命令事前デコード兼アドレス・フォー
   マット手段が、前記命令コードに応答して選択信号を出
   す手段を有し、前記縮小命令セット・コンピュータは、
   前記選択信号に応答して現命令用のベース・アドレスを
   提供するアドレス供給源を選択する手段を備える請求項
   ４に記載の縮小命令セット・コンピュータ。
6. 【請求項６】前記ベース・アドレス供給源が汎用レジス
   タと命令アドレス・レジスタとを含み、前記選択手段
   が、前記選択信号に応答して、現命令がロードまたはス
   トア・タイプの命令である可能性のあるときは汎用レジ
   スタを選択し、現命令が分岐タイプの命令である可能性
   のあるときは命令アドレス・レジスタを選択して、前記
   ベース・アドレスを発生するようにした請求項５に記載
   の縮小命令セット・コンピュータ。
7. 【請求項７】前記命令事前デコード兼アドレス・フォー
   マット手段が、 前記命令レジスタ手段に接続され、デコード・サイクル
   中に命令コードに応答して、前記選択信号、および現命
   令用のフォーマットに基づく第２のイネーブル信号を生
   成する命令事前デコード手段と、 前記命令レジスタに接続され、前記第２のイネーブル信
   号に応答して、現命令から変位アドレスを取り出し、該
   変位アドレスのビットを前記第２イネーブル信号によっ
   て決められる量だけ位置合わせして位置合わせ済みの変
   位アドレスを生成するアドレス・フォーマット手段と、 を備える請求項４に記載の縮小命令セット・コンピュー
   タ。
8. 【請求項８】命令コード・フィールドおよびアドレス・
   フィールドを有する現命令を命令レジスタにストアする
   ステップと、 前記命令コード・フィールドに応答して、前記命令コー
   ドをデコードし、この命令がアドレス生成を必要とする
   命令である場合にイネーブル信号を出すステップと、 前記命令デコード手段によるデコード・サイクル中に前
   記命令コードに応答して、現命令がメモリ・アドレスを
   必要とする可能性のあるものであるか否かを判定し可能
   性のあるとき、制御信号を発生するステップと、 前記制御信号に応答して、現命令から変位アドレスを取
   り出し、位置合わせ済みの変位アドレスを生成するステ
   ップと、 現命令用のベース・アドレスと前記位置合わせ済みの変
   位アドレスとを加算して計算済みのアドレスを形成する
   ステップと、 前記イネーブル信号に応答して、前記計算済みのアドレ
   スを、前記デコード・サイクル内に現命令用のメモリ・
   アドレスとして出力するステップと、 を含み、命令のデコード・サイクル内にその命令が必要
   とするメモリ・アドレスを生成する方法。
9. 【請求項９】縮小命令セット・コンピュータ（ＲＩＳ
   Ｃ）でにおいて、 命令コード・フィールドとアドレス・フィールドとを有
   する現ＲＩＳＣ命令を処理のために命令レジスタにスト
   アするステップと、 デコード・サイクル中に現ＲＩＳＣ命令内の命令コード
   ・フィールドに応答して、前記ＲＩＳＣ命令をデコード
   し、前記現ＲＩＳＣ命令がアドレス生成を必要とする命
   令である場合には第１のイネーブル信号を出すステップ
   と、 デコード・サイクル中に現ＲＩＳＣ命令内の命令コード
   に応答して、現ＲＩＳＣ命令から変位アドレスを取り出
   し、変位アドレスのビットを所定の量だけ位置合わせし
   て、位置合わせ済みの変位アドレスを形成するステップ
   と、 現ＲＩＳＣ命令用のベース・アドレスと前記位置合わせ
   済みの変位アドレスとを加算して、計算済みのアドレス
   を形成するステップと、 前記第１のイネーブル信号に応答して、前記計算済みの
   アドレスをデコード・サイクル中に現ＲＩＳＣ命令用の
   メモリ・アドレスとして出力するステップと、 を含み、ＲＩＳＣ命令処理のデコード・サイクル中に現
   ＲＩＳＣ命令用のメモリ・アドレスを生成する方法。