JPH03216735A - 命令デコード・サイクル中にアドレスを生成するデジタル・コンピュータおよびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、縮小命令セット・コンピュータ（ＲＩＳＣ）
のプロセッサ内で行なわれるパイプライン式命令処理で
使用するのに特に適した、ＲＩＳＣ命令処理のデコード
・サイクル中にアドレスを生成することにより、これま
ではこの処理中に発生するアドレス生成サイクルによっ
て頻繁に引き起こされていたウェイト・ステートをほぼ
除去するだめの装置及びそれに付随する方法に関するも
のである。

Ｂ．従来の技術 歴史的に言えば、ほとんどのコンピュータが複合命令を
利用してきた。多くの単一命令、特にメインフレーム・
コンピュータで使用される単一命令は、通常１つだけで
複数のメモリ・アクセスを生じ、同時に２個または３個
など複数のデータに作用した。複合命令の使用の基礎と
なる主な理由は、コア・メモリでは過去のあるときには
１ビット当り１．５ドルにも達したように、歴史的に大
容量メモリの価格が高かったことと、このメモリへのア
クセス速度が相対的に遅かったことである。

その結果、過去にはますますコンパクトな機械コードを
生成することが何にもまして求められていた。

この必要を満たすため、ますます複雑な命令を含む命令
セットを用いるコンピュータ・プロセッサが発展してき
た。このようなセット中の互いに対応する命令が、ます
ます多くの異なる動作を同時に呼び出すことができるよ
うになった。このような命令の使用によって、プログラ
ムを格納のために必要なメモリの量が大きく減少し、そ
れによって、そのプログラムを実行するのに必要なコン
ピュータ・システムのコストが大幅に低下した。

さらに、同時に多数のデータを得るために１個の命令で
ますます多数のメモリ・アクセスを呼び出すことによっ
て、そうしなければ発生していたはずの、連続した命令
（マシン）サイクルの間に１回ずつメモリ・アクセスを
行なって前記のデータをそれぞれ別々に得る必要がずっ
と減り、それによってプログラムの実行速度が明らかに
増大した。

このような複合命令を用いるコンピュータ・プロセッサ
は、いわゆるｒｃＩｓｃＪ　　（複合命令セット・コン
ピュータ）として知られるようになった。

個々の命令をさらに精巧にするには、ますます複雑な多
層式の命令デコードを用いる必要があった。一見したと
ころ、各命令が、その精巧さがどの程度であれ、メモリ
・アクセスに必要な時間よりも短い時間で完全にデコー
ドできる限り（初期のコンピュータ技術では実際にそう
だった）、ＣＩＳＯプロセッサで複合命令を用いること
による性能の損失は、仮にあったとしてもわずかである
。

不幸なことに、その後コンピュータ技術が発展するにつ
れて、コンパイルの性質により上記のような結果にはな
らなかった。さらに、アクセス時間を大幅に減少させる
メモリ技術が当技術分野で出現したため、この損失はま
すます問題になってきた。

詳細に言えば、過去においても現在においても、コンパ
イラは、相対的に高水準のプログラムを、それに対応す
る、後でコンピュータ上で実行すべき命令（低水準の機
械コード）のシーケンスに変換するために使用されてき
た。実行速度を改善するためには、コンパイルされた機
械コードはできる限り効率的でなければならない。すな
わち、無駄な動作を呼び出してはならない。無駄な動作
は、処理時間またはコンピュータ資源を不必要に消費す
る。不幸なことに、多くの場合、ＣＩＳＣ機械コードを
生成するコンパイラは、高水準プログラムの所与のステ
ートメントに対する効率的なＣＩＳＣ命令のシーケンス
を生成しないことがしばしばである。これはＣＩＳＣ命
令セットの性質の結果として発生する。詳細に言えば、
多くのタイプのアルゴリズムでは、ＣＩＳＣプロセッサ
内で使用される命令処理パイプラインを活用する、効率
的なＣＩＳＣ命令のシーケンスは不可能である。

これは、Ｃ工ＳＣ命令の相対的に粒度が粗いという性質
の直接の結果である。基本的に、ＣＩＳＣ命令はそれぞ
れ、２個以上のより単純なＲＩＳＣ様の命令を組み合わ
せたものである。しかし、このより単純な命令のうち特
定の組合せしか、実際にＣＩＳＣプロセッサのアーキテ
クチャによってサポートされない。したがって、より単
純なＲＩＳＣ様の命令の最適の組合せは、たとえ完璧な
コンパイラを用いたとしても、すべての場合に可能なわ
けではない。しかし、ＲＩＳＣ用の命令セットのような
、粒度のより細かい命令セットを用いる場合、その命令
セット用の機械コードを発生するコンパイラは、ジョブ
がより容易になり、したがって、ＣＩＳＣ機械コードを
生成するコンパイラよりも、その命令セットを実行する
プロセッサ内で使用される特定の命令処理パイプライン
に合わせた最適な動作のシーケンスを生成する機会が多
くなる。

さらに、ますます大きな記憶容量をずっと低いビット単
価（現在ではしばしば１００分の１セントまたは１００
０分の１セント単位で測定される）で提供する、ますま
す高速のメモリ、例えば半導体のランダム・アクセス・
メモリ（ＲＡＭ）などが、過去１０年の間に容易に入手
可能になってきた。現在、メモリ・アクセス時間はかな
り減少して、しばしば１マシン・サイクノレで１回のア
クセスが実行可能な状態にまで達している。したがって
、多層式命令デコードに費やされる処理時間は、完了ま
でに数マシン・サイクルを要する可能性があるが、これ
が現在、命令処理速度に対する重大な制限になっている
。

マイクロプロセッサ命令セットの開発と引き続く発展は
、メインフレーム・コンピュータのそれと歴史的に並行
しているが、複合命令セットも、それを使用する理由、
すなわちメモリ空間の保存とコストが相当以前に消滅し
たにも関わらず、市販の大多数のマイクロプロセッサで
現在も使用されている。したがって、マイクロプロセッ
サ・システムは、精巧な多層式命令デコードを用いるこ
とによって引き起こされる、メインフレーム・コンピュ
ータで見られるのと同様の処理速度の制限を受けている
。コンピュータ支援設計／エンジニアリング・タスクや
複雑な数値解析やグラフィック処理など、マイクロコン
ピュータを用いた精巧なリアルタイム・アプリケーショ
ン処理の増加に伴なって、マイクロコンピュータに基く
システムの処理速度を上げることがますます強く求めれ
らてきている。

このことを念頭に置いたうえで、プロセッサの命令セッ
トを大幅に単純化することによって処理速度が大幅に向
上することが、当技術分野で認識された。したがって、
いわゆる「縮小命令セット・コンピュータＪ　　（ＲＩ
ＳＧ）が当技術分野で開発されてきた。ＲＩ　ＳＣプロ
セッサは、ＣＩＳＣプロセッサで使用された命令数より
も劇的に少ない数の命令を使用する。ＣＩＳＣプロセッ
サが２００個以上の異なる命令を使用し、その多くが複
数の処理動作を呼び出すのに対して、ＲＩＳＣプロセッ
サは１００個以下の別々の命令しか含まず、そのそれぞ
れがただ１つの動作を呼び出す。ＲＩＳＣプロセッサ用
に書かれたプログラムの機械コードは通常、ＣＩＳＣプ
ロセッサ用に書かれた同じプログラムよりもわずかに多
い命令を必要とし、したがってわずかに多いメモリ空間
を必要とする。

しかし、利用可能なメモリ空間がコンピュータ設計に加
える制約は、従来よりもはるかに少なくなっている。特
に、大容量で相対的に安価なメモリ、例えば現在入手可
能な費用効果の高い２５６ＫビットまたはＩＭビットの
ＲＡＭ回路を使用して組み立てられたメモリをマイクロ
コンピュータ・システムに組み込むことによって、大量
の安価なメモリ位置がプログラム格納用に利用可能にな
っている。したがって、メモリ位置を保存するためにプ
ログラム・サイズを縮小する必要は現在、仮に存在する
としてもごくわずかである。さらに、効率的な機械コー
ドを生成する、高速で相対的に小さな最適化コンパイラ
は、ＣＩＳＣ命令用よりもＲＩＳＣ命令用の方が容易に
作成できる。さらに、ＲＩＳＣ命令はＣＩＳＣ命令より
もはるかにデコードが容易であり、多層式デコードを特
に必要とはしない。ＣＩＳＧ命令は、完全にデコードす
るのに複数の、恐らくは３以上の連続するマシン・サイ
クルが必要なのに対して、ＲＩＳＧ命令セットの実際上
すべての命令は、ただ１つのマシン・サイクルでデコー
ド可能なはずである。したがって、同等のクロック速度
のＲＩＳＣプロセッサとＣＩＳＣプロセッサを用いて同
一の機能をもたらすプログラムを実行する場合、命令デ
コードでマシン・サイクルが節約されるため、ＲＩＳＣ
プロセッサはＣＩＳＣプロセッサよりもしばしばはるか
に高速となり、したがって性能も大幅に上回る。したが
って、余分なメモリ・サイズやコストなど、ＲＩＳＣプ
ログラムのサイズがＣＩＳＣの同等品よりも増加したた
めに生じるどんな不利益よりも、ＲＩＳＣプロセッサの
プログラム処理速度が同等のＣＩＳＣプロセッサよりも
大きく増大することの利益のほうが、明らかに大きくな
る傾向がある。

ＲＩＳＣプロセッサの魅力はそれとして、ＲＩＳＣプロ
セッサの速度を制限する不利な欠点も存在する。具体的
に言うと、ＲＩＳＧプロセッサはパイプライン式命令処
理を用いて、複数の命令をパイプライン内で互いにずれ
て重なりあった状態で同時に処理する。パイプラインは
、命令デコード、アドレス生成、メモリ・アクセス及び
レジスタ・ロード用の別々のステージを含んでいる。異
なる命令が、パイプライン内の異なるステージを同時に
占める。とのＲＩＳＣ命令もパイプラインを完全に伝播
して完全に処理されるのに複数のマシン・サイクルを必
要とするが、新しい命令は理想的には、平均して、連続
するマシン・サイクルごとに次々にパイプラインに入る
べきである。しかし、あるＲＩＳＣ命令が処理できる前
に、この命令がその直前の命令の結果を必要とすること
がある。ところがパイプライン式処理の性質のせいで、
前のＲＩＳＣ命令が完全に処理されておらず、現命令が
デコードする準備ができている時にその結果が利用でき
ないことがある。したがって、前の命令の結果が利用で
きるようになるまで、現命令の処理、特にその命令デコ
ードを、１マシン・サイクル、または多くの場合には複
数のマシン・サイクルだけ（相当するウェイト・ステー
トを挿入することによって）遅らせなければならない。

前述のように、新しいＲＩＳＣ命令は理想的には、平均
して、ＲＩＳＣプロセッサの連続する各マシン・サイク
ルの間に次々に処理すべきであるので、たとえ１サイク
ルの遅延（１ウェイト・ステート）であっても、それが
ＲＩＳＣプロセッサ内で充分頚繁に発生するならば、そ
のプロセッサのスループットが大幅に低下する可能性が
ある。詳細に言えば、このような遅延を必要とするＲＩ
ＳＣ命令は、条件付き分岐及び無条件分岐の分岐命令を
含むものである。これらの分岐命令は、平均して、プロ
セッサ上で実行される命令６個ごとに１個ある。したが
って、これらのウェイト・ステート遅延は、実際にプロ
グラム中で充分頻繁に発生して、その処理速度に悪影響
を及ぼす。

Ｃ．発明が解決しようとする課題 したがって、当技術分野では、ＲＩＳＣプロセッサでの
使用に特に適した、ＲＩＳＣ命令のパイプライン式処理
中に発生するウェイト・ステートの数を減少することに
よって、プロセッサの速度を増大させる技術が求められ
ている。さらに、この技術は、比較的簡単で実施しゃす
いものであるべきである。

Ｄ．課題を解決するための手段 ＲＩＳＣ命令のパイプライン式処理中に非常に頚繁に発
生するウェイト・ステートの１つ、すなわち別個のアド
レス生成サイクル中にアドレスを生成することに関連す
るウェイト・ステートをなくして、ＲＩＳＣの処理速度
を大幅に増大させることができることが判明した。

したがって、当技術に固有であり、特にこの１つのウェ
イト・ステートの発生に帰因する欠陥は、本発明の教示
によれば、別個のアドレス生成サイクルではなく、パイ
プライン式ＲＩＳＣ命令処理内で発生するデコード・サ
イクル中にアドレスを生成することによって、ほとんど
除去される。

本発明の教示に従って命令デコード・サイクル中にメモ
リ・アドレスを提供するには、１つのＲＩＳＣ命令の完
全なデコードと事前デコードの双方を並行して行なう。

事前デコードは、命令から変位フィールドを取り出し、
現ＲＩＳＣ命令用の適当なベース・アドレスを選択し、
フォーマット動作と連動して変位フィールドを適当に位
置合せする′ために用いる。これらはすべて現デコード
・サイクル内で行なわれる。次に、ベース・アドレス及
び位置合せ済みの変位アドレスが、アドレス加算機構の
別々の入力に供給される。完全な命令デコードの結果、
現ＲＩＳＣ命令がアドレスの計算を必要とすることが確
認された場合は、加算機構の出力が、デコード・サイク
ル中にメモリ・アドレスとしてアドレス・レジスタを介
して出力に伝播される。そうでない場合は、このデコー
ド・サイクル中に加算機構によって生成された計算済み
のアドレスは、単に無視されて、後続のＲＩＳＣ命令の
デコード・サイクル中に重ね書きされる。

本発明の詳細な教示によれば、本発明の技法では、まず
現ＲＩＳＣ命令が当初はメモリ・アドレスを必要とする
（可能性がある）と思われる（例えば、ＬＯＡＤまたは
ＳＴＯＲＥ命令または分岐命令）ならば、現命令を完全
にデコードした際に、実際にそのようなアドレスを生成
する必要があるか否かに関わらず、現ＲＩＳＧ命令用の
アドレスを生成する必要があると仮定する。この仮定の
下で、事前デコード回路が、現命令の命令コードを事前
デコードして、まずそこから変位アドレス・フィールド
を取り出し、次に適当にビット位置を合わせて変位アド
レス・フィールドをフォーマットシ、最後に位置合せ済
みの変位アドレス・フィールドを２進加算機構の対応す
る入力に送って、アドレスを生成する。これと並行して
、事前デコード回路は、現ＲＩＳＣ命令用のベース・ア
ドレスの適当な供給源を、例えばメモリ・アドレスの生
成を必要とする分岐タイプのＲＩＳＣ命令の場合には命
令アドレス・レジスタ（ＩＡＲ）の内容を、またメモリ
・アドレスの生成を必要とするＬＯＡＤまたはＳＴＯＲ
Ｅ　（ＬＯＡＤ／ＳＴＯＲＥ）タイプのＲＩＳＣ命令の
場合にはＧＰＲアレイ内の汎用レジスタＲＣ（正確なレ
ジスタは現命令自体に含まれるフィールドで指定される
）を選択する。

ベース・アドレス・フィールド及び変位アドレス・フィ
ールドの両方を並行して処理し、２進加算機構の当該の
複数ビット入力に供給するのが好都合である。現ＲＩＳ
Ｃ命令がアドレスの生成を必要とするものである場合に
は、その命令が完全にデコードされた後に、２進加算機
構によって生成されたアドレスが単にアドレス・レジス
タにラッチされ、それを介して出力に供給される。一方
、完全な命令デコードの結果、現ＲＩＳＣ命令がアドレ
スの生成を必要としないものであると判明した場合には
、２進加算機構によって生成されたアドレスは、次のサ
イクルの間には使用されず、後続のＲＩ　ＳＣ命令の命
令デコード・サイクル中に単に重ね書きされる。本発明
では並行処理が行なわれるため、アドレスを生成するの
に必要なすべての動作が、有利なことにただ１つのマシ
ン・サイクルで発生する。このようにして、別個のアド
レス生成サイクルも、それに関連するウェイト・ステー
トも不要となり、有利なことにＲＩＳＣコンピュータの
処理速度が大幅に増大する。

さらに、本発明の特徴によれば、演算論理機構（ＡＬＵ
）の加算パスではなくて別個の２進加算機構を用いてア
ドレスが計算されるので、これらのアドレスが、ＡＬＵ
を用いる場合よりも短い時間で、特にパス遅延がより少
ない吠態で計算できる。

Ｅ．実施例 以下の説明を読み終えたならば、本発明は縮小命令セッ
ト・コンピュータ（ＲＩＳＣ）プロセッサ内での使用を
対象としているにも関わらず、本発明の技法が、単純で
あれ複雑であれ、他の多くのプロセッサの命令処理−に
も同様に使用できることを、当業者は明らかに理解され
るであろう。したがって、以下では、ＲＩＳＣプロセッ
サ内での使用に関して本発明の技法を論ずることにする
。

さらに、理解を容易にするため、特定の例示的ＲＩＳＣ
ブＣｌ　セ−）　？、すなわちＩＢＭ　Ｐｃ／ＲＴコン
ピュータ内で使用されているＲＩＳＣプロセッサでの使
用に関して本発明を論ずる。（″ＩＢＭ″は、本出願人
であり、商標”ＰＣ／ＲＴ″の所有者でもある、米国ニ
ューヨーク州アーモンクのインターナシデナノレ拳ビジ
ネスｅマシーンズ拳コーポレーションの登録商標である
。） 本発明を完全に理解するために、以下の議論は３つの段
階を追って進めることにする。まず、当技術分野で既知
のＲＩＳＧプロセッサ内で、パイプライン式命令処理、
特にアドレス生成が通常はどのように行なわれるかを全
般的に説明する。その後に、当技術分野で行なわれるパ
イプライン式ＲＩＳＣ命令処理の説明を前提にして、処
理の遅延、特に、しばしばこの処理の一環となるアドレ
ス生成サイクルの結果として頻繁に生じるウェイト・ス
テートを伴なう遅延について説明する。次に、このウェ
イト・ステートを有利に除去し、ＲＩＳＯプロセッサの
処理速度を大幅に向上させる、ＲＩＳＣ命令処理のデコ
ード・サイクル中にアドレス生成を実行するための、本
発明の技法について詳細に説明して結びとする。

具体的に言うと、第１図は、その処理の一環としてアド
レスの生成を必要とする、代表的なＲＩＳＣ命令１０を
示す図である。このアドレスは主に、分岐アドレスか、
データをメモリに書き込むまたはメモリから読み取るメ
モリ位置のアドレスかのいずれかである。このアドレス
は通常、アドレス変位値と所与のレジスタの現内容の和
として計算される。前記のレジスタと変位値は共に命令
内で指定されている。命令１０の一例は、ＳＴＯＲＥ命
令、ＳＴＯ　［Ｒ１１　，［Ｒ２］　＋ｎである。

この命令を実行すると、汎用レジスタＲ１の内容が、メ
モリの、汎用レジスタＲ２の内容（「ペース」アドレス
）とアドレス変位値″ｎ″の和によって与えられるメモ
リ位置にストアされる、。変位値は、一般に指標（イン
デックス）またはオフセット値とも称する。第１図に示
すように、このＲＩＳＣ命令は、命令コード・フィール
ド１３、２つのレジスタ・フィールド１５と１７、及び
変位フィールド１９を含んでいる。命令コード・フィー
ルドは、この命令によって呼び出される特定のデータ処
理動作を指定する適当なビットを含んでいる。

レジスタ・フィールド１５及び１７は、ＲＩＳＣ命令処
理中に使用される汎用レジスタの１グループの一部を形
成する、Ｒ１及びＲ２で表される２個のレジスタを識別
する。アドレス変位フィールド１９は、アドレス変位値
″ｎ″を含んでいる。

命令１０を正しく実行するには、このＲＩ　ＳＣ命令の
処理中にメモリにアクセスする以前に、メモリ・アドレ
スを計算しなければならない。このアドレスは計算する
必要があるが、本発明の広義の目的はそれではなくて、
ＲＩＳＣプロセッサの処理速度を向上させるには、ＲＩ
ＳＣ命令の複数サイクル・パイプライン式処理の間のど
こでどのようにしてアドレスを計算すべきかということ
である。

第２図は、当技術分野で、ＲＩＳＣ命令、特に第１図に
示した、アドレスの生成を必要とするＳＴＯＲＥ命令の
場合に行なわれる、代表的な複数サイクル処理を示す図
である。命令処理は、全体として一連の連続するマシン
・サイクルにわたる複数の処理サイクルで行なわれる。

個々の処理サイクノレが、それぞれちょうど１マシン・
サイクノレ以内で完全に発生するのが理想である。一般
に、当技術分野で周知のように、これらの処理サイクル
は全体として、命令デコード・サイクルと、その後のア
ドレス生成サイクルと、それに続くメモリ・アクセス・
サイクルと、レジスタ内にデータをストアする命令の場
合にはさらに、レジスタ・ロード・サイクルを含む。し
たがって、ＲＩＳＣ命令は通常、３個または４個の連続
するマシン・サイクルを必要とし、そのサイクル数はそ
れぞれの命令によって決まる。

議論を始めるにあたって、ＳＴＯＲＥ命令が周知のメモ
リ・アクセス回路（図示せず）によって取り出され、現
在は命令レジスタ２００内に存在するものと仮定する。

命令処理が始まるとデコード・サイクル２ｌでこの命令
がデコードされる。

デコード・サイクルの間にこの命令の命令コード・ビッ
トがデコードされ、その結果、レジスタ・フィールドＲ
１及びＲ２の内容が、線２０５及び２０７で示されるよ
うに、汎用レジスタ（ＧＰＲ）アレイ２　１　０　ＣＧ
ＰＲ２　１　０）内にある対応するレジスタ２１３及び
２１５にロードされる。この例では、ＧＰＲ２１０は、
１６個の異なるレジスタを含む。この命令から、ベース
・アドレスがレジスタ２１３にロードされ、同時にメモ
リ内にストアすべきデータ値がレジスタ２１５にロード
される。これらのレジスタがロードされた後に、アドレ
ス生成サイクル２６が発生する。このサイクルの間に、
レジスタＲ１の内容が、，１！２２５で示されるように
、オペランド・レジスタ２３５にロードされる。それと
同時に、現在ＧＰＲ２　１０内のレジスタＲ２にあるベ
ース・アドレスが、線２２３で示されるように、ベース
・アドレス・レジスタ２３１にロードされる。これが発
生すると、ベース・アドレス・レジスタ２３１の内容が
、線２４３で示されるように、加算機構２５０に１人力
として供給される。命令レジスタ２００に含まれている
変位値？′ｎ”が、線２０７で示されるように、この加
算機構のもう１つの入力に供給される。ＲＩＳＣプロセ
ッサの演算論理機構（ＡＬＵ）を用いて、加算機構２５
０によって表される加算機能を実行する。加算機構２５
０は、ベース・アドレスと変位値の単純な２進加算を行
なって、メモリ・アドレスを生成する。アドレス生成サ
イクルの最後に、加算機構２５０の生成したアドレスが
、アドレス・レジスタ２６０にロードされる。このアド
レスがアドレス●レジスタにロードされると、命令処理
はメモリ・アクセス・サイクル２９に進む。このサイク
ルの間に、アドレス・レジスタ２６０に含まれるアドレ
スが、線２６５で示されるように、メモリ２８０のアド
レス入力に供給される。メモリ２８０は、通常キャッシ
ュまたは主記憶装置である。アドレスをメモリ２８０に
供給するのと並行して、データ値が、線２７５で示され
るように、メモリ２８０のデータ入力に供給される。ア
ドレスとデータ値がメモリに供給されると、メモリは書
込み動作を始め、その中にデータ値をストアする。メモ
リ書込み動作が終了すると、ＳＴＯＲＥ命令は完全に処
理を終り、この時点ですでに命令レジスタ２００内に存
在している次のＲＩＳＧ命令の処理が始まる。このＲＩ
　ＳＣ命令が、ＳＴＯＲＥ命令ではな＜ＬＯＡＤ命令（
図示せず）であり、レジスタＲ２の内容と変位値の和に
よって指定されるメモリ位置の内容などアドレスの生成
を必要とし、それに続いて、このメモリ位置の内容を指
定されたレジスタＲ１にロードする場合には、メモリ・
アクセス・サイクル２９は、メモリ書込み動作ではなく
、メモリ読取り動作を行ない、その後にレジスタ・ロー
ド・サイクル（図示せず）が続く。このレジスタ・ロー
ド・サイクルの間に、メモリ２８０内のアドレスされた
位置の内容が、指定された汎用レジスタＲ１に書き込ま
れる。同様のアドレス計算及び複数サイクル命令処理は
、ＲＩＳＧ分岐命令の処理中にも行なわれる。

処理速度を増加させるために、当技術分野で既知のＲＩ
ＳＣプロセッサは、パイプライン式命令処理を用いて、
複数の命令をパイプライン内で互いにずれて重なりあっ
た状態で同時に処理する。

パイプラインは、異なる命令処理サイクルごとに別々の
ハードウェア・ステージを含んでいる。すなわち、命令
デコード・ステージ、アドレス生成ステージ、メモリ・
アクセス・ステージ及びレジスタ・ロード・ステージで
ある。このパイプライン式アーキテクチャのおかげで、
異なるＲＩＳＣ命令が、パイプライン内の異なるステー
ジを同時に占めることができる。１つのＲＩＳＣ命令が
バイブライン内を完全に通過して、それによって完全に
処理されるには、複数のマシン・サイクルを必要とする
ことがあるが、ＲＩＳＣパイプライン命令プロセッサの
周知の複数サイクル（通常２サイクル）の起動遅延が発
生した後に、新しい命令が、理想的には、平均して連続
する各マシン・サイクルごとにパイプラインに入るべき
である。平均して１マシン・サイクルごとに１つの新し
いＲＩＳＧ命令というこの目標が構足できるのは、連続
する命令が互いに独立である、すなわち、後続の命令が
直前の命令が完全に処理されて生じる結果を必要としな
い場合に限られる。この場合には、パイプラインのどの
ステージにあるどの命令の結果も、パイプラインの他の
ステージにある他の命令の処理に影響しない。したがっ
て、デコード、アドレス生成及びメモリ・アクセス、さ
らに当該の場合にはレジスタ・ロードの各サイクルが、
パイプライン内の様々なステージにある異なるＲＩＳＣ
命令に対して、同時に並行して発生することになる。

不幸なことに、これから処理されるＲＩＳＣ命令の多く
は、処理が行なわれる前に、その直前の命令の結果をし
ばしば必要とする。条件付き分岐は、これらの命令グル
ープの一例である。これらの命令は条件によって実行さ
れる動作が異なるという性質をもつため、対応する条件
付き分岐命令を完全に処理できる前に、特に正しい分岐
アドレスを計算できる前に、条件が満足されるか否かを
決定する先行命令の結果が利用可能になっていなければ
ならない。したがって、先行する命令の結果が利用可能
になるまで、現命令の処理、特にその命令デコードを、
１マシン・サイクルまたはしばしば複数のマシン・サイ
クルだけ、遅延させなければならない。さらに、条件付
き分岐とは別に、２つの汎用レジスタの内容同士を加算
するＡＤＤ命令など、汎用レジスタの１つを用いる非分
岐命令の前に、ＬＯＡＤなどそれらのレジスタの１つの
内容に影響を与える命令がくることがある。この加算動
作は、前記の１つのレジスタに適当な内容がロードされ
るまで先に進めない。その結果、このような命令が発生
する場合には、先行する命令の処理が完了するまで、適
当な数のウェイト・ステートを挿入して、後続の命令の
処理を停止させる。不都合なことに、このウェイト・ス
テート遅延は、それが充分頻繁に起こる場合、Ｒ工ＳＣ
プロセッサ上でのプログラム実行を著しく遅くする可能
性がある。

このウェイト・ステート遅延を、第３Ａ図に図式的に示
す。詳細に言えば、第３Ａ図は、当技術分野で見られる
、第１の命令があるレジスタの内容を変更し、その内容
が第２の命令によって使用される、２つの連続するＲＩ
ＳＣ命令を処理する際の、パイプライン式ＲＩＳＣ命令
処理に関連する典型的な複数サイクルのタイミングを図
式的に示したものである。第１の命令は、例えばＬＯＡ
Ｄ命令、具体的にはＬＯＡＤ　［Ｒ１コ．［Ｒ２］＋ｎ
であり、汎用レジスタＲ１に、レジスタＲ２の内容と変
位値”ｎ　ｆｔの和によって指定されるメモリ内の位置
にストアされた値をロードする。この命令の後に、例え
ば加算命令、具体的にはＡＤＤ［：Ｒ１］，［Ｒ３］が
続き、汎用レジスタＲ１及びＲ３の内容を加算して、そ
の結果をアキュムレータに置《。

パイプライン式ＲＩＳＣ命令処理を用いる場合、ＬＯＡ
Ｄ命令がパイプラインのデコード・ステージに入り、そ
のデコードがマシン・サイクルＴ１の間に行なわれる。

このサイクルの間に、線３１０で示されるＬＯＡＤ命令
のデコード・サイクルが発生する。詳細に言えば、ＬＯ
ＡＤ命令の命令コードがデコードされ、汎用レジスタＲ
１及びＲ２の内容が、この命令に含まれるアドレス値を
用いて適当にアクセスされる。次のマシン・サイクル、
すなわちサイクルＴ２の間に、ＬＯＡＤ命令の処理はパ
イプラインのアドレス生成ステージに移る。ここでは、
線３２０で示されるＬＯＡＤ命令のアドレス生成サイク
ルが発生する。このステージの間に、汎用レジスタＲ２
の内容と変位値”ｎ”を加算して、メモリ・アドレスを
形成する。その後、マシン・サイクルＴ３の間に、ＬＯ
ＡＤ命令の処理はパイプラインのメモリ・アクセス・ス
テージに移る。ここでは、線３３０で示されるように、
アドレスされたメモリ位置にアクセスするＬＯＡＤ命令
のメモリ・アクセス・サイクルが始まる。

命令処理は次にレジスタ・ロード・ステージに進む。こ
こでは通常、マシン・サイクルＴ４の間に、線３４０で
示されるＬＯＡＤ命令のレジスタ・ロード・サイクルが
発生し、アクセスされたメモリ位置の内容を汎用レジス
タＲ１にロードする。

前述のように、連続するＲＩＳＣ命令は、連続するマシ
ン・サイクルの間に命令処理パイプラインに入るべきで
ある。したがって、ＡＤＤ命令の処理は、理想的には、
ＬＯＡＤ命令に対するＲＩＳＣ命令処理と、その先頭か
らちょうど１マシン・サイクルだけ一時的にオフセット
されて重なるべきである。したがって、マシン・サイク
ルＴ２の間に、ＡＤＤ命令がデフード・ステージに供給
される。不幸なことに、このＡＤＤ命令は、汎用レジス
タＲ１の内容を必要とするが、それは、不幸なことにこ
のサイクル中にはまだ先行するＬＯＡＤ命令の実行によ
ってロードされていない。このレジスタは、マシン・サ
イクルＴ２の間、ＬＯＡＤ命令の実行によってロックさ
れているので、この間に他の命令がこのレジスタを利用
することはできない。したがって、マシン・サイクルＴ
２の間にＡＤＤ命令のデコードが試みられるが、このデ
コードは、このサイクルの間有効に抑止され、その結果
、線３２５で示されるように、１サイクルのウェイト・
ステートがＡＤＤ命令の処理に挿入される。レジスタＲ
１は、マシン・サイクルＴ３の間も、まだ並行するＬＯ
ＡＤ命令の処理によって充填されていないので、ロック
されたままであり、このため、線３３５で表されるよう
に、別のウェイト・ステートがＡＤＤ命令の処理に挿入
される。ＬＯＡＤ命令によって汎用レジスタＲ１がメモ
リからロードされるマシン・サイクルＴ４で、ＡＤＤ命
令の処理にさらに別のウェイト・ステートを挿入し、続
いてＡＤＤ命令のデコード中にオペランド・レジスタに
読み込む必要をなくすために、周知のレジスタ・バイパ
ス動作が実行される。

この場合、特に第３Ｂ図に示すように、メモリ２８０の
アドレスされた位置からのデータが、線３８１で示すよ
うに汎用レジスタＲ１に書き込まれ、また線３８５で示
すように、同時にオペランド・レジスタ２３５にも書き
込まれる。その結果、ＡＤＤ命令のデコードは、次のマ
シン・サイクルＴ５（図示せず）ではなく、第３Ａ図に
線３４５で示すように、マシン・サイクルＴ４の間に行
なわれるようになる。

ＲＩＳＣプロセッサ内でのパイプライン式命令処理を隙
間のない状態に保つために、ＧＰＲ２１０は、ＧＰＲア
レイ内のレジスタのうち２個が同時に読取り可能であり
、それと同時にこのアレイ内・の別の２個のレジスタが
同時に書込み可能である、すなわち合計４個のレジスタ
動作が同時に行なえることが必要である。この程度の並
行動作が可能なＧＰＲアレイは、回路面積、必要電力及
び処理速度の点で、不都合なほど複雑かつ高価になりが
ちである。

より重要なことであるが、第３Ａ図を見るとわかるよう
に、ＬＯＡＤ命令の処理中にアドレスを生成してからメ
モリにアクセスする必要があるため、ＡＤＤ命令のパイ
プライン式処理に２サイクルの遅延が挿入される。直前
のＲＩＳＣ命令を処理して生成される結果を必要とする
他のＲＩＳＣ命令の処理中にも、レジスタのロックとデ
コード・サイクルの抑止による同様の処理遅延が発生す
る。

どのＲＩＳＣ命令についても命令デコード・サイクルと
メモリ・アクセス・サイクルは順次実行する必要がある
が、広い意味での本発明の教示によれば、ＲＩＳＣプロ
セッサに関して、別個のアドレス生成サイクルをＲＩＳ
Ｃプロセッサで用いていたためにこれまで発生していた
ウェイト・ステートをなくするために、アドレス・デコ
ード・サイクル中にアドレスを生成できることが認識さ
れた。別個のアドレス生成サイクルとそれに付随するウ
ェイト・ステートを除去することによって、好都合にも
ＲＩＳＣプロセッサの速度が、したがってそのスループ
ットもかなり増大する可能性が高い。また、デコード・
サイクル中にアドレス生成を実行することにより、他に
もいくつかの利点が得られることが判明した。詳細に言
えば、これまでアドレス生成サイクル中にウェイト・ス
テートを挿入するために必要であったインターロック回
路はもはや不要となり、したがってパイプライン制御回
路は、回路の複雑さが軽減され、サイズと必要電力が減
少して、単純化された。さらに、ＧＰＲアレイは、２つ
の読取り動作と２つの書込み動作ではなく、２つの読取
り動作と１つの書込み動作を同時に行なうことができる
だけで充分であり、そのため、ＧＰＲも、やはり回路の
複雑さが軽減され、サイズと必要電力が減少して、単純
化された。加えて、命令事前取出しバッファが空である
間に（デコード済みの）ＬＯＡＤまたはＳＴＯＲＥ命令
が発生したときは、このＬＯＡＤまたはＳＴＯＲＥ命令
が優先されるが、別個のアドレス生成サイクルを使用す
る場合のように２マシン・サイクルではなく、１マシン
・サイクルしか損失がない。

本発明の詳細な教示によれば、本発明の技法はまず、各
ＬＯＡＤまたはＳＴＯＲＥ命令または各分岐命令の最中
にアドレスを生成する必要があるものと仮定する。この
仮定の下に、デコード・サイクル中に事前デコード回路
によってアドレス生成が行なわれる。この事前デコード
回路は、これらの各命令に対する命令コードを事前デコ
ードして、まずそこから変位アドレス・フィールドを取
り出し、次に変位アドレス・フィールドをフォーマット
して適当にビット位置を合わせ、最後に位置合せ済みの
変位アドレス・フィールドを、ＡＬＵではなく、別個の
２進加算機構の対応する入力に送って、アドレスを生成
する。これと並行して、事前デコード回路は、現ＲＩＳ
Ｃ命令用のベース・アドレスの適当な供給源をも選択す
る。これは、メモリ・アドレスの生成を必要とする分岐
タイプのＲＩＳＣ命令の場合には、命令アドレス・レジ
スタ（ＩＡＲ）の内容であり、メモリ・アドレスの生成
を必要とするＬＯＡＤまたはＳＴＯＲＥタイプのＲＩＳ
Ｃ命令（ＬＯＡＤ／ＳＴＯＲＥと総称する）の場合には
、（現命令自体によって指定される）ＧＰＲアレイ内の
汎用レジスタＲＣの内容である。ベース●アドレス及び
変位アドレス・フィールドを並行して処理し、２進加算
機構の当該の複数ビット入力に供給するのが好都合であ
る。

現ＲＩＳＣ命令がアドレスの生成を必要とするものであ
る場合には、その命令が完全にデコードされた後に、２
進加算機構によって生成されたアドレスが単にアドレス
・レジスタにラッチされ、それを介してその出力に与え
られる。一方、完全な命令デコードの結果、現命令が、
命令レジスタ内または直接ＧＰＲ内に絶対アドレスを存
する無条件分岐向令など、アドレスの生成を必要としな
いものであることが判明した場合には、２進加算機構に
よって生成されたアドレスは次のサイクルで使用されず
、後続のＲＩ　ＳＣ命令の命令デコード・サイクル中に
重ね書きされるだけである。本発明では並行処理が可能
なため、アドレスを生成するのに必要な動作はすべて、
有利なことにただ１つのマシン・サイクルで行なわれる
。

さらに、別個の２進加算機構は、ＡＬＵの加算部分より
も単純で、それよりもかなり高速である。

その結果、当技術分野で行なわれているＲＩＳＣプロセ
ッサ内のＡＬＵ　（ならびに直列に接続されたビット拳
フォーマット機構）ではなく、このような加算機構を用
いてアドレスを生成すると、アドレス生成の速度がさら
に向上する。さらに、この２進加算機構の出力はアドレ
ス・レジスタだけに供給されるので、この加算機構は相
対的に小さな駆動負荷を有する。これとは対照的に、Ａ
ＬＵがアドレス・レジスタを駆動する場合には、その出
力がＧＰＲアレイ、アドレス・レジスタその他を含めて
多数の位置に送られるので、ＡＬＵはより大きな負荷を
受ける。その結果、別個の２進アドレス加算機構の使用
に伴うバス遅延は、有利なことに、アドレス加算機構と
してＡＬＵを使用する場合よりもかなり短くなる可能性
が高い。

パイプライン式ＲＩＳＣ命令処理のデコード・サイクル
中にアドレスを生成するための本発明の技法を完全に理
解するために、次に、前述のように、例えばＩＢＭ　　
ＰＣ／ＲＴコンピュータで用いられているＲＩＳＣプロ
セッサ内で実行される命令セットと共に本技法を使用す
る場合について、特にこの命令セット内のアドレス生成
を必要とする種々の命令のフォーマットについて説明を
行なう。第４図は、ＩＢＭ　　ＰＣ／ＲＴ命令セット用
の異なるＲＩＳＣ命令フォーマットを詳細に示す図であ
る。

図のように、アドレスの生成を必要とするＩＢＭ　　Ｐ
Ｃ／ＲＴのＲＩＳＣ命令フォーマット４０Ｏは、非分岐
命令と分岐命令の両方を含んでいる。

非分岐命令に関しては、これらの命令フォーマットとし
ては、８ビットの命令コード・フィールド４０１とそれ
ぞれ４ビットのオペランド（ＲＢ）レジスタ・フィール
ド４０２及びベース・アドレス（ＲＣ）レジスタ・フィ
ールド４０３を含むＲタイプの命令フォーマット４０５
や、８ビットの命令コード・フィールド４０７とそれに
続く４ビットのオペランド・レジスタ・フィールド４０
８及び４ビットの増分（１）フィールド４０９を含むＲ
′タイプの命令フォーマット４１０や、４ビットの命令
コード・フィールド４１１と４ビットの（シロート）増
分（Ｉｓ）フィールド４１２と４ビットのオペランド・
レジスタ・フイーノレド４１３と４ビットのベース・レ
ジスタ・フィールド４１４を含むＤシａ｝命令フォーマ
ット４１５や、４ビットの命令コード●フィールド４１
６と４ビットの結果（ＲＡ）レジスタ・フィールド４１
７と４ビットのオペランド・レジスタ・フィールド４１
８と４ビットのベース・レジスタ・フィールド４１９を
含むＸタイプの命令フォーマット４２０や、８ビットの
命令コード・フィールド４２１と４ビットのオペランド
・レジスタ・フィールド４２２と４ビットのベース・レ
ジスタ・フィールド４２３と１６ビットの増分フィール
ド４２４を含むＤタイプの命令フォーマット４２５があ
る。分岐命令用のフォーマットとしては、８ビットの命
令コード・フィールド４５１とそれに続くそれぞれ４ビ
ットのオペランド・レジスタ・フィールド４５２及びベ
ース・アドレス・レジスタ・フィールド４５３を含むＲ
タイプの（無条件分岐）フォーマット４５５や、８ビッ
トの命令コード・フィールド４５７とそれに続く４ビッ
トの条件ビット番号（Ｎ）フィールド４５８及び４ビッ
トのベース・レジスタ・フィールド４５９を含むＲ　ｊ
　ｊタイプの（条件付き分岐）フォーマット４６０や、
４ビ、ットの命令コード・フィールド４６１とそれに続
く４ビットの条件ビット番号フィールド４６２及び８ビ
ットの即時ジャンプ（Ｊ　Ｉ）アドレス・フィールド４
６３を含むＪｌタイプの（条件付き分岐）フォーマット
４６５や、８ビットの命令コード・フィールド４６７と
４ビットの条件ビット番号フィールド４６８と２０ビッ
トの即時分岐（ＢＩ）アドレス・フィールド４６９を含
むＢＩ’タイプの（条件付き分岐）フォーマット４７０
や、８ビットの命令コード・フィールド４７１と４ビッ
トのオペランド・レジスタ・フィーノレド４７２と２０
ビットの即時分岐（ＢＩ）アドレス・フィールド４７３
を含むＢＩタイプの（無条件分岐）フォーマット４７５
や、８ビットの命令コード・フィールド４７７とそれに
続く２４ビットの絶対分岐アドレス（ＢＡ）フィールド
４７８を含むＢＡタイプの（無条件分岐）フォーマット
４８０がある。

第５図は、本発明の教示を実施した、例えば３２ビット
のＲＩＳＣ命令に対するＲＩＳＣ命令処理のデコード・
サイクル中にアドレスを生成するための装置の高水準ブ
ロック図である。詳細に言えば、図のように、処理すべ
き現ＲＩＳＣ命令は、３２ビット形式で、ビットａＯな
いしａ３１として命令レジスタ２００にストアされてい
る。

デコード・サイクルの始めに、この命令の命令コードが
、完全デコード回路５１０と命令事前デコード回路５２
０への入力として、読取り線５０５を介して並列に送ら
れる。組合せ論理回路によって形成される周知の完全デ
コード回路５１０が、この命令を完全にデコードし、デ
コードされた命令コードと命令のタイプに基いて、読取
り線５１５のうちの対応する１本の読取り線にパルスを
供給する。読取り線５１５は、一連のフリップ・フロッ
プ（１ビット・ラッチ）５６０のセット入力に接続され
ている。各フリップ・フロップは、その対応するセット
入力にパルスが現れた場合に、１の状態にセットされる
。詳細に言えば、デコードされた命令が、実際に分岐す
る分岐（ＳＢＲ）命令、すなわち無条件分岐命令または
条件が構足されている条件付き分岐命令である場合は、
フリップ・フロップ５６３がセットされ、デコードされ
た命令がＬＯＡＤ命令である場合にはフリップ・フロッ
プ５６５がセットされ、デコードされた命令がＳＴＯＲ
Ｅ命令である場合にはフリップ・フロップ５６７がセッ
トされる。完全にデコードされ、実行されるＲＩＳＣ命
令の他のすべてのタイプに適応するための追加のフリッ
プ・フロップ（図示せず）が、フリップ・フロップ５６
０内に存在することになる。フリップ・フロップ５６０
の出力は、周知の制御／命令実行回路（特に図示せず）
に一団となって送られる。さらに、アドレス生成を必要
とする命令タイプに関連する個々のフリップ・フロップ
の出力が読取り線５７０を介して送られ、以下で詳細に
説明する別々のイネーブル信号をメモリ・アドレス・レ
ジスタ６５０に提供する。現命令が完全に実行された後
に、制御／実行回路は、フリップ・フロップ５６０のう
ちの対応するフリップ・フロップを０の状態にリセット
する。

回路５１０によって実行される完全デコード動作と並行
して、命令事前デコード回路５２０は、まず、現命令の
命令コードが、例えばＬＯＡＤ，ＳＴＯＲＥまたは分岐
タイプの命令など、アドレスの生成を必要とする命令フ
ォーマットの命令コードのいずれかと一致するか否かを
判定する。命令事前デコード回路５２０は、当業者には
自明の簡単な組合せ論理回路を用いて実施される。この
論理回路を第９Ａ図ないし第９Ｄ図に示し、以下で詳細
に論ずる。現命令がアドレスを必要とする可能性のある
ものである場合には、第５図に示した事前デコード回路
５２０は、アドレス・フォーマット回路５３０への読取
り線５２５上に適当な制御信号を発生する。回路５３０
に、読取り線５０７を介して命令レジスタ２００から現
命令が供給される。回路５３０は、入カデータに対して
複数ビット並列の多重化解除動作及びシフト動作を実行
するための、当技術分野で周知の組合せマルチブレクサ
を含んでいる。この場合、アドレス・フォーマット回路
は、読取り線５２５上に現れる制御信号に応答して、現
命令からの変位アドレス・フィールドを解析し、そこに
含まれる変位フィールドのビットを、必要な場合には符
号拡張を使用することも含めて適当に位置合せし、その
結果、一般にアドレス生成を必要とするすべての命令タ
イプからの変位アドレス・フィールドが、正しいビット
位置で、読取り線５３５を介してアドレス加算機構５４
０の共通３２ビット入力に供給されるようにする。この
加算機構は、ＲＩＳＣプロセッサ内で使用される演算論
理機構の加算バスとは別の簡単な３２ビット２進加算機
構として実施される。

読取り線５３５に変位アドレスを供給するのと並行して
、ベース・アドレスが、読取り線５３７を介して加算機
構５４０のもう一方の３２ビット入力に供給される。ベ
ース・アドレスは、命令事前デコード回路５２０による
選択に応じて、汎用レジスタから、または命令アドレス
・レジスタ（ＩＡＲ）（ＲＩＳＣプロセッサ内に含まれ
るが、周知であり、特に図示しない）を介して供給され
る。

この選択動作は破線５２３によって表されている。

加算機構５４０は、ベース・アドレスと変位アドレスの
和を形成し、その結果を、読取り線５４５を介してメモ
リ番アドレス・レジスタ５５０のデータ入力に並列に供
給する。アドレス・レジスタ５５０は、マスク部分５５
３とスレーブ部分５５７を有する２サイクル・レジスタ
として実施されている。入力アドレス情報は、読取り線
５４５を介してマスク部分にロードされ、イネーブル信
号がスレーブ部分に供給される場合だけ、マスク部分か
らスレーブ部分に転送される。このイネーブル信号は読
取り線５７０上に現れる。したがって、完全なデコード
の結果、加算機構５４０によって生成されたアドレスが
、アドレスの生成を必要とする命令用のものであること
が判明した場合は、そのアドレスがマスク部分５５３に
ロードされてからわずか後に、適当なイネーブル・パル
スが読取り線５７０上に現れる。このイネーブル・パル
スは、そのアドレスをスレーブ部分５５７に転送させ、
そこから出力読取り線５７５上にメモリ・アドレスとし
て転送させる。逆に、完全なデコードの結果、現命令が
アドレスの生成を必要としないものであることが判明し
た場合には、このようなイネーブル・パルスは読取り線
５７０上に現れない。したがって、マスク部分５５３に
ロードされたばかりの計算済みのアドレスは、後続のＲ
ＩＳＣ命令のデコード中に重ね書きされるだけで、メモ
リ・アドレス出力読取り線５７５上には現れない。アド
レスを生成して、そのアドレスが不要な場合にはレジス
タ５５０内でそれを重ね書きするというこの処理は、当
初及び一般にアドレスの生成が必要であると仮定される
後続のＲＩＳＣ命令のそれぞれについて繰り返される。

計算済みのアドレスを出力読取り線５７５に供給するこ
とも含めて、回路５００内で行なわれるすべての処理は
、有利なことに命令デコード・サイクル中に行なわれる
。

本発明の技法の前述の一般的な説明を念頭に置いて、第
６Ａ図及び第６Ｂ図は、２枚合わせて、第４図に示した
フォーマッと、すなわちＩＢＭＰＣ／ＲＴコンピュータ
で実行されるＲＩＳＣ命令に特有のフォーマットを有す
るＲＩＳＣ命令を処理する際に、デコード・サイクル中
にアドレスを生成するための本発明の方法の流れ図を示
す。

第６図は、第６Ａ図と第６Ｂ図の正しい位置合せを示す
図である。流れ図とそれに付随する議論を簡単にするた
めに、完全デコード回路５１０とフリップ・フロップ５
６０（第５図参照）に関連するステップ、すなわち完全
な命令デコード、アドレス・レジスタ・イネーブル信号
の生成、及びアドレス・レジスタを介したアドレスの選
択的転送は、すべて上述した通りであり、本発明の方法
の一部分を形成するが、第６Ａ図及び第６Ｂ図とそれに
関連する議論では省略する。

図のように、方法６００は、命令事前デコード動作６０
１及びアドレス・フォーマット動作６３０と、それに続
くアドレス計算ステップ６５０及びアドレス・ロード・
ステップ６９０を含んでいる。方法ｅ００による命令処
理が開始すると、まず判断ステップ６０５に進む。この
判断ステ・ソブでは、現命令の命令コード中の第１文字
の内容から、現命令が、アドレスの生成を必要とする可
能性のあるＬＯＡＤ／ＳＴＯＲＥ命令に関連するフォー
マットであるか、それともアドレスの生成を必要とする
可能性のある分岐命令に関連するフォーマットであるか
を決定する。第１文字が値″Ｏ″または″８″のいずれ
かに等しい場合には、その命令は、アドレスの生成を必
要とする可能性のある分岐命令に関連するフォーマット
をもつ命令である。したがって、経路８０９を経由して
、判断ステップ６１０へ、及びステップ８４５からステ
ップ６５０へと並行して進む。判断ステップ８１０では
、命令コード中の第１文字の第１ビットの値に基いて、
現在事前デコードされつつある分岐命令のタイプ、すな
わちその命令がＢＩまたはＢＩ’　タイプであるのか、
それともＪＩタイプであるのかを決定する。それと同時
に、命令アドレス・レジスタ（ＩＡＲ）に現在ストアさ
れている内容が、ステップ６５０への適当なイネーブル
信号の生成によって、ベース・アドレスとして選択され
る。その結果、ステップ６４５で示すように、ベース・
アドレスがＩＡＲから読み取られ、ベース・アドレスと
して経路６４７を介して加算ステップ６５０への一方の
（ベース）アドレス入力に供給される。

分岐命令のタイプに基いて、ＪＩタイプの分岐命令（ビ
ッ｝ａＯ＝″０″の場合）では経路６１３を経てステッ
プ６３３に進み、ＢＩまたはＢＩ’タイプの分岐命令（
ビットａＯ＝″１″）では経路６１１を経てステップ６
３５に進む。ステップ６３３を実行すると、アドレス・
フォーマット回路５３０（第５図参照）を用いて、現命
令からＪＩアドレス・フィールドを取り出し、正しく位
置合せする。またステップ６３５（第６Ａ図及び第６Ｂ
図参照）を実行すると、アドレス・フォーマット回路５
３０（第５図参照）を用いて、現命令からＢＩアドレス
・フィールドを取り出し、正しく位置合せする。取り出
され位置合せされたアドレス・フィールドは、次に、第
８Ａ図及び第６Ｂ図に示す経路８３７を経て、加算ステ
ップ６５０の第２の（変位）アドレス入力に変位アドレ
スとして供給される。次に、加算ステップ６５０で、ベ
ース・アドレスと変位アドレスを加算して、結果のアド
レスを生成する。この結果のアドレスは、次のステップ
６９０が実行されると、現ＲＩＳＣ命令処理のメモリ・
アクセス・サイクルで用いられる適当なアドレス・レジ
スタにロードされる。ステップ８９０が実行されると、
この命令について方法６００は完了する。

そうではなくて、事前デコードされつつある現命令が、
分岐タイプの命令フォーマットではなく、アドレスの生
成を必要とする可能性のあるＬＯＡＤ／ＳＴＯＲＥ命令
に関連するフォーマットをもつ場合には、ＮＯ経路６０
７を経て、ステップ６５０，判断ステップ６２０及びス
テップ６１５に並行して進む。したがって、命令アドレ
ス・レジスタではなく、汎用レジスタＲＣに現在ストア
されている内容が、ステップ６５０への適当なイネーブ
ル信号の生成によって、ベース・アドレスとして選択さ
れる。その結果、ステップ６１５で、ベース・アドレス
がレジスタＲＣから読み取られ、ベース・アドレスとし
て経路６１７から加算ステップ８５０のベース・アドレ
ス入力に供給される。

判断ステップ６２０では、事前デコードされつつある現
命令の命令コードの第１文字の第１ビットの値に基いて
、この命令がＤタイプかそれともＤシゴート・フォーマ
ットを有するタイプのものか判定する。この第１ビット
（ａＯ）が１に等しい場合、現命令はＤタイプ・フｔ−
マットを有する。この場合は、経路６２１を経てステッ
プ６２５に進む。ステップ６２５を実行すると、アドレ
ス・フォーマット回路５３０を用いて、事前デコードさ
れている現命令から工変位アドレス・フィールドを取り
出し、このフィールドの符号を適当なビット位置の数だ
け適当に拡張して、正しく位置合せされた変位アドレス
を形成する。その結果得られる位置合せ済みの変位アド
レスは、経路６３７を経て、加算ステップ８５０の変位
アドレス入力に供給される。

そうではなくて、この命令コードの第１ビット（ａＯ）
が０に等しい場合、現命令は、Ｄ７ｉｉ−ト・タイプの
フォーマットを有する。この場合は、経路６２３を経て
ステップ６５５に進む。ステップ６５５を実行すると、
アドレス・フォーマット回路５３０を用いて、事前デコ
ードされつつある現命令からＩｓ変位アドレス・フィー
ルドを取り出す。ところが、Ｄショート・タイプ命令フ
ォーマット用の特定の命令コードに基いて、正しくビッ
ト位置が合わせられた変位アドレスを生成するには、Ｉ
ｓフィールドは、シフトが不要なことも、１ビットまた
は２ビットだけ左シフトする必要があることもある。命
令コードの値とＩｓアドレス・フィールドの必要なシフ
ト数の間の具体的な関係は、第７図に示す論理表に記述
されている。詳細に言えば、命令コードのビッ・｝ａｏ
１ａｆ１　ａ２ｔａ３が１６進数の？′１″または″４
”である場合には、シフトは不要である。″２″または
′５″の場合は、ビット位置１つだけ左シフトが必要で
ある。″３”または″７”の場合は、ビット位置２つだ
け左シフトが必要である。必要なシフト量を素早く決定
するために、３つの制御ビットＳＯ、Ｓ１、Ｓ２が、命
令コードのビットａ１、ａ２、ａ３の特定の論理的な組
合せに基いて組み立てられ、その後テストされる。これ
らのビットを組み立てるための組合せ論理回路８００が
第８図に示されている。図中、ＯＲゲート８１０、８２
０、８３０は、以下の論理式に従って、それぞれ制御ビ
ットＳＯ、Ｓ１、Ｓ２を形成する。

Ｓｏ　＝　（ａｌ　ｎｏｔ　＊　ａ２　ｎｏｔ　＊　ａ
３）　＋　（ａｌ　＊　ａ２　ｎｏｔ零ａ３　ｎｏｔ） Ｓｌ　＝　（ａｌ　ｎｏｔ　ｔｐ　ａ２　零ａ３　ｎｏ
ｔ）　＋（ａｌ　＊　ａ２　ｎｏｔネａ３） Ｓ２　＝（ａｌ　ｎｏｔ　＊　ａ２　＊　ａ３）　＋　
（ａｌ　＊　ａ２　＊　ａ３）詳細に言えば、ステップ
６５５を実行した後に、判断ステップ６６０を実行して
、制御ビットＳＯの値が１であるか否かを決定する。こ
の制御ビットが１に等しい場合は、判断ステップ６６０
から出るＹＥＳ経路を経てステップ６６５に進む。ステ
ップ６６５を実行すると、取り出されたＩｓフィールド
が、追加的なシフトを行なわずに、位置合せ済みの変位
アドレスとして、経路６３７を経て加算ステップ６５０
の変位アドレス入力に供給される。そうではなくて、制
御ビットＳＯの値が１でない場合は、判断スデップ６６
０から出るＮｏ経路を経て、判断ステップ６７０に進む
。判断ステップ６７０を実行すると、制御ビットＳ１の
値が１であるか否かが判定される。この制御ビットが１
に等しい場合は、判断ステップ８７０から出るＹＥＳ経
路を経て、ステップ６７５に進む。

ステップ８７５を実行すると、アドレス・フォーマット
回路５３０（第６図参照）を用いて、取り出されたＩｓ
フィールドがビット位置１つだけ左シフトされ、その後
、第６Ａ図及び第６Ｂ図に示すように、シフトされた結
果のＩｓフィールドが、経路６３７を経て加算ステップ
８５０の変位アドレス入力に供給される。そうではなく
て、制御ビットＳ１の値が１でない場合は、判断ステッ
プｅ７０から出るＮｏ経路を経て、判断ステップ６８０
に進む。判断ステップ８８０を実行すると、制御ビット
Ｓ２の値が１であるか否かが判定される。

この制御ビットが１に等しい場合は、判断ステップθ８
０から出るＹＥＳ経路を経て、ステップ６８５に進む。

ステップθ８５を実行すると、アドレス・フォーマット
回路５３０（第５図参照）を用いて、取り出されたＩｓ
フィールドがビット位置２つだけ左シフトされ、その後
、第６Ａ図及び第６Ｂ図に示すように、シフトされた結
果のＩｓフィールドが、経路８３７を経て、加算ステッ
プ８５０の変位アドレス入力に供給される。制御ビット
Ｓ２の値が１でない場合は、判断ステップ６８０から出
るＮＯ経路を経てステップ８６５に進む。

ステップｅ６５では、取り出されたＩｓフィールドが、
ビット・シフトを行なわずに、位置合せ済みの変位アド
レスとして、加算ステップ８５０に供給される。図示及
び理解を容易にするため、判断ステップ８８０１８７０
及び８８０は、方法６００内で順次実行されるものとし
て示してあるが、これらの判断ステップは、実際には、
第９Ａ図ないし第９Ｄ図に詳細に示すハードウェア内で
、同時に実行することが好ましい。

第９八図ないし第９Ｄ図は、４枚合わせて、第４図に示
したＲＩＳＣ命令フォーマットの処理に関して使用され
る、本発明、特に第６Ａ図及び第６Ｂ図に示した方法を
実施した、第５図に示した本発明の装置の詳細なブロッ
ク図である。第９図は、第９八図ないし第９Ｄ図の正し
い位置合せを示す図である。図示しやすくするため、一
部の論理ゲーと、例えばゲート９６８及び９８２は、複
数ビット例えば３２ビットのデータに作用する１個のゲ
ートとして示してあるが、実際には、当業者には自明な
ように、これらのゲートは複数の物理的ゲート回路を用
いて実施される。

図のように、命令事前デコード回路５２０は、命令コー
ド・ビットａｏ１ａｌ、ａ２、ａ３とそれらの真の補数
（ａｏ　　ｎｏｔないしａ３　　ｎｏｔ）に応答して、
現命令のフォーマットを指定する種々の制御信号を発生
する、論理ゲート９０３、９０５、９０７、９０９、９
１２、９１５から形成されている。詳細に言えば、ゲー
｝９０３は、現命令がＢＩまたはＢＩ’フォーマットを
有する場合に、その出力に”１″レベルの信号を発生し
、ゲート９０５は、ＪＩタイプのフォーマットの場合に
、”１″′レベルの信号を発生する。ゲート９０９は、
現命令がＬＯＡＤ／ＳＴＯＲＥ用のフォーマットを有す
る場合に、アドレスの生成を必要とするか否かに関わら
ず、その出力に″１′″レベルを発生する。ゲート９１
２は現命令がＤタイプ・フォーマットである場合に、ゲ
ート９１５は現命令がＤシ口−ト・タイプ・フォーマッ
トである場合に、それぞれの出力に″１″レベルを発生
する。

アドレス・フォーマット回路５３０は、ゲート回路９３
０１レジスタθ４０，組合せマルチブレクサ９６０、及
びゲー｝９８５、９８８を含む。

ゲート回路９３０は全体として、前述の制御ビットＳＯ
、Ｓ１及びＳ２を発生する。これらの制御ビットと、事
前デコード・ゲート９０３、９０５、８１２の出力は、
共に組合せマルチプレクサ９６０への個別のイネーブル
（Ｅ）信号として用いられて、特定の複数ビット符号拡
張またはシフト動作を呼び出す。ゲー｝９０３、９０５
、９１２、９１５によって発生された信号は、全体でレ
ジスタ９４０を形成するレジスタ９４２、９４４、９４
Ｂ、９４８のそれぞれにイネーブル信号として供給され
る。現命令のフォーマットが、これらのゲートのいずれ
かによって事前デコードされたものと一致する場合、そ
れによって生成されたイネーブル信号に応答して、それ
ぞれレジスタ９４２、９４４、９４Ｂまたは９４８に、
現命令に含まれるＩ８％ＪＩ、ＢＩまたは■フィールド
が並列にロードされる。これらのレジスタの出力は、Ｏ
Ｒゲート９５２を介して、組合せマルチプレクサ９６０
にデータ入力として並列に供給される。組合せマルチプ
レクサ９６０に供給される複数のイネーブル信号のうち
の特定の１つによって指定される、現命令のタイプに基
づいて、マルチプレクサ９６０は、特定の複数ビットの
符号拡張またはシフト動作を始め、その結果得られる位
置合せ済みの変位アドレス・フィールドを、ＡＮＤゲー
ト９６８の３２ビット入力の１つに供給する。これと並
行して、組合せマルチプレクサに供給されるイネーブル
信号も、入力としてＯＲゲート９６５に供給される。Ｏ
Ｒゲート９６５は、ＡＮＤゲート９６８への第２の入力
としてイネーブル信号を発生し、マルチプレクサ９８０
によって生成されたデータを、アドレス加算機構５４０
の３２ビット変位アドレス入力にゲートする。

ベース・アドレスに関しては、このアドレスは２つの供
給源のうちの１つから発生する。前述のように、ベース
・アドレスは、図にＩＡＲ９７５として示されている命
令アドレス・レジスタ（■ＡＲ）　、またはＧＰＲアレ
イ２１０に含まれる汎用レジスタＲＣからロードするこ
とができる。ベース・アドレスを得るためにどのレジス
タにアクセスするかの選択は、上述のように、現命令が
、分岐命令に関連するフォーマットを有する（したがっ
て、分岐命令である可能性がある）か、それともＬＯＡ
Ｄ／ＳＴＯＲＥ命令に関連するフォーマットを有する（
したがって、ＬＯＡＤ／ＳＴＯＲＥ命令である可能性が
ある）かによって決まる。現命令が分岐命令である可能
性のある場合には、ゲート９０７は、その出力に＋ｖｌ
ｎレベルを発生する。

この出力は、例えば個別のＡＮＤゲート（そのうちの１
ゲートだけを示す）から形成されるマルチプレクサ８７
８の制御入力に供給されたとき、■ＡＲ９７５に含まれ
るアドレスを、アドレス加算機構５４０のベース・アド
レス入力ヘゲートする。

そうではなくて、現命令がＬＯＡＤ／ＳＴＯＲＥタイプ
の命令である可能性がある場合には、ゲート９０７では
なく、ゲート９０９が、その出力にｆｌｔｌ？レベルを
発生する。この出力は、ＡＮＤゲート８８２の制御入力
に供給されたとき、ＧＰＲアレイ２１０内の汎用レジス
タＲＣに含まれるアドレスを、アドレス加算機構５４０
のベース・アドレス入力ヘゲートする。ＧＰＲアレイ２
１０内の汎用レジスタＲＢ及びＲＣに含まれるベース・
アドレス及びオペランドも、ＡＩレジスタ９８８に並列
に供給され、後の処理のために、ＢＩレジスタ９８６及
びフォーマッタ９９２を直列に通過して、ＲＩＳＧプロ
セッサ内の演算論理機構に供給される。ただし、この後
続処理は、加算機構５４０によって生成されるアドレス
とは独立である。

アドレス加算機構５４０によって生成された３２ビット
２進出力は、入力としてアドレス・レジスタ５５０に供
給される。このレジスタは、具体的にはアドレス生成レ
ジスタ兼分岐アドレス・レジスタ（ＡＧＲ−ＢＡＲ）５
５０として図示されており、それによって、このレジス
タが、ロード／ストア・アドレスまたは分岐アドレスの
いずれかを保持できることを示している。

アドレス使用イネーブル回路９８５は、完全デコード回
路５１０１イネーブル・フリップ・フロップ５６０（第
５図に詳細を示す）及び関連する周知の制御回路を含み
、アドレス・レジスタ５５０への適当なイネーブル信号
を発生する。これらのイネーブル信号は、第５図に関し
て上述したように、レジスタ５５０にロードされたアド
レスを使用するか、すなわち第９八図ないし第９Ｄ図に
示すようにこれをメモリ・アドレス出力読取り線５７５
に伝えるか、それともこれを使用しないかを示す。使用
しない場合は、このアドレスはレジスタ５５０内で重ね
書きされるだけである。

事前デフード、具体的にはゲート９０９によって、現命
令が、アドレス生成の必要の有無には無関係に、ＬＯＡ
Ｄ／ＳＴＯＲＥ命令である可能性があると判明するとす
ぐに、ＧＰＲアレイのヂップ選択（ＣＳ）入力がイネー
ブルされ、その結果、ベース・アドレスが、即座に汎用
レジスタＲＣからアクセス可能になり、そこからアドレ
ス加算機構５４０及びＡＬＵへ転送可能になる。４つの
命令コード・ビットａｌ２ないしａｌ５は、例えばＧＰ
Ｒアレイ２１０内でベース・アドレス・レジスタＲＣと
して用いられる、特定の汎用レジスタを選択するために
使用される。

ＲＩＳＣ命令フォーマットの特定のセットの処理、すな
わちＩＢＭ　　ＰＣ／ＲＴコンビュータ内で行なわれる
処理に関して本発明の技法を具体的に示し説明してきた
が、本発明が、他のＲＩＳＣ命令フォーマットのセット
の処理に関しても容易に利用できることは、当業者には
すぐに明白に理解されよう。具体的に言うと、組合せマ
ルチプレクサを含む命令事前デコード機構及びアドレス
・フォーマット回路用の組合せ論理回路は、この論理回
路で新しいＲＩＳＣ命令のセットに関連するフォーマッ
トが処理できるように、適当に変更する必要がある。こ
れらの変更は当業者にはすぐに明白であるが、それによ
り、事前デコード回路内の論理回路が、当初アドレス生
成を必要とすると思われた（すなわち、その可能性があ
る）新しい命令のフォーマットに関連する命令コードを
正しく認識し、つぎにそれらの各命令からの変位アドレ
ス・フィールドを正しく解析し、適当なベース・アドレ
スを選択し、獲得することができるようになる。また、
これらの変更によって、アドレス・フォーマット回路が
、変位アドレス・フィールドを正しく位置合せし、必要
なら適当なビット数だけ符号拡張を行なうことが可能に
なる。このようにアドレス・フォーマット回路を変更す
ると、変位アドレスのナベでか同様に、それが新しいセ
．ソトのＲＩＳＣ命令内のどこに位置するかには無関係
に、正しいビット位置でアドレス加算機構の共通変位ア
ドレス入力に供給されることが保証される。

Ｆ．発明の効果 本発明によれば、比較的簡単で実施しやすい技術でもっ
て、ＲＩＳＣ命令のパイプライン式処理中に発生するウ
ェイト・ステートの数を減少させ、プロセッサの速度を
増大させることが可能になる。

【図面の簡単な説明】

第１図は、その処理の一環としてアドレスの生成を必要
とする代表的なＲＩＳＣ命令を示す図である。 第２図は、当技術分野で、アドレスの生成を必要とする
ＲＩＳＣ命令、特にＳＴＯＲＥ命令の場合に発生する、
代表的な複数サイクル処理を示す図である。 第３Ａ図は、当技術分野で、第２の命令がその処理のた
めに第１の命令によって生成される結果を必要とする、
例示的な２つの連続ナるＲＩＳＣ命令を処理する場合に
発生する、パイプライン式ＲＩＳＣ命令処理に関連する
代表的な複数サイクルのタイミングを図式的に示す図で
ある。 第３Ｂ図は、第３Ａ図に示したバイブライン式命令処理
と共に使用される、従来技術のレジスタ・分野で既知の
例示的なＲＩＳＣプロセッサ内で実行される共通命令セ
ット内に存在する、ＲＩＳＣ命令の様々なフォーマット
を示す図である。 第５図は、本発明の教示を実施した、ＲＩＳＣ命令処理
のデコード・サイクル中にアドレスを生成するための装
置の高水準ブロック図である。 第６図は、第６Ａ図と第６Ｂ図の正しい位置合せを示す
図である。 第６Ａ図及び第６Ｂ図は、２図合わせて、第４図に示し
た例示的フォーマットを有するＲＩＳＣ命令を処理する
際にデコード・サイクル中にアドレスを生成するための
本発明の方法の流れ図を示す図である。 第７図は、実際の命令コードの値が与えられているもの
として、第４図に示したＤショート命令フォーマットで
発生するＩｓフィールドを位置合せするのに必要なシフ
トの数を指定する論理表である。 第８図は、第６Ａ図及び第６Ｂ図に示した流れ図で用い
られるシフト・ビットＳＯ，Ｓ１及びＳ２を生成するた
めに第７図に示した表を実施するのに使用できる、組合
せ論理回路のブロック図である。 第９図は、第９Ａ図ないし第９Ｄ図の正しい位置合せを
示す図である。 第９Ａ図ないし第９Ｄ図は、４図合わせて、第４図に示
した例示的ＲＩＳＣ命令フォーマットの処理と共に使用
するために、本発明、特に第６Ａ図及び第６Ｂ図に示し
た方法を実施した、第５図に示した本発明の装置の詳細
なブロック図である。 ２００・・・・命令レジスタ、２１０・・・・汎用レジ
スタ（ＧＰＲ）アレイ、２６０・・・・アドレス・レジ
スタ、２８０・・・・メモリ、５１０・・・・完全デコ
ード回路、５２０・・・・命令事前デコード回路、５３
０・・・・アドレス・フォーマット回路、５４０・・・
・アドレス加算機構、５５０・・・・メモリ・アドレス
・レジスタ、９６０・・・・組合せマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 （１）命令を処理するためのデジタル・コンピュータに
   おいて、命令処理のデコード・サイクル中に現命令用の
   メモリ・アドレスを生成するための装置であって、 命令コード・フィールドとアドレス・フィールドとを有
   する現命令を処理のためにストアする命令レジスタ手段
   と、 前記の命令レジスタ手段に接続され、デコード・サイク
   ル中に現命令内の命令コード・フィールドに応答して、
   前記の命令をデコードし、前記の現命令がアドレス生成
   を必要とする命令である場合に第１のイネーブル信号を
   提供する命令デコード手段と、 前記の命令レジスタ手段に接続され、デコード・サイク
   ル中に現命令内の命令コードに応答して、現命令から変
   位アドレスを取り出し、変位アドレスのビットを所定の
   量だけ位置合せして位置合せ済みの変位アドレスを形成
   する、命令事前デコード兼アドレス・フォーマット手段
   と、 現命令用のベース・アドレスと位置合せ済みの変位アド
   レスとを加算して、計算済みのアドレスを形成する手段
   と、 前記の第１イネーブル信号に応答して、計算済みのアド
   レスを、デコード・サイクル中に現命令用のメモリ・ア
   ドレスとして出力に供給するアドレス・レジスタ手段と
   、 を含むことを特徴とする装置。 （２）請求項１に記載の装置であって、前記の命令事前
   デコード兼アドレス・フォーマット手段がさらに、前記
   の命令コードに応答して選択信号を提供する手段を含み
   、前記の装置がさらに、前記の選択信号に応答して、現
   命令用のベース・アドレスを提供するために複数のアド
   レス供給源のうちの１つを選択する手段を含むことを特
   徴とする装置。 （３）請求項２に記載の装置であって、前記のベース・
   アドレス供給源が、汎用レジスタと命令アドレス・レジ
   スタとを含み、前記の選択手段が、前記の選択信号に応
   答して、現命令がロードまたはストア・タイプの命令で
   ある可能性のあるときは汎用レジスタを選択し、また現
   命令が分岐タイプの命令である可能性のあるときは命令
   アドレス・レジスタを選択して、現命令用の前記のベー
   ス・アドレスを発生する手段を含むことを特徴とする装
   置。 （４）請求項３に記載の装置であって、さらに複数のレ
   ジスタからなる汎用レジスタ・アレイを含み、汎用レジ
   スタが、現命令内の対応するフィールドによって指定さ
   れる、前記のアレイ内の特定のレジスタであることを特
   徴とする装置。 （５）請求項１に記載の装置であって、前記の命令事前
   デコード兼アドレス・フォーマット手段がさらに、 前記の命令レジスタ手段に接続され、デコード・サイク
   ル中に命令コードに応答して、前記の選択信号と、現命
   令のフォーマットに基づく第２のイネーブル信号とを生
   成する命令事前デコード手段と、 前記の命令レジスタに接続され、前記の第２イネーブル
   信号に応答して、現命令から変位アドレスを取り出し、
   かつ変位アドレスのビットを前記の第２イネーブル信号
   によって決定される量だけ位置合せして、位置合せ済み
   の変位アドレスを生成するアドレス・フォーマット手段
   と を含むことを特徴とする装置。 （６）請求項５に記載の装置であって、前記のアドレス
   ・フォーマット手段が、変位アドレスのビットに対して
   ビット・シフトと符号拡張を実行するための手段を含む
   ことを特徴とする装置。 （７）請求項６に記載の装置であって、前記の実行手段
   が、組合せマルチプレクサを含むことを特徴とする装置
   。 （８）請求項１に記載の装置であって、現命令が縮小命
   令セット・コンピュータ命令であることを特徴とする装
   置。 （９）請求項１に記載の装置であって、前記の命令デコ
   ード手段がさらに、 前記の命令コードに応答して、制御信号を生成する手段
   と、 ラッチ出力を有し、前記の制御信号に応答して、ラッチ
   出力をある状態にセットして前記の第１イネーブル信号
   を発生し、かつ前記の現命令の後続の処理の間に発生す
   るリセット信号に応答して、ラッチ出力を第２の状態に
   リセットして前記の第１イネーブル信号を消去するラッ
   チ手段と を含むことを特徴とする装置。 （１０）縮小命令セット・コンピュータ命令を処理する
   ための縮小命令セット・コンピュータ（ＲＩＳＣ）にお
   いて、ＲＩＳＣ命令処理のデコード・サイクル中に現Ｒ
   ＩＳＣ命令用のメモリ・アドレスを生成するための装置
   であって、 命令コード・フィールドとアドレス・フィールドとを有
   する現ＲＩＳＣ命令を処理のためにストアする命令レジ
   スタ手段と、 前記の命令レジスタ手段に接続され、デコード・サイク
   ル中に現ＲＩＳＣ命令内の命令コード・フィールドに応
   答して、前記のＲＩＳＣ命令をデコードし、前記の現Ｒ
   ＩＳＣ命令がアドレス生成を必要とする命令である場合
   には第１のイネーブル信号を提供する命令デコード手段
   と、 前記の命令レジスタ手段に接続され、デコードサイクル
   中に現ＲＩＳＣ命令内の命令コードに応答して、現ＲＩ
   ＳＣ命令から変位アドレスを取り出し、変位アドレスの
   ビットを所定の量だけ位置合せして、位置合せ済みの変
   位アドレスを形成する命令事前デコード兼アドレス・フ
   ォーマット手段と、 現ＲＩＳＣ命令用のベース・アドレスと位置合せ済みの
   変位アドレスとを加算して、計算済みのアドレスを形成
   する手段と、 前記の第１イネーブル信号に応答して、計算済みのアド
   レスをデコード・サイクル中に現ＲＩＳＣ命令用のメモ
   リ・アドレスとして出力に供給するアドレス・レジスタ
   手段と を含むことを特徴とする装置。 （１１）請求項１０に記載の装置であって、前記の命令
   事前デコード兼アドレス・フォーマット手段がさらに、
   前記の命令コードに応答して、選択信号を提供する手段
   を含み、前記の装置がさらに、前記の選択信号に応答し
   て、現命令用のベース・アドレスを提供するために複数
   のアドレス供給源のうちの１つを選択する手段を含むこ
   とを特徴とする装置。（１２）請求項１１に記載の装置
   であって、前記のベース・アドレス供給源が汎用レジス
   タと命令アドレス・レジスタとを含み、前記の選択手段
   が、前記の選択信号に応答して、現命令がロードまたは
   ストア・タイプの命令である可能性のあるときは汎用レ
   ジスタを選択し、また現命令が分岐タイプの命令である
   可能性のあるときは命令アドレス・レジスタを選択して
   、現命令用の前記のベース・アドレスを発生する手段を
   含むことを特徴とする装置。 （１３）請求項１０に記載の装置であって、前記の命令
   事前デコード兼アドレス・フォーマット手段がさらに、 前記の命令レジスタ手段に接続され、デコード・サイク
   ル中に命令コードに応答して、前記の選択信号と、現命
   令のフォーマットに基づく第２のイネーブル信号とを生
   成する命令事前デコード手段と、 前記の命令レジスタに接続され、前記の第２イネーブル
   信号に応答して、現命令から変位アドレスを取り出し、
   かつ変位アドレスのビットを前記の第２イネーブル信号
   によって決定される量だけ位置合せして、位置合せ済み
   の変位アドレスを生成するアドレス・フォーマット手段
   と を含むことを特徴とする装置。 （１４）請求項１３に記載の装置であって、前記のアド
   レス・フォーマット手段が、変位アドレスのビットに対
   してビット・シフトと符号拡張を実行するための手段を
   含むことを特徴とする装置。 （１５）請求項１０に記載の装置であって、前記の命令
   デコード手段がさらに、 前記の命令コードに応答して、制御信号を発生する手段
   と、 ラッチ出力を有し、前記の制御信号に応答して、ラッチ
   出力をある状態にセットして前記の第１イネーブル信号
   を発生し、また前記の現命令の後続の処理の間に発生す
   るリセット信号に応答して、ラッチ出力を第２の状態に
   リセットして前記の第１イネーブル信号を消去するため
   のラッチ手段とを含むことを特徴とする装置。 （１６）命令を処理するためのデジタル・コンピュータ
   において、命令処理のデコード・サイクル中に現命令用
   のメモリ・アドレスを生成するための方法であって、 命令コード・フィールドとアドレス・フィールドとを有
   する現命令を処理のために命令レジスタにストアするス
   テップと、 デコード・サイクル中に、現命令内の命令コード・フィ
   ールドに応答して、前記の命令をデコードし、前記の現
   命令がアドレス生成を必要とする命令である場合には第
   １のイネーブル信号を提供するステップと、 デコード・サイクル中に、現命令内の命令コードに応答
   して、現命令から変位アドレスを取り出し、変位アドレ
   スのビットを所定の量だけ位置合せして、位置合せ済み
   の変位アドレスを形成するステップと、 現命令用のベース・アドレスと位置合せ済みの変位アド
   レスとを加算して、計算済みのアドレスを形成するステ
   ップと、 前記の第１イネーブル信号に応答して、計算済みのアド
   レスを、デコード・サイクル中に現命令用のメモリ・ア
   ドレスとして出力に供給するステップと を含むことを特徴とする方法。 （１７）請求項１６に記載の方法であって、前記の取出
   し及び位置合せのステップがさらに、前記の命令コード
   に応答して選択信号を提供するステップを含み、前記の
   方法がさらに、前記の選択信号に応答して、現命令用の
   ベース・アドレスを提供するために複数のアドレス供給
   源のうちの１つを選択するステップを含むことを特徴と
   する方法。 （１８）請求項１７に記載の方法であって、前記のベー
   ス・アドレス供給源が、汎用レジスタと命令アドレス・
   レジスタとを含み、前記の選択ステップが、前記の選択
   信号に応答して、現命令がロードまたはストア・タイプ
   の命令である可能性のあるときは汎用レジスタを選択し
   、また現命令が分岐タイプの命令である可能性のあると
   きは命令アドレス・レジスタを選択して、現命令用の前
   記のベース・アドレスを発生することを特徴とする方法
   。 （１９）請求項１６に記載の方法であって、前記の取出
   し及び位置合せのステップがさらに、 デコード・サイクル中に、命令コードに応答して、前記
   の選択信号と、現命令のフォーマットに基づく第２イネ
   ーブル信号とを発生するステップと、 前記の第２イネーブル信号に応答して、現命令から変位
   アドレスを取り出し、かつ変位アドレスのビットを前記
   の第２イネーブル信号によって決定される量だけ位置合
   せして、位置合せ済みの変位アドレスを生成するステッ
   プと を含むことを特徴とする方法。 （２０）請求項１９に記載の方法であって、さらに、変
   位アドレスのビットに対してビット・シフトと符号拡張
   を実行するステップを含むことを特徴とする方法。 （２１）請求項１６に記載の方法であって、現命令が縮
   小命令セット・コンピュータ命令であることを特徴とす
   る方法。 （２２）請求項１６に記載の方法であって、前記のデコ
   ード及び提供のステップがさらに、 前記の命令コードに応答して、制御信号を発生するステ
   ップと、 前記の制御信号に応答して、ラッチの出力をある状態に
   セットして前記の第１イネーブル信号を発生し、また前
   記の現命令の後続の処理の間に発生するリセット信号に
   応答して、ラッチ出力を第２の状態にリセットして前記
   の第１イネーブル信号を消去するステップとを含むこと
   を特徴とする方法。 （２３）縮小命令セット・コンピュータ命令を処理する
   ための縮小命令セット・コンピュータ（ＲＩＳＣ）にお
   いて、ＲＩＳＣ命令処理のデコード・サイクル中に現Ｒ
   ＩＳＣ命令用のメモリ・アドレスを生成するための方法
   であって、 命令コード、フィールドとアドレス・フィールドとを有
   する現ＲＩＳＣ命令を処理のために命令レジスタにスト
   アするステップと、 デコード・サイクル中に、現ＲＩＳＣ命令内の命令コー
   ド・フィールドに応答して、前記のＲＩＳＣ命令をデコ
   ードし、前記の現ＲＩＳＣ命令がアドレス生成を必要と
   する命令である場合には第１のイネーブル信号を提供す
   るステップと、デコード・サイクル中に、現ＲＩＳＣ命
   令内の命令コードに応答して、現ＲＩＳＣ命令から変位
   アドレスを取り出し、かつ変位アドレスのビットを所定
   の量だけ位置合せして、位置合せ済みの変位アドレスを
   形成するステップと、 現ＲＩＳＣ命令用のベース・アドレスと位置合せ済みの
   変位アドレスとを加算して、計算済みのアドレスを形成
   するステップと、 前記の第１イネーブル信号に応答して、計算済みのアド
   レスを、デコード・サイクル中に、現ＲＩＳＣ命令用の
   メモリ・アドレスとして出力に供給するステップと を含むことを特徴とする方法。 （２４）請求項２３に記載の方法であって、前記の取出
   し及び位置合せのステップがさらに、前記の命令コード
   に応答して、選択信号を提供するステップを含み、前記
   の方法がさらに、前記の選択信号に応答して、現ＲＩＳ
   Ｃ命令用のベース・アドレスを提供するために複数のア
   ドレス供給源のうちから１つを選択するステップを含む
   ことを特徴とする方法。 （２５）請求項２４に記載の方法であって、前記のベー
   ス・アドレス供給源が、汎用レジスタと命令アドレス・
   レジスタとを含み、前記の選択ステップが、前記の選択
   信号に応答して、現ＲＩＳＣ命令がロードまたはストア
   ・タイプのＲＩＳＣ命令である可能性のあるときは汎用
   レジスタを選択し、また現ＲＩＳＣ命令が分岐タイプの
   ＲＩＳＣ命令である可能性のあるときは命令アドレス・
   レジスタを選択して、前記の現ＲＩＳＣ命令用のベース
   ・アドレスを発生することを特徴とする方法。 （２６）請求項２３に記載の方法であって、前記の取出
   し及び位置合せのステップがさらに、 デコード・サイクル中に、命令コードに応答して、前記
   の選択信号と、現命令のフォーマットに基づく第２イネ
   ーブル信号とを生成するステップと、 前記の第２イネーブル信号に応答して、現命令から変位
   アドレスを取り出し、かつ変位アドレスのビットを、前
   記の第２信号によって決定される量だけ位置合せして、
   位置合せ済みの変位アドレスを生成するステップと を含むことを特徴とする方法。 （２７）請求項２６に記載の方法であって、さらに、変
   位アドレスのビットに対してビット・シフトと符号拡張
   を実行するステップを含むことを特徴とする方法。 （２８）請求項２３に記載の方法であって、前記のデコ
   ード及び提供のステップがさらに、 前記の命令コードに応答して、制御信号を発生するステ
   ップと、 前記の制御信号に応答して、ラッチの出力をある状態に
   セットして前記の第１イネーブル信号を発生し、かつ前
   記のＲＩＳＣ命令の後続の処理中に発生するリセット信
   号に応答して、ラッチ出力を第２の状態にリセットして
   前記の第１イネーブル信号を消去するステップと を含むことを特徴とする方法。