JPH04357526A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主記憶装置に格納さ
れたプログラムをフェッチ、デコードすることによって
実行内容を決定し処理を行う演算処理装置に関するもの
である。

【０００２】

【従来の技術】図５は、例えば文献「電子情報通信ハン
ドブック第２分冊」（オーム社発行）のＰ．１５７９〜
１５８４に示された演算処理装置の構成図である。図に
おいて、１は主記憶装置からの命令語、２は命令語を格
納するための命令レジスタ、３は命令語中でレジスタ群
７のなかのレジスタを指定する領域（レジスタ識別子）
、４は命令語中で命令の種類を表す領域（命令識別子）
、５は命令の実行内容を具体的に決め、各部への制御信
号を生成するデコーダ、６はデコーダ５によって生成さ
れた制御信号、７は演算処理に使われるレジスタ群、７
−１，７−２・・・７−ｎはレジスタ群７内にある各レ
ジスタ、８，９はレジスタの読み出しポート、１０は算
術論理演算回路（以下ＡＬＵと略称する）、１１はＡＬ
Ｕでの演算結果をレジスタに書き込むための書き込みポ
ート、１２はＡＬＵで行われる演算に対する状態、１３
はＡＬＵの状態を保持するための状態レジスタ、１４は
状態レジスタ１３の内容である。

【０００３】次にこのような従来装置において、レジス
タ７−１の内容にレジスタ７−２の絶対値を加えるプロ
グラムを実行した場合の動作について説明する。

【０００４】図７はこのためのプログラム例である。図
中ではレジスタ７−１、７−２を各々Ｒ１、Ｒ２として
表している。

【０００５】まず第１行のＴＥＳＴ命令でレジスタ７−
２を読み出す。読み出した内容は読み出しポート８また
は９を介してＡＬＵ１０に伝えられ、これによってＡＬ
Ｕ状態１２が変化し、状態レジスタ１３に保持される。 第２行の条件分岐命令では、第１行の演算で変化した状
態レジスタ１３の内容を調べ、結果が負であることを示
していればラベルＬａｂｅｌ１のついた命令、すなわち
第５行に分岐する。結果が負でなければ分岐せず、第３
行のＡＤＤ命令が実行される。ここではレジスタ７−１
が読み出しポート８に、７−２が読み出しポート９に読
み出され、ＡＬＵ１０に伝えられ加算が行われる。加算
結果は書き込みポート１１を介してレジスタ群７に伝え
られ、レジスタ７−１に書き込まれる。次に第４行でＬ
ａｂｅｌ２なるラベルを付せられた命令に分岐し、後続
の処理を行う。

【０００６】第２行で負と判定された場合、第５行に分
岐し、第３行と同様の方法で減算が行われ、その結果が
レジスタ７−１に書き込まれる。

【０００７】マイクロプログラム方式の従来装置では、
上記の例を１つの命令として実行できるものもあるが、
実際の処理は複数のマイクロプログラム・ステップで上
記と同様の動作が行われる。

【０００８】

【発明が解決しようとする課題】従来の演算処理装置は
以上のように構成されているので、処理状態あるいは保
持しているデータの内容によって、処理内容を選択的に
変更する必要がある場合、プログラムによってそれに適
合した何らかの条件を設定し、その条件の成立の可否で
分岐し、実行内容を変えることが必要となる。すなわち
、条件演算や条件の判定のために命令を加えることが必
要で、コード量が増えるほか、条件判定のオーバーヘッ
ドのために実行性能が抑えられるという問題があった。 さらにパイプライン方式の演算処理装置では、分岐動作
のためにパイプライン動作に乱れが生じ、処理効率向上
の妨げになるという問題があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、条件判定のための命令を用いる
ことなく、レジスタの保持内容に従って処理内容を変え
る手段を備えた演算処理装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る演算処理
装置は、レジスタの読み出し内容によって命令の実行内
容を変える手段を備えたものである。

【００１１】また、並列に複数の操作を実行できる手段
と、レジスタの読み出し内容によって複数の実行されて
いる操作の内のいくつかを選択する手段を備えたもので
ある。

【００１２】

【作用】この発明における演算処理装置は、レジスタの
読み出し内容によって実行内容を変えられるため、分岐
動作を伴うことなく条件に応じた異なる処理を実行でき
、高速に処理を行えるほか、コード量を削減でき、さら
にパイプライン方式の演算処理装置においてはパイプラ
インの乱れを抑えることができる。

【００１３】また、前もって実行される可能性のある操
作の実行を開始しておくため、命令の実行内容の切り替
えを高速に実現できる．

【００１４】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による演算処理装置を示
す。図において、１〜１４は上記図５に示した従来装置
と同一のものであり、同一符合を付して説明は省略する
。１５はレジスタの読み出し内容の一部をデコーダ５に
伝える信号線である。

【００１５】次に本実施例でレジスタ７−１にレジスタ
７−２の絶対値を加えるプログラムを実行した場合の動
作について説明する。このためのプログラムを図６に示
す。図中、Ｒ１、Ｒ２は図５と同様に各々レジスタ７−
１、７−２を表す。

【００１６】ＡＡＤＤは絶対値を加算する命令である。 ＡＡＤＤ命令がフェッチされると、まず命令レジスタ２
のレジスタ識別子３をレジスタ群７に伝えることによっ
てレジスタ７−１（Ｒ１）、７−２（Ｒ２）を各々読み
出しポート９、９に読み出す。レジスタ７−２の符号ビ
ットは１５を介してデコーダ５に伝えられる。デコーダ
５は１５の符号ビットによってＡＬＵ１０での演算内容
を決め、制御信号６を生成する。もし１５の符号ビット
が１、すなわちレジスタ７−２が負であるなら、ＡＬＵ
１０に対して、減算を行う制御信号が、符号ビットが０
ならば加算を行う制御信号が生成される。従ってＡＬＵ
１０ではレジスタ７−１にレジスタ７−２の絶対値を加
算する演算が行われ、その結果が書き込みポート１１を
介してレジスタ群７に伝えられ、レジスタ７−１に書き
込まれる。

【００１７】なお、上記実施例ではレジスタ読み出しポ
ートの１部をデコーダに伝えるものを示したが、読み出
しポート全体でもよい。また、読み出しポートが複数あ
る場合も同様に１部ないしすべてのポートをデコーダに
伝えてもよい。

【００１８】また、図２に示すように、デコーダ５を命
令レジスタ２の命令識別子を直接デコードするもの５−
２、レジスタの読み出し内容も含めてデコードするもの
５−１に分割しても同様の効果を奏することができる。

【００１９】レジスタの読み出し内容は直接デコーダに
伝えられなくてもよく、図３に示すように論理回路１６
をおき、その結果１７をデコーダ５−１に伝えてもよい
。論理回路１６の入力は、図中に示されるような１読み
出しポートと限らず、複数の読み出しポート、さらに状
態レジスタ１３など他の部分からであってもよい。

【００２０】また、上記実施例では、マイクロプログラ
ム方式でない演算処理装置についての例を示したが、こ
れはマイクロプログラム方式による演算処理装置につい
て適応できることはいうまでもない。

【００２１】実施例２．次に、第２の発明の実施例を図
について説明する。図４は本発明の一実施例による演算
処理装置を示す。図において、１〜１５は実施例１の図
１に示した演算処理装置と同一のものであり、同一符合
を付して説明は省略する。１７はメモリをアクセスする
場合のアドレスを保持するアドレス・レジスタ、１８は
メモリに書き込み操作を行う場合に書き込むデータを保
持するデータ・レジスタである。

【００２２】次に、本実施例で論理型言語Ｐｒｏｌｏｇ
の単一化操作をレジスタ７−１に保持されたデータ型が
不明のデータ（Ｒ）と、レジスタ７−２に保持された定
数データ（Ｃ）に対して実行した場合の動作について説
明する。この操作の手順を示すフローチャートを図８に
示す。図中、Ｒ、Ｃは図４と同様に各々レジスタ７−１
、７−２を表す。単一化の操作は操作過程１９で判断さ
れるＲのデータ型によって変わり、Ｒが参照の場合には
操作過程２０のロード操作、Ｒが変数の場合には操作過
程２１のストア操作、Ｒがそれ以外の場合には操作過程
２２の比較操作が行われる。操作過程２０が選択された
場合だけ、再度操作過程１９にもどることになるが、こ
れについてはこの発明の範囲外の処理であるためここで
は省略する。

【００２３】単一化の命令がフェッチされると、まず命
令レジスタ２のレジスタ識別子３をレジスタ群７に伝え
ることによってレジスタ７−１（Ｒ）、７−２（Ｃ）を
各々読み出しポート９、８に読み出す。次いで、図８で
示される各操作実行のために、Ｒ１から読み出されたデ
ータはＡＬＵ１０の片方のポートおよびアドレス・レジ
スタ１７に、Ｒ２から読み出されたデータはＡＬＵ１０
の他方のポートおよびデータ・レジスタ１８にセットさ
れ、ロード、ストア、比較の各操作が一斉に起動され、
並列実行が開始される。これと並行して、レジスタ７−
２のデータ型を示すビットは１５を介してデコーダ５に
伝えられる。デコーダ５は１５のデータ型を示すビット
によってどの操作を選択するかを決定し、それ以外の操
作を無効化する。この無効化は、例えばメモリ操作の場
合にはロード／ストア信号を出さないことによって、Ａ
ＬＵ１０による比較操作の場合には状態レジスタ１３へ
の比較結果のセットを行わないことによって実現される
。

【００２４】なお、上記実施例ではＰｒｏｌｏｇの単一
化操作の場合について説明したが、他のプログラミング
言語で書かれた並列に実行できる複数の操作からいくつ
かを選択する場合についても同様の効果が得られる。ま
た、実施例１に対して示したすべての変形例と同様の変
形例が実施例２についても可能である。

【００２５】

【発明の効果】以上のように、この発明によればストア
ド・プログラム方式の演算処理装置をレジスタの読み出
し内容に応じて命令の実行内容を変えられる構成にした
ため、レジスタに保持されている内容に応じて異なった
動作を実現でき、従来装置で必要とされた条件演算や条
件の判定のための命令を省くことができ、処理速度が向
上するほかコード量が削減される。さらにパイプライン
方式の演算処理装置においては、パイプラインの乱れが
なくなり高効率処理が保てる効果がある。

【００２６】また、前もって実行される可能性のある操
作の実行を開始しておくため、命令の実行内容の切り替
えを高速に実現でき、特にパイプライン処理を行ってい
る場合などそのサイクル時間を短くできる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による演算処理装置を示す
構成図である。

【図２】この発明の他の実施例による演算処理装置を示
す構成図である。

【図３】この発明のさらに他の実施例による演算処理装
置を示す構成図である。

【図４】第２の発明の一実施例による演算処理装置を示
す構成図である。

【図５】従来の演算処理装置を示す構成図である。

【図６】図１の実施例によるプログラムの例を示す説明
図である。

【図７】図６のプログラムと同等の処理を従来装置で行
うためのプログラム例を示す説明図である。

【図８】Ｐｒｏｌｏｇの単一化操作を説明したフローチ
ャートである。

【符号の説明】

２　　命令レジスタ ５、５−１、５−２　　デコーダ ７　　レジスタ群 １０　　算術論理演算器（ＡＬＵ） １３　　状態レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　主記憶装置に格納されたプログラムを
   フェッチ、デコード、実行することによって処理を行う
   ストアド・プログラム方式の演算処理装置において、上
   記フェッチした命令で指定されたレジスタを読み出し、
   このレジスタの内容に従って実行内容を変える手段を有
   することを特徴とする演算処理装置。
2. 【請求項２】　　複数の操作を並列に実行できる手段を
   有し、上記実行内容の切り替えの対象となる複数の操作
   の実行を、上記レジスタの読み出しと並行して行い、ど
   の操作を選択すかが確定した時点において該並列に実行
   されている操作の内のいくつかを選択する方法によって
   、上記命令の実行内容の切り替えを実現することを特徴
   とする請求項１記載の演算処理装置。