JP5748935B2 - Simd命令をサポートするプログラマブルデータ処理回路 - Google Patents
Simd命令をサポートするプログラマブルデータ処理回路 Download PDFInfo
- Publication number
- JP5748935B2 JP5748935B2 JP2007539681A JP2007539681A JP5748935B2 JP 5748935 B2 JP5748935 B2 JP 5748935B2 JP 2007539681 A JP2007539681 A JP 2007539681A JP 2007539681 A JP2007539681 A JP 2007539681A JP 5748935 B2 JP5748935 B2 JP 5748935B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- operand
- circuit
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 title claims abstract description 52
- 230000004044 response Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 26
- 238000007792 addition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000001914 filtration Methods 0.000 description 6
- 101100516328 Rattus norvegicus Pcsk2 gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30109—Register structure having multiple operands in a single register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
- Communication Control (AREA)
- Image Processing (AREA)
Description
Claims (12)
- 命令セットを有する命令実行回路と、
前記命令セットの1以上の命令により選択可能なレジスタのセットであって、各レジスタが各自のSIMD命令オペランド及び/又は結果を格納するデータ処理回路の動作状態においてN個の部分を含む、前記レジスタのセットと、
を有するデータ処理回路であって、
前記命令セットは、SIMD命令を有し、
前記命令実行回路は、複数の算術回路を有し、前記SIMD命令に応答してパラレルにN個の各同一処理を実行するよう構成され、
前記SIMD命令は、前記SIMD命令によって選択されるレジスタの第1レジスタと第2レジスタとから前記SIMD命令のN個の各SIMD命令オペランドの第1系列と第2系列とを規定し、
各算術回路は、前記SIMD命令の実行時、前記第1系列と前記第2系列とから各自の第1オペランドと各自の第2オペランドを受け付けるよう構成され、
前記命令実行回路は、前記第1レジスタと前記第2レジスタとからのオペランドのすべてではないが少なくとも1つが2つの算術回路により利用される点で前記第1系列と前記第2系列とが互いに部分的に重複するように、前記第1系列と前記第2系列とを選択するよう構成され、
当該データ処理回路は更に、
前記SIMD命令を選択し、前記第1レジスタと前記第2レジスタとをそれぞれ選択する命令データを提供するため、前記命令実行回路と前記レジスタのセットと接続される命令発行回路と、
前記レジスタのセットと前記算術回路との間に接続され、前記第1系列のポジションを選択するため、前記命令データ及び/又はオペランドデータによって制御されるオペランド分配回路と、
を有するデータ処理回路。 - 前記命令実行回路は、前記第1レジスタと前記第2レジスタの両方の各自の部分から少なくとも前記オペランドの第2系列を抽出するよう構成される、請求項1記載のデータ処理回路。
- 前記命令実行回路は、プログラム制御の下、前記第1レジスタと前記第2レジスタの内部において前記第1系列のポジションを少なくとも選択するよう構成される、請求項1記載のデータ処理回路。
- 前記第1系列の選択可能なポジションは、前記第1系列が前記第1レジスタと前記第2レジスタとの両方の部分に拡張する少なくとも1つのポジションを有する、請求項3記載のデータ処理回路。
- 前記SIMD命令は、ポジション制御レジスタを選択し、
前記命令実行回路は、前記選択されたポジション制御レジスタからの情報の制御の下、前記第1系列のポジションを制御するよう構成される、請求項3記載のデータ処理回路。 - 前記命令実行回路は、前記第1系列に関して所定の相対ポジションから前記第2系列を選択するよう構成される、請求項3記載のデータ処理回路。
- 前記SIMD命令は、各自のSIMD命令オペランドを格納する複数の部分を有する加数レジスタを選択し、
前記命令実行回路は、さらなるオペランドを提供するため、前記算術回路の所定の各算術回路と、前記加数レジスタ内の所定のポジションからの部分とを接続し、
前記算術回路のそれぞれは、(a)前記加数レジスタからのオペランドと、(b)前記算術回路のすべてに共通した第1係数と前記第1系列からのオペランドとの積と、(c)前記算術回路のすべてに共通した第2係数と前記第2系列からのオペランドとの積との和を計算するよう構成される、請求項1記載のデータ処理回路。 - 前記命令実行回路は、前記所定のポジションが前記第1系列のポジションのプログラムされた選択によって影響を受けないように、プログラム制御の下、前記第1レジスタと前記第2レジスタの内部において前記第1系列の少なくとも1つのポジションを選択するよう構成される、請求項7記載のデータ処理回路。
- 前記命令は、追加的レジスタを選択し、
前記係数は、前記追加的レジスタから前記算術回路に提供される、請求項7記載のデータ処理回路。 - 前記命令実行回路は、前記命令によって選択された前記追加的レジスタからのデータの制御の下、前記第1レジスタと前記第2レジスタとの内部における前記第1系列のポジションを少なくとも選択するよう構成される、請求項9記載のデータ処理回路。
- ピクセルのグループに対してピクセル補間をパラレルに実行する前記SIMD命令を有するプログラムによってプログラムされる、請求項7記載のデータ処理回路。
- 前記命令セットは、さらなるSIMD命令を有し、
前記命令実行回路は、前記さらなるSIMD命令に応答して、前記算術回路にN個の同一のさらなる処理をパラレルに実行させるよう構成され、
各算術回路は、前記さらなるSIMD命令によって選択される第1レジスタからの各自の第1オペランドと、前記さらなるSIMD命令によって選択される第2レジスタからの各自の第2オペランドとを利用する、請求項1記載のデータ処理回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP04105471.9 | 2004-11-03 | ||
EP04105471 | 2004-11-03 | ||
PCT/IB2005/053575 WO2006048828A1 (en) | 2004-11-03 | 2005-11-02 | Programmable data processing circuit that supports simd instruction |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015040233A Division JP6239544B2 (ja) | 2004-11-03 | 2015-03-02 | Simd命令をサポートするプログラマブルデータ処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008519349A JP2008519349A (ja) | 2008-06-05 |
JP5748935B2 true JP5748935B2 (ja) | 2015-07-15 |
Family
ID=34929799
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007539681A Expired - Fee Related JP5748935B2 (ja) | 2004-11-03 | 2005-11-02 | Simd命令をサポートするプログラマブルデータ処理回路 |
JP2015040233A Expired - Fee Related JP6239544B2 (ja) | 2004-11-03 | 2015-03-02 | Simd命令をサポートするプログラマブルデータ処理回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015040233A Expired - Fee Related JP6239544B2 (ja) | 2004-11-03 | 2015-03-02 | Simd命令をサポートするプログラマブルデータ処理回路 |
Country Status (8)
Country | Link |
---|---|
US (2) | US8122227B2 (ja) |
EP (1) | EP1812849B8 (ja) |
JP (2) | JP5748935B2 (ja) |
KR (1) | KR101239304B1 (ja) |
CN (1) | CN101052947A (ja) |
AT (1) | ATE493703T1 (ja) |
DE (1) | DE602005025677D1 (ja) |
WO (1) | WO2006048828A1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5182284B2 (ja) * | 2007-03-08 | 2013-04-17 | 日本電気株式会社 | ベクトル処理装置 |
US8248422B2 (en) * | 2008-01-18 | 2012-08-21 | International Business Machines Corporation | Efficient texture processing of pixel groups with SIMD execution unit |
KR100960148B1 (ko) | 2008-05-07 | 2010-05-27 | 한국전자통신연구원 | 데이터 프로세싱 회로 |
US8831101B2 (en) * | 2008-08-02 | 2014-09-09 | Ecole De Technologie Superieure | Method and system for determining a metric for comparing image blocks in motion compensated video coding |
US8494056B2 (en) * | 2009-05-21 | 2013-07-23 | Ecole De Technologie Superieure | Method and system for efficient video transcoding |
US9100656B2 (en) | 2009-05-21 | 2015-08-04 | Ecole De Technologie Superieure | Method and system for efficient video transcoding using coding modes, motion vectors and residual information |
US8755438B2 (en) | 2010-11-29 | 2014-06-17 | Ecole De Technologie Superieure | Method and system for selectively performing multiple video transcoding operations |
WO2013089791A1 (en) * | 2011-12-16 | 2013-06-20 | Intel Corporation | Instruction and logic to provide vector linear interpolation functionality |
CN103377031B (zh) * | 2012-04-27 | 2017-09-26 | 腾讯科技(深圳)有限公司 | 一种多数据处理方法和装置 |
US9092429B2 (en) | 2012-10-23 | 2015-07-28 | Analog Devices Global | DMA vector buffer |
US9201828B2 (en) * | 2012-10-23 | 2015-12-01 | Analog Devices, Inc. | Memory interconnect network architecture for vector processor |
US9342306B2 (en) | 2012-10-23 | 2016-05-17 | Analog Devices Global | Predicate counter |
JP6003744B2 (ja) | 2013-03-22 | 2016-10-05 | 富士通株式会社 | 演算処理装置及び演算処理方法 |
TWI681300B (zh) * | 2014-11-14 | 2020-01-01 | 美商凱為有限責任公司 | 在64位元資料路徑上實行128位元simd操作之方法、系統及電腦可讀取媒體 |
US9898286B2 (en) * | 2015-05-05 | 2018-02-20 | Intel Corporation | Packed finite impulse response (FIR) filter processors, methods, systems, and instructions |
US20170003966A1 (en) * | 2015-06-30 | 2017-01-05 | Microsoft Technology Licensing, Llc | Processor with instruction for interpolating table lookup values |
GB2540943B (en) * | 2015-07-31 | 2018-04-11 | Advanced Risc Mach Ltd | Vector arithmetic instruction |
CN105159766B (zh) * | 2015-08-31 | 2018-05-25 | 安一恒通(北京)科技有限公司 | 数据的同步访问方法和同步访问装置 |
US11126439B2 (en) * | 2019-11-15 | 2021-09-21 | Apple Inc. | SIMD operand permutation with selection from among multiple registers |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2840686B2 (ja) | 1989-12-28 | 1998-12-24 | ソニー株式会社 | 画像処理装置 |
JP3251421B2 (ja) | 1994-04-11 | 2002-01-28 | 株式会社日立製作所 | 半導体集積回路 |
GB9509983D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Replication of data |
US5668638A (en) | 1996-06-27 | 1997-09-16 | Xerox Corporation | Error diffusion method with symmetric enhancement |
JPH1115801A (ja) * | 1997-06-24 | 1999-01-22 | Sony Corp | データ演算装置および方法、並びに伝送媒体 |
EP3073388A1 (en) | 1998-03-18 | 2016-09-28 | Koninklijke Philips N.V. | Data processing device and method of computing the cosine transform of a matrix |
US6212618B1 (en) * | 1998-03-31 | 2001-04-03 | Intel Corporation | Apparatus and method for performing multi-dimensional computations based on intra-add operation |
US6041404A (en) * | 1998-03-31 | 2000-03-21 | Intel Corporation | Dual function system and method for shuffling packed data elements |
US6115812A (en) * | 1998-04-01 | 2000-09-05 | Intel Corporation | Method and apparatus for efficient vertical SIMD computations |
JP3922859B2 (ja) * | 1999-12-28 | 2007-05-30 | 株式会社リコー | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
GB2362731B (en) * | 2000-05-23 | 2004-10-06 | Advanced Risc Mach Ltd | Parallel processing of multiple data values within a data word |
US7155601B2 (en) * | 2001-02-14 | 2006-12-26 | Intel Corporation | Multi-element operand sub-portion shuffle instruction execution |
US7685212B2 (en) * | 2001-10-29 | 2010-03-23 | Intel Corporation | Fast full search motion estimation with SIMD merge instruction |
US7558816B2 (en) * | 2001-11-21 | 2009-07-07 | Sun Microsystems, Inc. | Methods and apparatus for performing pixel average operations |
US7315934B2 (en) | 2002-03-06 | 2008-01-01 | Matsushita Electric Industrial Co., Ltd. | Data processor and program for processing a data matrix |
JP4020804B2 (ja) * | 2002-03-06 | 2007-12-12 | 松下電器産業株式会社 | データ処理装置 |
US7392368B2 (en) * | 2002-08-09 | 2008-06-24 | Marvell International Ltd. | Cross multiply and add instruction and multiply and subtract instruction SIMD execution on real and imaginary components of a plurality of complex data elements |
GB2409063B (en) * | 2003-12-09 | 2006-07-12 | Advanced Risc Mach Ltd | Vector by scalar operations |
-
2005
- 2005-11-02 KR KR1020077009826A patent/KR101239304B1/ko active IP Right Grant
- 2005-11-02 AT AT05798173T patent/ATE493703T1/de not_active IP Right Cessation
- 2005-11-02 JP JP2007539681A patent/JP5748935B2/ja not_active Expired - Fee Related
- 2005-11-02 WO PCT/IB2005/053575 patent/WO2006048828A1/en active Application Filing
- 2005-11-02 EP EP05798173A patent/EP1812849B8/en not_active Not-in-force
- 2005-11-02 US US11/718,251 patent/US8122227B2/en not_active Expired - Fee Related
- 2005-11-02 CN CNA2005800379572A patent/CN101052947A/zh active Pending
- 2005-11-02 DE DE602005025677T patent/DE602005025677D1/de active Active
-
2012
- 2012-01-11 US US13/348,358 patent/US8856494B2/en not_active Expired - Fee Related
-
2015
- 2015-03-02 JP JP2015040233A patent/JP6239544B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1812849A1 (en) | 2007-08-01 |
KR20070083872A (ko) | 2007-08-24 |
DE602005025677D1 (de) | 2011-02-10 |
JP2015133132A (ja) | 2015-07-23 |
WO2006048828A1 (en) | 2006-05-11 |
JP6239544B2 (ja) | 2017-11-29 |
KR101239304B1 (ko) | 2013-03-05 |
US8856494B2 (en) | 2014-10-07 |
ATE493703T1 (de) | 2011-01-15 |
US20120124334A1 (en) | 2012-05-17 |
CN101052947A (zh) | 2007-10-10 |
JP2008519349A (ja) | 2008-06-05 |
US8122227B2 (en) | 2012-02-21 |
US20090083524A1 (en) | 2009-03-26 |
EP1812849B1 (en) | 2010-12-29 |
EP1812849B8 (en) | 2011-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5748935B2 (ja) | Simd命令をサポートするプログラマブルデータ処理回路 | |
CN100447777C (zh) | 处理器 | |
KR102413832B1 (ko) | 벡터 곱셈 덧셈 명령 | |
JP5647859B2 (ja) | 乗累算演算を実行するための装置および方法 | |
JP3149348B2 (ja) | 代理命令を用いる並列処理システム及び方法 | |
US6163836A (en) | Processor with programmable addressing modes | |
JP2002536738A (ja) | 間接vliwプロセッサにおける実行時間並列処理のための動的vliwサブ命令選択システム | |
TWI780116B (zh) | 用於資料處理設備、方法、電腦可讀式儲存媒體及虛擬機器的向量逐元素操作 | |
JP3237858B2 (ja) | 演算装置 | |
KR19980041758A (ko) | 축소 데이타 경로 폭을 갖는 2-비트 부스 곱셈기 | |
EP1499956B1 (en) | Method and apparatus for swapping the contents of address registers | |
KR102591988B1 (ko) | 데이터 처리장치에서의 벡터 인터리빙 | |
JP2018521422A (ja) | ベクトル長クエリ命令 | |
JP3727395B2 (ja) | マイクロコンピュータ | |
US8200945B2 (en) | Vector unit in a processor enabled to replicate data on a first portion of a data bus to primary and secondary registers | |
Fridman | Data alignment for sub-word parallelism in DSP | |
JP3841820B2 (ja) | マイクロコンピュータ | |
WO2001033385A2 (en) | Surface computer and computing method using the same | |
US20040243788A1 (en) | Vector processor and register addressing method | |
JP2004334297A (ja) | 並列演算処理装置及び並列演算処理方法 | |
JP3733137B2 (ja) | マイクロコンピュータ | |
JPH11119993A (ja) | 信号処理装置 | |
JP2625510B2 (ja) | 計算機システム | |
CN114063977A (zh) | 通用数字信号处理装置、方法及系统 | |
JP2001034603A (ja) | 積和演算処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081031 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110823 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121121 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130514 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130807 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130814 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20131101 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140303 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140306 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20140620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150302 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150513 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5748935 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |