JPH11119993A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPH11119993A JPH11119993A JP27853497A JP27853497A JPH11119993A JP H11119993 A JPH11119993 A JP H11119993A JP 27853497 A JP27853497 A JP 27853497A JP 27853497 A JP27853497 A JP 27853497A JP H11119993 A JPH11119993 A JP H11119993A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- memory
- bit
- width
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】アプリケシションに応じて命令メモリのビット
幅を最適化し、メモリ面積の縮小を行なうことができる
マイクロコンピュータを提供する。 【解決手段】命令幅の異なる複数の命令セットを持ち、
その異なる命令セットに対応できるデコーダ部１２ある
いは命令セットに対応した複数のデコーダ部２２，２３
を具備し、実現するアプリケーションに応じてプログラ
ミングする命令コードを選択する。
幅を最適化し、メモリ面積の縮小を行なうことができる
マイクロコンピュータを提供する。 【解決手段】命令幅の異なる複数の命令セットを持ち、
その異なる命令セットに対応できるデコーダ部１２ある
いは命令セットに対応した複数のデコーダ部２２，２３
を具備し、実現するアプリケーションに応じてプログラ
ミングする命令コードを選択する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば機器の制
御に用いるマイコン（マイクロコンピュータ）や音声処
理、画像処理等のディジタル信号処理に用いるＤＳＰ
（ディジタルシグナルプロセッサ）等の信号処理装置に
関するものである。
御に用いるマイコン（マイクロコンピュータ）や音声処
理、画像処理等のディジタル信号処理に用いるＤＳＰ
（ディジタルシグナルプロセッサ）等の信号処理装置に
関するものである。
【０００２】
【従来の技術】近年、高性能な機器の制御、音声処理お
よび画像処理などにおける複雑な数値演算を行うため
に、マイコンやＤＳＰが多く使用されている。このマイ
コンやＤＳＰを動作させるためには、各マイコンやＤＳ
Ｐ用の言語で制御プログラムや信号処理プログラムを記
述し、そのソースコードを専用のコンパイラでコンパイ
ルして命令メモリ用のコードを生成していた。
よび画像処理などにおける複雑な数値演算を行うため
に、マイコンやＤＳＰが多く使用されている。このマイ
コンやＤＳＰを動作させるためには、各マイコンやＤＳ
Ｐ用の言語で制御プログラムや信号処理プログラムを記
述し、そのソースコードを専用のコンパイラでコンパイ
ルして命令メモリ用のコードを生成していた。
【０００３】ここで、従来のマイクロコンピュータの命
令セットである命令コード体系の例を表に示す。表１は
データ転送命令群、表２は算術演算命令群、表３は論理
演算命令群、表４はビット操作命令群、表５は分岐命令
群の各々の命令コード体系を示す。
令セットである命令コード体系の例を表に示す。表１は
データ転送命令群、表２は算術演算命令群、表３は論理
演算命令群、表４はビット操作命令群、表５は分岐命令
群の各々の命令コード体系を示す。
【０００４】
【表１】
【０００５】
【表２】
【０００６】
【表３】
【０００７】
【表４】
【０００８】
【表５】
【０００９】表６に演算ソースとディストネーションの
種類を選択するコード体系を示す。表７にデータレジス
タの種類とコード体系の関係を示す。表８にアドレスレ
ジスタの種類とコード体系を示す。表９にアドレスレジ
スタの修飾値の種類とコード体系を示す。
種類を選択するコード体系を示す。表７にデータレジス
タの種類とコード体系の関係を示す。表８にアドレスレ
ジスタの種類とコード体系を示す。表９にアドレスレジ
スタの修飾値の種類とコード体系を示す。
【００１０】
【表６】
【００１１】
【表７】
【００１２】
【表８】
【００１３】
【表９】
【００１４】また、上記命令コードのビットフィールド
構成を図４に示す。図４において４１は表１〜表５に示
した命令群を格納するビットである。４２は表６に示し
た演算ソースおよびディストネーションの種類を選択す
るビットである。４３はディストネーション側のメモリ
またはデータレジスタを表７に示した種類の中から選択
するビットである。４４はディストネーションにメモリ
が選択された場合に、メモリアドレスを示すアドレスレ
ジスタを表８の種類の中から選択するビットである。４
５はディストネーションのアドレスレジスタの修飾値を
表９に示した種類の中から選択するビットである。４６
はソース側のメモリまたはデータレジスタを表７に示し
た種類の中から選択するビットである。４７は演算ソー
スにメモリが選択された場合に、メモリアドレスを示す
アドレスレジスタを表８の種類の中から選択するビット
である。４８はソース側のアドレスレジスタの修飾値を
表９に示した種類の中から選択するビットである。
構成を図４に示す。図４において４１は表１〜表５に示
した命令群を格納するビットである。４２は表６に示し
た演算ソースおよびディストネーションの種類を選択す
るビットである。４３はディストネーション側のメモリ
またはデータレジスタを表７に示した種類の中から選択
するビットである。４４はディストネーションにメモリ
が選択された場合に、メモリアドレスを示すアドレスレ
ジスタを表８の種類の中から選択するビットである。４
５はディストネーションのアドレスレジスタの修飾値を
表９に示した種類の中から選択するビットである。４６
はソース側のメモリまたはデータレジスタを表７に示し
た種類の中から選択するビットである。４７は演算ソー
スにメモリが選択された場合に、メモリアドレスを示す
アドレスレジスタを表８の種類の中から選択するビット
である。４８はソース側のアドレスレジスタの修飾値を
表９に示した種類の中から選択するビットである。
【００１５】この従来例での命令表記は式（１）のよう
に行う。 ｍａｄｄ ｍｅｍ（ａ０＋１），ｍｅｍ（ａ１−１） …（１） 式（１）は乗算および加算を１命令で行うための表記方
法であり、以下動作を説明する。アドレスレジスタａ０
で示される番地のメモリに格納されているデータと、ア
ドレスレジスタａ１で示される番地のメモリに格納され
ているデータを乗算して、その結果をデータレジスタｄ
０に格納されているデータと加算する。結果は再びｄ０
に書き込まれる。さらにアドレスレジスタａ０およびａ
１の値をそれぞれ＋１、−１して修飾する。この場合の
ように、ソース側にメモリが選択されると演算結果を格
納するレジスタとしてデータレジスタｄ０が指定され
る。
に行う。 ｍａｄｄ ｍｅｍ（ａ０＋１），ｍｅｍ（ａ１−１） …（１） 式（１）は乗算および加算を１命令で行うための表記方
法であり、以下動作を説明する。アドレスレジスタａ０
で示される番地のメモリに格納されているデータと、ア
ドレスレジスタａ１で示される番地のメモリに格納され
ているデータを乗算して、その結果をデータレジスタｄ
０に格納されているデータと加算する。結果は再びｄ０
に書き込まれる。さらにアドレスレジスタａ０およびａ
１の値をそれぞれ＋１、−１して修飾する。この場合の
ように、ソース側にメモリが選択されると演算結果を格
納するレジスタとしてデータレジスタｄ０が指定され
る。
【００１６】また式（２）、（３）に示すようにディス
トネーションに１６ビットの即値が指定された場合、演
算ソースがデータレジスタなら自動的にｄ６に格納され
る。また演算ソースがメモリなら前もってａ０で指定し
たアドレスに格納される。 ｍｏｖ ｄ６，ｘ’ｆｆｆｆ’ …（２） ｍｏｖ ｍｅｍ，ｘ’０１０１’ …（３） 上記ように、１命令で複数の動作を実現するために指定
する項目が増え、結果として、命令コードのビット幅を
大きくする必要があった。
トネーションに１６ビットの即値が指定された場合、演
算ソースがデータレジスタなら自動的にｄ６に格納され
る。また演算ソースがメモリなら前もってａ０で指定し
たアドレスに格納される。 ｍｏｖ ｄ６，ｘ’ｆｆｆｆ’ …（２） ｍｏｖ ｍｅｍ，ｘ’０１０１’ …（３） 上記ように、１命令で複数の動作を実現するために指定
する項目が増え、結果として、命令コードのビット幅を
大きくする必要があった。
【００１７】
【発明が解決しようとする課題】これまでの各マイコン
やＤＳＰ用言語の命令体系すなわち、命令セットは一種
類しか用意されておらず、記述したプログラム内容に関
わらずコンパイルして生成された命令メモリ用のコード
のビット幅は一定であった。また複雑な制御や数値演算
を高速に行うために、長いビット幅の命令を複数のアド
レスに分けて格納することは処理速度の低下となり望ま
しくない。
やＤＳＰ用言語の命令体系すなわち、命令セットは一種
類しか用意されておらず、記述したプログラム内容に関
わらずコンパイルして生成された命令メモリ用のコード
のビット幅は一定であった。また複雑な制御や数値演算
を高速に行うために、長いビット幅の命令を複数のアド
レスに分けて格納することは処理速度の低下となり望ま
しくない。
【００１８】しかし近年、マイコンやＤＳＰのプログラ
ムサイズは膨大になり、各ＬＳＩにおいて命令メモリが
チップ面積に占める割合は大きくなる一方である。すな
わちメモリのサイズがそのままＬＳＩのコストに影響す
ることになる。したがって、この発明の目的は、メモリ
の削減を行いＬＳＩコストを抑えることができる信号処
理装置を提供することである。
ムサイズは膨大になり、各ＬＳＩにおいて命令メモリが
チップ面積に占める割合は大きくなる一方である。すな
わちメモリのサイズがそのままＬＳＩのコストに影響す
ることになる。したがって、この発明の目的は、メモリ
の削減を行いＬＳＩコストを抑えることができる信号処
理装置を提供することである。
【００１９】
【課題を解決するための手段】請求項１記載の信号処理
装置は、ビット幅の異なる命令セットを格納した命令メ
モリと、各々の命令セットに対応して命令セットの命令
コードを解析し制御信号を出力するデコーダ部と、制御
信号を入力して信号処理する信号処理部とを備えたもの
である。
装置は、ビット幅の異なる命令セットを格納した命令メ
モリと、各々の命令セットに対応して命令セットの命令
コードを解析し制御信号を出力するデコーダ部と、制御
信号を入力して信号処理する信号処理部とを備えたもの
である。
【００２０】請求項１記載の信号処理装置によれば、命
令幅の違う複数のコードの命令セットである命令コード
体系に対応したデコーダ部により、実現するアプリケー
ションによって使用する命令コードを選択できる。たと
えば、各マイコンやＤＳＰ用の言語において複数の命令
セットを持つことにより、作成するプログラムに応じて
使用する命令セットを選択するなど、最適な命令幅を持
ったコードを生成することができる。したがって短い命
令幅で済む命令が多いアプリケーションの場合でも命令
幅を最適化でき、メモリの無駄を無くしてメモリの削減
を行いＬＳＩ等のメモリ面積を縮小することができコス
トを抑えることができる。
令幅の違う複数のコードの命令セットである命令コード
体系に対応したデコーダ部により、実現するアプリケー
ションによって使用する命令コードを選択できる。たと
えば、各マイコンやＤＳＰ用の言語において複数の命令
セットを持つことにより、作成するプログラムに応じて
使用する命令セットを選択するなど、最適な命令幅を持
ったコードを生成することができる。したがって短い命
令幅で済む命令が多いアプリケーションの場合でも命令
幅を最適化でき、メモリの無駄を無くしてメモリの削減
を行いＬＳＩ等のメモリ面積を縮小することができコス
トを抑えることができる。
【００２１】請求項２記載の信号処理装置は、ビット幅
の異なる命令セットを格納した命令メモリと、各々の命
令セットに対応して命令セットの命令コードを解析し制
御信号を出力する複数個のデコーダ部と、制御信号を入
力して信号処理する信号処理部とを備えたものである。
請求項２記載の信号処理装置によれば、命令幅の異なる
命令セットである命令コード体系に対して複数の命令デ
コーダを具備することにより、作成するプログラムの内
容に応じて命令セットを選択できるため、生成する命令
メモリ幅を最適化することができ、メモリの無駄を無く
しＬＳＩの面積を縮小できる。また短い命令幅を持つ命
令セットが長い命令幅を持つ命令セットとは異なる構造
をもつことが可能になるので、数多くのアプリケーショ
ンに対応することができる。
の異なる命令セットを格納した命令メモリと、各々の命
令セットに対応して命令セットの命令コードを解析し制
御信号を出力する複数個のデコーダ部と、制御信号を入
力して信号処理する信号処理部とを備えたものである。
請求項２記載の信号処理装置によれば、命令幅の異なる
命令セットである命令コード体系に対して複数の命令デ
コーダを具備することにより、作成するプログラムの内
容に応じて命令セットを選択できるため、生成する命令
メモリ幅を最適化することができ、メモリの無駄を無く
しＬＳＩの面積を縮小できる。また短い命令幅を持つ命
令セットが長い命令幅を持つ命令セットとは異なる構造
をもつことが可能になるので、数多くのアプリケーショ
ンに対応することができる。
【００２２】
【発明の実施の形態】この発明の第１の実施の形態を適
用したマイクロコンピュータを図１および図２により説
明する。図１は、この発明の第１の実施の形態における
マイクロコンピュータの構造を示すものである。図１に
おいて、１１はマイクロコンピュータ、１２は異なる命
令幅の命令コードに対応したデコーダ部、１３は命令メ
モリ、１４はマイクロコンピュータ１１のコア部であ
る。すなわち、このマイクロコンピュータ１１は、ビッ
ト幅の異なる命令セットを格納した命令メモリ１３と、
各々の命令セットに対応して命令セットの命令コードを
解析し制御信号を出力するデコーダ部１２と、制御信号
を入力して信号処理する信号処理部であるコア部１４と
を備えている。
用したマイクロコンピュータを図１および図２により説
明する。図１は、この発明の第１の実施の形態における
マイクロコンピュータの構造を示すものである。図１に
おいて、１１はマイクロコンピュータ、１２は異なる命
令幅の命令コードに対応したデコーダ部、１３は命令メ
モリ、１４はマイクロコンピュータ１１のコア部であ
る。すなわち、このマイクロコンピュータ１１は、ビッ
ト幅の異なる命令セットを格納した命令メモリ１３と、
各々の命令セットに対応して命令セットの命令コードを
解析し制御信号を出力するデコーダ部１２と、制御信号
を入力して信号処理する信号処理部であるコア部１４と
を備えている。
【００２３】マイクロコンピュータ１１の動作手順は、
命令メモリ１３に書き込まれている命令コードがデコー
ダ部１２で解析され、指定されている命令やレジスタ等
が動作するようにコア部１４に制御信号を転送する。そ
れによりマイクロコンピュータ１１が動作する。ここ
で、デコーダ部１２によってデコードされる１６ビット
幅を持つ命令コード体系について説明する。
命令メモリ１３に書き込まれている命令コードがデコー
ダ部１２で解析され、指定されている命令やレジスタ等
が動作するようにコア部１４に制御信号を転送する。そ
れによりマイクロコンピュータ１１が動作する。ここ
で、デコーダ部１２によってデコードされる１６ビット
幅を持つ命令コード体系について説明する。
【００２４】各命令群のコードおよび演算ソースとディ
ストネーションを指定するコードはは２４ビット幅のコ
ードと同一であり、表１ないし表６に示す。表１０にデ
ータレジスタの種類とコード体系を示す。表７にアドレ
スレジスタの種類とコード体系を示す。
ストネーションを指定するコードはは２４ビット幅のコ
ードと同一であり、表１ないし表６に示す。表１０にデ
ータレジスタの種類とコード体系を示す。表７にアドレ
スレジスタの種類とコード体系を示す。
【表１０】 次に、上記命令コードのビットフィールド構成を図２に
示す。図２において、３１は表１から表５に示した命令
群を格納するビットである。３２は表６に示した演算ソ
ースおよびディストネーションの種類を選択するビット
である。３３はディストネーション側のメモリまたは、
データレジスタを表１０に示した種類の中から選択する
ビットである。３４はディストネーションにメモリが選
択された場合に、メモリアドレスレジスタを表１１の種
類の中から選択するビットである。３５はソース側のメ
モリまたは、データレジスタを表１０に示した種類の中
から選択するビットである。３６はディストネーション
にメモリが選択された場合に、メモリアドレスレジスタ
を表１１の種類の中から選択するビットである。
示す。図２において、３１は表１から表５に示した命令
群を格納するビットである。３２は表６に示した演算ソ
ースおよびディストネーションの種類を選択するビット
である。３３はディストネーション側のメモリまたは、
データレジスタを表１０に示した種類の中から選択する
ビットである。３４はディストネーションにメモリが選
択された場合に、メモリアドレスレジスタを表１１の種
類の中から選択するビットである。３５はソース側のメ
モリまたは、データレジスタを表１０に示した種類の中
から選択するビットである。３６はディストネーション
にメモリが選択された場合に、メモリアドレスレジスタ
を表１１の種類の中から選択するビットである。
【表１１】 各々のレジスタの種類を示すビットは、命令幅が２４ビ
ットである命令コード体系のビットと下位側が共通の値
となるように構成されている。これにより１つの命令デ
コーダで幅の異なる命令コードに対応することができ
る。また、ディストネーションに即値を指定する場合
や、メモリアドレスの直接指定を行う場合は、命令幅が
１６ビットであるため８ビットの即値を指定する。
ットである命令コード体系のビットと下位側が共通の値
となるように構成されている。これにより１つの命令デ
コーダで幅の異なる命令コードに対応することができ
る。また、ディストネーションに即値を指定する場合
や、メモリアドレスの直接指定を行う場合は、命令幅が
１６ビットであるため８ビットの即値を指定する。
【００２５】この実施の形態での命令幅の短い命令コー
ドを用いて、式（１）と同じ動作をさせた場合の表記例
を式（４）、（５）、（６）に示す。 ｍａｄｄ ｍｅｍ（ａ０），ｍｅｍ（ａ１） …（４） ｉｎｃ ａ０，ａ０ …（５） ｉｎｃ ａ１，ａ１ …（６） １６ビット幅の命令コード体系では、アドレスレジスタ
の修飾値を記述するフィールドを持たないため、式
（４）実行後アドレス値の修飾を行うための命令、式
（５）、（６）を以降のステップで実行する必要があ
る。従って、式（７ａ）〜（７ｃ）に示すような連続し
た積和演算を行うディジタルフィルタを多用するアプリ
ケーションを実現するには、膨大な演算量を少ないステ
ップ数で処理する必要があるため、２４ビット幅の命令
コード体系を選択してプログラミングする必要がある。 ｙ（０）＝ｈ（０）＊ｘ（０）＋ｈ（１）＊ｘ（１）＋ｈ（２）＊ｘ（２） …（７ａ） ｙ（１）＝ｈ（０）＊ｘ（１）＋ｈ（１）＊ｘ（２）＋ｈ（２）＊ｘ（３） …（７ｂ） ｙ（２）＝ｈ（０）＊ｘ（２）＋ｈ（１）＊ｘ（３）＋ｈ（２）＊ｘ（４） …（７ｃ） しかし、転送命令や論理演算が中心のアプリケーション
の場合は、１６ビット幅の命令コード体系を選択してプ
ログラミングを行っても、２４ビット幅の命令コード体
系を用いた場合と比較して、ステップ数の差は少ない。
例えば ｍｅｍ（Ａ）＝ｍｅｍ（Ｂ）＊ｍｅｍ（Ｃ）＋ｍｅｍ（Ｄ） …（８） ｍｅｍ（Ｅ）＝ｍｅｍ（Ａ）＋ｍｅｍ（Ｅ） …（９） という２つの式が式（８）、（９）の順番で実行される
演算を２４ビット幅の命令コード体系を用いて記述する
と ｍｏｖ ｄ０，（Ｂ） ｍｏｖ ｄ１，（Ｃ） ｍｕｌ ｄ０，ｄ１ ｍｏｖ ｄ２，（Ｄ） ａｄｄ ｄ０，ｄ２ ｍｏｖ ｄ６，Ｅ ｍｏｖ ａ２，ｄ６ ａｄｄ ｄ０，ｍｅｍ（ａ２） ｍｏｖ ｍｅｍ（ａ２），ｄ０ となり、これは１６ビット幅の命令体系を用いて記述し
たときと同じである。
ドを用いて、式（１）と同じ動作をさせた場合の表記例
を式（４）、（５）、（６）に示す。 ｍａｄｄ ｍｅｍ（ａ０），ｍｅｍ（ａ１） …（４） ｉｎｃ ａ０，ａ０ …（５） ｉｎｃ ａ１，ａ１ …（６） １６ビット幅の命令コード体系では、アドレスレジスタ
の修飾値を記述するフィールドを持たないため、式
（４）実行後アドレス値の修飾を行うための命令、式
（５）、（６）を以降のステップで実行する必要があ
る。従って、式（７ａ）〜（７ｃ）に示すような連続し
た積和演算を行うディジタルフィルタを多用するアプリ
ケーションを実現するには、膨大な演算量を少ないステ
ップ数で処理する必要があるため、２４ビット幅の命令
コード体系を選択してプログラミングする必要がある。 ｙ（０）＝ｈ（０）＊ｘ（０）＋ｈ（１）＊ｘ（１）＋ｈ（２）＊ｘ（２） …（７ａ） ｙ（１）＝ｈ（０）＊ｘ（１）＋ｈ（１）＊ｘ（２）＋ｈ（２）＊ｘ（３） …（７ｂ） ｙ（２）＝ｈ（０）＊ｘ（２）＋ｈ（１）＊ｘ（３）＋ｈ（２）＊ｘ（４） …（７ｃ） しかし、転送命令や論理演算が中心のアプリケーション
の場合は、１６ビット幅の命令コード体系を選択してプ
ログラミングを行っても、２４ビット幅の命令コード体
系を用いた場合と比較して、ステップ数の差は少ない。
例えば ｍｅｍ（Ａ）＝ｍｅｍ（Ｂ）＊ｍｅｍ（Ｃ）＋ｍｅｍ（Ｄ） …（８） ｍｅｍ（Ｅ）＝ｍｅｍ（Ａ）＋ｍｅｍ（Ｅ） …（９） という２つの式が式（８）、（９）の順番で実行される
演算を２４ビット幅の命令コード体系を用いて記述する
と ｍｏｖ ｄ０，（Ｂ） ｍｏｖ ｄ１，（Ｃ） ｍｕｌ ｄ０，ｄ１ ｍｏｖ ｄ２，（Ｄ） ａｄｄ ｄ０，ｄ２ ｍｏｖ ｄ６，Ｅ ｍｏｖ ａ２，ｄ６ ａｄｄ ｄ０，ｍｅｍ（ａ２） ｍｏｖ ｍｅｍ（ａ２），ｄ０ となり、これは１６ビット幅の命令体系を用いて記述し
たときと同じである。
【００２６】以上のように、第１の実施の形態は、作成
するプログラムの内容に応じて命令セットができるた
め、生成する命令メモリ幅を最適化することができる。
たとえば、連続した積和演算や使用するメモリ領域が少
ない場合には、１６ビット幅の命令体系を用いることで
命令メモリの面積を縮小し、ＬＳＩの低価格化を実現す
ることができる。
するプログラムの内容に応じて命令セットができるた
め、生成する命令メモリ幅を最適化することができる。
たとえば、連続した積和演算や使用するメモリ領域が少
ない場合には、１６ビット幅の命令体系を用いることで
命令メモリの面積を縮小し、ＬＳＩの低価格化を実現す
ることができる。
【００２７】この発明の第２の実施の形態を適用したマ
イクロコンピュータを図３により説明する。図３はこの
発明の第２の実施の形態におけるマイクロコンピュータ
の構造を示すものである。図３において、２１はマイク
ロコンピュータ、２２は２４ビット幅の命令コード体系
に対応するデコーダ部、２３は１６ビット幅の命令コー
ド体系に対応するデコーダ部、２４は命令メモリ、２５
はマイクロコンピュータ２１のコア部である。すなわ
ち、このマイクロコンピュータは、ビット幅の異なる命
令セットを格納した命令メモリ２４と、各々の命令セッ
ト２４に対応して命令セットの命令コードを解析し制御
信号を出力する複数個のデコーダ部２３，２４と、制御
信号を入力して信号処理する信号処理部であるコア部２
５とを備えている。
イクロコンピュータを図３により説明する。図３はこの
発明の第２の実施の形態におけるマイクロコンピュータ
の構造を示すものである。図３において、２１はマイク
ロコンピュータ、２２は２４ビット幅の命令コード体系
に対応するデコーダ部、２３は１６ビット幅の命令コー
ド体系に対応するデコーダ部、２４は命令メモリ、２５
はマイクロコンピュータ２１のコア部である。すなわ
ち、このマイクロコンピュータは、ビット幅の異なる命
令セットを格納した命令メモリ２４と、各々の命令セッ
ト２４に対応して命令セットの命令コードを解析し制御
信号を出力する複数個のデコーダ部２３，２４と、制御
信号を入力して信号処理する信号処理部であるコア部２
５とを備えている。
【００２８】マイクロコンピュータ２１の動作手順は、
命令メモリ２４に書き込まれている命令コードがデコー
ダ部２２、２３で解析され、指定されている命令やレジ
スタ等が動作するようにコア部２５に制御信号を転送す
る。それによりマイクロコンピュータ２１が動作する。
デコーダ部２３によってデコードされる１６ビット幅を
持つ命令コード体系については、第１の実施の形態のデ
コーダ部１２の説明とほぼ同様である。
命令メモリ２４に書き込まれている命令コードがデコー
ダ部２２、２３で解析され、指定されている命令やレジ
スタ等が動作するようにコア部２５に制御信号を転送す
る。それによりマイクロコンピュータ２１が動作する。
デコーダ部２３によってデコードされる１６ビット幅を
持つ命令コード体系については、第１の実施の形態のデ
コーダ部１２の説明とほぼ同様である。
【００２９】第２の実施の形態によれば、第１の実施の
形態と同様に生成する命令メモリ幅を最適化することが
でき、メモリの無駄を無くしＬＳＩの面積を縮小でき
る。また短い命令幅を持つ命令コード体系である命令セ
ットが長い命令幅を持つ命令セットとは異なる構造をも
つことが可能になるので、数多くのアプリケーションに
対応することができる。
形態と同様に生成する命令メモリ幅を最適化することが
でき、メモリの無駄を無くしＬＳＩの面積を縮小でき
る。また短い命令幅を持つ命令コード体系である命令セ
ットが長い命令幅を持つ命令セットとは異なる構造をも
つことが可能になるので、数多くのアプリケーションに
対応することができる。
【００３０】なお、上記の実施の形態ではマイクロコン
ピュータについて説明したが、この発明はＤＳＰにも適
用することができる。
ピュータについて説明したが、この発明はＤＳＰにも適
用することができる。
【００３１】
【発明の効果】請求項１記載の信号処理装置によれば、
命令幅の違う複数のコードの命令セットである命令コー
ド体系に対応したデコーダ部により、実現するアプリケ
ーションによって使用する命令コードを選択できる。た
とえば、各マイコンやＤＳＰ用の言語において複数の命
令セットを持つことにより、作成するプログラムに応じ
て使用する命令セットを選択するなど、最適な命令幅を
持ったコードを生成することができる。したがって短い
命令幅で済む命令が多いアプリケーションの場合でも命
令幅を最適化でき、メモリの無駄を無くしてメモリの削
減を行いＬＳＩ等のメモリ面積を縮小することができコ
ストを抑えることができる。
命令幅の違う複数のコードの命令セットである命令コー
ド体系に対応したデコーダ部により、実現するアプリケ
ーションによって使用する命令コードを選択できる。た
とえば、各マイコンやＤＳＰ用の言語において複数の命
令セットを持つことにより、作成するプログラムに応じ
て使用する命令セットを選択するなど、最適な命令幅を
持ったコードを生成することができる。したがって短い
命令幅で済む命令が多いアプリケーションの場合でも命
令幅を最適化でき、メモリの無駄を無くしてメモリの削
減を行いＬＳＩ等のメモリ面積を縮小することができコ
ストを抑えることができる。
【００３２】請求項２記載の信号処理装置によれば、命
令幅の異なる命令セットである命令コード体系に対して
複数の命令デコーダを具備することにより、作成するプ
ログラムの内容に応じて命令セットを選択できるため、
生成する命令メモリ幅を最適化することができ、メモリ
の無駄を無くしＬＳＩの面積を縮小できる。また短い命
令幅を持つ命令セットが長い命令幅を持つ命令セットと
は異なる構造をもつことが可能になるので、数多くのア
プリケーションに対応することができる。
令幅の異なる命令セットである命令コード体系に対して
複数の命令デコーダを具備することにより、作成するプ
ログラムの内容に応じて命令セットを選択できるため、
生成する命令メモリ幅を最適化することができ、メモリ
の無駄を無くしＬＳＩの面積を縮小できる。また短い命
令幅を持つ命令セットが長い命令幅を持つ命令セットと
は異なる構造をもつことが可能になるので、数多くのア
プリケーションに対応することができる。
【図１】この発明の第１の実施の形態を示し、命令幅の
異なる命令体系に対応できるデコーダ部を備えたマイク
ロコンピュータの構成を示すブロック図である。
異なる命令体系に対応できるデコーダ部を備えたマイク
ロコンピュータの構成を示すブロック図である。
【図２】命令幅が１６ビットである命令体系のビットフ
ィールド構成を示す説明図である。
ィールド構成を示す説明図である。
【図３】第２の実施の形態を示し、命令幅の異なる命令
体系に対応した複数のデコーダ部を備えたマイクロコン
ピュータの構成を示すブロック図である。
体系に対応した複数のデコーダ部を備えたマイクロコン
ピュータの構成を示すブロック図である。
【図４】命令幅が２４ビットである命令体系のビットフ
ィールド構成を示す図である。
ィールド構成を示す図である。
１１ マイクロコンピュータ １２ 命令幅の異なる命令体系に対応できるデコーダ部 １３ 命令メモリ １４ マイクロコンピュータのコア部 ２１ マイクロコンピュータ ２２ 命令幅が１６ビットの命令体系に対応したデコー
ダ部 ２３ 命令幅が２４ビットの命令体系に対応したデコー
ダ部 ２４ 命令メモリ ２５ マイクロコンピュータのコア部 ３１ 命令コードを示すビット ３２ 演算のソースおよびディストネーションを示すビ
ット ３３ ディストネーション側のデータレジスタを示すビ
ット ３４ ディストネーション側のアドレスレジスタを示す
ビット ３５ ソース側のデータレジスタを示すビット ３６ ソース側のアドレスレジスタを示すビット ４１ 命令コードを示すビット ４２ 演算のソースおよびディストネーションを示すビ
ット ４３ ディストネーション側のデータレジスタを示すビ
ット ４４ ディストネーション側のアドレスレジスタを示す
ビット ４５ ディストネーション側のアドレスレジスタの修飾
値を示すビット ４６ ソース側のデータレジスタを示すビット ４７ ソース側のアドレスレジスタを示すビット ４８ ソース側のアドレスレジスタの修飾値を示すビッ
ト
ダ部 ２３ 命令幅が２４ビットの命令体系に対応したデコー
ダ部 ２４ 命令メモリ ２５ マイクロコンピュータのコア部 ３１ 命令コードを示すビット ３２ 演算のソースおよびディストネーションを示すビ
ット ３３ ディストネーション側のデータレジスタを示すビ
ット ３４ ディストネーション側のアドレスレジスタを示す
ビット ３５ ソース側のデータレジスタを示すビット ３６ ソース側のアドレスレジスタを示すビット ４１ 命令コードを示すビット ４２ 演算のソースおよびディストネーションを示すビ
ット ４３ ディストネーション側のデータレジスタを示すビ
ット ４４ ディストネーション側のアドレスレジスタを示す
ビット ４５ ディストネーション側のアドレスレジスタの修飾
値を示すビット ４６ ソース側のデータレジスタを示すビット ４７ ソース側のアドレスレジスタを示すビット ４８ ソース側のアドレスレジスタの修飾値を示すビッ
ト
Claims (2)
- 【請求項１】 ビット幅の異なる命令セットを格納した
命令メモリと、各々の前記命令セットに対応して前記命
令セットの命令コードを解析し制御信号を出力するデコ
ーダ部と、前記制御信号を入力して信号処理する信号処
理部とを備えた信号処理装置。 - 【請求項２】 ビット幅の異なる命令セットを格納した
命令メモリと、各々の前記命令セットに対応して前記命
令セットの命令コードを解析し制御信号を出力する複数
個のデコーダ部と、前記制御信号を入力して信号処理す
る信号処理部とを備えた信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27853497A JPH11119993A (ja) | 1997-10-13 | 1997-10-13 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27853497A JPH11119993A (ja) | 1997-10-13 | 1997-10-13 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11119993A true JPH11119993A (ja) | 1999-04-30 |
Family
ID=17598616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27853497A Pending JPH11119993A (ja) | 1997-10-13 | 1997-10-13 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11119993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511043A (ja) * | 2000-10-05 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | リターゲッタブルコンパイルシステム及び方法 |
| WO2014163168A1 (ja) * | 2013-03-30 | 2014-10-09 | 日本電気株式会社 | アプリケーション特化仮想マシン生成システム、装置、方法およびプログラム |
-
1997
- 1997-10-13 JP JP27853497A patent/JPH11119993A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511043A (ja) * | 2000-10-05 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | リターゲッタブルコンパイルシステム及び方法 |
| WO2014163168A1 (ja) * | 2013-03-30 | 2014-10-09 | 日本電気株式会社 | アプリケーション特化仮想マシン生成システム、装置、方法およびプログラム |
| JPWO2014163168A1 (ja) * | 2013-03-30 | 2017-02-16 | 日本電気株式会社 | アプリケーション特化仮想マシン生成システム、装置、方法およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5748935B2 (ja) | Ｓｉｍｄ命令をサポートするプログラマブルデータ処理回路 | |
| JP2832899B2 (ja) | データ処理装置およびデータ処理方法 | |
| KR950033803A (ko) | 다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법 | |
| JPH06332792A (ja) | データ処理装置及びそのデータ読み出し制御回路，データ書き込み制御回路 | |
| US6253305B1 (en) | Microprocessor for supporting reduction of program codes in size | |
| JPH1165839A (ja) | プロセッサの命令制御機構 | |
| JP2005508554A (ja) | データ操作を利用したデータの計算と処理方法、及び、その装置 | |
| JPH11119993A (ja) | 信号処理装置 | |
| JPH08212075A (ja) | 情報処理装置 | |
| JP3841820B2 (ja) | マイクロコンピュータ | |
| JP2002215606A (ja) | データ処理装置 | |
| JPS63111535A (ja) | デ−タ処理装置 | |
| US7404153B2 (en) | Method for the providing of a design, test and development environment and system for carrying out said method | |
| JP2000112754A (ja) | データ処理装置 | |
| JP2764358B2 (ja) | データ駆動型情報処理装置 | |
| JPH06149563A (ja) | データ処理装置 | |
| JP3733137B2 (ja) | マイクロコンピュータ | |
| WO2001016712A1 (fr) | Appareil de traitement du signal numerique et procede pour la commande de cet appareil | |
| JPH05274341A (ja) | ベクトル命令処理装置 | |
| JPS60246439A (ja) | 情報処理装置 | |
| JPH11143710A (ja) | 処理対象値入力装置及びプログラム変換装置 | |
| JPH1049371A (ja) | パイプライン計算機 | |
| JPH0758459B2 (ja) | マイクロプログラム制御装置 | |
| JPH05341994A (ja) | 命令処理方式及びデータ処理装置 | |
| JPH04124729A (ja) | パイプライン制御方式 |