JP2015133132A - Simd命令をサポートするプログラマブルデータ処理回路 - Google Patents
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Abstract
Description
12 機能ユニット
14 レジスタファイル
15 アドレス/データインタフェース
16 データメモリ
Claims (16)
- 命令選択可能なレジスタを有するレジスタのセットであって、各レジスタは各SIMD命令オペランド及び/又は結果を格納するのに適した複数のN個のパーツを有する、レジスタのセットと、
SIMD命令を有する命令セットを有する命令実行回路であって、前記命令実行回路は前記SIMD命令に応答してN個の各自の同一の処理をパラレルに実行するよう構成される複数の算術回路を有し、前記SIMD命令は、前記SIMD命令によって選択される前記レジスタのセットからの第1レジスタ及び第2レジスタからの前記SIMD命令のN個の各自のSIMD命令オペランドの第1及び第2系列を規定し、各算術回路は、前記SIM命令を実行するとき、前記第1及び第2系列からそれぞれ各自の第1オペランド及び各自の第2オペランドを受信するよう構成される、命令実行回路と、
を有するデータ処理回路であって、
前記命令実行回路は、前記第1及び第2系列が部分的に重複するように前記第1及び第2系列を選択するよう構成され、
前記複数の算術回路の少なくとも第1及び第2算術回路は、前記第1及び/又は第2系列からのオペランドを通常利用し、
前記第2系列は、前記複数の算術回路のオペランドレジスタ内に前記第1系列に関する所定の相対ポジションを有し、
前記複数の算術回路のオペランドレジスタからの少なくとも2つの異なるオペランドは前記第1及び第2オペランド系列において重複するデータ処理回路。 - 前記命令実行回路は、前記レジスタのセットからの第1レジスタ及び第2レジスタの双方の各パーツから少なくとも第2オペランド系列を抽出するよう構成される、請求項1記載のデータ処理回路。
- 前記命令実行回路は、プログラム制御の下で前記レジスタのセットからの第1レジスタ及び第2レジスタ内の前記第1系列のポジションを少なくとも選択するよう構成される、請求項1記載のデータ処理回路。
- 前記命令実行回路及び前記レジスタのセットに接続され、前記SIMD命令を選択し、前記レジスタのセットから前記第1レジスタ及び第2レジスタをそれぞれ選択するため命令データを供給する命令発行回路と、
前記レジスタのセットと前記算術回路との間に接続され、前記命令データ及び/又はオペランドデータによって制御され、少なくとも1つのポジションを含む前記第1系列の選択可能なポジションを選択するオペランド配信回路と、
を有し、
前記第1系列は、前記レジスタのセットからの第1レジスタ及び第2レジスタの双方のパーツに拡張する、請求項3記載のデータ処理回路。 - 前記SIMD命令は、更なるレジスタを選択し、
前記命令実行回路は、前記選択された更なるレジスタからの情報の制御の下で前記第1系列のポジションを制御するよう構成される、請求項3記載のデータ処理回路。 - 前記命令実行回路は、前記第1系列に関する所定の相対ポジションから前記第2系列を選択するよう構成される、請求項3記載のデータ処理回路。
- 前記SIMD命令は、各自のSIMD命令オペランドを格納するための複数のパーツを有する更なるレジスタを選択し、
前記命令実行回路は、前記更なるレジスタ内の所定のポジションからのパーツと、更なるオペランドを供給するための前記算術回路の各自の所定の算術回路とを接続する、請求項1記載のデータ処理回路。 - 前記命令実行回路は、前記所定のポジションがプログラム制御の下で選択された前記第1系列のポジションによって影響を受けないように、プログラム制御の下で前記レジスタのセットからの前記第1レジスタ及び第2レジスタ内の前記第1系列のポジションを少なくとも選択するよう構成される、請求項7記載のデータ処理回路。
- 前記算術回路のそれぞれは、前記更なるレジスタからのオペランドと、前記算術回路の全てに共通の係数と前記第1及び第2系列からのオペランドとの各自の積との和を計算するよう構成される、請求項7記載のデータ処理回路。
- 前記SIMD命令は、追加的なレジスタを選択し、
前記係数は、前記追加的なレジスタから前記算術回路に供給される、請求項9記載のデータ処理回路。 - 前記命令実行回路は、前記SIMD命令により選択される前記追加的なレジスタからのデータの制御の下で、前記レジスタのセットからの前記第1レジスタ及び第2レジスタ内の前記第1系列のポジションを少なくとも選択するよう構成される、請求項10記載のデータ処理回路。
- ピクセルのグループに対してピクセル補間をパラレルに実行するためのSIMD命令を含むプログラムによりプログラムされる、請求項9記載のデータ処理回路。
- 前記命令セットは、更なるSIMD命令を有し、
前記命令実行回路は、前記更なるSIMD命令に応答して、前記算術回路にN個の同一の更なる処理をパラレルに実行させるよう構成され、
各算術回路は、前記更なるSIMD命令によって選択された前記レジスタのセットからの第1レジスタからの各自の第1オペランドと、前記更なるSIMD命令によって選択された前記レジスタのセットからの第2レジスタからの各自の第2オペランドとを利用する、請求項1記載のデータ処理回路。 - SIMD命令を有する命令セットを有するプログラマブル命令処理回路上でコンピュータプログラムを実行する方法であって、前記コンピュータプログラムは前記SIMD命令の少なくとも1つのインスタンスを有し、
当該方法は、
前記SIMD命令に応答して、前記SIMD命令により選択される第1及び第2レジスタのコンテンツを抽出するステップであって、各レジスタは複数のN個の各自のSIMDオペランドを格納し、前記SIMD命令は前記第1及び第2レジスタからのオペランドのN個の各自のオペランドの第1系列及び第2系列を規定し、前記第1及び第2系列は重複を有する、抽出するステップと、
前記SIMD命令に応答して、N個の各自の同一の処理をパラレルに実行するステップであって、各処理は前記第1及び第2系列のそれぞれからの各自の第1オペランド及び各自の第2オペランドを利用する、実行するステップと、
を有し、
前記N個の各自の同一の処理の少なくとも第1及び第2処理は、前記第1系列及び/又は前記第2系列からの共通のオペランドを利用し、
前記第2系列は、前記複数の算術回路のオペランドレジスタ内の前記第1系列に関する所定の相対ポジションを有し、
前記複数の算術ユニットのオペランドレジスタからの少なくとも2つの異なるオペランドは、前記第1及び第2オペランド系列において重複する方法。 - イメージデータ値の2次元アレイを受信するステップと、
前記SIMD命令を利用して補間されたイメージデータを計算するステップと、
を更に有する、請求項14記載の方法。 - 実行時に請求項14記載の方法をプログラマブル命令処理回路に実行させるコンピュータ実行可能な命令を有する物理的なコンピュータ可読媒体であって、
前記コンピュータ実行可能な命令は前記SIMD命令を含むコンピュータ可読媒体。
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