JPS6123275A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS6123275A JPS6123275A JP59143578A JP14357884A JPS6123275A JP S6123275 A JPS6123275 A JP S6123275A JP 59143578 A JP59143578 A JP 59143578A JP 14357884 A JP14357884 A JP 14357884A JP S6123275 A JPS6123275 A JP S6123275A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- register
- maximum
- length
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトルレジスタを備えベクトルレジスタ長の
判別を行なうベクトル処理装置に関する。
判別を行なうベクトル処理装置に関する。
従来、ＣＲＡＹ−１に代表されるベクトル処理装置にお
いては、固定長（ＣＲＡＹ−１では６４）のベクトルレ
ジスタを複数個備え、ベクトルレジスタ中のベクトルデ
ータを対象として、ベクトル潰滅を実行している。前記
固定長は、一つのベクトルレジスタが保持する最大のベ
クトル長なので以下最大ベクトル長（ＭＶＬ）と呼ぶ。
いては、固定長（ＣＲＡＹ−１では６４）のベクトルレ
ジスタを複数個備え、ベクトルレジスタ中のベクトルデ
ータを対象として、ベクトル潰滅を実行している。前記
固定長は、一つのベクトルレジスタが保持する最大のベ
クトル長なので以下最大ベクトル長（ＭＶＬ）と呼ぶ。
ベクトル演算にあたっては、ベクトル演算を実行する前
に該演算に？いて、実行すべき演算数（ベクトル要素数
）を保持するベクトル長レジスタと呼ばれる記憶手段に
、予じめ実行すべきベクトル要素数が命令で設定された
あとベクトル演算が実行される。ベクトル演算ユニット
ではベクトル長レジスタに設定された回数だけの命令で
指定された演算がベクトルレジスタから次々に読み出し
たベクトル要素に対して実行され、演算結果がベクトル
レジスタまたは主記憶装置に順次格納される。このとき
、ＦＯＲＴＲＡＮ 等で書かれた元々のベクトル演算
を実行すべきループのループ長（へ）が前記最大ベクト
ル長（ＭＶＬ）を超えている場合にはこのループを複数
個に分割して、１回のベクトル演算が最大ベクトル長を
超えないようにして、複数回、該ベクトル演算が実行さ
れる。この結果、ループ長（へ）〉最大ベクトル長（Ｍ
ＶＬ）なるループのベクトル化が行われている。すなわ
ちループ長（５）≦最大ベクトル長（ＭＶＬ）ならばル
ープ長Ｎがベクトル長レジスタにセットされてベクトル
演算が実行される。この結果、ループ長（へ）〉最大ベ
ク）Ａ４（ＭｙＬ） ならｉｆ、ルー ７ｔ−［： （
Ｎ−１）／ＭＶＬ〕＋１ 個に分割しくＮ−１）／ＭＶ
Ｌの余シにｉｔ加えた値が、まずベクトル長レジスタに
セットされて第１回目のベクトル演算が実行される。次
は最大ベクトル長（ＭＶＬ）をかベクトル長レジスタに
セットされて、残シの（（Ｎ−１）／ＭＶＬ） 回のベ
クトル演算が実行される。（〔Ｘ〕はＸを超えない最大
の整数。）このようにしてループ長（５）〉最大ベクト
ル長（ＭＶＬ）なるループは、最大ベクトル長を固定長
とするのベクトルレジスタを持つベクトル処理装置にお
いてもベクトル化できる。このときＣＲＡＹ−１のよう
な従来装置では、ベクトルレジスタの最大炎が固定であ
るのみならず、定数として、オブジェクトプログラム中
で設定しておく必要がある。このことは、例えば、将来
、ＶＬＳＩ技術等で高速大容量の記憶素子が実現される
とよυ大容量のベクトルレジスタを処理装置内に備える
ことが可能となシ、このとき必然的に、ベクトルレジス
タの最大炎も大きくなる。
に該演算に？いて、実行すべき演算数（ベクトル要素数
）を保持するベクトル長レジスタと呼ばれる記憶手段に
、予じめ実行すべきベクトル要素数が命令で設定された
あとベクトル演算が実行される。ベクトル演算ユニット
ではベクトル長レジスタに設定された回数だけの命令で
指定された演算がベクトルレジスタから次々に読み出し
たベクトル要素に対して実行され、演算結果がベクトル
レジスタまたは主記憶装置に順次格納される。このとき
、ＦＯＲＴＲＡＮ 等で書かれた元々のベクトル演算
を実行すべきループのループ長（へ）が前記最大ベクト
ル長（ＭＶＬ）を超えている場合にはこのループを複数
個に分割して、１回のベクトル演算が最大ベクトル長を
超えないようにして、複数回、該ベクトル演算が実行さ
れる。この結果、ループ長（へ）〉最大ベクトル長（Ｍ
ＶＬ）なるループのベクトル化が行われている。すなわ
ちループ長（５）≦最大ベクトル長（ＭＶＬ）ならばル
ープ長Ｎがベクトル長レジスタにセットされてベクトル
演算が実行される。この結果、ループ長（へ）〉最大ベ
ク）Ａ４（ＭｙＬ） ならｉｆ、ルー ７ｔ−［： （
Ｎ−１）／ＭＶＬ〕＋１ 個に分割しくＮ−１）／ＭＶ
Ｌの余シにｉｔ加えた値が、まずベクトル長レジスタに
セットされて第１回目のベクトル演算が実行される。次
は最大ベクトル長（ＭＶＬ）をかベクトル長レジスタに
セットされて、残シの（（Ｎ−１）／ＭＶＬ） 回のベ
クトル演算が実行される。（〔Ｘ〕はＸを超えない最大
の整数。）このようにしてループ長（５）〉最大ベクト
ル長（ＭＶＬ）なるループは、最大ベクトル長を固定長
とするのベクトルレジスタを持つベクトル処理装置にお
いてもベクトル化できる。このときＣＲＡＹ−１のよう
な従来装置では、ベクトルレジスタの最大炎が固定であ
るのみならず、定数として、オブジェクトプログラム中
で設定しておく必要がある。このことは、例えば、将来
、ＶＬＳＩ技術等で高速大容量の記憶素子が実現される
とよυ大容量のベクトルレジスタを処理装置内に備える
ことが可能となシ、このとき必然的に、ベクトルレジス
タの最大炎も大きくなる。
しかし、従来装置では、最大ベクトル長がオブジェクト
プログラム中に定数として設定されているので、より小
容量のベクトルレジスフ用に作られた従来のプログラム
を再コンノくイルすることなく大容量ベクトルレジスタ
を有効に利用することはできない。また、ベクトル処理
装置を製品化する場合に、性能／価格比を最適に、ユー
ザによシ適した製品とするために、ベクトルレジスタの
容量により、複数個のモデルを設定する場合もある。
プログラム中に定数として設定されているので、より小
容量のベクトルレジスフ用に作られた従来のプログラム
を再コンノくイルすることなく大容量ベクトルレジスタ
を有効に利用することはできない。また、ベクトル処理
装置を製品化する場合に、性能／価格比を最適に、ユー
ザによシ適した製品とするために、ベクトルレジスタの
容量により、複数個のモデルを設定する場合もある。
このとき、モデル間で、最大ベクトル長が通常は異なる
が、従来装置では前記目標、最大ベクトル長（ＭＶＬ）
が定数となっているため、モデル間のオブジェクトレベ
ルの互換性がない、という欠点がある。
が、従来装置では前記目標、最大ベクトル長（ＭＶＬ）
が定数となっているため、モデル間のオブジェクトレベ
ルの互換性がない、という欠点がある。
本発明の目的は上述の欠点を解決し、ベクトルレジスタ
の容量が異なるモデル間のオブジェクトレベルの互換性
を与えるようにしたベクトル処理装置を提供することに
ある。
の容量が異なるモデル間のオブジェクトレベルの互換性
を与えるようにしたベクトル処理装置を提供することに
ある。
本発明の処理装置は命令およびオペランドを記憶する主
記憶装置と、命令でアクセス可能な少なくとも１個以上
のスカラレジスタと、順序づけられた複数個のベクトル
要素をそれぞれ保持する複数個のベクトルレジスタと、
該ベクトルレジスタの内容を演算する少なくとも一つ以
上の演算ユニットと、該演算ユニットが実行すべき演算
要素数を保持する少なくとも一つ以上のベクトル長ｆ保
・持手段とを備えたベクトル処理装置において、前記ベ
クトルレジスタの保持しうる最大のベクトル長を記憶し
、かつ、外部から設定可能な最大ベクトル長記憶手段と
、該最大ベクトル長記憶手段からの読出し命令検出に応
答して該最大ベクトル長記憶手段の内容を、前記スカラ
レジスタもしくは主記憶装置に読出する制御手段とを備
えたことを特徴とする。
記憶装置と、命令でアクセス可能な少なくとも１個以上
のスカラレジスタと、順序づけられた複数個のベクトル
要素をそれぞれ保持する複数個のベクトルレジスタと、
該ベクトルレジスタの内容を演算する少なくとも一つ以
上の演算ユニットと、該演算ユニットが実行すべき演算
要素数を保持する少なくとも一つ以上のベクトル長ｆ保
・持手段とを備えたベクトル処理装置において、前記ベ
クトルレジスタの保持しうる最大のベクトル長を記憶し
、かつ、外部から設定可能な最大ベクトル長記憶手段と
、該最大ベクトル長記憶手段からの読出し命令検出に応
答して該最大ベクトル長記憶手段の内容を、前記スカラ
レジスタもしくは主記憶装置に読出する制御手段とを備
えたことを特徴とする。
次に本発明について、図面を参照して詳細に説明する。
第１図を参、照すると、本発明の一実施例では８個のベ
クトルレジスタ１を備え、各ベクトルレジスタ１はθ番
地から６３番地までの順序付けられた６４個のベクトル
要素を保持することができるので最大ベクトル長（ＭＶ
Ｌ）は６４である。各ベクトルレジスタ１は加減算器な
どの演算ユニット３に接続されている。ベクトル長レジ
スタ（ＶＬ）２は、各演算ユニット３が実行すべきベク
トル演算要素数を保持するレジスタであシ、演算ユニッ
ト３に接続されている。前記レジスタ２は命令で内容を
設定することができ、本実施例ではスカラレジスタ４を
通して内容が設定される。
クトルレジスタ１を備え、各ベクトルレジスタ１はθ番
地から６３番地までの順序付けられた６４個のベクトル
要素を保持することができるので最大ベクトル長（ＭＶ
Ｌ）は６４である。各ベクトルレジスタ１は加減算器な
どの演算ユニット３に接続されている。ベクトル長レジ
スタ（ＶＬ）２は、各演算ユニット３が実行すべきベク
トル演算要素数を保持するレジスタであシ、演算ユニッ
ト３に接続されている。前記レジスタ２は命令で内容を
設定することができ、本実施例ではスカラレジスタ４を
通して内容が設定される。
本実施例のベクトル処理装置では命令が主記憶装置５か
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタ１か
らのベクトル要素が順次読み出され、指定された演算が
実行されて、演算結果のベクトル要素が次々とベクトル
レジスタに格納される。このとき実行されるベクトル演
算数は予じめベクトル長（ＶＬ）レジスタ２に設定され
ている回数だけ実行される。
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタ１か
らのベクトル要素が順次読み出され、指定された演算が
実行されて、演算結果のベクトル要素が次々とベクトル
レジスタに格納される。このとき実行されるベクトル演
算数は予じめベクトル長（ＶＬ）レジスタ２に設定され
ている回数だけ実行される。
スカラ演算やアドレス計算に使用するスカラレジスタ４
は１６個あシ、３２ビツトの長さを持ち、ベクトルレジ
スタ１同様、演算ユニット３に接続されている。
は１６個あシ、３２ビツトの長さを持ち、ベクトルレジ
スタ１同様、演算ユニット３に接続されている。
第１図の最大ベクトル長レジスタ（ＭＶＲ）７は、前記
ベクトルレジスタ１の最大ベクトル長を保持するレジス
タであシ、本実施例では、最大ベクトル長は６４なので
、′６４″が固定的に設定されている。設定手段８は第
１図に示したようにジャンパ線、スイッチであってもよ
く、あるいは保守・診ｉｌ＋？用のサービスプロセッサ
（８ＶＰ）でもよい。
ベクトルレジスタ１の最大ベクトル長を保持するレジス
タであシ、本実施例では、最大ベクトル長は６４なので
、′６４″が固定的に設定されている。設定手段８は第
１図に示したようにジャンパ線、スイッチであってもよ
く、あるいは保守・診ｉｌ＋？用のサービスプロセッサ
（８ＶＰ）でもよい。
このような設定手段８によシ、スキャンパスのような特
別なパスを通して設定してもよく、ベクトルレジスタの
構成によって、−意に定まる値が設定される。
別なパスを通して設定してもよく、ベクトルレジスタの
構成によって、−意に定まる値が設定される。
第１図において、主記憶装置５から命令レジスタ６に命
令が収用され、該命令が最大ベクトル長レジスタ７から
スカラレジスタ４への読み出し命令であると命令のビッ
ト８−１１で指定されるスカラレジスタ４の内容が選択
回９によって選択される。そのあとで最大ベクトル長レ
ジスタ７の内容が信号線ｌを介して選択されたスカラレ
ジ、スタ４にロードされる。本実施例では最大ベクトル
長レジスタ７の内容は、。スカラレジスタ４に読み出さ
れるものとしたが、最大ベクトル長レジスタ７の内容を
主記憶装置５に直接転送するよう構成占もよい。
令が収用され、該命令が最大ベクトル長レジスタ７から
スカラレジスタ４への読み出し命令であると命令のビッ
ト８−１１で指定されるスカラレジスタ４の内容が選択
回９によって選択される。そのあとで最大ベクトル長レ
ジスタ７の内容が信号線ｌを介して選択されたスカラレ
ジ、スタ４にロードされる。本実施例では最大ベクトル
長レジスタ７の内容は、。スカラレジスタ４に読み出さ
れるものとしたが、最大ベクトル長レジスタ７の内容を
主記憶装置５に直接転送するよう構成占もよい。
次に、最大ベクトル長レジスタ７の内容を主記憶制御装
置１１を通して主記憶装置５に転送するよう構成した第
２の実施例を第２図を参照して詳ＲＡＮ のＤＯループ
のベクトル制御部分のソースプログラムを示し、ｉ３Ｂ
図はそのオブジェクト容を左辺の記憶手段に設定（ロー
ド）することを示す。
置１１を通して主記憶装置５に転送するよう構成した第
２の実施例を第２図を参照して詳ＲＡＮ のＤＯループ
のベクトル制御部分のソースプログラムを示し、ｉ３Ｂ
図はそのオブジェクト容を左辺の記憶手段に設定（ロー
ド）することを示す。
第３Ｂ図においてステップ（１）では第３Ａ図に示した
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長、すなわち最大ベクトル長レジスタ
の内容である。ｗ ６４ ’がスカラレジスタＳ・２に
ロードされる。ステップ（３）では数値Ｎ−１がレジス
タＳ３にロードされている。
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長、すなわち最大ベクトル長レジスタ
の内容である。ｗ ６４ ’がスカラレジスタＳ・２に
ロードされる。ステップ（３）では数値Ｎ−１がレジス
タＳ３にロードされている。
ステップ（４）ではスカラレジスタＳ２の内容から１が
差し引かれている、つまシ、最大ベクトル長（ＭＶＬ）
−１が求められる。ステップ（５）ではスカラレジスタ
Ｓ３およびＳ４の論理積をとってスカラレジスタＳ５に
ロードされる。ステップ（３）からステップ（５）の一
連の処理では通常、最大ベクトル長（ＭＶＬ）は２のべ
き乗であることを利用して、（Ｎ−１）／ＭＶＬの剰余
が求められている。
差し引かれている、つまシ、最大ベクトル長（ＭＶＬ）
−１が求められる。ステップ（５）ではスカラレジスタ
Ｓ３およびＳ４の論理積をとってスカラレジスタＳ５に
ロードされる。ステップ（３）からステップ（５）の一
連の処理では通常、最大ベクトル長（ＭＶＬ）は２のべ
き乗であることを利用して、（Ｎ−１）／ＭＶＬの剰余
が求められている。
ステップ（６）では前記剰余に１が加えられて、加算結
果がスカラレジスタＳ６にロードされる。次にステップ
（７）ではスカラレジスタＳ６の内容が２ビツト左にシ
フト、すなわち、４倍されている。
果がスカラレジスタＳ６にロードされる。次にステップ
（７）ではスカラレジスタＳ６の内容が２ビツト左にシ
フト、すなわち、４倍されている。
これはループを分割したときのベクトル要素間の距離が
求められていることに相当する。ステップ（８）ではス
テップ（７）と同様最大ベクトル長時のベクトル要素間
の距離が求められている。ステップ（９）では最初のベ
クトル要素の相対ベースアドレスがセットされている。
求められていることに相当する。ステップ（８）ではス
テップ（７）と同様最大ベクトル長時のベクトル要素間
の距離が求められている。ステップ（９）では最初のベ
クトル要素の相対ベースアドレスがセットされている。
ここまでが第３Ａ図のＤＯループの前処理部分である。
ステップ（１０）ではスカラレジスタＳ６の内容がベク
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大炎
ベクトル長（ＭＶＬ）のいずれかである。ステップ（１
１）では次のループの繰返しのために、ベクトルの相対
ベースアドレスが求められる。ステップ（１２）ではル
ープ間のベクトル要素間距離がスカラレジスタＳ７に移
送される。ステップ（１３）ではスカラレジスタＳ１の
内容からスカラレジスタＳ６の内容が差し引かれて演算
すべき残シのベクトル要素数が求められている。ステッ
プ（１４）ではスカラレジスタ８２．すなわち、最大ベ
クトル長ＭＶＬがスカラレジスタＳ６に移送されている
。
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大炎
ベクトル長（ＭＶＬ）のいずれかである。ステップ（１
１）では次のループの繰返しのために、ベクトルの相対
ベースアドレスが求められる。ステップ（１２）ではル
ープ間のベクトル要素間距離がスカラレジスタＳ７に移
送される。ステップ（１３）ではスカラレジスタＳ１の
内容からスカラレジスタＳ６の内容が差し引かれて演算
すべき残シのベクトル要素数が求められている。ステッ
プ（１４）ではスカラレジスタ８２．すなわち、最大ベ
クトル長ＭＶＬがスカラレジスタＳ６に移送されている
。
ステップ（１５）では演算すべき残ルのベクトル要素が
あるかどうかが判定され、残シがあればＬＯＯＰへ分岐
してさらにループが繰返されるｇこの実施例においては
、第３Ｂ図から明らかなように、ベクトルレジスタの保
持しうる最大ベクトル長を定数とするオブジェクトプロ
グラムとはなっていないので、ベクトルレジスタの最大
炎が異なるモデルであっても、同一のオブジェクトプロ
グラムが使用できる。
あるかどうかが判定され、残シがあればＬＯＯＰへ分岐
してさらにループが繰返されるｇこの実施例においては
、第３Ｂ図から明らかなように、ベクトルレジスタの保
持しうる最大ベクトル長を定数とするオブジェクトプロ
グラムとはなっていないので、ベクトルレジスタの最大
炎が異なるモデルであっても、同一のオブジェクトプロ
グラムが使用できる。
発明の効果
本発明には外部から設定可能なベクトルレジスタの保持
しうる最大ベクトル長を記憶する手段を設け、該記憶手
段の内容を命令によって、プログラムに見えるレジスタ
もしくは主記憶に読み出すように構成することにより、
ベクトル長が異なるベクトルレジスタを有するベクトル
処理装置間でオブジェクトレベルの互換性をプログラム
に与えるという効果がある。
しうる最大ベクトル長を記憶する手段を設け、該記憶手
段の内容を命令によって、プログラムに見えるレジスタ
もしくは主記憶に読み出すように構成することにより、
ベクトル長が異なるベクトルレジスタを有するベクトル
処理装置間でオブジェクトレベルの互換性をプログラム
に与えるという効果がある。
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図、第３Ａ図はＦＯＲＴＲＡＮのＤＯ
ループのループ制御部分のコーディング例を示す図およ
び第３Ｂ図は本発明による場合のｇａＡ図に対応するオ
ブジェクトプログラムの例を示す図である。 １・・・・・・ベクトルレジスタ、２・川・・ベクトル
長レジスタ、３・山・・演算ユニット、４・旧・・スカ
ラレジスタ、５・・・・・・主記憶装置、６・・・・・
・命令レジスタ、７・・・・・・最大ベクトル長レジス
タ、８・旧・・設定手段、９・・・・・・選択回路、１
０・・・・・・デコーダ、１１・・・・・・主茅１図 ベクトルレジスタ（ｎ 第 ２１￥１ 一７？ Ｃ０ＮＴＩＮＩ／Ｅ 茅３Ａ図 、 δ、←Ｎ、 ’ −−
−＝ （１）５２ ” Ｍνｔζ
−−−−−（２ンＳ３°Ｓ／
−１＝−（３） ５４ ” ５２−１
−−− （ａンＳｓ ” ５３ｋＳ４−
−−−−− ｒｓ）ｓｘ −ｓｓ
＋ｔ −−−−−、
、ンＳγ −＝ Ｓｔ＜２
−＝ （７ン５１１−”−５１０＜２
−−−− （Ｉｆλｓｑ←４
−− （９）ｌθθβ ＶＬ←ｓｇ
＋＋＋ Ｕｌ））３９ ” ５ｑ
＋Ｓｖ −−−−−（Ｈλ５７
＋ ５８ 、 −− （
１２）３１ ← Ｓｔ −５ｔ、
−−（１３ン５６ ＋
５２ −−−−− ＜１４）ＢＮ
！ Ｓ ７． Ｌａθｐ’ −−−−−
”華３１３図 手続補正書輸発） ６０、１０．−２ 昭和 年 月 日 １、事件の表示 昭和５９年 特許 願第１４３５
７８号２）発明の名称 ベクトル処理装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル５、補正の対象 （５）明細書の「発明の詳細な説明」の欄（Ｂ）図面 ６、補正の内容 （５）（１）第４頁第６行目の記載「をがベクトル」を
「がベクトル」と訂正します。 （２）第４頁第１１行目の記載「とするの」を「とする
」と訂正します。 （３）第５頁第１２行目の記載「目標」を「同様」と訂
正します。 （４）第６頁第１５行目の記載「読出する」を１読出す
」と訂正します。 （５）第８頁第１４行目の記載「設定手段８により」を
「設定手段８以外に」と訂正します。 （６）第９頁第２行目の記載１回９」を「回路９」と訂
正します。 （ロ）願書に添付した図面の第２図および第３Ｂ図をそ
れぞれ添付図面の第２図および第３Ｂ図と差鳴えます。 ベ°７）ルレジスゲ（ｙ） 茅 ２Ｉ！Ｉ ｓｌ ４−Ｎ−−−−−（１） ５２°Ｈ７ｇ ＝−（Ｚ）Ｓ３−５
１−１ −＝ （３）Ｓ４←５２−１
−− （４）ｓ５←Ｓ３ ＆ Ｓ４
−− （５）３４°Ｓ５＋１
−−−−− ｔＡ ＞Ｓ７←５１＜２
−−−−− （７）訂←、Ｓ２＜２
−−−−−ｃ＆）ｓｑ ←ｓ９＋Ｓ７
−、−−−一（／／ ）３１ ←ＳＦＩ
−＝ Ｃ１ｎ３７ ＋ｓ１−５６
−−−” （／３）５６←５２−−−−− （／４） ＢＮｚＳ ｆ、 Ｌａｏｐ −−−−−Ｃ
１５）募３Ｂ目
他の実施例を示す図、第３Ａ図はＦＯＲＴＲＡＮのＤＯ
ループのループ制御部分のコーディング例を示す図およ
び第３Ｂ図は本発明による場合のｇａＡ図に対応するオ
ブジェクトプログラムの例を示す図である。 １・・・・・・ベクトルレジスタ、２・川・・ベクトル
長レジスタ、３・山・・演算ユニット、４・旧・・スカ
ラレジスタ、５・・・・・・主記憶装置、６・・・・・
・命令レジスタ、７・・・・・・最大ベクトル長レジス
タ、８・旧・・設定手段、９・・・・・・選択回路、１
０・・・・・・デコーダ、１１・・・・・・主茅１図 ベクトルレジスタ（ｎ 第 ２１￥１ 一７？ Ｃ０ＮＴＩＮＩ／Ｅ 茅３Ａ図 、 δ、←Ｎ、 ’ −−
−＝ （１）５２ ” Ｍνｔζ
−−−−−（２ンＳ３°Ｓ／
−１＝−（３） ５４ ” ５２−１
−−− （ａンＳｓ ” ５３ｋＳ４−
−−−−− ｒｓ）ｓｘ −ｓｓ
＋ｔ −−−−−、
、ンＳγ −＝ Ｓｔ＜２
−＝ （７ン５１１−”−５１０＜２
−−−− （Ｉｆλｓｑ←４
−− （９）ｌθθβ ＶＬ←ｓｇ
＋＋＋ Ｕｌ））３９ ” ５ｑ
＋Ｓｖ −−−−−（Ｈλ５７
＋ ５８ 、 −− （
１２）３１ ← Ｓｔ −５ｔ、
−−（１３ン５６ ＋
５２ −−−−− ＜１４）ＢＮ
！ Ｓ ７． Ｌａθｐ’ −−−−−
”華３１３図 手続補正書輸発） ６０、１０．−２ 昭和 年 月 日 １、事件の表示 昭和５９年 特許 願第１４３５
７８号２）発明の名称 ベクトル処理装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル５、補正の対象 （５）明細書の「発明の詳細な説明」の欄（Ｂ）図面 ６、補正の内容 （５）（１）第４頁第６行目の記載「をがベクトル」を
「がベクトル」と訂正します。 （２）第４頁第１１行目の記載「とするの」を「とする
」と訂正します。 （３）第５頁第１２行目の記載「目標」を「同様」と訂
正します。 （４）第６頁第１５行目の記載「読出する」を１読出す
」と訂正します。 （５）第８頁第１４行目の記載「設定手段８により」を
「設定手段８以外に」と訂正します。 （６）第９頁第２行目の記載１回９」を「回路９」と訂
正します。 （ロ）願書に添付した図面の第２図および第３Ｂ図をそ
れぞれ添付図面の第２図および第３Ｂ図と差鳴えます。 ベ°７）ルレジスゲ（ｙ） 茅 ２Ｉ！Ｉ ｓｌ ４−Ｎ−−−−−（１） ５２°Ｈ７ｇ ＝−（Ｚ）Ｓ３−５
１−１ −＝ （３）Ｓ４←５２−１
−− （４）ｓ５←Ｓ３ ＆ Ｓ４
−− （５）３４°Ｓ５＋１
−−−−− ｔＡ ＞Ｓ７←５１＜２
−−−−− （７）訂←、Ｓ２＜２
−−−−−ｃ＆）ｓｑ ←ｓ９＋Ｓ７
−、−−−一（／／ ）３１ ←ＳＦＩ
−＝ Ｃ１ｎ３７ ＋ｓ１−５６
−−−” （／３）５６←５２−−−−− （／４） ＢＮｚＳ ｆ、 Ｌａｏｐ −−−−−Ｃ
１５）募３Ｂ目
Claims (2)
- （１）命令およびオペランドを記憶する主記憶装置と、
命令でアクセス可能な少なくとも１個以上のスカラレジ
スタと、順序づけられた複数個のベクトル要素を保持す
る複数個のベクトルレジスタと、これらベクトルレジス
タの内容を演算する少なくとも一つ以上の演算ユニット
と、該演算ユニットが実行すべき演算要素数を保持する
少なくとも一つ以上のベクトル長保持手段とを備えたベ
クトル処理装置において、 前記ベクトルレジスタの保持しうる最大ベクトル長の値
を記憶し、かつ、外部から設定可能な最大ベクトル長記
憶手段と、該最大ベクトル長記憶手段からの読出し命令
検出に応答して該最大ベクトル長記憶手段の内容を前記
スカラレジスタに読出す制御手段とを備えたことを特徴
とするベクトル処理装置。 - （２）特許請求の範囲第（１）項記載のベクトル処理装
置において、前記最大ベクトル長記憶手段からの読出し
命令検出に応答して、該最大ベクトル長記憶手段の内容
を前記主記憶装置に読出す制御手段を備えたことを特徴
とするベクトル処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143578A JPS6123275A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
| EP85108617A EP0173040B1 (en) | 1984-07-11 | 1985-07-10 | Vector processing system |
| NO852772A NO169989C (no) | 1984-07-11 | 1985-07-10 | Vektorbehandlingssystem |
| FI852738A FI90149C (fi) | 1984-07-11 | 1985-07-10 | Vektorbehandlingssystem |
| DE8585108617T DE3583264D1 (de) | 1984-07-11 | 1985-07-10 | Vektorverarbeitungssystem. |
| US06/753,943 US4710867A (en) | 1984-07-11 | 1985-07-11 | Vector processing system |
| AU44796/85A AU578874B2 (en) | 1984-07-11 | 1985-07-11 | Vector processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143578A JPS6123275A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123275A true JPS6123275A (ja) | 1986-01-31 |
| JPH0319986B2 JPH0319986B2 (ja) | 1991-03-18 |
Family
ID=15341996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143578A Granted JPS6123275A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4710867A (ja) |
| EP (1) | EP0173040B1 (ja) |
| JP (1) | JPS6123275A (ja) |
| AU (1) | AU578874B2 (ja) |
| DE (1) | DE3583264D1 (ja) |
| FI (1) | FI90149C (ja) |
| NO (1) | NO169989C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814817B2 (ja) * | 1986-10-09 | 1996-02-14 | 株式会社日立製作所 | 自動ベクトル化方法 |
| JPH03150636A (ja) * | 1989-11-08 | 1991-06-27 | Matsushita Electric Ind Co Ltd | コンパイル方法 |
| US5742842A (en) * | 1992-01-28 | 1998-04-21 | Fujitsu Limited | Data processing apparatus for executing a vector operation under control of a master processor |
| US6665790B1 (en) | 2000-02-29 | 2003-12-16 | International Business Machines Corporation | Vector register file with arbitrary vector addressing |
| US7308559B2 (en) * | 2000-02-29 | 2007-12-11 | International Business Machines Corporation | Digital signal processor with cascaded SIMD organization |
| JP4203979B2 (ja) * | 2000-08-02 | 2009-01-07 | 富士通株式会社 | パケット処理装置 |
| US6941548B2 (en) * | 2001-10-16 | 2005-09-06 | Tensilica, Inc. | Automatic instruction set architecture generation |
| US6961888B2 (en) * | 2002-08-20 | 2005-11-01 | Flarion Technologies, Inc. | Methods and apparatus for encoding LDPC codes |
| JP2004152049A (ja) * | 2002-10-31 | 2004-05-27 | Renesas Technology Corp | データ処理装置 |
| US7543119B2 (en) * | 2005-02-10 | 2009-06-02 | Richard Edward Hessel | Vector processor |
| US8209525B2 (en) * | 2008-08-15 | 2012-06-26 | Apple Inc. | Method and apparatus for executing program code |
| US8933954B2 (en) * | 2011-03-23 | 2015-01-13 | Qualcomm Incorporated | Register allocation for graphics processing |
| CN102968379B (zh) * | 2012-10-24 | 2015-05-06 | 无锡江南计算技术研究所 | 一种寄存器分配方法、系统及处理器 |
| US11544214B2 (en) * | 2015-02-02 | 2023-01-03 | Optimum Semiconductor Technologies, Inc. | Monolithic vector processor configured to operate on variable length vectors using a vector length register |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS6055864B2 (ja) * | 1980-07-21 | 1985-12-06 | 株式会社日立製作所 | ベクトルプロセツサ |
| JPS59112364A (ja) * | 1982-12-20 | 1984-06-28 | Fujitsu Ltd | ベクトル演算処理方式 |
| JPS6069746A (ja) * | 1983-09-26 | 1985-04-20 | Fujitsu Ltd | ベクトル・デ−タ処理装置の制御方式 |
-
1984
- 1984-07-11 JP JP59143578A patent/JPS6123275A/ja active Granted
-
1985
- 1985-07-10 NO NO852772A patent/NO169989C/no not_active IP Right Cessation
- 1985-07-10 FI FI852738A patent/FI90149C/fi not_active IP Right Cessation
- 1985-07-10 DE DE8585108617T patent/DE3583264D1/de not_active Expired - Fee Related
- 1985-07-10 EP EP85108617A patent/EP0173040B1/en not_active Expired - Lifetime
- 1985-07-11 AU AU44796/85A patent/AU578874B2/en not_active Ceased
- 1985-07-11 US US06/753,943 patent/US4710867A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319986B2 (ja) | 1991-03-18 |
| FI90149C (fi) | 1993-12-27 |
| NO169989C (no) | 1992-08-26 |
| US4710867A (en) | 1987-12-01 |
| FI852738L (fi) | 1986-01-12 |
| EP0173040B1 (en) | 1991-06-19 |
| FI852738A0 (fi) | 1985-07-10 |
| EP0173040A3 (en) | 1988-01-07 |
| NO169989B (no) | 1992-05-18 |
| NO852772L (no) | 1986-01-13 |
| AU578874B2 (en) | 1988-11-03 |
| EP0173040A2 (en) | 1986-03-05 |
| AU4479685A (en) | 1986-01-16 |
| DE3583264D1 (de) | 1991-07-25 |
| FI90149B (fi) | 1993-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6123275A (ja) | ベクトル処理装置 | |
| EP0314809B1 (en) | Vector processor for processing recurrent equations at a high speed | |
| JPH0374434B2 (ja) | ||
| JPH0562387B2 (ja) | ||
| US4621324A (en) | Processor for carrying out vector operation wherein the same vector element is used repeatedly in succession | |
| US3754218A (en) | Data handling system with relocation capability comprising operand registers adapted therefor | |
| JPS6049340B2 (ja) | 分岐命令先取り方式 | |
| JPS5826584B2 (ja) | デ−タ処理装置 | |
| JPS59114677A (ja) | ベクトル処理装置 | |
| JPH0319985B2 (ja) | ||
| JPS6123272A (ja) | ベクトル処理装置 | |
| JPS6123273A (ja) | ベクトル処理装置 | |
| JPH0821009B2 (ja) | チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム | |
| JP3771682B2 (ja) | ベクトル処理装置 | |
| JPH07110769A (ja) | Ｖｌｉｗ型計算機 | |
| JPS5853786B2 (ja) | ベクトル・レジスタ | |
| JPH0434191B2 (ja) | ||
| JPH01147723A (ja) | 情報処理装置のパイプライン処理方式 | |
| JP2624738B2 (ja) | 丸め処理方式 | |
| JPH04316127A (ja) | 情報処理装置 | |
| JP3155056B2 (ja) | 情報処理装置 | |
| JPS59188900A (ja) | デ−タ処理装置 | |
| JPH0542034B2 (ja) | ||
| JPS63276126A (ja) | 命令デコ−ド回路 | |
| JPS60254258A (ja) | 読み出し専用メモリデ−タの破壊検知方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |