JPS6055864B2

JPS6055864B2 - ベクトルプロセツサ

Info

Publication number: JPS6055864B2
Application number: JP55098740A
Authority: JP
Inventors: 重夫長島; 俊一鳥居; 耕一郎面田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-07-21
Filing date: 1980-07-21
Publication date: 1985-12-06
Also published as: JPS5725068A; EP0044563A1

Description

【発明の詳細な説明】本発明はベクトル演算を高速に実行可能なベクトルプロ
セッサに関し、特に、ベクトルレジスタ．に格納可能な
ベクトル要素数以上の要素を有するベクトル演算を効率
よく処理するベクトルプロセッサに関する。

ベクトルプロセッサは、たとえば、米国ＣＤＣ社のＳＴ
ＡＲ−１０６のように、すべてのベクトルを！主記憶装
置上に置いて演算するものと、米国ＣＲＡＹＲＥＳＥＡ
ＲＣＨ社のＣＲＡＹ−１のように、すべてのベクトルを
プロセッサ内のベクトルレジスタに主記憶装置から一旦
転送し、ベクトルレジスタ間でベクトル演算を行なうも
のに分けること−ができる。

本発明に関わるベクトルプロセッサは、後者の方式を採
用したものである。ベクトルレジスタを有するベクトル
プロセッサの制御方式の一例は、米国特許４１２８！０
の゜“ＣＯＭＰＵＴＥＲＶＥＣＴＯＲＲＥＧＩＳＴＥＲ
ＰＲＯＣＥＳＳＩＮＧ′２（Ｄｅｃ．５．ｌ９７８）に
記述されている。第１図はこのようなベクトルレジスタ
を有するベクトルプロセッサにおけるベクトル演算のよ
うすを示したものである。第２図は、このベクトル演算
に用いられる命令の例を示す。ＬＶＲ（ＬＯａｄＶｅｃ
ｔＯｒＲｅｇｉｓｔｅｒ）命令は、その命令で指定する
ベクトルアドレスレジスタ２０にｊストアされているア
ドレスをよみ出し、そのアドレスから始まる一連のデー
タ（ベクトル）を、主記憶装置１０から読出し、その命
令で指示するベクトルレジスタ３０内の位置に転送する
。

たとえば、第２図のＬＶＲ命令１は、ベクトルアドレス
・レジスタ２１により指定される主記憶装置１０のアド
レス、たとえばＸから始まるベクトルを、ベクトルレジ
スタ３１に転送する。ＬＶＲ命令２も同様に、ベクトル
アドレスレジスタ２２により指定される主記憶装置１０
のアドレス、たとえばＹ”から始まるベクトルを、ベク
トルレジスタ３２に転送する。一方、ＶＡＤＤ（Ｖｅｃ
ｔＯｒＡＤＤ）命令は、その命令で指定される３つのベ
クトルレジスタのうち、２番目と３番目に指定されるベ
クトルレジスタ中の対応するデータ（ベクトル要素）を
それぞれ順次加算し、加算結果を１番目に指定されるベ
クトルレジスタに順次ストアする。

たとえば第２図の■，ＡＤＤ命令３は、ベクトルレジス
タ３１，３２内のベクトルの加算を行ない、その結果を
、ベクトルレジスタ３３に格納する。ＳＴＶＲ（ＳｔＯ
ｒｅＶｅｃｔＯｒＲｅｇｉｓｔｅｒ）命令は、ベクトル
レジスタ３０中のデータを主記憶装置に転送する命令で
ある。

たとえば、第２図のＳＴＶＲ命令４は、ベクトルレジス
タ３３内のベクトルを、アドレスレジスタ２３内のアド
レスＺで指定される主記憶装置１０内の位置に格納する
。結局、主記憶装置１０内のアドレスＸ，Ｙからそれぞ
れ始まるベクトルを加算して、主記憶装置１０上のアド
レスＺにその結果をストアするには、第２図に示すよう
な４つの命令１〜４が用いられる。

実際には、これらのベクトル命令列を実行する前に、ア
ドレスＸ，Ｙ，Ｚをそれぞれベクトルアドレスレジスタ
２１，２２，２３へセットする命令（第２図５〜７）と
、ベクトル長レジス夕４０へ演算すべきベクトル要素数
ｋをセットするための命令ＳＥＴＶＬ（第２図８）など
のセットアップ命令列の処理が必要である。なお、ＳＥ
ＴＶＡ命令５〜７のＸ″，Ｙ″，Ｚ″は、アドレスＸ，
Ｙ，Ｚを主記憶装置から読出すための間接アドレスであ
る。

同様に、ＳＥＴＶＬ命令８内のｋ″はベクトル要素数ｋ
を主記憶装置から読出すための間接アドレスである。こ
れらのセットアップ命令列は、第２図では４ステップに
すぎないが、演算に必要なベクトル数に応じてステップ
数も増加する。また、プログラムが高級言語で記述され
ていて、ベクトルが多次元になつている場合には、ベク
トルアドレスそのものの計算に数〜十数ステップを要し
、必要とするセットアップ命令は、通常は平均でも２０
〜３０ステップ、多い場合には１００ステップを越える
こともあり得る。ここで、演算したいベクトルの要素数
（以下これをベクトル長とよぶ）をｋ１ベクトルレジス
タの１つに格納可能なベクトル要素数（以下これをベク
トルレジスタ長とよぶ）を１とする。

ベクトル長ｋはプログラムにより大巾に異なるが、一般
には１０から１００００以上に及ぶこともある。一方、
ベクトルレジスタ長１は実現するプロセッサのハードウ
ェア上の制約によつて上限が決められ、たとえば先に述
べたＣＲＡＹ−１ではｌ＝６４である。このため、ｋ≦
Ｉであれば、１回のベクトル演算で必要な処理を終了す
ることができるが、ｋ〉１の楊合には、何らかの対策が
必要である。従来のベクトルプロセッサにおいては、こ
の対策をすべてソフトウェアで処理していた。

すなわち、第２図に示したベクトル命令列はベクトルレ
ジスタ長のみしか処理できないので、第３図に示すよう
な処理を行なう必要があつた。まず、セットアップ命令
列１を処理する。

すなわち、３つのＳＥＴＶＡ命令によつてベクトルアド
レスレジスタ２１〜２３にベクトルアドレスＸ，Ｙ，Ｚ
をそれぞれセットする。次に、本来処理すべきｋと、一
度に処理可能な１を比較し、処理すべきベクトル長とし
て、小さな方の値ｖをＳＥＴＶＬ命令にてベクトル長レ
ジスタ４０にセットする。

次に、ベクトル命令列を実行する。次にセットアップ命
令列２を処理する。すなわち、ｋ〉ｌのとき、１つのベ
クトル命令列が実行されると１個の要素の処理が終了す
るので、ｋから１を差引いたものをｋとして、ベクトル
長レジスタ４０にセットし、かつ、処理すべきベクトル
がのこつているかチェックする。ｋがＯまたは負のとき
には処理すべきベクトルがないので次の処理に進むが、
ｋが正のときには、処理すべきベクトルが残つているの
でＸ，Ｙ，Ｚのベクトルアドレスを、それぞれ、処理ず
みのベクトル要素の次の要素を指定するように、増加さ
せる。ここでは、ベクトル長１と主記憶上のＸ，Ｙ，Ｚ
のそれぞれのベクトルのベクトル間隔１ＮＣＸ１１ＮＣ
Ｙ，．ＩＮＣＺの積の分だけ増加させている。この次に
、この値を再びベクトルアドレスレジスタ２１，２２，
２３にセットすべくＳＥＴＶＡ命令の発行されている個
所に分岐する。これかられかるように、当初の処理すべ
きベクトル長ｋに対し、ｋ−ｍ・１≦１となるまでｍ回
繰返し処理し、最後に（ｋ−ｍ・１）の要素のベクトル
演算を行なつて、本来必要な処理を終了する。この間、
セットアップ命令列１，２が繰り返し実行されるため、
処理速度が遅くなる。このようすを第４図に示す。

第４図は、従来のベクトルプロセッサにて、ｋ＝１５０
のベクトルを１＝６４のベクトルレジスタを使用して処
理したときのようすを示している。すなわち、二つのベ
クトル命令列により、ｌ要素の演算が行なわれ、次のベ
クトル命令列により、残りの（ｋ−２１）個の要素の演
算が行なわれる。これらの演算のためにセットアップ命
令列１，２が３回用いられている。セットアップ命令実
行時間はベクトル長ｋがＬ大きくなると何度も実行され
るので無視できないものとなる。しかも、先に述べたよ
うに、セットアップ命令列は、ベクトル数が増加し、ま
た、多次元ベクトルであると１回当りのセットアップで
もますます多くのステップ数を要することにな・る。一
方、ベクトル命令列の実行そのものは、演算器を複数個
設け、並列に演算をさせ、かつ１つの演算器においても
演算バイブラインと称して多数のデータの演算を高速に
実行する手法等の採用により、きわめて高速に処理され
るようになつてフいるが、セットアップ命令を複数回実
行するため、ベクトル演算の高速化が困難である。本発
明は、上述した従来技術の問題点をなくすため、１つの
ベクトル演算において、セットアップ命令列の実行を１
回のみ行うことにより、ベクトル演算の高速化を可能と
するベクトルプロセッサを提供することを目的とする。

本発明によるベクトルプロセッサは、ベクトルレジスタ
長１をこえる要素数ｋのベクトル演算を行うときに、ｌ
要素を１組のベクトル命令列で処理後、ベクトル演算の
繰返しの必要性を検出する回路と、この回路出力に応答
して、ベクトル命令列を繰返し実行させる回路を有し、
この結果セットアップ命令を何度も実行することを不要
とする。

この結果、第４図に示した例と同じ、Ｋ．ｌの値のベク
トル処理は、第５図に示すように、１つのセットアップ
命令列につづく、３つの連続したベクトル命令列によつ
て実行しうるようになる。

以下、本発明を実施例によつて詳しく説明する。第６図
は、本発明によるベクトルプロセッサの命令実行部分の
回路構成を示したものである。通常の命令の読出し、実
行においては次のように動作する。命令アドレスレジス
タ（以下１ＡＲと略す）Ｒ３から読出すべき命令のアド
レスが主記憶制御ユニットＢｌｌに送られ、主記憶制御
ユニットＢｌｌは主記憶装置（図示せず）から命令を読
出して命令レジスタ（以下１Ｒと略す）Ｒ５にセットし
命令制御ユニットＢｌＯにてデコードし、その実行を制
御する。一方、１．ＡＲ．Ｒ３中のアドレスは、加算器
Ｂ２にて、命令長レジスタＢ１で指定される命令長と加
算され、レジスタＲ４にセットされる。命令の実行が開
始されると、ＩＡＲｌＲ３を更新する信号１１が命令制
御ユニットＢｌＯから出て、オアゲートＧ２を介して、
ＩＡＲ，．Ｒ３に与えられる。ＩＡＲｌＲ３は、この更
新信号１１に応答して、セレクタＳ１の出力をセットす
る。通常は、選択信号１７が０であるので、セレクタＳ
１は、レジスタＲ４の内容を選択する。ＩＡＲｌＲ３の
内容が線１、ｏを介して、主記憶制御ユニットＢｌｌに
送られ、次の命令が読出され、ＩＲ．．Ｒ５にセットさ
れる。このようにして、次々と命令が読出され、実行さ
れていく。さて、第７図に示すような命令列が実行され
たとする。

この命令列の中で、ＳＥＴＶＡ命令、ＳＥＴＶＬ命令は
第２図と同じものである。ＳＴＡＲＴＶＰ命令は、繰返
すべきベクトル命令列の先頭アドレスを指定する命令で
、ここでは、次のＬＶＲ命令の存在するアドレスＸＸが
指定されている。このアドレスＸＸ以降には、第２図と
同じＬＶＲ等の命令列がストアされている。これらの命
令列の最後の命令、ＥＮＤ命令は、ベクトル命令列の終
了を示す命令で、この命令が実行され、繰返しベクトル
命令列を実行する必要があると判断されたときには、Ｓ
ＴＡＲＴＶＰ命令で指定されたアドレスＸＸから始まる
ベクトル命令列を繰返し実行する。これらの命令の実行
のようすを次に述べる。

まず、命令ＳＥＴＶＡ２ｌ，Ｘ″が主記憶制御ユニット
Ｂｌｌから読出され、ＩＲ．．Ｒ５にセットされる。命
令制御ユニットＢｌＯは、その内部に設けられたデコー
ダ（図示せず）により、この命令のオペレーションコー
ド（オペコード）を解読し、１Ｒ．．Ｒ５内の命令力Ｇ
ＥＴＶＡ命令であることを解読すると、フリップフロッ
プ（ＦＦ）Ｆ２をセットする。また、この命令のアドレ
スフィールド内の間接アドレスＸ″が線１９を介して主
記憶制御ユニットＢｌｌに送られ、このユニットの制御
の”下で、この間接アドレスｘ゛でもつて、主記憶装置
がアクセスされ、そこから、アドレスＸが線１２に読出
される。ベクトルアドレスレジスタ回路（以下■ＡＲ回
路）Ｂ２ｌ，Ｂ２２，Ｂ２３は、すべて同じ回路構造を
有し、ベクトルアドレスレジスタ（以下、■ＡＲ）と、
この■駅の値を制御する回路とからなる。

ＦＦ．．Ｆ２のセット出力は、ＶＡＲ回路Ｂ２ｌ〜Ｂ２
３のセレクタＳ３に共通に与えられるとともに、オアゲ
ートＧ８を介してアンドゲートＧ９に与えられる。セレ
クタＳ３は、ＦＦ．．Ｆ２のセット出力に応答して、線
１．に選択する。一方、命令制御ユニットＢｌＯは、Ｉ
Ｒ内の命令がＳＥＴＶＡ命令であるとき、その命令内の
ＶＡＲ指定フィールド内のデータ６“２１゛を解読して
、Ｖ，ＡＲ回路Ｂ２ｌ〜Ｂ２３の内、対応するものを選
択的に起動するためのレジスタ指定信号１，を送出しっ
づける回路（図示せず）を有する。レジスタ指定信号１
４は、Ｖ，ＡＲ回路Ｂ２ｌ内のアンドゲートＧ９に入力
されているので、ゲートＧ９が開かれ、■書回路Ｂ２ｌ
内の■ＡＲ２ｌにＦＦ．．Ｆ２のセット信号が供給され
、ＶＡＲ２ｌに、線１２上のベクトルアドレス６４Ｘ゛
がストアされる。一方、他のＶＡＲ回路Ｂ２２，Ｂ２３
には、レジスタ指定信号１，が入力されないので、その
中のＶＡＲ２２又は２３の内容は更新されない。このよ
うにして、命令ＳＥＴＶＡ２ｌ，Ｘ″により、■ＡＲ回
路Ｂ２ｌのＶ，ＡＲ２ｌにアドレス６４Ｘ″がストアさ
れる。この命令の実行終了後ＦＦ．．Ｆ２はリセットさ
れる。以下、同じようにして、命令ＳＥＴＶＡ２２，Ｙ
″とＳＥＴＶＡ２３，Ｚ″により、ＶＡＲ回路Ｂ２２，
Ｂ２３内のＶＡＲ２２，２３に、ベクトルアドレスＹ，
Ｚがそれぞれセットされる。

ＶＡＲ２ｌ〜２３の出力は、レジスタ指定信号１４によ
り指定されたＶＡＲの出力が選択されるように動作する
セレクタＳ４、線６を介して主記憶制御ユニットＢｌｌ
に送られる。次に、命令ＳＥＴＶＬｋ″がＩＲ．．Ｒ５
にセットされると、命令制御ユニットＢｌＯがこの命令
のオペコードをデコーダにより解読し、ＳＥＶＴＬ命令
であることを知ると、ＦＦ．．Ｆ３をセットする。

この命令内の間接アドレスｋ″が線１９を介して主記憶
制御ユニットＢｌｌに送られ、ＳＥＴＶＡ命令の場合と
同様にベクトル要素数ｋが線１２上に読出される。セレ
クタＳ２は、ＦＦ，．Ｆ３のセット出力に応答して、デ
ータ線１２をセレクトする。

さらに、セレクタＳ２の出力は、ベクトル長レジスタＶ
ＬＲ．．Ｒ６に入力される。

ＶＬＲ．．Ｒ６に、ＦＦｌＦ３のセット出力がオアゲー
トＧ６を介して入力されているので、■ＬＲ．．Ｒ６は
、セレクタＳ２の出力をストアする。ＶＬＲ，．Ｒ６の
内容と、ベクトルレジスタ長レジスタＢ５にあらかじめ
ストアされているベクトルレジスタ長１の差ｋ−１が減
算器Ｂ６で求められ、その出力は、レジスタＲ７にスト
アされるとともに、正検出器Ｂ７に入力される。正検出
器Ｂ７は、その入力が正のときに、ＦＦ，．Ｆ５をゼッ
トし、その入力が負又はＯのときに、ＦＦ．．Ｆ５をリ
セットする。セレクタＳ５は、ＶＬＲ．．Ｒ６とＲ５の
内、小さい方の値を有するものをセレクトする。すなわ
ち、セレクタＳ５は、このＦＦ，．Ｆ５の出力がセット
出力かリセット出力かに応じて、ＶＬＲ，．Ｒ６又はベ
クトルレジスタ長レジスタＢ５をセレクトする。セレク
タＳ５により選択された値は、線１８を介して、命令制
御ユニットＢｌＯ、主記憶制御ユニットＢｌｌに送られ
、その後のベクトル命令の実行に用いられる。ＳＥＴＶ
Ｌｋ″命令によりベクトル要素数ｋがＶＬＲ，．Ｒ６に
セットされた直後では、ｋ〉１又はｋ≦ｌに依存して、
それぞれ、１、ｋが、線１８に出力される。この線１８
上のデータは、その後のベクトル処理される要素数をア
クセスするために、主記憶制御ユニットＢｌｌに入力さ
れる。また、この線１註のデータは、この数のベクトル
要素の処理を制御するために、命令制御ユニットＢｌＯ
に送られる。このＳＥＴＶＬｋ″命令の実行が終了する
と、ＦＦ．．Ｆ３がリセットされる。一方、ＦＦｌＦ５
は、この後の命令が実行されるたびに、正検出器Ｂ７の
そのときの出力に応じてセット又はリセットされる。こ
のように回路を構成することにより、第３図に示した従
来技術のセットアップ命令列１による、ｋと１の内、小
さい方をｖとする処理が不要となる。

次に、命令ＳＴＡＲＴＶＰＸＸがＩＲ，．Ｒ５にセット
されると、命令制御ユニットＢｌＯのデコーダがこの命
令を解読し、ＳＴＡＲＴＶＰ命令であることを知るとＦ
Ｆ．，Ｆｌをセットする。

また、この命令のアドレスフィールド内のデータ′６Ｘ
Ｘ１が線１９を介して先頭ベクトル命令レジスタ（以下
Ｓ■■Ｒ）Ｒ１に入力される。

ＳＶＩＲ．．Ｒｌは、ＦＦ，．Ｆｌのセット出力に応答
して、このアドレスデータ“゜ＸＸ゛をストアする。次
の命令ＬＶＲ３ｌ，２ｌが、ＩＲ．Ｒ５にセットされ、
命令制御ユニットＢｌＯでデコードされ、実行に移され
ると、■，ＡＲ２ｌ中のベクトルアドレスが主記憶制御
ユニットＢｌｌに送られ、″ベクトルデータの読出しに
用いられる。

一方、この命令のアドレスフィールド内のデータ６６２
ｒ′で指定されるＶＡＲ２ｌ内のベクトルアドレスＸは
加算器Ｂ９にて、ベクトル要素読出し間隔を示すレジス
タＢ８の内容と加算され、レジスタＲ９にーセットされ
る。レジスタＢ８の内容は命令で変更できるようにする
ことも可能である。命令制御ユニットＢｌＯがこの命令
のアドレスフィールド内データ５１２ｒ３に応答して、
ＶＡＲ２ｌ〜２３の更新信号１３と、■ＡＲ２ｌを指定
するレジスタ指定信ｌ号１，を出力すると、ＶＡＲ回路
Ｂ２ｌ内のレジスタＲ９の内容（次に読出すべきベクト
ルアドレスを示す）がセレクタＳ３を経て■ＡＲ２ｌに
セットされる。セレクタＳ３は、ＦＦ．．Ｆ２がリセッ
ト状態にあるのでレジスタＲ９をセレクトする。新たに
Ｖ，ＡＲ２ｌにセットされたアドレスによつて、次のベ
クトルの読出しを行なう。これを次々に繰返して、ベク
トル要素を主記憶から読出し、この命令のアドレスフィ
ールド内データ′６３ｒ５に対応するベクトルレジスタ
（図示していない）に格納していく。読出すべきベクト
ル要素数はあらかじめ主記憶制御ユニット１１に信号線
１３を介してセレクタＳ５より与えられた値に等しい。
したがつて、ベクトル要素数ｋがベクトルレジスタ長ｌ
より大きいときには、読出されるベクトル要素数はｌに
等しく、逆の場合は、ｋに等しい。次の命令ＬＶＲ３２
，２２も、ＶＡＲ２２を同じように用い、この命令内の
アドレスデータ“３７゛に対応するベクトルレジスタ（
図示せず）に、アドレスＹから始まるベクトル要素をス
トアする。次の命令ＶＡＤＤ３３，３ｌ，３２が実行さ
れると、この命令の第２、第３番目のアドレスデータ６
“３１−“４３２３゛に対応するベクトルレジスタの内
容を加算して、この命令の第１番目のアドレスデータ“
゜３３゛に対応するベクトルレジスタ（図示せず）に、
その加算結果をストアする。このときの装置動作は、従
来と同じであるので、詳細に説明しない。次の命令ＳＴ
ＶＲ３３，２３が実行されると、この命令の第１のアド
レスデータ゜゜３３゛に対応するベクトルレジスタの内
容が、この命令の第２のアドレスデータ゜゜２３゛に対
応した主記憶装置内位置、すなわち、この第２のアドレ
スデータ゜゜２３゛に対応するＶＡＲ２３内のアドレス
“゜Ｙ゛から始まる領域にストアされる。

このストア動作のとき一のＶＡＲ２３の更新は、ＬＶＲ
命令の場合と同じように、命令制御ユニットＢｌＯによ
り制御される。このようにして、ＬＶＲ命令、ＳＴＶＲ
命令の実行が終了すると、ＶＡＲ２ｌ〜２３は更新を完
了し＝ており、その後再び、ＬＶＲ．．ＳＴＶＲ命令が
実行されるときに主記憶装置から読出す、またはそれに
書込む領域は、先にこれらの■書回路を用いてアクセス
された領域に隣接する領域である。

この結果、第３図に示した従来技術のセットアップ命一
令列２による、ベクトルアドレスの増分計算処理が必要
でなくなる。ベクトル命令が次々ど処理され、命令列の
最後を示すＥＮＤ命令が訳、Ｒ５にセットされ、命令制
御ユニットＢｌＯにて他命令と同様にデコードされ、実
行に移されると、ＥＮＤ命令を示すフリップフロップＦ
４がセットされる。

このフリップフロップＦ４の出力と正検出器Ｂ７の出力
を憶えるフリップフロップＦ５の出力はアンド・ゲート
Ｇ５に入力される。ＳＥＴＶＬ命令でＶＬＲ，．Ｒ６に
セットされたベクトル要素数ｋがベクトルレジスタ長１
より大きい時には、ＦＦ，．Ｆ５が、ＳＥＴＶＬ命令で
セットされているので、ＥＮＤ命令デコー）ド時には、
アンドゲートＧ５の出力信号１７が“１゛になる。信号
１７が“゜１゛になると、まずセレクタＳ１の制御が切
替えられ、ＳＶｌＲ．．Ｒｌの内容゜゜ＸＸ゛がセレク
タＳ１により選択されて１ＡＲ．．Ｒ３にセットされる
。このセットは、オアゲートＧ２を介して入力される信
号１７により行なわれる。また、セレクタＳ２を制御す
るＦＦ，．Ｆ３は、リセットされたままであるので、セ
レクタＳ２は、レジスタＲ７をセレクトする。セレクタ
Ｓ２で選択されたレジスタＲ７中の（ベクトル要素長ｋ
−ベクトルレジスタ長１）の値が、■泳、Ｒ６にセット
される。

ＶＴＲ，．Ｒ６のセットは、オアゲートＧ６を介して入
力される信号１７により行なわれる。以上によつてＩＡ
Ｒ，，Ｒ３中には繰返すべきベクトル命令の先頭アドレ
ス“ＸＸ゛が入り、また、■ＬＲ．．Ｒ６には、処理す
べき残りのベクトル要素数ｋ−１が入つていることにな
る。

再びベクトル命令列の実行が可能となる。その後、命令
制御ユニットＢｌＯの制御のもとで、ベクトル命令列Ｌ
ＶＲ３ｌ，２ｌからＥＮＤ命令まで実行される。この実
行終了後に、ＶＬＲ．Ｒ６の値（ｋ−１）が、ｌより大
きいときには、再び命令ＬＶＲ３ｌ，２ｌからＥＮＤ命
令まで繰り返される。

以下、同様のことが、ＶＬＲ．．Ｒ６の値がｌより小さ
くなり、ＦＦ，，Ｆ４がセットされなくなるまで行なわ
れる。

以上の説明では、繰返し実行するベクトル命令列の先頭
命令をＳＴＡＲＴＶＰ命令にて指定する方式について述
べた。

このほかに、第８図に示すように、ＳＴＡＲＴＶＰ命令
は使用せず、ＥＮＤ命令にて、繰返し実行すべきベクト
ル命令列の先頭命令のアドレスＸＸを示す方式も考えら
れる。この場合、ＳＶＩＲｌＲｌに、ＥＮＤ命令でアド
レスＸＸをセットするように変更すればよく、それ以外
の点については、第６図の構造をほとんどかえる必要は
ない。以上に説明したごとく、本発明によれば、ベクト
ルレジスタに格納可能なベクトル要素数よりも大きい長
さのベクトルに対する演算においても、ベクトルアドレ
スレジスタやベクトル長レジスタへのベクトルアドレス
、ベクトル長のセットアップを１回ですませることがで
き、何度にもわたつてセットアップを繰返すことによる
無駄な処理を省き、効率よくベクトル演算をすることが
可能となる。

【図面の簡単な説明】

第１図はベクトルレジスタを有する従来のベクトルプロ
セッサを示す図、第２図は第１図で使用するベクトル命
令の例、第３図は従来方式による命令処理フローを示す
図、第４図は従来方式で実行したときの実行時間の内訳
を示す図、第５図は本発明による実行時間の内訳を示す
図、第６図は本発明によるベクトルプロセッサの主要部
の回路構成を示す図、第７，８図はそれぞれ本発明で使
用する命令列の例を示す図である。Ｒ１・・・・・・繰返し実行するベクトル命令列の先頭
アドレスを示す先頭ベクトル命令アドレスレジスタ（Ｓ
ＶＩＲ）、Ｒ３・・・・・・命令アドレスレジスタ（１
ＡＲ）、Ｒ５・・・・・・命令レジスタ（ＩＲ）、Ｒ６
・・・・・・Ｌベクトル長レジスタ（ＶＩＲ）、Ｂ６・
・・・・・ベクトル長の減算器、Ｂ７・・・・・・減算
器の出力が正であることを検出する正検出器、Ｆｌ，Ｆ
２，Ｆ３・・・・・・それぞれＳＴＡＲＴＶＰ命令、Ｓ
ＥＴＶＬ命令、ＥＮＤ命令がデコードされたことを示す
フリップフロップ、；Ｒ８・・・・・・ベクトルアドレ
スレジスタ。

Claims

【特許請求の範囲】１命令列内の各ベクトル命令により処理されるべきベ
クトル長を記憶するための第１のレジスタと、該ベクト
ル命令によるベクトル処理に用いられるベクトルレジス
タの長さを記憶するための第２のレジスタと、該第１、
第２のレジスタに結合され、該ベクトル長が該ベクトル
レジスタ長より大きいか否かを検出する手段と、該第１
、第２のレジスタに結合され、該ベクトル長と該ベクト
ルレジスタ長の内、小さい方を選択する手段と、該第１
、第２のレジスタに結合され、該ベクトル長から該ベク
トルレジスタ長を減算する手段と、それぞれ主記憶装置
の複数のベクトル要素を順次アクセスするための、複数
のベクトルアドレス発生回路であつて、各々が、主記憶
装置上のベクトル要素のアドレスを記憶するためのベク
トルアドレスレジスタと該ベクトルレジスタにアクセス
すべき先頭ベクトル要素アドレスをセットする手段と、
起動されたときに該ベクトルアドレスレジスタの内容を
、該主記憶装置上のベクトル要素のアクセスに同期して
、所定数ずつ更新する手段とを有するものと、複数のベ
クトル命令を含む命令列の実行を制御する手段であつて
、該命令列内の該主記憶装置へのアクセスを要求する複
数のベクトル命令の各々に応答して、該ベクトルアドレ
ス発生回路の一つを選択的に起動し、該起動されたベク
トルアドレス発生回路から出力される、ベクトルアドレ
スを用いて該主記憶装置に対するアクセスを実行する手
段と、繰り返し実行されるべき命令列の部分の最後の命
令に応答して、該検出手段が、該ベクトル長が該ベクト
ルレジスタ長より大きいことを示している条件下で、該
減算手段の出力を該第１のレジスタにセットし、かつ、
該命令列部分の先頭の命令を実行するごとく、命令実行
の順序を制御する手段とからなり、該ベクトルアドレス
発生回路の各々は、該命令列部分の実行が繰り返された
ときには、該命令列部分の先の実行時に発生したベトク
ルアドレスに続くベトトルアドレスを発生するものであ
るベクトルプロセッサ。２該検出手段は、該減算手段の出力に応答して該ベク
トル長が該ベクトルレジスタ長より大きいか否かを検出
するものである第１項のベクトルプロセッサ。３該選択手段は、該検出手段の出力に応答するもので
ある第１項又は第２項のベクトルプロセッサ。４該ストア手段は、該減算手段の出力をストアする第
３のレジスタと、該命令列部分に先立つて使用される所
定のセット命令に応答して出力されるベクトル長の初期
値と、該第３のレジスタの出力とをセレクトするデータ
セレクタと、該セット命令に応答して該初期値を選択し
、該最後の命令に応答して該第３のレジスタを選択する
ごとく、該データセレクタを制御する手段とを有する第
１項のベクトルプロセッサ。５該順序制御手段は、次に実行すべき命令アドレスを
記憶する命令アドレスレジスタと、該命令アドレスレジ
スタで指定された命令を該主記憶装置より読み出し、該
命令列部分の先頭の命令のアドレスを記憶する手段と、
所定数ずつ該命令アドレスレジスタの内容を更新させた
アドレスを発生する手段と、該更新アドレスを記憶する
手段と、該先頭命令アドレス記憶手段の出力と該更新ア
ドレス記憶手段の出力を選択するアドレスセレクタと、
該最後の命令以外の命令に応答して該更新アドレス記憶
手段の出力をセレクトし、該最後の命令に応答して該検
出手段が該ベクトル長が該ベクトルレジスタ長より大き
いことを示しているときに該先頭命令アドレスをセレク
トするごとく該アドレスセレクタを制御する手段とを有
する第１項又は第４項のベクトルプロセッサ。