JPS58134365A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ベントル演算を処理する装置に係シ、ベクト
ル処理の適用範囲を拡大する中能に関する。

従来のベクトル処理装置において、ベクトル化してはｉ
けない阻書賛因の大きなものの一つとして、データ参照
関係の問題がある。すなわち、べタトル処通し死時と、
ベクトル処理しない時とで同一データへの参照順序が異
なり、実行結果が異なってしまう問題である。この問題
は、以下の文献で詳しく論じられている。

中　梅谷他　「技術計算プログラムの自動ベクトル化技
術」　情報処理　Ｖｏｔ、２３，４１゜ｐ　２９　、　
　（Ｊａｎ、　１１１８２　）（ｉ）　　ＣＲＡＹ−１
ユーザーズガイド、ＳＭ　−００９、ＣＲＣ，センチユ
リリサーチセンタ株式会社、（１９８０）、Ｐ７−１３ （ｉｉｌ　　ＶＯ３２／ＶＯ３３最ａ化ＦＯＲＴＲＡＮ
７７使用の手引、８０８０−３−２５８−１０．　日立
製作所。

２１８ 以下、各配列要素へのアクセスを、ｆｅｔｃｈ（読出し
）と５ｔｏｒｅ　（書込み）と名付ける。

第１図は、同一データ４（配列Ｘ）へ２回の参照が発生
するベクトル演算’ｔｔｍしたい処理の盤を、ＦＯＲＴ
ＲＡＮ？？言語のＤＯ文を用いて記述したものであり、
大きく４つの聾に分類される。ここで、Ｘ、Ａ、Ｂは一
次元の配列で６９、負の添字も許されるものとする。ま
たＡＢＳは絶対値を得る演算であろ、　は符号の反転を
行う演算である。

ＤＯの２０型は、ＦＯＲＴＲＡＮ　　のステートメント
上で定義が引用に先行する盤である。ここでは１参照”
の用語は、デ７夕の１引用”と１定義”の両者に対して
用ｉる。ＤＯの４０ｍは、引用が定義に先行する聾であ
る。ＤＯの６０型は２つの定義が存在する置である。Ｄ
Ｏの８０ｆｆｉは２つの引用が存在する盤である。ＤＯ
の９０型は、ＤＯの４０ｍの一種と考えることができる
。

以下、文番号１１．１’２，３１，３２，５１゜５２．
７１．７２．８１がそれぞれ１個のベクトル命令と対応
する演算（たとえば四則演算、論理演算）であると仮定
する。

以下、ＤＯ１２）−０Ｉ中心よデー、＃い関係。

日１ 間喝点と本発明による対策について説明を進める。

１１：１１ ＤＯの２０をベクトル処理するとは、文番号１１０処塩
だけをまとめて実行し、別に文番号１２０処場だけｔま
とめて実行する処理形態である。

Ｍ２０ＧＨの！ムＰでは、ｊｌＩ２図に示し丸様に、文
□□□−−コー され九ベクトルプロセッサでは、第３図に示し九様に文
番号１１と文番号１２の処理を実行する２つのベクトル
命令を並列して実行する機能を有している。

第４図は、上記４つのＤＯループを上記２つのベクトル
処理方式で実行し死時、正しい演算結果が得られるか否
かを示し友ものである。○印は、正しい結果が得られる
ことを示してお９．１ベクトル化可能”と名付けられる
。ｘ印は、ベクトル処理した持玉しい結果が得られない
ことを示しており、１ベクトル化不可”と名付けられる
。Δ印は、本発明の機能を付加しなければ正しく結果が
得られないことを示している。

再び、ＤＯの２０ｍを例に詳しく説明する０図４で示し
た様に、ＮＯ値の正負によシベクトル化可能か否かの判
定が異なる。

纂１図のＤＯ２σにおいてメそりへのアクセスの概念的
な実行の順番を考える。まずＩ＝１として、λ（１）を
ｆｅｔｃｈ　ｌ、、、Ｘ（１＋Ｎ）ｔｓｔｏｒｅＬ、Ｘ
　（１）をｆｅｔｃｈＬ、Ｂ　（１）を５ｔｏｒｅする
１次にＩ−２として−Ａ（ａをｆｅｔｃｈＬ、、Ｘ（２
＋Ｎ）を＠ｔｏｒｅ　Ｌ、Ｘ（２）をｆｅｔｃｈ　Ｌ、
Ｂ（ａ）を５ｔｏｒｅする０次にｌ＝３として、Ａ（３
）をｆｅｔｃｈＬ、、Ｘ（３＋Ｎ）ｔ−ａｔｏｒｅし、
Ｘ（３ンｔｆｅｔｃｈＬＢ（３）を５ｔｏｒｅする。上
記、Ａ（１）、Ｘ（Ｘ＋Ｎ）。

・・・のアクセスの順番を実行順序と名付ける。すべて
のアクセスは、順番に実行されるので、各アクセスに実
行の順序を示す実行順序番号を付けることができる。簡
単な実行順序番号の付は方として、ＤＯのインデックを
上位とし、下位をＤｏルーズのステートメント中での参
照の願書とする番号がある。ＤＯ２０の例では、人（１
）のｆｅｔｃｈは１１％Ｘ（１＋Ｎ）の５ｔｏｒｅは１
２、Ｘ（１）のｆｅｔｃｈは１３、Ｂ（１）の５ｔｏｒ
ｅＦｉ１４、Ａ（２）のｆｅｔｃｈは２１．Ｘ（２十Ｎ
）の５ｔｏｒｅはｚｓ、ｘ（ｌのｆｅｔｃｈは２３、Ｂ
（ｇ）の１ｔＨｅはａｎ；Ａ（ａ）のｆ＠ｔｃｈは３１
と付番することができる。実行順序番号は、アクセス間
での順序関係を規定するものであるから、異なるアクセ
スに同一実行順序番号を付けてはいけないが、欠番があ
ってもかまわない。

最終的な演算結果が正しいければ、上記アクセスの実行
順序は保証しなくても良い、ベクトル処理を行うと、ア
クセス順序は上記実行順序のアクセス順とは異なる可能
性がある。問題となるのは同一データへ２回以上のアク
セスが存在する時、該当データへのアクセスの順番が保
証されない場合である。ＤＯ２０において、配列ＡとＢ
は各配列要素に着目すると１回しかアクセスされない。

配列Ｘは、２回のアクセスが各配列要素に実行される可
能性がある。シ九がって以下、アクセスの順番に注目し
なければいけないのは配列Ｘだけである。

第５図は、Ｎ＝３　（正）におけるＤＯ２ＧＯ処理を配
列ＸへのアクセスをΦ心に示し友ものである。以下、ｉ
ｌは図２および図３のＤｏｌｌでのループインデックス
、Ｉｉ’ばＤＯ１２でのループインデックスである。

ここでＸ（４）のアクセスに着目すると正しい演算結果
を得るためにはＩ＝１での５ｔｏｒｅを先に実行Ｌ、１
ｆＩ−４で０ｆｅｔｃｈｋ実行しなければならない。

第２図に示し九ベクトル命令ｔ１＠番に行う方式では、
１１＝１としてＸ（４）ｔｓｔｏｔｅｌ、、次に１１＝
２としてＸ（５）ｌｓｔｏｒｅｌ、てい〈、以下この順
に５ｔｏｒｅｌ続け、１１＝Ｍとし−［Ｘ　（Ｍ＋３　
）Ｏｓ（ｏｒｅ後、ｌ２＝１としてＸ（１）のｆｅｔｃ
ｈ、次にｌ２＝２としてＸ　（２）のｆｅｔｃｈｔ続け
て行く、こむでＸＧ４）のアクセスに着目するとｌ１ｅ
ｌでの５ｔｏｒｅｔ−先に実行し、後でｌ２＝４でのｆ
ｅｔｃｈを実行しているので、正しいアクセス順序が守
られてｉる。Ｘ（Ｓ）以降のデータも同様に正しいアク
セス順序が保証されておシ、正しい演算結果が常に得ら
れる。

＃Ｉａ図に示し九複数のベクトル命令を並列に実行する
方式では、亮、−号１１Ｏａｔｏｒｅはｌ１＝１゜２・
・・Ｍと順番に実行遮れ、文番号１２のｆｅｔｃｈも１
２−＝１１．２・・・Ｍと順番に実行される。

Ｘ（４）に関するアクセスに注目すると、ｌ２＝４での
ｆｅｔｃｈが％ｌ１−１でｏｓｔｏｒｅよシ先に実行す
る可能性があり、正しい演算結果を得られない危険性を
有している。従って、第３図の方式では本発明が提供す
る機能金有していなければ、文番号１１のベクトル処理
と文番号１２のベクトル処理を並列実行を抑止し、２つ
のベクトル処理を爾２図の方式と同様に順番に実行しな
ければならず、性能が低下する。

次に、Ｎが負の場合（Ｎ＝−３）のＤＯ２Ｇの処理につ
いて第６図を用いて説明する。正しくアクセス順序はＩ
＝１とし−ｔ”Ｘ（−２）の１ｔｏｒｅ。

Ｘ（υのｆｅｔｃｈ、　ｌ　＝　２としてＸ（−１）の
５ｔｏｒｅ。

Ｘ（２）のｆｅｔｃｈと行われる。Ｘ　（１）のデータ
につ勝て考えると、Ｉ　＝　１　Ｏｆｅｔｃｈを先に実
行し、Ｉ＝４での５ｔｏｒｅを後に実行せねばならない
Ｏ第２図に示したベクトル方式では、５ｔｏｒｅｔ−Ｉ
　１　＝　１　、２　・ＭＣ）Ｉｌｊに実行後、ｆｅｔ
ｃｈをｌ２＝１．２・・・の順に実行する。したがって
Ｘ　（１）のデータに関しては５ｔｏｒｅｙ先に実行し
てしまい、正しい演算結果を保証することがで亀ない、
この様に、ベクトル処理では、同一データに対する（ｅ
ｔｃｈより後に実行すべき５ｔｏｒｅが、ｆｅｔｃｈよ
り先に実行するデータ参照関係を前述の文献（ｉｌ）で
は５ｔｏｒｅがデータの古い内容を破壊する意味で、破
壊型依存関係と名付け１いる。この様に第２図の方式で
は、ＤＯの２０ｆｉはＮが負の時ベクトル処理してはい
けない。

第３図に示し九方式では、正しいアクセス順序が守られ
ない危険性がある。つまり、Ｘ（１）のデーｐに関Ｌ−
Ｃ１１１ｅ４の５ｔｏｒｅがｌ２＝１のｆｅｔｃｈよｐ
先に実行される可能性がある。Ｘ（２）以降についても
アクセス順序が守られない危険性がある。Ｎが負の場合
には、文番号１１のベクトル処理と文番号１２のベクト
ル処理を順番に実行しても、第２図の方式の場合と同様
に正しい演算結果が得られない。

以上は、第１図でのＤｏの２０Ｍについて説明したが、
ＤＯの４０盤、ＤＯＯ６０減についても同様に、第２図
の方式ではＮが負の場合にはベクトル処理してしまうと
正しい演算結果が得られないのでベクトル化不可と考え
られる。ＤＯＯ４０臘でＮが負の時でのデータ参照関係
を１ベクトル処理では後に実行すべきｆｅｔｃｈが５ｔ
ｏｒｅより先に実行されてしまい、占いデータの１直ｔ
−ｆｅｔｃｈすることから未完型依存関係と前述の文献
（１１）では名付けている。ＤＯの６（ｌでＮが負での
データＪ［関係も、後で実行すべき５ｔｏｒｅが先に実
行されてしまうことから、破壊製依存関係の一種と考え
ることができる。ＤＯの８０型では、ｆｅｔｃｈ同士の
順序の入替えが演算結果に影響を与えないことから、Ｎ
の正負にかかわらず第２図の方式でも第３図の方式でも
正しい演算結果を保証できる。

本発明の目的は、ベクトル処理すると正しい演算結果が
得られなかったデータ参照関係においても正しい演算結
果を保証し、ベクトル処理の適用範囲を拡大し、ベクト
ルプロセッサの実効的性能向上をはかることにある一 本発明では、複数のベクトル命令を並列會実行するベク
トルプロセッサに、アクセスに用いるアドレスの一致回
路によシ同一データに対する２個以上のアクセスの存在
上検出し、アクセスの属するＤｏループのインデックス
のもつとも小さいアクセスを優先する機能によル、正し
い演算結果を保証する。インデックスが同じ時には、Ｄ
Ｏループ中のステートメント中での参照順序の先の方を
優先する。

ＤＯの２０ｆｉを例として前述の機能を第５図および第
６図を用いて説明する。１１５図ＯＮが正の１ｆ（Ｎ＝
３）には、ＩＩ”１での５ｔｏｒｅと１２＝４でのｆｅ
ｔｃｈが同じＸ（４）のデータへのアクセスであること
を検出し％１１＜Ｉ２よ１２側のｆｅｔｃｈｔＩ　ｌ側
の５ｔｏｒ＠の完了まで待つ機能ｔ−提供する。Ｘｔ５
＞以降についてもｆｅｔｃｈｆ：５ｔｏｒｅの完了まで
待つ機能を提供する。

＃Ｉ６図ＯＮが負の時（Ｎ＝−３）には、１１＝４で０
ｓｔｏｒｅとｌ２＝１でのｆｅｔｃｈが同じＸ（ｌ）へ
アクセスでゐること音検出し、Ｉｌ＞Ｉ２より１・ｊｏ
・ １１１１のｓｔｏｇｖＪＩ２側のｆ　ｅ　ｔ　ｃｈの完
了まで待つ機能を提供する。Ｘ＠以降につ−ても同様に
５ｔｏｒ＠ｔｆｅｔｃｈの完了まで待つａｍ１１！を提
供する。

ＤＯの２０１１だけでなくＤｏの４０Ｗｉ、ＤＯの６０
型についても、第４凶の右手分でΔ印の後に、１必＊’
として明記した機能を提供する。

ＤＯの２０．４０．６０臘およびＮＯ正負會問わず次の
機能に！していればベクトル処理しても正しい演算結果
が得られる。

〔機能Ａ〕

各ベクトルのアクセス要求は、自分の次のアクセスの実
行順序番号より小さなアクセス実行順序番号を持ったア
クセスでまだメモリ処理が完了していないものの中に、
アドレスの一致するものが存在した時、アドレスの一致
するアクセス要求の完了を待つ。ここで実行順番号は１
つのＤＯループ中のすべてのメモリアクセスの概念上の
実行順序を示す（小さいものｔ先に実行する）番号であ
り、たとえば上位ｔ−Ｄｏルーズのインデックス、下位
ｔＤＯループ内での参照の順序番号（小さいものがＦＯ
ＲＴＲＡＮのステートメントとして先に記述されている
）から構成される。

本機能は、同一データへのアクセスは実行順序番号の小
さいアクセスを優先する機能を実現している。を九、ｆ
ｃｔｃｈｌｉｉｊ士は順序性を保証しなくても正しい演
算結果を保証でき、る。

以下、本発明Ｏ実施例ｔ＃Ｅ７図により説明する。

第７図は、２つのベクトル命令を並列して実行すること
が可能なベクトルプロセッサでおり、第３図に示し丸刃
式を本発明により改良したものである１本実施例では、
１つのベクトル命令は１本のベクトルのｆｅｔｃｈと１
本のベクトルの５ｔｏｒｅから成立してｉることを仮定
している０本ベクトルプロセッサは、ベクトル命令およ
びベクトルデータを格納する記憶制御装置４０１　（以
下ＳＣＵと略す）、命令制御装置１０Ｇ、ａＣＵ中のベ
クトルのアドレスを作成するＦｅｔｃｈアドレス作成回
路３１Ｇと３３０及び５ｔｏｒｅアトＶＸ作成回路３５
０と３７０．２つのベクトル命令の演算を実行する演算
器（以下ＡＬＵと略す）６００，６４０．８ＣＵと演算
器の間に介在するベクトルレジスタ（以下ＶＢと略す）
群ｓ００、および本発明の中心部分である順序性保証回
路２００よｐ構成される。

次に、各回路の動作例を第１図のＤＯ２０’ｉ用いて説
明する。ｊ＆初にＳＣＵからデータ線４０１を経由して
ベクトル命令を受取つ九命令制御装置は、データ線１０
１’ｔ”経由してＦｅｔｃｈアドレス作成回路０−３１
０にベクトルアドレスの情報（ベクトルのスタートアド
レスと増分値、ＤＯループ中におけるベクトル命令の１
誤序番号）を送出する。

ｐｅｔｃｈアドレス作成回路０は、文番号１１でｆｅｔ
ｃｈする各ベクトル要素（Ａ（Ｉ））のアドレスおよび
実行順序番号のすべてま九は一部をデータ線３１１を経
由して順序性保証回路２００に送出する。ｐ６ｔｃｈア
ドレス作成回路０の詳細な実施例については第８図を用
いて後述する。Ｉ＠序性保証回路２００は、ｐｅｔｃｂ
アドレス作成回路０が次にＳＣＵに要求するアクセスと
同じアドレスを持ちかつ実行順序番号が小さく逅づ８Ｃ
Ｕへ要求が受付けられていないアクセスが他のアドレス
作成回ｗ１３３Ｇ、３５０，３７０に存在していること
を検出した時、信号線２１０ｔ−経由してｐｅｔｃｈア
ドレス作成回路Ｏからの次０ｆｅｔｃｈ要求を抑止する
ことを指示する。ＤＯ２００例では、Ａ（Ｉ）は他で参
照されないので抑止信号が発行されることは無い、順序
性保証回路の詳細な実施例については、第９図管用いて
後述する。

ｐｅｔｃｋアドレス作成回路０は、順序性保証回路から
要求抑止の指示が無ければ、データ線３１１を経由して
次のベクトル要素アドレスｔ−ｓｃυに送出し、信号線
３１２’を経由してｆ　ｅ　ｔ　ｃｈの指示をＳＣＵに
発行する。８ＣＵは要求を受付けると、受付け＊こと全
信号線４１Ｇを経由してＦ’ｅｔｃｈアドレス作成回路
Ｏに応答する。ｐｅｔｃｈアドレス回ｊｌ！ｏは、要求
が受付けられると次のベクトル１２木のアドレスを作成
する。

ＳＣＵは、ｆｅｔｃｈアドレスに基づいて各ベクトル要
素（ム（！目ゾ出し、データ線４２０會経由してｖａ評
ｓｏｏ中ＪＤＶＲ５１０４Ｃ送出する。

ＶＲ５１Ｇは各ベクトル要素上格納するとともＫ。

ＡＬＵＯ−６００にデータ［６１０を経由して送出する
。ＡＬＵＯ−６００は、命令制御装置からの指示Ｏ基に
ＡＢＳの演算を各ベクトル要素（Ａ（Ｉ））に施し演算
結果をデータ線４２０會経由してＶＲ５１１に送出する
。

命令制御装置は、データ線１０１を経由して、第１図の
文番号１１の定義と対応する各ベクトルｉ素ＩＸ（Ｉ＋
Ｎ））のアドレス情報を５ｔｏｒｅ７ドレス作成回路０
−３５０に送出するａ　５ｔｏｒｅアドレス作成回路０
はｐｅｔｃｈアドレス作成回路０と同様に、データ線３
５１を経由して文番号１１で５ｔｏｒｅする各ベクトル
要素（Ｘ（Ｉ＋Ｎ））のアドレスと実行順序番号のすべ
てまたは一部を順序性保証回路２００に送出する。３ｔ
ｏｒｅアドレス作成回路は前述のｐｅｔｃｈアドレス作
成回路と同一の機能を有している。順序性保証回路２０
０はｓ　８ｔｏｒｅアドレス作成回ｗｒｌが次にＳＣＵ
に要求するアクセスと同じアドレスを持ちかつ実行順序
番号が小さくかつＳＣＵへの要求が受付けられていない
アクセスが他のアドレス作成回路３１０，３３０゜３７
０に存在してバることを検出した時、信号線２５０を経
由してＢｔｏｒｅアドレス作成回路３５０に次の５ｔｏ
ｒｅのＳＣＵへの要求を抑止することを指示する。ＤＯ
２０の例では、Ｎが負の値でかつ（１１＋Ｎ）＞（Ｉ２
）の状態が発生した時に、本抑止信号が発行される可能
性がある。ここでＩＩとＩ２はそれぞれ次に要求すぺ龜
ベクトル要素のアクセスのインデックス値である（第６
図参照）。

９ｔｏｒ・アドレス発生回路ｌは、抑止の指示が無けれ
ば５ｔｏｒｅアドレスをデータ線３５１を経由してｓｃ
ｕＫｍ出し、信号線３５２を経由してａｔｏｒｅｔ−８
ＣＵＫ要求する。同時にＶＲ，５１１は、演算結果ＩＡ
Ｂ３（Ａ（Ｉ）））をデータ＠４４０にして８ＣＵに送
出する。８ＣＵが５ｔｏｒｅｉｌ求を受付は九ことを示
す応答は信号線４５０を経由して９ｉ０ｒｅアドレス作
成回路３５０に送出される。

以上の動作説明は、文番号１１と対応するベクトル命令
の処理であるが、文番号１２と対応するベクトル命令の
処理も並行して同時に実行される。

−ｊ−ナワち、各ベクトル１２木（Ｘ（Ｉ）　）のｆｅ
ｔｃｈにはｐｅｔｃｈアドレス作成回路１−３３０が使
用され、アドレスと実行順序番号の全部ま九は一部をデ
ータ？ＩＭ３３１を経由して順序性保証回路２００に送
出する。順序性保証回路は、Ｆｅｔｃｈアドレス作成回
路１が次にＳ　ＣＵＫ要求するアクセスと同じアドレス
を持ちかつ実行順序番号が小さくかつＳＣＵへの要求が
受付けられていないアク゛セスが他のアドレス作成回路
３１０，３５０，３７０に存在していることを検出した
時、ｐｅｔｃｈアドレス作成回Ｍｌ−３３０からの次の
ＳＣＵへの要求を抑止することを指示する信号を信号線
２３０を経由して指示する。Ｄ０２０の例では、Ｎが正
で（１１＋Ｎ）≦（Ｉ２）の時、本抑止信号が発行され
る可能性がある。ここでＩＩとＩ２はそれぞれ、次に要
求すべきベクトル要素のアクセスのインデックス値であ
る（第５図参照）。

以下簡単に文番号１２と対応するベクトル命令の処理動
作を説明する。ベクトル要素（Ｘ（Ｉ）ｌのアドレスは
データ線３５’　１　、要求信号は信号線、ば・、 ３５２をそれぞれ経由してＳＣＵに送出される。

受付信号は信号ｆｉ４５０を経由する。ＳＣＵから続出
されたベクトル要素（Ｘ（Ｉ））は、データ線４６０、
ＶＲ５１２、デーｆｉ−６５０ヲ経由ＬテＡＬＵＯ（６
２０）に送出される。ＡＬＵＯでの符号反転の演算結果
はデータ線６６０、Ｖ几５１３、データ＠４８０を経由
して８ＣＵに送出される。格納先のベクトル要素（Ｂ（
Ｉ））のアドレスは、８ｔｏｒｅアドレス作成回路１　
（３７０）が行う。データ［３７１は、５ｔｏｒｅアド
レスおよび実行順序番号を順序性保証回路とＳＣＵに送
出する丸めに使用される。信号［２７０は、５ｔｏｒｅ
アドレス作成回路ｌからの次のアクセス要求の抑止信号
を伝えるために使用されるが、ＤＯ２０の例では本抑止
信号は発行されない。ＳＣＵへの要求信号およびＳＣＵ
の受付は信号はそれぞれ信号線３７２と４７０を経由す
る。

ＳＣＵは、同時に４個までのアクセス要求を受付ける能
力があや、同一アドレス作成回路からのアクセス要求を
受、付は丸顔に実行するだけでなく、・′１：。

異なるアドレス作成回路からのアクセス要求も、受付は
良順序を守って実行する機能を有している。

第８図および第９図を用いて、アドレス作成回路と順序
性保証回路の実施例の詳細な説明を始める前に、前述し
た〔機能人〕は次の条件が成立する時にはよシ簡単な〔
機能Ｂ〕で代用して良いことを示す。

（条件） データ参照関係を考えるべき配列（すなわちＤＯループ
内で２回以上参照が指定されている配列）の参照におけ
る添字がＤＯルーズのインデックスに対して線型であり
、かつ増分値（または減少値）がすべての参照を通じて
共通でおる。

第１図で示したＤＯの型はすべて上記条件を満している
。すなわち、配列Ｘの添字は■又は■十Ｎの形式で６り
、ＮはＤＯループ実行中に不変なので、ループのインデ
ックスに対して線微かつ共通の増分値１１”を有して−
る。

〔機ｉヒＢ〕

各ベクトルの次のアクセス要求は、他のベクトルの次の
アクセス要求の中に、自分の次のアクセスの実行順序番
号より小さくかつアドレスが自分のアクセスと一致した
ものが存在した時、一致し九個のベクトルの次のアクセ
ス要求の完了まで待つ。

次に、再びＤＯ２０ＭＭを例に、第５図と第６図を用い
て上記〔機能Ｂ〕によシ正しい演算結果が保証できるこ
とを示す。まず、第５図を用いてＮが正（Ｎ＝３）の時
について説明する。

例として、文番号１１の定義は次に１１＝３の５ｔｏｒ
ｅを次に要求しようとしておシ、文番号１２の引用はｌ
２＝５のｆｅｔｃｈを次に要求しようとして−る状態に
ついて説明する。ＩＩ＜Ｉ２であるからＩＩ側すなわち
文番号ｌｌ側の次の５ｔｏｒｅｄ抑止する必要がなＩ６
なぜならば、実行順序番号が自分より小さい要求はすべ
てＩ２側すなわち文番号１２側のｆｅｔｃｈとして完了
しているからである。ｌ１＝２およびＩ２−４までアク
セス要求が受付けられているから、Ｉｉ”３のアクセス
要求とｌ２＝３及び４のアクセス要求のアドレスは一致
していないはずである。一致していればｌ２＝３及び４
のアクセス要求が受付けられていないはずである。ｌ２
＝５のアクセスは、〔機能人〕を実現するためには、１
１＝３．４．５のアクセスとアドレスの比較を必要とす
る。しかし上記条件（添字の４１型と増分値の共通性ン
が満足されているので、１１＝３のアクセス要求とｌ２
＝４のアクセス要求のアドレスが一致していないことか
ら、１１＝４のアクセス要求とｌ２＝５のアクセス要求
もアドレスが一致しない。また、ｌ１＝３のアクセス要
求とｌ２＝３のアクセス要求とのアドレスが不一致であ
ることから、１１”５のアクセス要求とｌ２＝５のアク
セス要求もアドレスが一致しない、したがって、ｌ２＝
ｓのアクセス要求は、Ｉ　ｌ＝３のアクセス要求とのみ
アドレス一致の検ｆをすれば良い。これはすなわち、〔
機能Ｂ〕にほかならない。　　　　　　・、′ 次に第６図を用いて、Ｎが員・、の場合（Ｎ＝−３）に
ついて、文番号１１の定義側が次に１１＝６の５ｔｏｒ
ｅを要求しようとしておシ、文番号１２の引用側が次に
１２＝３のｆｅｔｃｈを要求しようとしている場合を例
に説明する。１１＝１５までの５ｌｏｒｅ要求とｌ２＝
２までのｆｅｔｃｈ要求が受付けられていることから、
ｌｌ−４および５のアクセス要求とｌ２＝３のアクセス
要求とはアドレスが一致していないことが保証される。

ｌ２＝３のｆｅｔｃｈｔｆ１１＝５０ｓｔｏｒｅまで完
了しているので抑止する必要が無い、１１＝６の５ｔｏ
ｒｅについては、〔機能人〕からｌ２＝３．４．５のア
クセス要求についてアドレスの一致を調べる必要がるる
。しかし、１１＝５とｌ２＝３のアクセス要求間でアド
レスが一致しないことから、１１＝６と工２＝４につい
てはアドレスは必らず一致しない。また、■ｌ＝４とｌ
２＝３のアクセス要求間でアドレスが一致しないことか
ら、ｌ１＝５と１２＝５のアクセス要求間でアドレスは
必らず一致しない、したがって％１１＝６のアクセス要
求は、ｌ２−ｓのアク七へ要求とのみア門〜の一致を検
査すれば良いこととなシ、前述の〔機能Ｂ〕で、アクセ
スの順序性が保証されていることがわかる。

以上はＤｏの２０型において〔機能Ｂ〕にょシアクセス
の順序性すなわち正しい演算結果が保証できることの説
明であったが、ＤＯの４０．６０についても同様に〔機
能Ｂ〕により正しい演算結果を保証することができる。

第８図は、第７図のアドレス作成回路３１０゜３３０．
３５０，３７０の一実施例をｐｅｔｃｈアドレス作成回
路３１０を例として示したものである。

命令制御装置よりデータＭＡ１０１を経由して送られる
、ベクトルのスタートアドレス、増分値、ベクトル命令
の１麿序番号をそれぞれ３１８，３１７゜３２０に格納
する。ベクトル命令の順序番号とは、ＤＯループ中のス
テートメントの参照の順番を示すもので、Ｓ９、たとえ
ば上位をベクトル命令アドレス、下位をベクトル命令中
の参照の順序番号として構成する。ベクトル命令では各
要素の演算は概念上はｆｅｔｃｈ後５ｔｏｒｅするので
、ｆｅｔｃｈに対しては５ｔｏｒｅよりも小さい順序番
号を与える。九とえは、Ｄ０２０では、（Ａ（Ｉ）　）
のｆｅｔｃｈに対するベクトル命令の順序番号は１１１
、（Ｘ（Ｉ＋Ｎ））の５ｔｏｒｅに対するベクトル命令
の順序番号は＠２”、（ｘ（Ｉ））のｆｅｔｃｈに対す
るベクトル命令の順序番号は＠３”、（Ｂ（Ｉ））の５
ｔｏｒｅに対するベクトル命令の順序番号は＠″４”と
する。

レジスタ３１８，３１７，３２０への格納と同時に、イ
ンデックスを格納するレジスタ３１９も、セレクタ３２
２を制御して″ｌ”に初期値設定する。アドレスレジス
タ３１８は、次に要求するアクセスのアドレスを格納し
ており、その出力はデータ線３２５を経由して８ＣＵお
よび順序性保証回路に送られる。インデックス用レジス
タ３１９と命令順序番号用のレジスタ３２０は、次に要
求するアクセスの実行順序番号を格納しておシ、その出
力線３２６と３２７はまとめてデータ線３２７となシ、
順序性保証回路に次のアクセスの実行順序番号として送
られる。第７図でのデータ線３１１は、上記データ線３
２５と３２８　（３２６と３２７）よシ構成されている
。

アドレス作成・制御回路３２９は、信号線２１０を経由
した順序性保証回路からの抑止信号が存在しない時、信
号線３１２を経由してＳＣＵにアクセスを要求する。信
号線４１０を経由して、ＳＣＵよりアクセス要求が受付
けられたことが報告されるとアドレス作成制御回路３２
９は、加算器３１５とセレクタ３２１を制御してアドレ
スレジスタ３１８の内容を、増分値レジスタ３１７の値
だけ増加させる。同時に、加算器３３６とセレクタ３２
２を制御してインデックス用レジスタ３１９の内容をｌ
だけ増加させる。以上の動作によシ、一つ先のベクトル
要素に対するアクセスのアドレスと実行順序番号が作成
されたことになる。

第９図は、前述の〔機能Ｂ〕を実現する順序性保証回路
２００の実施例である。ｐｅｔｃｈアドレス作成回路０
からは、データ９３２５と３２８（第７図ではまとめて
データ線３１１として示し九）を経由して次のアクセス
、竺求のアドレスと実行）ｌ序番号をそれぞれ受取シ、
信号＄２１０を経由し内 て次のアクセス要求の抑□・正信号を応答する。

當゛ Ｆｅｔｃｈアドレス作成回：路ｌからは、データ＠３４
５と３４８（第７図ではまとめてデータ線３１１として
示し九）を経由して次のアクセス要求のアドレスと実行
順序番号をそれぞれ受取り、信号線２３０を経由して次
のアクセス要求の抑止１ｄ号を応答する。　Ｂｔｏｒｅ
アドレス作成回路０からは、データ＠３６Ｆ＊と３６８
（ｇ７図ではまとめてデータＩＩ！３５１として示し九
）を経由して次のアクセス要求のアドレスと実行順序番
号をそれぞれ受取シ、信号線２５０を経由して次のアク
セス要求の抑止信号を応答するａ　５ｔｏｒｅアドレス
作成回路ｌからは、データ線２８５と２８８（第７図で
はまとめてデータ＠３７１として示した）を経由して次
のアクセス要求のアドレスと実行順序番号をそれぞれ受
取り、信゛号線２７０を経由して次のアクセス要求の抑
止信号を応答する。

一致検出回路・２０１は、４つのアドレスをデータ線３
２５，３．４５，３６６．３８５から受取り、相互の内
容の御飯を報告する。具体的には、ｐｅｔｃｈアドレス
□、作成回路０とＢｔｏｒ＠アドレス作成−、、、。

回路Ｏからのアドレスが一致し死時、信号９２０４はｌ
＃となり、不一致のＱ“０”となる。

ｐｅｔｃｈアドレス作成回路０と３１ｏｒｅアドレス作
成回路１からのアドレスが一致し死時、信号１ｌｌｉ！
２０５はｌ＃となり、不一致の時１０”となる。

ｐｅｔｃｈアドレス作成回Ｍｌと３ｔｏｒｅアドレス作
成回路０からのアドレスが一致した時、信号９２０６は
＠ｌ”となり、不一致の時″″Ｏ”となる。

Ｆｅｔｃｈアドレス作成回路ｌと５ｔｏｒｅアドレス作
成回路ｌからのアドレスが一致した時、信号線２０７は
“ｌ”となり、不一致の時１０＃となる。

３ｔｏｒｅアドレス作成回路０と１からのアドレスが一
致した時、信号線２０８は″ｌ”となシネ一致の時１０
”となる。

大小比Ｉ！！回路２０２は、４つの実行順序番号をデー
タ＃１３２８，３４８，３６８．３１８８を受取９、和
尚の大小関係を信号９２９４〜２．９８に出力する。ｐ
ｅｉ（ｈアドレス作成回路Ｏの実行順序番号がストアア
ドレス作成回路０の実行順序番号よシ大きい時、信号線
２９４は＠ｌ”となシ小さい時信号線２９４は１０”と
なる。

Ｆｅｔｃｈアドレス作成回路０からの実行順序番号が、
５ｔｏｒｅアドレス作成回路ｌからの実行順序番号より
大きい時、信号線２９５は″１”となシ、小さい時１０
”となる。

Ｆｅｔｃｈアドレ作成回路ｌからの実行順序番号が、５
ｔＯｒｅアドレス作成回路Ｏからの実行順序、番号よ）
大きい時、信号？ｍＺ９ａはｌ＃となシ、小さい時１０
＃となる。

ｐｅｔｃｂアドレス作成回路ｌからの実行順序番号が、
５ｔｏｒｅアドレス作成回路ｌからの実行順序番号よシ
大きい時、信号＠２９７は″ｌ＃となシ、小さ４時１０
″となる。

５ｔｏｒｅアドレス作成回路０からの実行順序番号が、
５ｔｏｒｅアドレス作成回路ｌからの実行順序番号よシ
大きい時、信号？５２９８は＠１ｍとな夛、小さい時１
０＃となる。

信号＄２０４がｌ＃の時には、信号線２９４の値によっ
てｐｅｔｃｈアドレス作成回路０または９ｉｏｒｅアド
レス作成回路ｌの実行順序番号の大きｉ何次０７クセス
要求を抑止しなければいけない。

すなわち、信号＠２９４が＠ｌ”の時には、ＡＮＤグー
）２１１とＯＲゲート２１４によ）信号線２１（１”ｌ
’とｅ６゜信号＠２９４が″０”の時には、ＡＮＤゲー
ト２５１とＯＲゲート２５４により信号縁２５０が＠ｌ
”となる。ＡＮＤゲート２５１の入力のＯ印は人力の反
転を示す。すなわちＡＮＤゲート２５１は、信号＠２０
４が＠ｌ”で信号縁２９４が１０″の時のみ出力ｔ−”
ｌ”とする。

以下、同様に信号ＩＩ！！２０Ｂが″１１の場合、信号
線２９５が＠１”ならばＡＮＤゲート２１２とＯＲゲー
ト２１４によシ信号線２１Ｇが“ｌ”とな９、信号線２
９５が１０＃ならば、ＡＮＤゲート２７１とＯＲゲート
２７４によシ信号線２７Ｇが″”１”となる。

信号［２０６が′″ｌ＃の場合、信号線２９６が１１＃
ならばＡＮＤゲート２３１とＯＲゲート２３４によ多信
号＠２３０りに＠ｌ”となシ、信号線２９６が＠０”な
らば１．邊ＮＤゲー）　２５２．とＯＲグ−１２５４に
ｊｊ）信号９２５０−１）Ｅ”Ｏ”となる。

信号ｆｉ２０７が１′ｌ”の場合、信号線２９７が“ｌ
″ならばＡＮＤゲート２３２とＯＲゲート２３４によ多
信号ｍ２３０が１１＃となシ、信号９２９７が１１＃な
らば、ＡＮＤゲート２７２とＯＲゲート２７４によシ信
号線２７０が１１”となる。

信号９２０８が１１”の場合、信号線２９８が＠ｌ”な
らばＡＮＤゲート２５３とＯＲゲート２５４によシ信号
線２５Ｇが″ｌ”となシ、信号＠２９Ｂが１０＃ならば
ＡＮＤゲート２７３とＯＲグー）２７４によシ信号線２
７０が１１”となる。

ｆｅｔｃｈ同十のアクセスの順序性は保証しなくて良い
ので、一致検出回路や大小比較回路においてもｆｅｔｃ
ｈ同士の比較は行わなくて良い。

４つのアドレス、瀘すべて一致する時、信号線２０４〜
２０８は、すべて＠ｌ”となるが、実行順序番号がもつ
とも・小さ−アドレス作成回路には抑１□ 正信号が発行されな′いので、デッドロック状態となる
ことはなｉｏ 一般にｐｅｔｃｈアドレス作成回路がｍ＠、　５ｔｏｒ
ｅアドレス作成回路がｎ個存在する時、ｐｅｔｃｈアド
レス作成回路作成回路上信号の発行条件は以下の論理式
となる。

Σ１（Ｆｌ・ＥＱ−８Ｉ）ｎ（ＦＪ−ＧＴ−８量））ａ
ｌ また、５ｔｏｒｅアドレス作成回路ｊへの抑止信号の発
行条件は以下の論理式となる。

（Ｘ　　（（８Ｊ　−ＥＱ−Ｆｔ　　）　　ｎ　　（８
１・　ＧＴ−Ｆｚ　　）））−１ −１ ここで、Ｆｈ−ＥＱ’８ｊ　　はｐｅｔｃｈアドレス作
成回路にと３ｔｏｒｅアドレス作成回路ｔのアドレスが
一致したことを示す変数で、５Ｌ−ＥＱ−Ｆｋも同値。

５ｋ−ＥＱ−３Ｌは３ｔＯｒｅアドレス作成回路にとｔ
のアドレスが一致したことを示す変数で、ｓＬ”ＥＱ−
ｓｈも同値。

Ｆｋ−ＧＴ−８Ｌはｐｅｔｃｈアドレス作成回路ｋから
の実行順序番号が５ｔｏｒｅアドレス作成回路ｔからの
実行順序番号より°大きいことを示す変数でｓｂ、実行
順序番号を同一値のものが発生しないので、５Ｌ−ＧＴ
−Ｆｋ＝Ｆｋ−Ｇ・Ｔ−８ｔが成立する。

５ｋ−ＧＴ−８Ｌは、９ｔｏｒａ７ドレス作成回路ｋか
らの実行順序番号が９ｔＯｆｅアドレス作成回路からの
実行順序番号よ如大きいことを示す変数であり、５Ｌ−
ＧＴ−８ｋ＝Ｓｋ−ＧＴ−３ｔが成立する。

第７図では、２つのベクトル命令を並列ＦＣ実行する方
式のベクトルプロセッサに本発明を実施した例を示した
が、第１図のＤ　Ｏ９ＯＫ、示し九−個のベクタ命令だ
けからなるベクトル処理にも本発明には適用が可能であ
る。この時、第７図においてＡＬＵＩ−６１０は不要で
ある。第８図を用いて前述したごとく、アドレス作成回
路は、同一ベクトル命令から発生するｆｅｔｃｈと５ｔ
ｏｒｅについて、インデックスが同一の時ｆｅｔｃｈ側
のアクセスに５ｔｏｒｅ側より小さな実行順序番号を付
けるので、１量９図を用いて前述した順序保証回路は同
一ベクトル命令から発生する同一配列要素に対するアク
セスについても順序性を保証する。

本発明によ〕、従来はベクトル処理が適用できなかつ九
部分についてもベクトル化が可能となシ性能の同上が期
待できる。Ｍ２Ｏ０ＨＩＡＰでは、ベクトル化によシ３
倍程度の性能向上が可能でめり、第４図においてＮが負
の時ベクトル化不可とされたＤＯループにおいてもベク
トル化により３倍の性能向上が期待できる。さらに、第
２図に示した様なベクトル命令を順番に実行する方式に
比較して、ベクトル命令を並列に実行することの効果も
期待できる。第３図に示した様なベクトル命令を並列に
実行する方式と比較すると、第４図に示し九様に本発明
によりＮの正負にかかわらずベクトル化が不可能であっ
たＤｏルーズのすべてをベクトル化可能とすることがで
きる。

【図面の簡単な説明】

第１図は、同一データ・（配列Ｘ）へ２回の参照が発生
するベクトル処理メ聾を、ＦＯＲＴＲＡＮ７７言飴のＤ
ｏ文を用いて記憶した図。 、１：。 第２図は、ベクトル命令を順番に実行するベクトルプロ
セッサの方式を説明した図。□第３図は、ベクトル命令
を並列に実行するベクトルプロセッサの方式を説明した
図。 第４図は、第１図に示した４つのＤＯＯ型について第２
図と第３図に示したベクトルプロセッサの方式において
ベクトル化が可能か否かを示した図。 ｓ５図は、第１図で示したＤＯ２０型においてＮが正の
場合の配列Ｘへのアクセス順序を示した図。 第６図は、第１図で示したＤＯ２０型においてＮが負の
場合の配列Ｘへのアクセス順序を示した図。 第７図は、本発明を適用したベクトルプロセッサの実施
例を示し次回。 第８図は、第７図におけるアドレス作成回路の実施例を
詳細に示し次回。 第９図は、第７図における順序性保証回路の実施例を詳
細に示５た図。 ） ３１０と３，３０と３５０と３７０はそれぞれアドレス
作成回路、２００は順序性保証回路、４０Ｇは記憶制御
装置、１ｏｏは命令制御装置、６００と６４０は演算器
、３１８，３１７，３１９゜３２０はベクトルのアドレ
ス、増分ＩＩ［、インデックス、ベクトル命令の順序着
号をそれぞれ格納するレジスタ、３１５，３１６は刃口
算器−２０１はアドレスの一致検出ｌ！！ｌ路、２０２
は実行ＩＩＩ序番号第　１　図 Ｙ′Ｉ　Ｚ　日 ：ｔ１３　図 エラ・して爽デ１ 第　５　口 拳　　　　　　　　　　暴 １　　　　　　　１　　　　　１ （り０２θ型、Ａ／＝３） 第　６　目 １ １　　　　　　　　１　　　　　　１ 文４’５　　　／ｌ　　／）ｓｔａｒｅｔ＃ｌ　　　　
　　　　　　　文ｆｒ４　　／２　　Ｑ　　ｆｄ＆ノｉ
イＩ’１（ｅρ２ρ型、Ｎ＝−３） ■　７　図 Ｙ　８　図 ０１ ＪｔｌＣｌ　ｋ １−＆Ｊ　　ぎ　で （（〈 １；　　　楠

Claims (1)

1. 【特許請求の範囲】 １、ベクトル演算を行う演算器と、 ベクトル命令とベクトルのデータを記憶する記憶制御装
   −と、 ベクトルの各要素のアドレスとベクトル処理での概念上
   の実行順序番号を作成する複数個のアドレス作成回路と
   、□ 上記複数のアドレス作成回路からのベクトル０４に要素
   のアドレスの一致を検出し、一致した時上記実行順序番
   号の大小を比較し、概念上後に実行すべき側のアドレス
   作成１路に対して、記憶制御装置へのアクセス要求の抑
   止を報告する順序性保証回路からなるベクトル処理装置
   。 ２、該アドレス生成回路は、ベクトルの要素アドレスと
   増分値を格納する２つのレジスタと加算器を有し、鋏記
   憶制御装置へのアクセスが受付けられる毎に更新される
   力゛ラント回路を有し、各配列！！素に対するアクセス
   を順次咳記憶制御装置に要求する手段を有し、該実行）
   ｔＡ序番号〇一部に該カウント回路の出力を使用する前
   記第１１１ＬＯベクトル処理装置。 ３、誼アドレス生成回路は、次に咳記鍮制御装置にアク
   セスする配列要素のアドレスと実行順序番号を鋏順序性
   保証回路に送出する手段を有し、該順序性保証回路は各
   アドレス生成回路からのアドレスの相互の一１ｋｔ検出
   する一致回路と、実行順序番号の大小比較する比較回路
   を有し、上記一致回路が一致を報告し走時、上記比較回
   路の出力によシ選択する一致するアドレスを発生し九上
   記アドレス作成回路への抑止信号を作成する手段を有す
   る前記第２項のベクトル処理。 装置。