JPS5931733B2 - 可変長さの命令を実行する中央処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は一般にデジタルデータ処理システムに係り、特
に、かかるデータ処理システムに用いるための処理装置
に係る。

デジタルデータ処理システムは３つの基本的な要素、即
ちメモリ要素と、入出力要素と、処理装置要素とを備え
ている。

メモリ要素はアドレスできる有憶位置に情報を記憶する
。この情報にはデータと、データを処理する命令とが含
まれる。処理装置要素はメモリ要素から情報を転送する
。又、処理装置は入つて来る情報をデータ又は命令とし
て解釈する。命令は、処理装置により実行さるべきオペ
レーシヨンをコード化された形態で指定するところのオ
ペレーシヨンコードを備えている。又、命令は１つ或い
はそれ以上のオペランドを指定する情報を含んでもよい
。オペランドを指定する情報はオペランド指定子と称す
る。簡単なデジタルデータ処理システムに於いては、処
理装置が、固定のフオーマツトと固定の長さを有する命
令に応答して作動する。

特に、この様な１つのデジタルデータ処理システムに於
いては、命令がメモリ参照命令ど作動命令とに分類され
、作動命令は“マイクロ命令゜゛としても知られている
。メモリ参照命令の各々は命令を参照する位置のアドレ
スを指定するためにオペランド指定子を必要とする。そ
れ故、命令はオペレーシヨンコードとオペランド指定子
とを備えている。このシステムに於いてはメモリがペー
ジに分割される。オペランドアドレスの最上位ビツトは
、処理装置が命令を含むページを参照するものとしてこ
のオペランドアドレスを解釈するか或いは基準ページを
参照するものとしてこのオペランドアドレスを解釈する
かを制御する。マイタロ命令はオペランド指定子を含ん
でおらず、オペランドは命令によつて絶対的なものとし
てアドレスされる。固定長さ及び固定フオーマツトのこ
れらの簡単な命令は非常に基本的な機能しか与えない。

それ故、主として複雑な問題を解く様なプログラムを書
くことは困難である。なぜならば、この様な問題には非
常に多数の命令が必要とされるからである。最近の処理
装置は１つの命令に応答して複雑な機能を実行する。

これらの処理装置の或るものはなおも固定フオーマツト
の命令を含むものであるが、或る程度までは可変長さの
命令に応答することができる。例えばこの様な１つの処
理装置は、オペレーシヨンコードとして解釈される初期
バイト（２進数即ちビツトの一定の群）を含んだ可変長
さの命令を許容する。命令に於いてこのオペレーシヨン
コードの後には中央処理装置の所定レジスタを指定する
次々のバイトが続く。然し乍ら、この解決策に於いても
、命令フオーマツトはなおも固定のものである。或る形
式の可変長さの命令を与える別の形式の中央処理装置が
ＰＤＰｌｌデータ処理システムに用いられており、米国
特許第３，６１４，７４１号に開示されている。

この処理装置に於いては、命令が２つまでのオペランド
指定子を含む。更に、２つのオペランドを指定する全て
の情報並びに命令は２つ乃至６つの連続したバイト位置
をプログラムに必要とすることになる。例えば命令の演
算子群はオペランド指定子を含まないが、命令は２つの
バイトより成る１つのワードとして記憶される。他の命
令は２つのオペランドアドレスを含む。両オペランドは
命令ワード内に指定される。然し乍ら、命令に於ける両
オペランドアドレスがプログラムカウンタを示すアドレ
スモードを指定する場合には、プログラムの６つの連続
したバイト位置で命令を完全に形成することが必要とさ
れる。然し乍らこの解決策では、オペレーシヨンコード
がオペランドの数を定め且つ命令自身の他のビツトがオ
ペランド指定子の全長を定めるのでオペランドの長さが
絶対的なものとして指定される。従つてこれらの中央処
理装置に於いても、或る特定の機能を実行するために２
つ或いはそれ以上の命令を処理することがしばしば必要
である。例えば、加数を記憶している位置を妨害するこ
となく２つの数を加算してその和を第３のメモリ位置に
記憶することをプログラムが望む場合には、彼は１万の
加数を第３の位置にコピーする命令を用いそして他方の
加数を第３位置の内容と加算する命令を用いなければな
らない。これらの命令により課せられる束縛がプログラ
ミングエラーや処理装置の非効率性を招くことになる。
そこで本発明の目的は、命令を融通性のある組として処
理する様にされるデジタルデータ処理システム用の処理
装置を提供することである。

本発明の別の目的は、いかなる長さの命令も処理するこ
とのできるデジタルデータ処理システム用の処理装置を
提供することである。本発明の別の目的は、プログラム
がよりコンパクトなプログラムを書くことができる様に
色々な長さの命令を処理するデジタルデータ処理システ
ム用の処理装置を提供することである。

本発明の更に別の目的は、中央処理装置により処理され
る命令がいかなる数のオペランド指定子をも含む様に容
易に拡張できる様なデジタルデータ処理システム用の処
理装置を提供することである。

本発明の更に別の目的は、可変長さのオペレーシヨンコ
ードで命令を処理することのできる中央処理装置を提供
することである。

本発明によれば、命令は１つのオペレーシヨンコードと
或る数のオペランド指定子とを備えている。

命令はその第１バイトを含んだ位置で始まつてメモリか
ら検索される。中央処理装置はオペレーシヨンコードが
１つのバイトから成るか２つのバイトから成るかを決定
するために第１バイトを試験する。中央処理装置はオペ
レーシヨンコードに関連した次々のバイトをオペランド
指定子として解釈する。本発明は特許請求の範囲に特に
指定されている。

本発明の上記目的及び更に別の目的並びに効果は添付図
面を参照とした以下の説明より理解されよつＯ一般的な
説明 第１図を参照すれば、本発明によるデータ処理システム
の基本的な要素は中央処理装置１０と、メモリ装置１１
と、入出力装置１２とを備えている。

同期バツクプレーン相互接続体（ＳＢＩ）１４が中央処
理装置１０とメモリ装置１１と入出力装置１２とを相互
接続している。中央処理装置１０はオペレータのコンソ
ール１５と、ＳＢインターフエイス・メモリカツシ回路
（ＭｅｍＯｒｙｃａｃｈｅｃｉｒｃｕｉｔ）１６と）ア
ドレス変換バツフア回路１７と、命令バツフア回路１８
と、データ路・内部レジスタ回路１９とを備えているＳ
Ｂインターフエイス・メモリカツシユ回路１６はＳＢＩ
ｌ４を経てメモリ装置１１及び入出力装置１２へ情報を
転送するのに必要なインターフエイス回路をなす。

又、この回路１６はメモリからの全てのデータと、バツ
フア回路１７からの全てのアドレ入変換体とを受け取る
。この回路１６は連想メモリ即ちカツシユメモリを備え
ている。いつでもデータはデータ路・内部レジスタ回路
１９から回路１６のカツシユメモリに書き込まれ、又、
このデータはメモリ装置１１の対応位置にも書き込まれ
る。中央処理装置１０のこの特定実施例は仮想アドレス
で作動する。

アドレス変換バツフア回路１７はこの仮想アドレスを物
理的なアドレスに変換するが、この物理的なアドレスと
は、回路１６がその対応位置からのデータを含んでいる
かどうかを決定するため、或いは又メモリ装置１１の実
際の対応位置からの転送を開始するため回路１６によつ
て使用されるアドレスである。命令バツフア回路１８は
、以下に述べる様に、カツシユメモリから直接検索され
た又はメモリ装置１１から検索された命令又はその１部
を記憶するための手段を備えている。オペレータのコン
ソール１５はオペレータのインターフエイスとして働く
。

これはオペレータがデータを検査したり保管したり、中
央処理装置１０の作動を停止したり、或いは一連のプ東
グラム命令によつて中央処理装置の作動を進めたりする
ことができる様にする。又、オペレータコンソールはオ
ペレータがブートストラツプ手順を介してシステムの作
動を開始したり全データ処理システムに於いて色々な診
断手順を実行したりもできる様にする。第１図に於いて
メモリ装置１１は２つのメモリ制御器２０Ａ及び２０Ｂ
を備えている。

各々のメモリ制御器は複数個のメモリ配列体に接続され
ている。特に、メモリ制御器２０Ａはメモリ配列体２１
Ａに接続され、メモリ制御器２０Ｂはメモリ配列体２１
Ｂに接続される。メモリ装置１１の作動については米国
特許出願第８４５，４１５号特開昭５４−８４９３９号
公報に詳細に示されている。色々な形式の入出力装置１
２が示されている。入出力バスアダプタ２２はテレタイ
プの様な種々の入出力（１／Ｏ）装置２３をバス１４に
相互接続する。／０バスアダプタ２２とＩ／Ｏ装置２３
との相互接続、作動並びに信号転送については米国特許
第３，７１０，３２４号に開示されている。２つの別の
Ｉ／０装置１２がデータ処理システムの２次記憶装置を
なし、これらは２次記憶装置バスアダプタ２４と複数個
のデイスク駆動装置２５とを備えている。

又、２次記憶装置バスアダプタ２６及びテープ駆動装置
２７も示されている。２次記憶装置バスアダプタ２４及
び２６とそれらの各々のデイスク駆動装置２５及びテー
プ駆動装置２７との相互接続については米国特許第３，
９９９，１６３号に開示されている。

前記米国特許出願第８４５，４１５号にはＳＢＩｌ４を
介しての各要素の相互作用について示されている。

これらの相互作用について概略的に述べ且つ本発明のこ
の特定実施例によつて処理できるデータ項目又は群の指
称を含む特定の用語を定義することが、以下の説明を理
解する上での助けとなろう。基本的な、或いは最も基本
的な情報群はバイトである。これが第２Ａ図に示されて
おり、そして本発明のこの特定実施例に於いては８ビツ
トより成る。情報のサイズが次第に大きくなる順に述べ
ると、次の情報群はワードである。ワードは２バイトよ
り成るものとして第２Ｂ図に示されている。第２Ｃ図に
は、２つの連続したワード即ち４つの連続したバイトよ
り成る１長ワード”が示されている。第２Ｄ図には、２
つの連続した長ワード即ち４つの連続したワード即ち８
つの連続したバイトより成る１４倍ワード゛が示されて
いる。ＳＢｌ４を経てのいかなる情報転送も長ワードを
含む。ＳＢＩｌ４は時分割マルチプレクス式のものであ
り、情報及び制御信号を送るための信号路を備えている
。

本発明に関しては情報が制御情報とデータを備えている
。制御情報はデータ処理のための基礎をなし且つ制御を
行なうのに用いられる情報であり、データはプログラム
で作られた情報であり、処理自身の対称である。ＳＢＩ
に接続される各々の装置をネクサス（連結装置）と称す
る。

第１図に示した特定システムは６つのネクサスを備えて
いる。ネクサスは情報交機中のその機能に関して更に定
義される。２つのネクサス間で情報を交換するには少な
くとも２回のＳＢＩトランザクシヨンが必要である。

第１のトランザクシヨン中に１つのネクサスが送信コマ
ンダネクサスとしてコマンド及びアドレス情報を全ての
ネクサスに送信する。このネクサスはＳＢＩｌ４を駆動
するので送信ネクサスと呼ばれ且つコマンド及びアドレ
ス情報を送信するのでコマンダネクサスと称する。この
トランザクシヨン中にはその他の全てのネクサスが受信
ネクサスである。然し乍ら、アドレス情報に応答するの
は１つの受信ネクサスだけである。このネクサスがレス
ポンダネクサスであり、これはコマンダネクサスがコマ
ンド及び−アドレス情報を送信した後に一定の間隔でそ
の情報を受信したという確認情報を送信する。従つて中
央処理装置１０がメモリ御制器２０Ａからデータを検索
する必要がある場合には、中央処理装置１０がコマンダ
ネクサスとなつて読み取りコマンド及びアドレスを送信
し、これに対してメモリ制御器２０Ａが先ず受信ネクサ
スとして、次いでレスポンダネクサスとして応答する。
或る時間の後、メモリ制御器２０Ａは検索したデータを
中央処理装置１０へ送出する用意ができる。

前記特許出願に述べられた様にメモリ制御器２０ＡはＳ
Ｂｌ４の制御を得ようとする。制御を得ると、メモリ制
御器２０Ａは送信レスポンダネクサスとなり、要求され
たデータをＳＢｌ４を経て中央処理装置１０へ転送する
。このトランザクシヨン中は中央処理装置１０が受信コ
マンダネクサスである。２つのネクサス間のいかなる情
報交換に対しても同様のトランザクシヨンが行なわれる
が、メモリ制御器は通常はレスポンダネクサスとして働
くだけでありそして中央処理装置は通常はコマンダネク
サスとして働くだけである。

本発明の目的として、代表的な情報交換は、命令やオペ
ランド指定子や関連情報やデータを中央処理装置１０に
転送すること、並びに処理されたデータをメモリ装置１
１に戻すことを含むということが明らかであろう。ＳＢ
Ｉインターフエイス・メモリカツシユ回路１６は、この
言葉どうりに、カツシユ即ち連想メモリを備えている。

中央処理装置１０へ情報を転送するためには、このカツ
シユメモリが必要な情報を既に含んでいるがどうかを決
定するために先ず初めにこのカツシユが質問される。必
要な情報を既に含んでいれば、メモリ装置１１との情報
交換は不要である。必要な情報を含んでいなければＳＢ
インターフエイス回路は４倍ワードを含むメモリ読み取
り動作を開始する。この情報はそれに対するメモリの物
理的なアドレスと共にカツシユメモリに転送される。同
時に、この情報は命令が転送された場合には命令バツフ
ア回路１８に送られ、或いは別の情報が転送された場合
にはデータ路、内部レジスタ回路１９に送られる。中央
処理装置１０が情報をメモリ装置１１に戻す場合には、
この情報をカツシユメモリに転送する。そしてＳＢＩイ
ンターフエイス・メモリカツシユ回路１６は先ず初め必
要なコマンド及びアドレス情報を、次いでデータを送る
ために必要なＳＢトランザクシヨンを開始する。これら
のトランザクシヨンの詳細については米国特許出願第８
４５，４１５号に開示されている。これらの詳細を理解
しなくても本発明を理解できよう。第３図は中央処理装
置１０の一般化されたプロツク図を示している。

又、第３図はオペレータのコンソール１５、ＳＢＩｌ４
、並びにＳＢｌインターフエイス・メモリカツシユ回路
１６とアドレス変換バツフア回路１７と命令バツフア回
路１８とを構成するその他の回路を示している。特に、
中央処理装置１０はクロツク信号発生器３０により確立
されたタイミングの下で作動する。特定のタイミングに
ついてはフローチヤートに関連した以下の説明により明
らかとなろう。ＳＢインターフエイス・メモリカツシユ
回路１６はＳＢＩｌ４及び物理アドレス（ＰＡ）バス３
２に接続されたＳＢ制御回路３１を備えている。ＰＡバ
ス３２はデータカツシユ回路３３及び変換バツフア３４
に接続される。変換バツフア３４は仮想アドレス（ＶＡ
）情報及びその他の制御情報を物理アドレスに変換し、
この物理アドレスはＳＢＩ制御器３１及びデータカツシ
ユ回路３３に同時に送られる。データカツシユ回路３３
からのデータ或いは又ＳＢ制御器３１を通るＳＢＩｌ４
のその他の位置からのデータは、メモリデータ（ＭＤ）
バス３５を経て中央処理装置１０の他の要素に送られ′
る。

これらの装置にはデータ路３６、命令バツフア・デコー
ド回路３７が含まれる。マイクロプログラム制御（ＵＰ
Ｃ）バス３８は命令バツフア・デコード回路３７からプ
ログラム制御記憶回路４０へ信号を送る。

この時プログラム制御記憶回路４０は種々の制御信号を
ＣＳバス４１に発生し、このバスは変換バツフア３４、
データ路３６、命令バツフア・デコーダ３７、及びトラ
ツプ一割り込み裁定回路４２に信号を送る。これらの回
路及びオペレータのコンソール１５は命令データ（ＩＤ
）バス４３を経てマイクロシーケンサ４４と通信し、マ
イクロシーケンサ４４はプログラム制御記臆回路４０に
記憶されたマイタ口命令に応答して作動シーケンスを制
御する。マイクロシーケンサ４４は命令を得るための検
索状態を確立する。検索さるべき次の命令の始めのアド
レスを指定するプログラムカウントはデータ路３６から
変換バツフア３４を経てＰＡバス３２に通過する。デー
タカツシユ回路３３がその指定された物理アドレスに対
応する位置に有効情報を含んでいる場合は、ＭＤバス３
５を経て命令バツフア・デコード回路３７にデータを送
る。命令バツフア・デコード回路３７が命令をデコード
する時は、マイクロシーケンサ４４が、変換バツフア３
４に別の情報を転送する別のデータ路を確立し、それに
よりデータカツシユ回路３３からデータ路３６のレジス
タに別のデータを転送するか、或いはメモリ装置１１又
はＳＢＩｌ４のその他のメモリ位置から検索を行なつた
後に、ＳＢ制御器３１からデータ路３６のレジスタに別
のデータを転送する。物理的にアドレスされた位置にデ
ータを転送することを命令が要求する場合には、マイク
ロプロセツサ４４が、変換バツフア３４に信号を転送す
るに必要なデータ路を確立し、それにより物理的なアド
レスを形成し、且つ又データカツシユ回路３３及びＳＢ
Ｉ制御器３１に同時にデータを転送する。この様な転送
中にはＳＢＩ制御器３１が指定のメモリ位置との情報変
換を柵始する。第４図は第３図に示した中央処理装置１
０によつて処理することのできる代表的な命令を示して
いる。

第４図の上部に示した命令は１バイトの長さとして示さ
れたオペレーシヨンコード５０を含んでいる。然し乍ら
、中央処理装置１０は多バイトのオペレーシヨンコード
を処理することもできるということが以下の説明より明
らかとなろう。この特定の命令に於いては、３つのオペ
ランド指定子５１，５２，５３がオペレーシヨンコード
の後に順に続いている。オペランド指定子５１及び５２
の各々は１バイトより成り、オペランド指定子５３は２
バイトより成る。１バイトのオペランド指定子のフォー
マットも第４図に示されている。

このオペランド指定子は２つのフイールドより成る。そ
の高位ビツトはレジスタモードフイールドを構成しそし
てその下位ビツトはレジスタアドレスフイールドを構成
する。レジスタアドレスフイールドは、第３図に示され
たデータ路回路３６に位置され且つ第５図に詳細に示さ
れた特定のレジスタを指定する。この特定の実施例に於
いては、１バイトが８ビツトより成り、従つてレジスタ
モードフイールド及びレジスタアドレスフイールドの各
々に４ビツトづつ利用でき、それによりオペランド指定
子によつて１６個の汎用レジスタのうちの１つをアドレ
スすることができる。レジスタモードフイールド５４の
２つの上位ビツトが零であれば（レジスタモードＯ乃至
３）、オペランド指定子５１は１０進数のＯ乃至６３を
表わす６ビツトまでのデータ値を構成できるオペランド
即ちリテラルを備えている。

オペランド指定子５３のレジスタモードフイールド５４
Ａに示された様に、レジスタモードフイールド５４が１
０進数の４を含む場合には、インデツクスモードが指定
される。

レジスタモードフイールド５４Ａの様なレジスタモード
フイールドがインデツクスアドレスモードを指定する時
、それに対応するレジスタフイールド５５Ａは、オペラ
ンド指定子を処理する際にインデツクスレジスタとして
使用さるべき汎用レジスタの１つを指定する。２次オペ
ランド指定子はインデックスアトレス動作の命令に含ま
れる。

この２次オペランド指定子は指定されたインデツクスレ
ジスタの内容を加算すべきベースアドレスを与える。イ
ンデツタスアドレス動作については以下で詳細に説明す
る。４１レジスタモードフイールド５４が“５゜゛を含
んだ時にはレジスタモードアドレス動作が指定される。

このモードに於いてはレジスタフイールドによりアドレ
スされた汎用レジスタがオペランドを含む。レジスタモ
ード６，７及び８の各々に対しては、指定されたレジス
タがオペランドのメモリアドレスを含む。

モード６に於いては、指定されたレジスタがオペランド
のアドレスを含む。レジスタモード７に於いては、指定
されたレジスタの内容が、アドレスを確認する前に先ず
減少され、そしてモード８に於いては指定されたレジス
タを用いてアトレスを決定した後にその指定されたレジ
スタの内容が増加される。レジスタモード９はレジスタ
モード８に対応しているが、それらの相違点は、指定さ
れたレジスタの内容が、オペランド自身ではなくてオペ
ランドのアドレスを見い出すところのメモリアドレスを
指定するという点である。モード１０乃至１５は全て変
位モードである。変位モードに於いては、変位値が指定
レジスタの内容に加算されてオペランドアドレスを得る
。然して変位置はモード１０，１２及び１４に於いては
各々バイト、ワード又は長ワードを構成するものである
。モード１１，１３，１５に於いても対応する作動が行
なわれるが、それらの相違点は変位値とレジスタの内容
との和が、オペランドのアドレスを見い出すことのでき
るメモリアドレスを識別するという点である。前記モー
ド８乃至１５の各々に於いて、オペランド指定子のレジ
スタフイールド５５はプログラムカウンタを含んだ汎用
レジスタを指定することができる。

特定の説明 初期的な命令の処理 第５図及び６Ａ図はデータ路３６及び命令バツフア・デ
コード回路３７を詳細に示している。

この特定実施例の或る基本的な作動特性は中央処理装置
１０の性能を最適化するということである。本発明を理
解するのにこれらの作動を詳細に知る必要はなく、従つ
て概略的に説明する。第６Ａ図を参照すれば、命令バツ
フア・デコード回路３７は８つの連続したバイトを記憶
する命令バツフア６０を備えている。この命令バツフア
６０への転送は命令バツフア制御回路６１からの信号に
応答して行なわれる。命令バツフア６０の各バイト位置
は有効性のビツト位置を含んでおり、これはそのバイト
位置の残りの位置にあるデータが有効であるかどうかを
示している（即ち、この有効性のビツト位置はそのバイ
トがもはや必要とされなくなるとクリアされる）。特定
の１つ或いはそれ以上のバイト位置のデータがもはや有
効でないことをこの有効性のビツトが指示する場合には
、命令バツフア制御回路６１がＩＢＲＥＱ信号を発生し
、この信号はデータカツシユ回路３３又はＳＢＩ制御器
３１からＭＤバス３５を経て命令バツフア６０へ至る情
報の転送を要求する。命令バツフア制御回路６１のその
他の回路は無効データを持つた最高位のバイト位置を検
出し、そして高位のバイトをこれらのバイト位置にシフ
トする。これらの転送中に全ての高位バイトのデータが
変更される。すなわち、命令バツフア制御器６１は、命
令バツフア６０の有効バイトを、高位のバイト位置から
、一連の命令の無効バイトすなわち既に使用されデコー
ドされたバイトを有するより低位のバイト位置へとシフ
トさせ、且つ、命令バツフア６０の高位端ではシフトさ
れたバイトの代りに新しい命令バイトを挿入させる。こ
の命令バツフア６０は、フアーストインーフアーストア
ウト（先入れ先出し）バツフアに類似しているが、オペ
レーシヨンコードは、常に、バツフアの最下位バイト位
置に記憶されており、オペランド指定子のバイトは、デ
コードされるべきバツフアの最下位バイト位置より１つ
高位のバイト位置へとシフトダウンされる。ＭＤバス３
５を経て転送される長ワード（第２Ｃ図）はマルチプレ
クサ６２を通過する。

命令バツフア６０の出力と、デ゛一タバイトをシフトす
る際に用いられるマルチプレクサ６２の入力にはシフト
回路網６３も結合される。従つて、命令バツフア制御回
路６１は命令バツフア６０の指定されたバイト位置に適
当な情報を正しく送る。実際上は命令バツフア制御回路
６１は命令バツフア６０を有効データで連続的に満たす
。代表的な命令に対する中央処理装置１０の応答につい
て以下に述べる。

命令バツフア制御回路６１は命令バツフア要求（ＢＲＥ
Ｑ）信号を発生する。この時に、仮想アドレスを含んだ
第５Ａ図のプログラムカウンタレジスタ６４の内容が、
第５Ｂ図のＢマルチプレクサ（ＢＭＸ）６５及び演算論
理ユニツト（ＡＬＵ）６６を経て第５Ａ図の仮想アドレ
ス（ＶＡ）ラツチ６ｒ及び命令バツフフアドレス（ＩＢ
Ａ）ラツチ６８に転送される。仮想アドレスラツチ６７
は変換バツフア回路３４の回路によつて物理アドレスを
確立するため命令アドレスを記憶する。命令バツフアア
ドレスラツチ６８は、命令バツフア６０（第い図）らの
情報が使用されてこの情報が古い情報となつた後にこの
命令バツフア６０に情報を転送する問に用いられる。上
記した作動は第７図のステツプＡ１を構成する。ステツ
プＡ２に於いては、第６Ａ図のＭＤバス３５に現われる
入り情報が命令の１部或いは全部を構成する。

この情報は命令バツフア制御回路６１からの信号に応答
してマルチプレクサ６２を経て命令バツフア６０に転送
される。この時に命令バツフア６０のバイトＯ位置はオ
ペレーシヨンコード情報を含んでいる。この特定の実施
例に於いては、各々のオペレーシヨンコードが１つのバ
イトのみから成る。然し乍ら、オペレーシヨンコードは
２つ或いはそれ以上のバイトから成ることもでき且つオ
ペランド指定子をデコードするための以下に述べる回路
に類似した回路によつてこの様な多バイトのオペレーシ
ヨンコードをデコードできるということが以下の説明よ
り理解されよう。命令バツフア６０のバイトＯ位置のみ
がオペレーシヨンコードを含んでいると仮定すれば、バ
イト１位置は第１のオペランド指定子の１部或いは全部
を含む。バイト０は実行アドレスメモリ７１を制御する
バイト０ラツチ７０に記憶される。バイト１位置の内容
は実行アドレスメモリ７１からの出力信号と共に指定子
デコード論理回路７２に与えられる。実行アドレスメモ
リ７１は中央処理装置１０が実行することのできる各命
令に対する項目を備えた表を記憶している。

この表に於ける特定項目の位置はバイト０ラツチ７０か
らのオペレーシヨンコード信号及び実行点カウンタ７３
からの信号によつて導出される。先ず初め、実行点カウ
ンタ７３が基準数（例えばＯ）にセツトされる。各々の
オペランド指定子がデコードされるたびに、実行点カウ
ンタ７３が進められて表の新たな項目を定める。この表
の各項目は、オペランド指定子がオペランドを転送して
入れるべき位置を示しているのか或いはオペランドが転
送されて出されるところの位置を示しているのかという
ことや、予期されるデータ項目のサイズの様なオペラン
ド指定子の或る特性を識別する。各々の選択された表項
目に対する信号は、オペランド指定子をデコードするシ
ーケンスとデータ路とを確立するために第３図のマイク
ロシーケンサ４４が使用するところのスタートアドレス
の１部を制御するため、指定子デコード論理回路７２に
送られる。ＵＰＣバス３８は指定子デコード論理回路７
２からマイクロシーケンサ４４へ信号を送る。第６Ｂ図
は実行アドレスメモリ７１の特定実施例に於いて保有さ
れるオペランド指定子の特性を示している。

実行アドレスメモリ７１からの２つの下位ビツトは含ま
れるデータ項目の形式を指定し、通常はデータ項目は整
数又は浮動小数点数より成る。その次の２つのビツトは
オペランドの長さを指示する。それに続く２つのビツト
は行なうべき動作を指示する。最後の２ビツトはアクセ
スに関する情報を決定する。例えば、バイトＯラツチ７
０及び実行点カウンタ７３が２進数０１００１０００を
含む位置を識別する場合には、それに対応するオペラン
ド指定子が、メモリから検索さるべき長ワードの整数を
指定する。

前記した様に、中央処理装置１０が処理できる各命令の
各オペランド指定子に対して実行アドレスメモリ７１に
入力がある。従つてバイトＯラツチ７０からのオペレー
シヨンコードはベースアドレスを生じ、そして実行点カ
ウンタ７３は各々のオペランド指定子に対応する表項目
を順次識別するためにベースアドレスと合成される信号
を発生する。実行アドレスメモリ７１からの信号並びに
命令バツフアのバイト１位置のオペランド指定子は指定
子デコード論理回路７２に転送され、該デコード論理回
路７２はこれらの信号に応答して所与のオペランド指定
子のスタートシーケンスアドレスを識別する。このシー
ケンスに於ける所与のマイクロ命令のスタートアドレス
は命令自身に左右される高位ビツトと、オペランド指定
子の情報の性質に左右される下位ビツトとを備えている
。代表的な下位アドレスビツトが第６Ｃ図に示されてい
る。特に、オペランド指定子のレジスタモードフイール
ドが６４ラを含み且つレジスタフイールドがプログラム
カウンタを指定しない場合には、下位のスタートアドレ
スビツトが″ＩＣ″（１６進表示）である。これは次い
で、スタートアドレスにより識別された位置でプログラ
ム制御記憶回路４０（第３図）に配置されたマイクロ命
令で始まるシーケンスをマイクロシーケンサ４４が実行
し始めるところの位置を制御する。然し乍ら、この情報
がデコードされるまでは、マイクロシーケンサ４４は別
の作動を実行し続ける。

第７図のステツプＡ３に於いては、マイクロシーケンサ
４４が命令バツフア６０のバイト１位置のレジスタフイ
ールド位置を用いて、該レジスタフイールドの内容に対
応するレジスタメモリ７６のレジスタの内容を第５Ｂ図
のＡラツチ７５に転送する。オペランド指定子のレジス
タモードフイールドがモードＯ乃至３のいずれを指定す
る場合にも、オペランド指定子はオペランドを含み且つ
オペランド指定子がデコードされる。次いでマイクロシ
ーケンサ４４は命令の次のオペランド指定子を処理し始
めるか又は命令を実行し始める。オペランド指定子がリ
テラルを含まないと仮定すれば、マイクロシーケンサは
ステツプＡ３からステツプＡ４へと移行する。このステ
ツプに於いては、命令バツフア６０のバイト１位置の情
報のレジスタフイールドにより識別された。レジスタメ
モリ８０のレジスタの内容がＢラツチ８１に転送される
。この特定実施例に於いては、Ａ及びＢレジスタメモリ
７６及び８０が互いのコピーとして保持され、そしてオ
ペランド指定子のレジスタフイールドの内容によりアド
レスできる全ての汎用レジスタを構成する。リテラルモ
ード以外のモードに対してはＢラツチ８１がアドレスを
含む。それ故、ステツプＡ５に於いては、マイクロシー
ケンサ４４がＢマルチプレクサ６５及びＡＬＵ６６を通
るデータ路を確立し、そして仮想アドレスラツチ６７に
アドレスを転送する。更に、このアドレスは変更を生じ
ることなくシフト回路８２、ＤＦマルチプレクサ８３及
びデマルチプレクサ８４を経てＤレジスタ８５に送られ
る。浮動小数点数の指数部に対応するビツトはＡＬＵ３
２からデータ路３６の指数区分８６に同時に転送される
。ステツプＡ６に於いては、システムがプログラムカウ
ンタ６４の内容をプログラムカウント保管レジスタ９０
に転送し、長い処理時間を要する或る命令を、割り込み
が生じる場合に中止できる様にする。割り込み状態を検
出しそして追従動作を、制御する回路が次いで可能化さ
れる。第３図のマイクロシーケンサ４４は命令バツフア
６０のバイ卜２乃至５位置の内容を１Ｄバス４３を経て
、そしてＣマルチプレクサ９１を経てＱレジスタ９２に
転送する。これらのバイト位置はオペランド指定子が変
位モードの１つを定めた場合に潜在的な変位値を表わす
情報を含む。第７Ａ図のステツプＡ８に於いては、命令
バツフア制御器６１が可能化され、命令バツフア６０を
有効情報で連続的に満たすために情報の転送を要求する
。

命令バツフアの或る番号のバイトをタリヤできる場合に
はこのクリア動作がステツプＡ９で行なわれ、そしてス
テツプＡｌＯに於いてはクリアされた上記番号のバイト
を補償するためにプログラムカウンタ６４が増加される
。このクリア動作及びプログラムカウンタの更新はＱレ
ジスタ９２に関連データが用意された場合に達成される
。ステツプＡｌｌに於いては中央プロセツサ１０がオペ
ランド指定子がリテラルを含んでいるがどうかを決定す
る。リテラルを含んでいれば、マイクロシーケンサ４４
はステツプＡｌ２へと分岐し、Ｑレジスタ９２にリテラ
ルを与える。次いで、その次のオペランド指定子がデコ
ードされるか、或いは全てのオペランド指定子がデコー
ドされてしまつた場合には、中央処理装置１０がオペレ
ーシヨンコードに応答してオペランドを処理する。オペ
ランド指定子がリテラルを含んでいなければ、マイクロ
シーケンサ４４はステツプＡｌ３へと分岐し、オペラン
ド指定子のデコード動作を完了させる。シーケンスのこ
の点に於いて、Ａラツチ７５は、命令バツフア６０（第
６Ａ図）のバイト２位置からのレジスタビツト位置に対
応する情報を含んでいる。

Ｂラツチ８１、仮想アドレスラツチ６７及びＤレジスタ
８５は命令バツフア６０のバイト１位置のレジスタフイ
ールドビツトにより選択されたレジスタの内容を含んで
いる。Ｑレジスタ９２は存在するかもしれない命令流れ
データを含み、そしてプログラムカウンタ６４は次のオ
ペランド指定子のアドレスを含む。それ以上の動作はデ
コードされる特定の命令とオペランド指定子の性質とに
左右される。中央処理装置がオペランド指定子のデコー
ド動作を行なうことのできる方法は非常にたくさんある
。考えられる各々場合を余すところなく説明するには非
常に多くの説明を要する。然し乍ら、或る代表的な命令
に応答した中央処理２置の作動を検討することによつて
本発明による″央処理装置１０の作動は明確に理解でき
よう。加算命令に於けるオペランド指定子のデコード動
作ｂ リテラル及び変位アドレスモード 第８Ａ図は２つの位置の情報を加算しそしてその和を第
３の位置に入れ然して第１の記憶位置にも第２の記憶位
置にも影響を及ぼさない様な命令を示したものであり、
これは第７図のステツプＡ２に於いて命令が検索された
後に命令バツフア６０に見られる場合と同様である。

第８Ｂ図ばＣＩ′５であるこの命令に組合わされたオペ
レーシヨンコードに対して表項目に記臆された情報を示
している。オペランド指定子情報を構成する特定ビツト
位置の意味は第６Ｂ図に示されている。第１のオペラン
ド指定子は″０７゛２である。

実行点カウンタ７３が”００゛であれば、実行アドレス
メモリ７１の対応する表項目（第８Ｂ図）は次の様な情
報を含んでいる。（１）指定子が選択されている（ビツ
ト４及び５）；（２）オペランドが整数である（ビツト
Ｏ及び１）；（３）オペランドが４つのバイトを含んで
いる（ビツト２及び３）；（４）オペランドがメモリか
ら読み取られる（ビツト６及び７）。更に、命令バツフ
ア６０のバイト１位置から指定子デコード論理回路７２
に転送された情報は、マイクロシーケンサ４４のスター
トアドレスの下位ビツトとして、上記論理回路７２力げ
００゛を生じる様にせしめる。（第６Ｂ図を参照された
い。）第７図のシーケンスに続いてマイクロシーケンサ
４４は第８Ｃ図のステツプＢ１に於いてこのリテラル即
ぢ７”をＱレジスタ９２からデータ整列器９３及びＤマ
ルチプレクサ８４を経てＤレジスタ８５へ転送するのに
必要なデータ路を確立する。この点に於いて命令バツフ
ア制御器６１はバイト２乃至７を１バイト位置だけ右へ
シフトしそして実行点カウンタ７３を″０１゛（ステツ
プＢ２）に進める。第８Ｂ図の表から明らかな様に、こ
れは、今やバイト１にある情報が、中央処理装置１０へ
転送さるべき長ワード整数に対するオペランド指定子で
あることを示している。今やシステムはただちに第７図
のステツプに戻る。

ステツプＡｌｌに於いて第２のオペランド指定子が評価
される。第４図、６Ｂ図、６Ｃ図及び８Ｂ図の種々の表
によつて今や与えられた情報の結合に於いて、マイクロ
シーケンサはバイト変位モードのアドレス動作を用いる
オペランド指定子をデコードするに必要なデータ路のシ
ーケンスを確立する様に応答する。このデコードシーケ
ンス中にＡラツチ７５及びＢラツチ８１は両方ともレジ
スタＲ１の内容を受け取る（ステツプＢ３）。ステツプ
Ｂ４に於いてＱレジスタはバイト変位値１２０”のバイ
ト３を受け取る。ステツプＢ５に於いてＡＬＵ６６は指
定されたレジスタの内容を含んでいるＢラツチ８１の内
容と、変位値を含んでいるＱレジスタ９２の内容との和
を作る。特に、Ｑレジスタ９２の内容はＲＡマルチプレ
クサ９４及びＡマルチプレクサ９５を経てＡＬＵ６６の
Ａ入カへと送られ、一方Ｂラツチ８１の内容はＢマルチ
プレクサ６５を経てＡＬＵ６６に送られる。これら２つ
の入力の和は変位アドレスを表わしており、これは次い
で仮想アドレスラツチ６７に転送され、且つ又シフト回
路網８２、ＤＦマルチプレクサ８３及びＱマルチプレク
サ９１を経てＱレジスタ９２へ戻される。今度はステツ
プＢ６に於いてマイクロシーケンサ４４が命令バツフア
制御器６１を可能化し、第２のオペランド指定子の内容
をクリアせしめ且つ又ステツプＢ７に於いて第２のオペ
ランドを得るための要求を開始させる。ステツプＢ８に
於いてはマイクロシーケンサ４４が第２オペランドをＭ
Ｄバスから別のデータ整列器９６及びＤマルチプレタサ
８４を経てＤレジスタ８５に転送し、そして第１のオペ
ランドがＱレジスタ９２に転送される〇今度はマイクロ
シーケンサ４４が実行点カウンタ７８を、実行を指定す
る第８Ｂ図の表の第３項目まで進める（ステツプＢ９）
。それ故、マイクロシーケンサ４４は、ステツプＢｌＯ
中に、ＡＬＵ６６が２つの加数、すなわち、Ｑレジスタ
９２及びＤレジスタ８５（第５Ｃ図参照）からＡマルチ
プレクサ９５及びＢマルチプレクＣサ６５を通して受入
される第１オペランド及び第２オペランドの演算和を作
りそしてこの和をＤレジスタ８５に転送するように、Ａ
ＬＵ６６を制御する。ステツプＢｌｌに於いては、マイ
クロシーケンサ４４が実行点カウンタ７３を″１１―即
ち第８Ｂ図に示した最終状態へと進める。

表の情報は、４バイト整数を書き込むべきメモリアドレ
スをオペランド指定子が指定することを示している。値
Ｃ２が命令バツフア６０のバイト１位置にありそしてレ
ジスタモードフイールドにある゛Ｃ゛がワード変位アド
レスを定める。従つてマイクロシーケンサ４４はステッ
プ０Ｂ１２乃至Ｂｌ６を用いてメモリアドレスを計算し
且つそのメモリ位置への和の転送を開始する。これらの
ステツプが完了すると、マイクロシーケンサ４４はステ
ツプＢｌ７に於いて実行点カウンタ７３をクリアしそし
て第７図のステツプに戻り、シーケンス中の次の命令の
転送及びデコードを開始する。ｂ インデツクスアドレ
スモード 第８Ａ図に示された第３のオペランド指定子はワード変
位モードを定めるものであつた。

加算命令を繰返し使用しそして次々の和を整列した位置
に記憶することが所望されるとすれば、プログラマはワ
ード変位モードを用い然も位置をインデツクスするとい
う様に選択を行なうかもしれない。この中央処理装置を
用いてこの様なインデツクス変位アドレスを作り出すこ
とができる。プログラマは第８Ａ図に示した第３のオペ
ランド指定子を、第９Ａ図の命令として見られる様に変
更する。この命令はＲ７レジスタをインデツクスレジス
タとして識別する。特に、命令バツフアの初めのバイト
４位置は命令デコード動作の始めに１４７゛を含んでい
る。

第９Ｃ図のステツプＣ１は第８Ｃ図のステツプＢｌｌに
対応する。ステツプＣ１に於いては、長ワードの整数で
書込み動作を示す様に第６Ａ図の実行点カウンタ７３が
進められる。この時にはＡラツチ７５及びＢラツチ８１
がレジスタ７の内容を含み、Ｑレジスタ９２及び仮想ア
ドレスラツチ６７が第２オペランドアドレスを含み、そ
してＤレジスタ８５が加算演算の和を含んでいる。ステ
ツプＣ１の時には、第３のオペランド指定子が命令バツ
フア６０のバイト２乃至バイト５位置を占有する。従つ
てＡラツチ７５は指定されたインデツクスレジスタであ
る、Ｒ７レジスタの内容を含む。ステツプＣ２に於いて
は、Ａラツチの内容がＡマルチフーレクサ９５及びＡＬ
Ｕ６６を経てシフト回路８２へ転送される。シフト回路
網８２はステツプＣ３中に実行アドレスメモリ７１から
の長さ信号に相当する位置の数だけインデツクス値を左
へシフトする。

この場合は、長ワードが含まれるから、長さフイールド
は′″１０ドを含みそしてインデツクス値は２つの位置
だけシフトされ、それによりインデツクス値を４で効果
的に乗算しそして転送さるべき長ワード項目のサイズを
補償する。バイトが転送される場合にはシフトが行なわ
れず、従つてインデツクスは１で効果的に乗算され、こ
れに対して４倍ワードが転送される場合にはインデツク
スレジスタの内容が３回左へシフトされ、インデツクス
を８で効果的に乗算しそして８バイトの４倍ワードサイ
ズを補償する。従つてこの作動は転送されるデータ項目
のサイズまでインデツクス値を桁移動する。この桁移動
の後、インデツタス値はステツプＣ４中にＴ７レジスタ
として指定されたＣレジスタメモリ９７の所定位置に記
憶される。

又、命令バツフア６０のバイト１位置の内容がクリアさ
れて、値１Ｃ２゛がこのバイト１位置にシフトされる。
ステツプＣ５に於いでは、変位値シ゛０１４０”を含ん
だバイト位置２乃至５の内容がＩＤバス４３を経てＱレ
ジスタ９２に転送される。次いで、処理されているオペ
ランド指定子及びオペレーシヨンコードに基いて、指定
子デコード論理７２はステツプＣ６に於いては、二命令
バツフアのバイト位置１乃至５のクリア動作を制御しそ
してステツプＣ７に於いてはプログラムカウンタを対応
数だけ増加する。ステツプＣ８中には命令バツフア制御
器６１が可能化され、仮想アドレスラツチ６７の内容に
より識別された位置から情報を検索する。ステツプＣ９
中にはＤレジスタ８５の演算和がＱレジスタ９２に移さ
れそして変位数゛０１４『゛がＱレジスタ９２からＤレ
ジスタ８５に送られる。Ｂラツチ８１はレジスタ２の内
容を含んでおり、この値はステツプＣｌＯに於いてＢマ
ルチプレクサ６５を経てＡＬＵ６６の入力に送られる。
Ｄレジスタ９２からの変位値はＡ入力に送られる。その
和は変位アドレスを構成し、これはＤレジスタ８５及び
仮想アドレスラツチ６７に戻されるが、使用されない。
ステツプＣｌｌに於いては第３のオペランド指定子の残
りのバイト部分がクリアされる。次いでインデツクス動
作が行なわれる。

ステツプＣｌ２に於いてはレジスタメモリ９７のＴ７レ
ジスタの内容がＣラツチ９８に転送される。これは桁移
動されたインデツクス値であり、ステツプＣｌ３中にＢ
マルチプレクサ６５を経てＡＬＵ６６のＢ入力に転送さ
れる。同時に、変位アドレスがＤレジスタ８５からＲＡ
マルチプレクサ９４及びＡマルチプレクサ９５を経てＡ
ＬＵ６６のＡ入力に転送される。次いでその２つの入力
の数を加算することによつてインデツクスアドレスが作
られ、インデツクスアドレスであるその和がＤレジスタ
８５に転送される。ステツプＣｌ４に於いては、このア
ドレスが仮想アドレスラツチ６７へ送られる。今やオペ
ランドはＱレジスタ９２にある。

マイクロシーケンサ４４はこの和をＱレジスタ９２から
Ｄレジスタ８５に戻す。次いでステツプＣｌ４に於いて
マイクロシーケンサ４４はオペランドを別のデータ整列
器９６を経てＭＤバス３５を経てデータカツシユ回路３
３及びメモリ装置１１へと転送し、仮想アドレスラツチ
６７の内容によりアドレスされた位置へ送る。最後のス
テツプとして、実行点カウンタ７３及び命令バツフア６
０のバイト０位置がクリアされる。これはバツフア制御
回路６１が命令バツフア６０にある次の有効データをＯ
及びそれに続くバイト位置にシフトできる様にする。前
記説明より、インデツクスモードが別個の専用のモード
でないということが明らかであろう。

これはメモリを参照する一般のアドレスモード（即ちモ
ード６乃至１５）の何れかを拡張したものである。これ
らの一般モードは第４図に※印で示されている。インデ
ツクスモードはインデツクスレジスタを指定する単１バ
イトで実施され、これは１つ乃至９つの追加バイトより
成るオペランド指定子を更に拡張したものと合成するこ
とができる。この点に関してインデツクスモードは物理
的なずれを含んだベースレジスタと、物理的なずれを或
る配列で含んだインデツクスレジスタとをもたらすもの
と考えることができる。シフト作動によつて与えられる
桁移動はデータワードのサイズを自動的に補償し、従つ
てインデツクスレジスタ自身はデータ項目のサイズに拘
りなくそのデータ項目の論理的なずれを表わす。オペラ
ンド指定子の長さが可変であるという性質はインデツク
スモードを更に促進ｒるということが明らかであろう。
というのは、インデツクスアドレスを作るべき時に、命
令にインデツクス情報のためのスペースがありさえすれ
ばよいからである。［［）サブルーチン呼び出し命令 第１０Ａ図及び１０Ｂ図は２つの別々のサブルーチン呼
び出し命令を示している。

第１０Ａ図の呼び出し命令ばＣＡＬＬＧ゛命令であり、
そしてこの特定図面に於いては１バイトのオペレーシヨ
ンコード゛ＦＡ″を備え、その後にはアーギユメントリ
ストを定めるための１バイトのオペランド指定子と、行
先、即ち呼び出しされるサブルーチンの初めの位置、を
定めるための１バイトのオペランド指定子とが続く。第
１０Ｂ図はオペレーシヨンコード１ＦＢ゛を持つた″Ｃ
ＡＬＬＳ”呼び出し命令を示している。第１０Ａ図に示
されたＣＡＬＬＧ命令はアーギユメントリストがメモリ
の種々の位置に記憶されている時にサブルーチンを呼び
出し、そして第１０Ｂ図のＣＡＬＬＳ命令は呼び出しサ
ブルーチンが、使用さるべきアーギユメントリストを、
スタツタポインタレジスタとして働くＲｌ４汎用レジス
タによつて識別されたメモリスタツクに既に転送してい
る場合に、サブルーチンを呼び出す。アーギユメントリ
ストはサブルーチンにより使用さるべき入力アドレス及
び値と、サブルーチンにより作られた出力値のための出
力アドレスとを含んでいる。さて第１０Ｃ−１図を参照
すれば、ステツプＤ１に於いて中央処理装置１０は第１
のオペランド指定子を評価し、そして第１０Ａ図に示し
た命令の場合にはアーギユメントリストアドレスを、或
いは第１０Ｂ図に示した命令の場合にはアーギユメント
カウントを、Ｄレジスタ８５に転送する。

ステツプＤ２に於いてＤレジスタ８５の内容がＱ−．レ
ジスタ９２に転送されそして行先オペランド指定子の行
先フイールドが評価される。それにより生じるサブルー
チンの初期アドレスはＤレジスタ８５及び仮想アドレス
ラツチ６７に送られる。この呼び出し命令の１つの観点
によれば、サブルーチンの初めの位置は次の様に解釈さ
れるサブルーチンマスタを含んでいる。ビツト位置０乃
至１１は汎用レジスタＲＯ乃至Ｒ１１に直接対応してい
る。このサブルーチンマスクの各々のビツト位置は、そ
れに対応する汎用レジスタの内容を保管すべきであるか
否かに基いてセツトされるか又はクリアされる。明らか
な様に、汎用レジスタの内容は、サブルーチンがその汎
用レジスタの内容を変えてしまう場合に保管される。そ
の他の汎用レジスタＲｌ２乃至Ｒｌ５は常に保管される
か又は決して保管されないかのいずれかである。特に、
Ｒｌ２レジスタはアーギユメントポインタレジスタを構
成し、その内容は常に保管される。同様に、Ｒｌ３レジ
スタはサブルーチン呼出し中にスタツクヘプツシユされ
る項目のスダンクのアドレスを含むようなフレームポイ
ンタレジスタを構成し、Ｒｌ５レジスタはプログラムカ
ウンタレジスタを構成し、これらの内容も常に保管され
る。一方、Ｒｌ４レジスタはスタツクポインタレジスタ
を構成し、その内容は保管されない。従つてサブルーチ
ンマスクの最上位から４つのビツト位置はその他の目的
に用いることができる。この特定の実施例に於いては、
ビツト位置１２及び１３が常にＯであるが、これらを他
の目的に使用することもできる。

一方、ビツト１４及び１５はサブルーチン自身へ入る際
の整数オバーフロ一の初期状態と、１０進数オーバーフ
ローのエラー状態フラグとを確立する。第１０Ｃ−１図
及びステツプＤ３を更に参照すれば、呼び出しルーチン
のサブルーチン呼び出し命令に続く第１命令を識別する
ためにプログラムカウンタ６４が既に増加されている。

次いでＱレジスタ９２がクリアされそしてサブルーチン
マスクがＤレジスタ８５からＣレジスタメモリ９７のＴ
２レジスタに送られる。サブルーチンマスクのビツト位
置１２及び１３はＯの値であるかどうかを決定するため
に試験される。０の値でなければ、エラー状態が存在し
そして適当なトラツプ状態が生じる。

通常は、サブルーチンマスクがＣラツチ９８に転送され
た時にステツプＤ５がステツプＤ６に移行する。ステツ
プＤ７に於いては呼び出しルーチンの状態を保管するた
めにとつておくことが必要とされる汎用レジスタの数を
確立するため、サブルーチンマスクにある１の数がカウ
ントされる。ステツプＤ８は第１０Ａ図に示した呼び出
し命令に対しては第１０Ｃ−２Ａ図に示されたステツプ
へ、或いは第１０Ｂ図に示した呼び出し命令に対しては
第１０Ｃ−２Ｂ図示されたステツプへ動作を移行すると
ころの分岐を示している。

第１０Ａ図に示されたＣＡＬＬＧ命令がデコードされて
いると仮定すれば、呼び出しルーチンの状態により占有
されるメモリスタツクの全スペースを次に確立すること
が必要とされる。

この命令に対しては、５つの更に別の長ワードがとつて
おかれる。従つてステツプＤ９に於いてはその数がマス
クの１の数に加算されそしてその和がバイトの数に変換
され、次いでスタツクポインタレジスタの内容とで、ス
タツクの最後の位置を決定するのに用いられる（ステツ
プＤｌＯ）。前記した様に中央処理ユニツト１０は仮想
的にアドレスされた機械として作動する。それ故、とつ
ておかれる全てのレジスタを収容するに充分なスペース
が、実施されている特定プログラムに割り当てられたメ
モリスタツクに存在するということを確かめるためのス
テツプを考慮しなければならない。ステツプＤｌｌ中に
はスタツクポイントレジスタであるＲｌ４レジスタの内
容がＡ及びＢラツチ７５及び８１に転送され、そしてス
テツプＤｌ２に於いてはＲｌ４レジスタの最下位から２
つのビツトがＣレジスタメモリ９７のＴ４レジスタに転
送される。ステツプＤｌ２に於いては、Ｒｌ４レジスタ
の最下位から２つのビツトを零に取り替えることによつ
てスタツクポインタも整列され、それによりこのレジス
タのアドレスをして長ワードの境界を形成せしめる。メ
モリ装置１１及びカツシユメモリ装置との情報のやり取
りが長ワードの境界に於いて行なわれる時には、この整
列手順が、１回のメモリ転送によつて各々のレジスタを
とつておくことができる様にし、且つ命令の全効率を改
善する。さもなくば、各レジスタをとつておくために転
送を２回行なわねばならないという可能性が生じ、それ
により、通常整列されるサブルーチンの呼び出し命令及
びそれに続く命令を実行するのに要する時間を著しく増
加することになる。整列を行なつた後、メモリにある一
連の空の長ワード位置を次々に識別するためにＳＰレジ
スタの整列された内容が減少される。

これはステツプ１３に於いてマイクロシーケーサ４４が
プログラムカウンタ６４とサブルーチンマスクに指定さ
れた汎用レジスタとの内容をメモリスタツクに転送でき
る様にする。このステツプは、呼び出し命令に続く命令
が見い出されるとこうの呼び出しルーチンの位置と、サ
ブルーチンにより使用される汎用レジスタとをとつてお
く様にする。ステツプＤｌ３を完了した後は、呼び出し
ルーチンの状態が保管されており、従つて中央処理装置
は第１０Ｃ一３図に示したステツプへと移る。第１０Ｃ
−２Ｂ図は第１０Ｂ図に示した ＣＡＬＬＳ命令がデコードされる場合に行なわれるステ
ツプを示している。

ステツプＤｌ４及びＤｌ５に於いては、再び中央処理装
置１０が、それに割り当てられたメモリスタツクに、情
報を記憶するに充分なスペースがあるがどうかを決定す
る。ＳＰレジスタの最下位から２ビツトはステツプＤｌ
６に於いてＣレジスタメモリ９７のＴ４レジスタに送ら
れる。ステツプ１７に於いては、Ｃレジスタメモリ９７
のＴ３レジスタかぅのアーギユメントカウントのアドレ
スがＱレジスタ９２に送られる。更に、ＣＡＬＬＧ／Ｃ
ＡＬＬＳフラグがセツトされる。このフラグはその後メ
モリスタツクに保管され、そしてメモリスタツクからの
情報の検索を制御するために戻り命令によつて後で使用
される。従つて、ＣＡＬＬＧ及びＣＡＬＬＳ命令を用い
て、取替できる様にサブルーチンを呼び出すことができ
る。次に利用できる位置を識別するためにＳＰレジスタ
が減少され、そしてその減少された内容がＤレジスタ８
５に記憶される。次いでＱレジスタ９２のアーギユメン
トカウントのアドレスがメモリスタツクに記憶されてア
ーギユメントリストを完成する。ステツプＤｌ８中には
Ｄレジスタの内容が変更され、Ｒｌ４レジスタ即ちスタ
ツクポインタが、次に利用できる位置の長ワード境界に
於いて整列される。ステップ０Ｄ１９に於いては、サブ
ルーチンにより使用される汎用レジスタ及びプログラム
カウンタの内容をメモリスタツクに保管することによつ
てマイクロシーケンサ４４が呼び出しルーチンの状態を
保管する。これはメモリスタツクの整列された位置で始
められた第１０Ｃ−２Ａ図のステツプＤｌ３の場合と同
様である。Ｚ′ さて第１０Ｃ−３図を参照すれば、マイクロシーケンサ
４４は第１０Ｃ−２Ａ図のステツプＤｌ３及び第１０Ｃ
−２Ｂ図のステツプＤｌ９により示された転送を完了し
た後にステップ１）２０へと移行する。

特に、フレームポインタレジスタとして働くＲｌ３レジ
スタの内容がメモリスタツクの次に利用できる位置に転
送される。この後にはアーギユメントポインタレジスタ
を構成するＲｌ２レジスタの内容が続く。ステツプＤ２
２に於いては、呼び出しルーチンの状態フラグがクリア
される。ここで、状態フラグとは、算術演算によつて生
ずす通常の負数、零、オーバーフロー及び桁上げ（借り
）コードであつて、プロセツサ状態ワードに記憶された
状態コードである。次いで中央処理装置１０はサブルー
チンのスタートアドレスを、Ｃレジスタメモリ９７のＴ
１レジスタから仮想アドレスラツチ６７及びプログラム
カウンタ６４に転送する（ステツプＤ２３）。この点詳
述するに、第２のオペランド指定子（ステツプＤ２参照
）は、サブルーチンマスクを備えるサブルーチンの最初
の命令の位置を指定する。そのサブルーチンの次の命令
は、サブルーチンマスクの後の次の位置にあり、ステツ
プＤ２３でいうスタートアドレスである。ステツプＤ２
とステツプＤ２３との間のある時（それが何時であるか
は問題でない）に、第２のオペランド指定子によつて指
定される位置が増加され、ＣレジスタメモリのＴ１レジ
スタに記憶される。Ｃレジスタメモリは、命令によつて
アドレス可能なＡ及びＢレジスタメモリと違つて、スク
ラツチパツドレジスタメモリとしてプロセツサによつて
使用されるものである。次いで命令バツフア制御器６１
はサブルーチンの第１命令を命令バツフア６０に転送し
始める。ステツプＤ２４に於いてマイクロシーケンサ４
４は古いプロセツサ状態ワード、サブルーチンマスクス
タツク整列ビツト及びＣＡＬＬＧ／ＣＡＬＬＳフラグか
らワードを形成しそしてこのワードをメモリスタツクに
保管する。ステツプＤ２５に於いてマイクロシーケンサ
４４はスタツクポインタレジスタの内容を新たなレジス
タフレーム指示体としてＲｌ３レジスタへ転送する。次
いでステツプＤ２６に於いては呼び出しルーチンのＴビ
ツトに対応してＴビツトがセツトされ、そしてステツプ
Ｄ２７に於いてはマイクロシーケンサ４４がサブＺＯル
ーチンマスクの最上位の２ビツトに基いて１０進及び整
数オーバーフローフラグをセツトし、浮動アンダーフラ
グの様なその他のフラグを制御することもできる。

ここで、Ｔビツトについて詳述するに、Ｔビツトは、セ
ツトされるとき、あるプログラムの実行中、より詳細に
述べると、ある命令の実行中にエラーを検出する場合に
、プロセツサがトラツプ動作を行えるようにする。この
ようなエラーは、例えば、命令のオペランド指定子が存
在しないメモリ位置を指定したり、または、ユーザプロ
グラムがオペレーテイングシステム又はスーパーバイザ
に割り当てられていてそれによつてのみ実行されうる命
令を指定しているような場合に、生じうる。トラツプを
生じうる他のエラーの例としては、（１）命令のオペラ
ンド指定子が（例えば）バイトオペランドを指定してお
りその命令がワード又は長ワードオペランドを必要とい
ているような場合、（２）スタツクの限界が越えられた
場合、及び（３）電力故障の場合等がある。もしこれら
の状態のうちのどれかが生じ、Ｔビツトがセツトされる
ならば、プロセツサは、そのエラーをつきとめ、エラー
が生じたことをオペレータに知らせ、又は、その状態が
電力故障であるならばその機械の状態を保存させるよう
にルーチンを実行する。ステツプＤ２８に於いては、新
たなアーギユメント指示体としてＲｌ２レジスタに情報
が転送される。命令が第１０Ａ図に示したＣＡＬＬＧ命
令であれば、この情報はアーギユメントカウントを含ん
だアーギユメントリストの第１位置のアドレスを含む。
命令が第１０Ｂ図に示したＣＡＬＬＳ命令であれば、こ
の情報はアーギユメントカウントオペランドがメモリス
タツクに送られた後のスタツクポインタの値を含むいず
れの場合にも、次に行なう動作は、メモリスタツクの次
に利用できる位置に記憶される状態取扱い体のアドレス
のために零の値を記憶することである（ステツブＢ２８
）。これは次に続く状態取扱い体のアドレスのための位
置をメモリスタツクに確保し且つ又状態取扱い体が初め
存在しないことを示す。状態取扱い体は、１次サブルー
チンの実行中に或る例外的な状態が生じた場合に呼び出
すことのできる２次サブルーチンである。

特に、状態取扱い体サブルーチンは或るエラーが生じた
場合にデータ処理システムを既知の状態に戻すために使
用される。例えば、サブルーチンが存在しないフアイル
にアクセスしようとした場合に状態取扱いサブルーチン
を呼び出すことができる。この様な使用目的に於いては
、サブルーチンが、状態取扱い体サブルーチンのための
初期アドレスを、メモリスタツクの予約された位置に記
憶する。ステツプＤ２８の後、中央処理装置は命令バツ
フア制御器６１がステツプＤ２３で検索を開始したとこ
ろのサブルーチンの第１命令を処理し始めることができ
る。

上記した２つのサブルーチン呼び出し命令は非常に強力
な働きをする。いずれの呼び出し命令の実行が終わつた
時にも、サブルーチンへ移行したりサブルーチンから移
行したりするのに必要な全ての情報が正しく保管されて
いる。特に、メモリスタツクは呼び出しルーチンのプロ
グラムカウンタの内容、及び呼び出しルーチンの状態を
保管するその他の情報を含んでいる。Ｒｌ２レジスタの
アーギユメントポインタを用いることによつてアーギユ
メントが容易に検索され且つ種々の状態フラグがセツト
され、従つてサブルーチンに対する環境も確立される。
サブルーチンの最後の命令は１つのオペレーシヨンコー
ドより成る戻り命令であり、これはオペランド指定子を
持つていない。

この命令に応答して、Ｒｌ３レジスタの現在フレームポ
インタの内容が変更されそしてＲｌ４レジスタに戻され
、その前の呼び出し命令により確立されたメモリスタツ
クの最下部を指示し、マイクロシーケンサ４４がたマち
にスタツクの関連部分の始めのところへ進むことができ
る様にする。メモリスタツクの次の位置の内容は、（１
）呼び出しルーチンに対する処理装置の状態と、（２）
サブルーチンマスクと、（３）サブルーチンが第１０Ａ
図の命令で呼び出されたか或いは第１０Ｂ図の命令で呼
び出されたかという指示と、（４）スタツクの整列中に
記憶された２ビツト値とを含んでいる。

サブルーチンマスクはビツト位置０乃至１１が零である
かどうかを決定するために試験される。もし零であれば
、レジスタを復帰する必要はなく、従つて保管されたサ
ブルーチンマスクを分離しそしてこの保管されたサブル
ーチンマスクの２つの高位ビツトを試験して１０進数及
び整数オーバーフローフラグを再び確立することができ
る。サブルーチンマスクのビツト０乃至１１のいずれか
が１を）含んでいれば、それらのレジスタを検索しなけ
ればならない。

次いでスタツクポインタが、保管されたスタツク整列ビ
ツトに応答して適正に整列される。中央処理装置は呼び
出し命令を識別するビツトを試験する。第１０Ａ図の命
令が呼び出され、その戻り動作が完全であれば、マイク
ロシーケンサ４４は呼び出しルーチンの次の命令を処理
し始める。さもなくば、マイクロシーケンサ４４はメモ
リスタツクからアーギユメントカウントを呼び出し、そ
のカウントを１だけ増加し、このカウントをバイト数に
変換し、このバイトの数をスタツクポインタレジスタの
内容に加算し、そしてその和を仮想アドレスラツチ６７
に記憶する。次いで、検索されたプログラムカウンタの
内容を用いて命令バツフア制御器６１は呼び出しルーチ
ンの呼び出し命令に続く命令である次の命令をメモリか
ら検索して、第１０Ｂ図に示した呼び出し命令からの復
帰動作を完了することができる。この点、第１１図を参
照して更に説明する。第１１図は、ＣＡＬＬＳ及びＣＡ
ＬＬＧサブルーチン呼び出し命令に応答するスタツクの
状態を示している。ＣＡＬＬＳサブルーチンのためのア
ーギユメントは、呼び出しプログラムによつてスタツク
ヘプツシユされる。サブルーチン命令からの復帰に際し
ては次のような動作がなされる。復帰命令に応答して、
状態取扱い体が放棄され、状態ワードが状態レジスタへ
再格納され、アーギユメントポンタ、フレームポインタ
及びプログラムカウンタが再格納され、保管されたレジ
スタがサブルーチンマスクによつて指定される位置に再
格納される。この後、低位ビツトがスタツクポインタへ
再格納され、１０進及び整数オーバーフローフイールド
が状態レジスタへ再格納される。この時までに、スタツ
クポインタは、もしサブルーチン呼び出し命令がＣＡＬ
ＬＳ命令であつたならば、スタツクのアーギユメントカ
ウントワードを指している（さもなければ、スタツクポ
インタは、サブルーチン呼び出し命令前のスタツクの頂
部を指している）。次に、プロセツサは、再格納された
プログラムカウンタによつて指示されている呼び出し命
令を検索し、その命令がＣＡＬＬＳ命令であつたかＣＡ
ＬＬＳ命令であつたかを決定する。もしその命令がＣＡ
ＬＬＧ命令であつたならば、スタツクにアーギユメント
リスト又はカウントがなく、その復帰命令は完了してい
る。しかし、もしその呼び出し命令がＣＡＬＬＳ命令で
あつたならば、プロセツサは、スタツク（スタツクポイ
ンタによつて指示されている位置にある）からアーギユ
メントカウントを検索し、そのアーギユメントカウンタ
をスタツクポインタの内容に加える。スタツクポインタ
は、スタツクへ新しいワードを加えるとき減少されるの
で（すなわち、スタツクは底部から満たされ且つ空とさ
れ、スタツクの頂部は実際にメモリのより低いアドレス
の方へ進行する）、この和は、アーギユメントリストが
呼び出しプログラムによつてスタツクヘプツシユされる
前には、スタツクの頂部にある。プログラムカウンタは
、増加され呼び出しプログラムの次の命令を指す。アー
ギユメントリストは、なおもスタツクにあるが、スタツ
クポインタは、アーギユメントが呼び出しプログラムに
よつて検索されるとき、変更される必要はない。概して
云えば、いかなる所与の長さを有することもできる色々
な形式の命令をデコードする様な処理装置を備えたデー
タ処理システムが説明された。

これらの命令の或るものはオペランド指定子を含まない
プログラム制御命令である。その他の命令は１つ或いは
それ以上のオペランド指定子を含んでもよく、各オペラ
ンド指定子はオペランドの位置を定める。本発明によれ
ば、オペランド指定子は、最終アドレスを計算するため
に中央処理装置により使用されるいかなる数のバイトを
備えもよい。色々な数のオペランド指定子及び色々なサ
イズのオペランド指定子を持つた命令をデコードできる
という中央処理装置の能力によつて命令を非常に融通性
のある組として処理することができるので、本発明の前
記した目的はこの様な処理装置によつて満足される。更
に、各々の命令のサイズは命令の流れの中で実行しなけ
ればならない機能に基いて決められるので、拘りのない
情報にまでフイールドを割ち当てなくてもよい。それ故
、プログラムがコンパクトとなり然もプログラムの作業
が簡単化される。前記した説明は本発明の特定の実施例
に限られたものであるが、種々の基本的命令を有するデ
ータ処理システムや、本明細書に述べたもの以外の内部
回路を用いたデータ処理システムに於いても本発明を実
施することができ、然して本発明の前記した目的及び効
果の１部或いは全部を達成できるということが明らかで
あろう。

それ故、本発明の範囲内に入るこの様なあらゆる変更及
び変型が特許請求の範囲に網羅されるものとする。

【図面の簡単な説明】

第１図は本発明により構成されたデジタルデータ処理シ
ステムのプロツク図、第２Ａ図乃至２Ｄ図は本発明の特
定実施例に関連して用いられるデータの形式を示した図
、第３図は第１図に示した中央処理装置のプロツク図、
第４図は第１図及び３図に示された中央処理装置で処理
することのできる命令のフオーマツト及び編成を示した
図、第５図、５Ａ図、５Ｂ図、及び５Ｃ図は第３図に示
したデータ路のプロツク図、第６Ａ図は第３図に示した
命令バツフア及びデコード回路のプロツク図、並びに第
６Ｂ図及び６Ｃ図は第６Ａ図に示された回路で伝送され
る或る信号を示した図、第７図及び第７Ａ図は第１図及
び３図に示した中央処理装置の動作を理解する上で役立
つフローチヤート、第８Ａ図は特定の命令のフオーマツ
トを示す図、第８Ｂ図はこの命令から導出される或る情
報を示す図、そして第８Ｃ−１図、８Ｃ−２図、及び８
Ｃ−３図は上記命令に応答した第１図及び３図の中央処
理装置の動作を示したフローチヤート、第９Ａ及び９Ｂ
図は第８Ａ図に示されよ命令の別のフオーマツトを示す
図、第９Ｃ−１図、及び９Ｃ−２図はこの変更された命
令に応答した第１図及び３図の中央処理装置の作動を示
すフローチヤート、第１０Ａ図及び１０Ｂ図は呼び出し
サブルーチンに有用な命令のフオーマツトを示す図、そ
して第１０Ｃ−１図、１０Ｃ−２Ａ図、１０Ｃ−２Ｂ図
、１０Ｃ−３図及び１０Ｃ−４図はこれら命令に応答し
た第１図及び３図の中央処理装置の作動を示したフロー
チヤートである。 フローチヤト、第１１図はＣＡＬＬＳ及びＣＡＬＬＧサ
ブルーチン呼び出し命令に応答するスタツクの状態を示
す図である。１０・・・・・・中央処理装置、１１・・
・・・・メモリ装置、１２・・・・・・入出力装置、１
４・・・・・・ＳＢ相互接続体、１５・・・・・・オペ
レータのコンソール、１６・・・・・・ＳＢＩインター
フエイス・メモリカツシユ回路、１７・・・・・・アド
レス変換バツフア回路、１８・・・・・・命令バツフア
回路、１９・・・・・・データ路・内部レジスタ回路、
２０Ａ，２０Ｂ・・・・・・メモリ制御器、２１Ａ，２
１Ｂ・・・・・・メモリ配列体、２２・・・・・・Ｉ／
Ｏバスアダプタ、２３・・・・・・／０装置、２４，２
６・・・・・・２次記憶装置バスアダプタ、２５・・・
・・・デイスク駆動装置、２７・・・・・・テープ駆動
装置、３０・・・・・・クロツク信号発生器、３１・・
・・・・ＳＢＩ制御回路、３３・・・・・・データカツ
シユ回路、３４・・・・・・変換バツフア、３６・・・
・・・データ路、３７・・・・・・命令バツフア・デコ
ード回路、４０・・・・・・プログラＡ制御記憶回路、
４２・・・・・・トラツプ一割り込み裁定回路、４４・
・・・・・マイクロシーケンサ。

Claims (1)

【特許請求の範囲】
1. １ オペランド及び命令を記憶するメモリ手段（第１図
   ：１１）を付加的に含むデータ処理システムにおいて命
   令に応答してオペランドを処理するための中央処理装置
   （第１図：１０）であつて、各オペランドは、少なくと
   も１つの情報バイト（第２Ａ図から第２Ｄ図）からなり
   、各命令は、少なくとも１つの情報バイトを有するオペ
   レーションコード（第４図：５０）を含んでおり、前記
   命令のうちのあるものは、少なくとも１つのオペランド
   指定子（第４図：５１、５２、５３）を含んでおり、各
   オペランド指定子は、少なくとも１つの情報バイトから
   なり、前記データ処理システムにおけるオペランドのた
   めの位置を識別するようになつている中央処理装置にお
   いて、Ａ、相続く命令におけるオペレーションコードの
   前記メモリ手段における位置を識別するためのプログラ
   ムカウンタ手段（第５Ａ図）と、Ｂ、前記プログラムカ
   ウンタ手段に接続され且つ前記メモリ手段に接続しえて
   前記メモリ手段から相続く情報バイトを通常順次検索す
   るための命令検索手段（第３図及び第６Ａ図：６０、６
   １、６２、６３、７０）と、Ｃ、前記命令検索手段に接
   続されたオペレーションコードに応答して命令が含んで
   いるオペランド指定子の数を確認するためのオペレーシ
   ョンコードデコード手段（第６Ａ図：７１、ＤＥＭＵＸ
   ）と、Ｄ、前記命令検索手段に接続され且つ前記オペレ
   ーションコードデコード手段に接続されオペレーション
   コードに続く情報の相続くバイトを順次デコードして各
   指定されたオペランドのための位置を識別するためのオ
   ペランド指定子デコード手段（第６Ａ図：７２、７３）
   とを備えており、前記オペランド指定子デコード手段は
   、オペランド指定子における情報バイトの総数を識別す
   るオペランド指定子における情報に応答して前記メモリ
   手段における隣接するバイト位置に記憶された可変数の
   情報バイトからなる相続く命令を前記メモリ手段から検
   索しうるようにすることを特徴とする中央処理装置。