JPH05197664A

JPH05197664A - ホスト・プロセッサと複数の入／出力装置間でデータを転送するための入／出力制御方法及び装置

Info

Publication number: JPH05197664A
Application number: JP4235163A
Authority: JP
Inventors: Joseph M Lamb; ジョゼフ・エム・ラム
Original assignee: Stratus Computer Inc
Current assignee: Ascend Communications Inc
Priority date: 1991-08-12
Filing date: 1992-08-12
Publication date: 1993-08-06
Also published as: US5379381A; CA2075449A1; EP0530543A1; AU2096792A

Abstract

(57)【要約】【目的】時間的に高い効率でデータ転送を行うための
Ｉ／Ｏコントローラを提供することである【構成】ホスト・プロセッサと１つまたは複数の入／
出力装置との間でデータを転送するためのＩ／Ｏコント
ローラ。本コントローラは、反復的にデータ移動を行う
のではなく、直接メモリ・アクセス（ＤＭＡ）転送の途
中でプロセッサ・コマンドの転送（ＰＩＯ）をインター
リーブする。優先ＰＩＯ転送中、ＤＭＡ転送は一時的に
中断される。種々な入／出力装置を走査するための割込
みスキャナーにも、ＤＭＡ及びＰＩＯ転送に関し優先レ
ベルが割当てられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサ部、即ちホ
スト・プロセッサと、Ｉ／Ｏ部、即ち、１つまたは複数
の周辺装置もしくは入／出力装置との間でデータを転送
するためのコンピュータ方式及び装置に関する。

【０００２】特に、本発明は、直接メモリ・アクセス
（ＤＭＡと称する）転送として知られている複数バイト
のデータ・ブロックを高い時間効率で転送することがで
き且つＰＩＯ転送と称されているプロセッサ指令転送を
高い時間効率で実行することができるＩ／Ｏ（入／出
力）コントローラに関する。

【０００３】

【従来技術及び本発明が解決しようとする問題点】プロ
セッサ指令転送、即ち、ＰＩＯ転送及び複数バイト・ブ
ロック転送、即ち、ＤＭＡ転送双方を行うためのＩ／Ｏ
コントローラは知られている。一般に、ＰＩＯ転送は、
Ｉ／Ｏコントローラにおいてローカル・プロセッサから
の指令に応答して実行され、ローカル・プロセッサと、
指定されたＩ／Ｏ装置との間でワード単位或るいは他の
単位で情報の交換を行う。ＰＩＯ転送の実行は、一般に
短時間であり、例えば、１６ＭＨｚのクロックで動作す
るシステムにおいては、約５マイクロ秒が所要時間であ
る。他方、直接メモリ・アクセス転送、即ち、ＤＭＡ転
送は、ホスト・プロセッサの主記憶装置と、指定された
Ｉ／Ｏ装置との間で、通常、特定数のバイトを有するブ
ロックと称される相当大量のデータの転送を行う。この
ＤＭＡ転送速度は、１６ＭＨｚのクロックで動作するシ
ステムにおいて毎秒約４メガバイトである。

【０００４】時間的に効率の良い動作、即ち、高いシス
テム速度を実現するためには、ＤＭＡ転送を迅速に実行
できるのが望ましい。同様に、ＰＩＯ転送も迅速に実行
するのが望ましい。更に加えて、ＰＩＯ転送は、数ミリ
秒を要し得る進行中のＤＭＡ転送の完了を待たずに、直
ちに実行するのが有利である。そうでないとすると、例
えば、ＤＭＡ転送が１つのディスク・ドライブ・アドレ
スに対して行われていると仮定すると、他のディスク・
ドライブ・アドレスに対するＰＩＯ転送は停止し待機し
なければならない。例えば、主システムが、Ｉ／Ｏコン
トローラに対して、別のディスク・ドライブに指令を送
るように命令しても、Ｉ／Ｏコントローラは、ＤＭＡ転
送の終了まで指令の送出を待たねばならない。しかしな
がら、同時にまた、ＰＩＯ転送を行うために一旦ＤＭＡ
転送を放棄して、ＰＩＯ転送後に上記ＤＭＡ転送を最初
から再開するのは効率的ではない。

【０００５】ＤＭＡ転送及びＰＩＯ転送を取り扱う公知
のＩ／Ｏコントローラとして、ストラタス・コンピュー
タ・インコーポレーション（Stratus Computer Inc. ）
社のモデル「ＸＡ2000」コンピュータ・システム並びに
米国特許第4,926,315 号、第4,309,754 号及び第4,371,
932 号各明細書に開示されている技術が挙げられる。上
記米国特許第4,371,932 号明細書には、Ｉ／Ｏコントロ
ーラがデータ・ブロックでのデータ転送を実行している
際にホスト・プロセッサが、直接プログラム制御データ
転送をサイクル・スチール・ベースで遂行することを可
能にするインターリーブ機構が開示されている。この米
国特許明細書にはまた、ＤＭＡ及びＰＩＯデータ転送の
実行に当たって一時的記憶の役割を果たすデュアル・ポ
ート・ランダム・アクセス・メモリ記憶機構が記述して
ある。

【０００６】本発明の目的は、ディジタル・データ処理
システムにおいて、ホスト・プロセッサと複数のＩ／Ｏ
装置との間で、直接メモリ・アクセス（ＤＭＡ）ベー
ス、及びプロセッサ・コマンド（ＰＩＯ）ベースで、時
間的に高い効率で、データの転送を行うための改良され
た方法もしくは方式及び装置を提供することにある。

【０００７】本発明の他の目的は、ＰＩＯ転送に対する
待ち時間を最小にし且つＤＭＡ転送に対する遅延を最小
にしてＤＭＡ及びＰＩＯ転送を行うことを可能にする方
式及び装置を提供することにある。

【０００８】本発明の更に他の目的は、ＰＩＯ型転送と
ＤＭＡ型転送とを、両型式の転送に対し遅延が最小にな
るようにインターリーブするＩ／Ｏコントローラを提供
することにある。

【０００９】本発明の他の目的は、記述が進むに伴い明
らかにされるであろう。

【００１０】

【発明の構成及び概要】本発明によるＩ／Ｏコントロー
ラは、直接メモリ・アクセス型（ＤＭＡ型）転送（ＤＭ
Ａ転送）の実行中、プロセッサ指令データ転送（ＰＩＯ
転送）に対する要求に応答して、該ＤＭＡ転送を、その
活動状態を変えることなく休遊して、ＰＩＯ転送を実行
し、次いで休遊した状態からＤＭＡ転送を再開する。

【００１１】上記コントローラにおいては、最小の動作
時間付加でＤＭＡ転送の休遊及びそれに続く回復を達成
するための制御ハードウエア及び状態ハードウエアを用
いる。

【００１２】Ｉ／Ｏコントローラは、上記動作を、進行
中のＤＭＡ転送に関する状態情報を記憶し、該状態情報
を更新し、そして更に、ＤＭＡ転送に関与するシステム
構成要素を、割込みＰＩＯ転送のための休遊もしくはア
イドリング期間中、実際のＤＭＡ転送実行期間中と同じ
ＤＭＡ転送可能状態に維持することにより実現される。

【００１３】本発明によるＩ／Ｏコントローラは、ロー
カル記憶装置、即ち、アドレッシング可能なメモリで動
作するローカル・プロセッサを有し、ホスト・メモリを
有するホスト・プロセッサと、周辺装置、即ち、Ｉ／Ｏ
デバイスとの間で、直接メモリ・アクセス（ＤＭＡ）ベ
ース並びにプロセッサ指令（ＰＩＯ）ベースでデータの
転送を行う。Ｉ／Ｏコントローラはまた、割込みに関し
複数の周辺装置の各々の状態を走査することができる。
Ｉ／Ｏコントローラは、これらデータ転送及び走査動作
を高い時間効率レベルで行う。

【００１４】Ｉ／Ｏコントローラは、第１のデータ転送
回路、例えば、ＤＭＡエンジンを有する共に、第２のデ
ータ転送回路、例えば、Ｉ／Ｏバス制御装置を有し、こ
れら第１及び第２のデータ転送回路は、初期設定されＤ
ＭＡ命令の実行可能状態に設定された後に、ローカル・
プロセッサによる制御を必要とすることなくＤＭＡ転送
中データの移動を行う。従って、ローカル・プロセッサ
は、ＤＭＡ転送中他のタスクを遂行するのに利用するこ
とができる。

【００１５】ローカル・プロセッサは、ＰＩＯ動作を実
行するためにＤＭＡ動作を中断することができ、それに
よって、さもなければＰＩＯ動作を待機する必要から生
ずる動作遅延を回避することができる。更にまた、ＤＭ
Ａエンジンは、中断時点において中断されたＤＭＡ動作
を回復することができ、それにより、さもなければＤＭ
Ａ動作を最初から再開することから生ずる動作遅延を回
避することができる。

【００１６】本発明の他の様相によれば、ＤＭＡエンジ
ンは、ＤＭＡ命令と関連する情報を格納し進行中のＤＭ
Ａ転送のバイトを計数するための表もしくはテーブル
（もしくはリスト）を用いて動作する。このＤＭＡテー
ブルは、ＤＭＡ動作の中断時に擾乱されることはなく、
ＤＭＡテーブルの内容はそのまま維持される。

【００１７】ＤＭＡテーブルは、ＤＭＡ動作中、再起動
もしくは再開或るいは他のハウスキーピング或るいはオ
ーバーヘッド動作が最小となるように、ＤＭＡエンジン
を反復的に中断及び復旧、即ち、再可能化もしくは再セ
レクト（再選択）することが可能な仕方で、ＤＭＡエン
ジンを転送すべき各バイトに対して適応化する。

【００１８】本発明の他の様相においては、ＤＭＡエン
ジンは、ＤＭＡ動作中転送されるＤＭＡバイトのための
カウンタが設けられる。このカウンタは、ＤＭＡエンジ
ンのセレクト解除中は休遊し、ＤＭＡ転送中は活動す
る。この場合、ＤＭＡエンジンは、ＤＭＡ転送の途中で
停止し、次いで停止した箇所から再起動することができ
る。所与のＤＭＡ転送でのデータ移動は、冗長操作或る
いは他の反復操作を必要とすることなく終了させること
ができる。

【００１９】本発明の他の様相においては、ＤＭＡエン
ジンは、ＤＭＡ転送を実行するために選択情報を格納す
ることができる。追って述べる図示の事例においては、
ＤＭＡエンジンは、所与のＤＭＡ転送の完了状態、例え
ば、ＤＭＡ転送が完了したか否か或るいは転送したデー
タにエラーが存在するか否かに関する完了状態を指示す
ることができる。

【００２０】本発明の他の様相によれば、Ｉ／Ｏコント
ローラは、潜在的に実行可能なＤＭＡ命令、即ち、候補
ＤＭＡ命令のリストを具備する。ＤＭＡエンジンは、ロ
ーカル・プロセッサによってセットされたポインタを介
してリストにアクセスする。ＤＭＡエンジンは、ＰＯＬ
Ｌ状態（ポーリング状態）において、ポインタにより指
示されるＤＭＡ命令を監視する。当該ＤＭＡ命令が実行
可能であれば、ＤＭＡエンジンは該ＤＭＡ命令を処理し
て、ポインタをリスト内の次のＤＭＡ命令に向け増分す
る。ＤＭＡ命令が実行可能でない場合に、ＤＭＡエンジ
ンは、ＤＭＡ命令が実行可能になるまで、相続くＩＤＬ
Ｅ（休遊）及びＰＯＬＬ（ポーリング）状態を通してＤ
ＭＡ命令を走査し続ける。ＤＭＡ命令リストの終わりで
ＤＭＡエンジンは、最初のＤＭＡ命令をポーリングする
ためにリストの始めにループバックする。

【００２１】リスト内のＤＭＡ命令は、ローカル・プロ
セッサから書込まれる。該ローカル・プロセッサは更
に、或るＤＭＡ命令が実行可能であることをＧＯコード
を用いて指定する。このＧＯコードは、ＤＭＡエンジン
が記述項を走査している間でもＤＭＡ命令に書込むこと
ができる。

【００２２】ＤＭＡ命令リスト内の任意箇所において、
ＤＭＡエンジンが同じ命令に戻り、実行可能な記述項に
関してポーリングを行わない場合には、ＤＭＡエンジン
は、ローカル・プロセッサがＤＭＡ命令リスト内に他の
記述項を入力するまで、該リスト内の当該箇所で待機す
る。ローカル・プロセッサがリスト内に他の記述項を登
録すると、ＤＭＡエンジンは再びＰＯＬＬ／ＩＤＬＥ状
態に入ってＤＭＡ命令の走査を再開する。

【００２３】本発明の他の様相においては、Ｉ／Ｏコン
トローラはローカル・プロセッサからの情報を受け取っ
て記憶し且つ候補ＤＭＡ命令リストを記憶するためのデ
ュアル・ポートＲＡＭ（ランダム・アクセス・メモリ）
を具備する。このＲＡＭは、アクセス競合、特に、ロー
カル・プロセッサとＤＭＡエンジンとの間における書込
み競合を阻止するクロッキング機構に結合される。

【００２４】本発明の更に他の様相に従うＩ／Ｏコント
ローラにおいては、ローカル・プロセッサとＩ／Ｏプロ
セッサとの間におけるデータ書込み動作による対して書
込みパイプもしくはＷＲＩＴＥＰＩＰＥバッファが用い
られる。この論理構成によれば、ローカル・プロセッサ
のオーバーヘッド動作並びにＤＭＡエンジンと関連する
書込み動作に起因しホスト・バスに本来的に存在する遅
延が取り除かれる。

【００２５】本発明の更に他の様相によれば、Ｉ／Ｏコ
ントローラは、該Ｉ／Ｏコントローラにより選択可能で
あってＩ／Ｏバスを介して転送されるバイトの算術和を
記憶するＣＨＥＣＫＳＵＭ記憶動作を行う。このＣＨＥ
ＣＫＳＵＭ動作は、総てのバイトが確実に移動されるよ
うに、複数のデータ転送中バイト内容を監視するのに有
用である。

【００２６】本発明の更に他の様相によれば、複数バイ
トの情報を転送し、且つホスト・プロセッサ及びホスト
・メモリと通信するためにディジタル論理装置が設けら
れる。この装置は、ＤＭＡ命令リストのための記憶装置
と、ＤＭＡ命令リストとのインターフェースとして動作
するＤＭＡエンジン論理回路とを含む。相続くＩＤＬＥ
／ＰＯＬＬ状態中、ＤＭＡエンジンは、リスト内の候補
ＤＭＡ命令を走査して実行可能なＤＭＡ命令を指示する
コードを探索する。実行可能なＤＭＡ命令が見付かる
と、ＤＭＡエンジンは当該命令を処理して、リスト内の
次の記述項を走査する。ＤＭＡエンジンは、ＤＭＡ命令
リスト内の最後の記述項の実行後に、リストの出発点に
ループバックする。ＤＭＡエンジンがリストの走査をし
終わって実行可能な記述項を見出せない場合には、該Ｄ
ＭＡエンジンは、ローカル・プロセッサが候補ＤＭＡ命
令リストに書込みを行うのを待つ。書込みが行われる
と、ＤＭＡエンジンは、そのＤＭＡ命令走査を再開す
る。

【００２７】ディジタル論理装置は、他の様相におい
て、シーケンス制御論理を具備する。ＤＭＡエンジンが
相続くＩＤＬＥ及びＰＯＬＬ状態にある時には、該ＤＭ
Ａエンジンは、ＤＭＡ命令を走査して実行可能な命令を
指示するコードを探索する。実行可能なＤＭＡ命令が選
択されると、ＤＭＡエンジンは該ＤＭＡ命令に関する或
る種の情報をＤＭＡエンジン・カウンタにロードする。
本発明の１つの例示的実施例においては、この或る種の
情報は、バス・スロット並びにＤＭＡ転送のためのＩ／
Ｏ側のソース／転送先アドレスを特定するＰＫＡＤＲ
と、ＤＭＡ転送のデータ型もしくはタイプ（データ種と
も称する）及びバイト計数を指定するＢＣＯＵＮＴと、
システム・メモリ内のＤＭＡ転送用記憶場所を特定する
ＭＥＭＡＤＲとを含む。

【００２８】更に、ＤＭＡ論理回路は、ＤＭＡ命令が選
択されると該命令に対し論理的データ移動動作を開始す
る。ＤＭＡエンジンが、Ｉ／Ｏデバイスに書込みを行っ
ている場合には、該ＤＭＡエンジンはホスト・メモリか
らデータを読出す。他方、ＤＭＡエンジンがデータを読
取っている場合には、ＤＭＡエンジンは利用可能なバッ
ファに該データをロードする。バッファが満配になる
と、データは、バイト計数が零になるまでホスト・メモ
リに書込まれる。

【００２９】本発明のこの様相によれば、ＤＭＡ転送が
完了したか或るいはまた不正なタイプのデータまたはメ
モリ・アドレスが指定されたかを表す完了状態が、ＤＭ
Ａ命令リストに書込まれる。この時点で、最終のＤＭＡ
転送がクリアされ、ＤＭＡ命令リスト内の現在の場所を
指しているポインタは増分されて、ＤＭＡエンジンは、
ＩＤＬＥ（休遊）及びＰＯＬＬ（ポーリング）状態での
動作を再開する。

【００３０】本発明の更に他の様相においては、ディジ
タル論理装置は、ＣＨＥＣＫＳＵＭ論理を含む。この論
理は、選択された場合に、現在のＤＭＡ転送命令にＤＭ
Ａ転送データ・バイトに関する情報を書込む。

【００３１】本発明の他の様相によれば、ＤＭＡエンジ
ンは、Ｉ／Ｏコントローラの優先動作により選択的に動
作停止されるカウンタを具備する。優先動作の完了で、
ＤＭＡエンジン及びカウンタは中断箇所においてＤＭＡ
転送を再開する。

【００３２】

【発明の効果及び作用】叙上の特徴を有するＩ／Ｏコン
トローラには幾つかの利点がある。第１に、ＤＭＡエン
ジンは一時的に停止されて、ＤＭＡ状態の損失や冗長な
データ転送を伴うことなく再開することができる。更
に、ＰＩＯ指令による比較的小量のデータ転送は、時間
の掛かる大きなデータ・ブロックの転送を含み得るＤＭ
Ａ転送に対して効率的に優先化することができる。更に
また、ＣＰＵ、ＤＭＡエンジン及びスキャナーによって
遂行される動作は、ＰＩＯ指令もしくはコマンドが発行
された場合でも禁止されない状態に留どまり、これらＣ
ＰＵ、ＤＭＡエンジン及びスキャナーの各々は、優先要
求があたかも生じなかったように動作可能な状態に存続
する。

【００３３】本発明の叙上の様相及び他の様相は、添付
図面及び以下に述べる説明において明らかになろう。

【００３４】本発明の叙上及び他の目的、各種特徴並び
に本発明自体の概念は、添付図面を参照しての以下の詳
細な説明から充分に理解することができよう。

【００３５】

【実施例】図１は、本発明によるＩ／Ｏ（入／出力）コ
ントローラ１０を利用したディジタル・データ処理シス
テムのブロック・ダイヤグラムを示す。図示のシステム
は、ホスト・メモリ１４に結合されたホスト・プロセッ
サ１２と、上記Ｉ／Ｏコントローラ１０と複数のＩ／Ｏ
装置（入／出力装置）１５乃至１８から構成される。ホ
スト・プロセッサ１２は、Ｉ／Ｏコントローラ１０に接
続されているホスト・バス２０並びに、Ｉ／Ｏコントロ
ーラ１０と各種Ｉ／Ｏ装置１５乃至１８との間に接続さ
れているＩ／Ｏ（入／出力）バス２２を介して上記複数
のＩ／Ｏ装置１５乃至１８と通信する。Ｉ／Ｏコントロ
ーラ１０は、ホスト・バス拡張部２０' 及びＩ／Ｏバス
拡張部２２’を有する。

【００３６】Ｉ／Ｏコントローラ１０は、モトローラ
（Motorola）社製の「ＭＣ68030 」型の３２ビットのマ
イクロプロセッサのようなローカル・プロセッサ２４及
びローカル・ランダム・アクセス・メモリ２６と共に動
作する。マイクロプロセッサ２４は、ローカル・プロセ
ッサ・バス２８を介してホスト・プロセッサ１２と複数
のＩ／Ｏ装置１５乃至１８との間で通信を行う。コント
ローラ１０に設けられているゲート・アレイ（配列）３
０は、ローカル・プロセッサ・バス２８と、ホスト・バ
ス２０及び拡張部２０’と、Ｉ／Ｏバス２２及び拡張部
２２’との間にインターフェース路を提供する。Ｉ／Ｏ
バスを介してデータの転送を行うのに、２つの機構があ
る。即ち、大ブロックのデータからなるデータのＤＭＡ
（直接メモリ・アクセス）転送と、例えば、アクセス当
たり１乃至４バイトのような比較的小量のデータのＰＩ
Ｏ（周辺Ｉ／Ｏコマンド）転送である。

【００３７】図示のゲート・アレイ３０は、Ｉ／Ｏバス
２２と拡張部２０’との間並びにローカル・プロセッサ
・バス２８かまたはホスト・プロセッサ・バス２０と拡
張部２０’との間でＤＭＡデータを転送するための第１
のデータ転送コプロセッサ３２、例えば、ＤＭＡエンジ
ンを有している。また、ゲート・アレイ３０は、Ｉ／Ｏ
バス２２及び拡張部２２’を介してローカル・プロセッ
サ２４によるＰＩＯ（周辺Ｉ／Ｏコマンド）データの転
送を可能にするために第２のデータ転送コプロセッサ３
４、即ち、ＰＢＵＳコントローラを有している。

【００３８】以降、説明を明瞭にするために、第１のデ
ータ転送論理回路３２を「ＤＭＡエンジン」と称する。
ゲート・アレイ３０の或る種の特徴は、慣用のＤＭＡエ
ンジンを用いても達成することができるが、以下に述べ
るＤＭＡエンジン３２は、本発明の特徴を更に具現して
おり、慣用のＤＭＡエンジンより有利である。

【００３９】このように、Ｉ／Ｏコントローラ１０は、
ＤＭＡ転送及びＰＩＯ転送に対し実質的に分離した別個
の論理回路を具備している。即ち、ＤＭＡ転送用の論理
回路はＤＭＡエンジン３２であり、ＰＩＯ転送用の論理
回路にはローカル・プロセッサ２４が対応する。ローカ
ル・プロセッサ２４及びＤＭＡエンジン３２は双方共
に、ゲート・アレイ３０内に設けられているＰＢＵＳコ
ントローラ３４を介してＩ／Ｏコントローラ１０の他の
要素並びにバス２０及び２２と通信する。

【００４０】ゲート・アレイ３０内にＰＢＵＳコントロ
ーラ３４と関連して設けられている他の論理回路は、Ｄ
ＭＡエンジンのセレクト（選択）解除及び再セレクト能
力を有しており、この能力により、ＤＭＡエンジンの論
理回路の動作を、ＤＭＡ転送の途中で一時的に凍結する
ことができる。ＤＭＡエンジンのこの凍結もしくは中断
で、ＰＢＵＳコントローラ３４は優先データ転送、例え
ば、ＰＩＯデータ転送処理を行うことができる。このよ
うに、Ｉ／Ｏコントローラ１０は、ローカル・プロセッ
サ２４がＤＭＡ転送に有利なようにＰＩＯデータ転送に
優先を与えることを可能にするものである。この動作に
おいて、ゲート・アレイ３０は進行中のＤＭＡ転送を中
断し且つ停止して、ＰＩＯアクセスを行い、次いで、Ｄ
ＭＡ転送を中断された箇所から回復する。その場合デー
タの損失は伴わず、極く小数の冗長もしくは繰り返し動
作が要求されるだけである。

【００４１】更に、図示のＩ／Ｏコントローラ１０は、
ＰＢＵＳコントローラ３４にも連結されているスキャナ
ー３６を有している。図示のスキャナー３６は、割込み
をかけるために、複数のＩ／Ｏ装置１５乃至１８を走査
するための別個に設けられた論理装置である。図示のス
キャナー３６は、走査中、複数のＩ／Ｏ装置の割込み状
態情報を格納するための４ワード長のレジスタを具備す
る。図示の好適な実施例においては、スキャナー３６
は、ＤＭＡ転送か或るいはＰＩＯ転送が進行中である場
合には、スキャナーサイクルを行うためにＩ／Ｏバス２
２にアクセスすることはない。

【００４２】従って、Ｉ／Ｏコントローラ１０は、最も
高い優先レベルをローカル・プロセッサ２４及び関連の
ＰＩＯ転送に与え、次に高い優先レベルをＤＭＡエンジ
ン３２のアクセスに割当て、そして最も低い優先レベル
をスキャナー（３６）のサイクルに与えるようにして、
アクセス要求優先を割当てる。このようにして、ローカ
ル・プロセッサ２４、ＤＭＡエンジン３２及びスキャナ
ー３６は、あたかもそれぞれが割込みをかけられないか
のようにＩ／Ｏバス２２に対しアクセスを行う。しかし
ながら、ＤＭＡエンジンは、高い優先レベルを有する動
作中は中断もしくは凍結される。スキャナー３６の走査
サイクルは、ＰＩＯ転送及びＤＭＡ転送と競合しない場
合にのみ解放される。

【００４３】Ｉ／Ｏコントローラ１０の動作の一層深い
理解は、米国特許第4,926,315 号明細書を参照しての以
下の説明から得られるであろう。なお、この米国特許明
細書の開示内容は、参考のために本明細書に援用する。
上記米国特許は、本願の出願人に譲渡されており、その
明細書には従来のＩ／Ｏコントローラが開示されてい
る。例えば、Ｉ／Ｏバス２２の好適な実施例として、上
記米国特許第4,926,315明細書に記述されているよう
に、唯一のアドレス転送に対し（ｎ）個のデータ与える
故障許容を有する多重化されたバースト・モードのバス
がある。ここで（ｎ）は正の整数である。

【００４４】図２には、Ｉ／Ｏコントローラ１０が更に
詳細に示してあり、幾つかの主要な構成要素間における
制御接続及びデータ路が示されている。図示のローカル
・プロセッサ２４は１６ＭＨｚで動作する「ＭＣ68030
」チップである。このプロセッサ２４は、幾本かの制
御線を有するローカル・プロセッサ・バス２８を介して
ゲート・アレイ３０に結合されている。このゲート・ア
レイ３０は、ホスト・バス拡張部２０’及びホスト・バ
ス２０（図１）を介して接続されたホスト・プロセッサ
１２（図１）、Ｉ／Ｏバス拡張部２２’及びＩ／Ｏバス
２２（図１）を介して接続された複数のＩ／Ｏ装置及び
ローカル・プロセッサ・バス２８を介して接続されたロ
ーカル・プロセッサ２４間におけるインターフェース要
素である。ホスト・バス２０及びゲート・アレイ３０に
接続されているホスト・バス拡張部２０’にはインター
フェース段３８が接続されている。また、Ｉ／Ｏバス２
２及びゲート・アレイ３０に接続されているＩ／Ｏバス
拡張部２２’にはインターフェース段４０が接続されて
いる。

【００４５】図２において、Ｉ／Ｏコントローラ１０
は、上述の米国特許第4,926,315 号明細書に開示されて
いるのと同じ仕方で同じコントローラに接続されるもの
として示されている。これは、後者のコントローラと協
働して故障許容動作を実現するためのものである。上記
２つのプロセッサ間には、エラーチェックの目的でデー
タ比較回路が接続されている。更にまた、公知のよう
に、これら２つのプロセッサはフラッシュ・バスに接続
されている。なお、図２に示した構成は本発明の特定の
好適な実施例の例示に過ぎず、本発明は図２の構成に限
定されるものではないことを述べておく。

【００４６】図３には、図１のゲート・アレイ３０及び
該ゲート・アレイ３０内の幾つかのデータ路が示してあ
る。ＤＭＡエンジン３２、ＰＢＵＳコントローラ３４及
びスキャナー３６はゲート・アレイ３０内部で機能す
る。図３の左側の部分４１には、ローカル・プロセッサ
２４に接続されるローカル・プロセッサ・バス２８のデ
ータ路が示してある。図３の右下の部分４２には、Ｉ／
Ｏバス拡張部２２’のデータ路が示してある。図３の右
上の部分４３には、ホスト・バス拡張部２０’のデータ
路が示してある。

【００４７】ＤＭＡエンジン３２は、ゲート・アレイ３
０内に常駐するデータ移動用コプロセッサである。この
ＤＭＡエンジン３２は、ローカル・プロセッサから受け
るポインタにより指定されるＤＭＡ命令を実行する。こ
のポインタは、ローカル・プロセッサによりアクセス可
能な読出し／書込みポインタである。図示のＤＭＡ命令
リスト４４は、転送制御ブロック（ＴＣＢ）３２の記述
項を有する円形のリストを格納するゲート・アレイ３０
内の記憶要素である。ローカル・プロセッサ２４は、Ｄ
ＭＡ命令リスト４４のアドレスに対しＤＭＡポインタを
設定し、しかる後にＤＭＡエンジン３２は、ＤＭＡ命令
リストを走査して、ＤＭＡ命令が実行準備完了であるこ
とを指示する「ＧＯ」コードを探索する。ローカル・プ
ロセッサは、この「ＧＯ」コードをＤＭＡ命令に書込
む。

【００４８】各ＴＣＢ記述項は４つの長ワードからな
り、そしてこれら４つの長ワードは、ＰＫＡＤＲ（Ｉ／
Ｏバス・スロット及び転送開始アドレス）と、ＭＥＭＡ
ＤＲ（メモリ内アドレス）と、ＢＣＯＵＮＴ（バイト計
数を行い転送データ種を指示する）と、ＳＴＡＴＵＳ
（所与のＤＭＡ転送及びＣＨＥＣＫＳＵＭバイト計数も
しくはＧＯコードの完了状態を表す）とから構成されて
いる。ＣＨＥＣＫＳＵＭは総てのＤＭＡ転送に際して算
出されて、完了状態と共にＳＴＡＴＵＳという長ワード
に記憶される。このＣＨＥＣＫＳＵＭは、ＤＭＡ書込み
動作中自動的にＤＭＡ転送に割当てることができ、ＣＨ
ＥＣＫＳＵＭＤＭＡが選択された場合には、読取り動
作中比較器として使用される。ＣＨＥＣＫＳＵＭ計数
は、例えば、適切なバイト計数もしくはカウントが転送
されたことをチェックするのに使用することができ、磁
気媒体転送において有用である。

【００４９】ＳＴＡＴＵＳ記述項は、ＤＭＡエンジン３
２が、リスト４４から妥当なもしくは実行可能な記述項
を選択するのを可能にする。所与のＴＣＢ記述項が妥当
でない場合には、有効なＧＯコードがローカル・プロセ
ッサにより入力されるまで、ＤＭＡエンジンは、相続く
ＰＯＬＬ（ポーリング）及びＩＤＬＥ（アイドル）状態
で、当該ＴＣＢ記述項を走査する。一旦有効な「ＧＯ」
コードが読込まれると、ＤＭＡエンジン３２は、他の３
つの記述項を、ＤＭＡ命令から、ＤＭＡエンジン３２の
カウンタ、即ち、ＰＫＡＤＲ、ＭＥＭＡＤＲ及びＢＣＯ
ＵＮＴカウンタにロードする。次いで、ＰＢＵＳコント
ローラ３４は、Ｉ／Ｏバス・スロット及び転送開始アド
レスを含むＰＫＡＤＲフィールドに基づいて転送に適切
なＩ／Ｏアドレスを選択する。

【００５０】ＤＭＡエンジン３２が、ＤＭＡ命令リスト
４４内に妥当な記述項を見付けると、ＤＭＡエンジン３
２は、ＰＢＵＳコントローラ３４の論理フローに対しＤ
ＭＡ転送要求を発行する。ＤＭＡ転送中、ＤＭＡエンジ
ン３２は上述のカウンタを更新し、それにより、ＤＭＡ
が中断された場合には、該ＤＭＡを中断された時と同じ
転送位置から再起動することができる。実際にＤＭＡエ
ンジン３２が中断された場合、この中断はエンジンに対
して透明であると言うことができる。と言うのは、該エ
ンジンは、割込み要求の完了後に、中断されたＤＭＡ転
送を単純に続行するだけで良いからである。中断もしく
は割込み中、カウンタは増分されず、データの損失或る
いはＣＨＥＣＫＳＵＭの変更は生じない。ＤＭＡ転送が
完了すると、完了状態がＤＭＡエンジン３２によりＳＴ
ＡＴＵＳ記述項に書込まれ、ＤＭＡポインタは次の記述
項に設定（ｂｕｍｐｅｄ）される。即ち、次の記述項へ
と増分される。ＤＭＡエンジン３２は、バイト・カウン
タが零で書込みバッファが空きである場合に、ＤＭＡ転
送の書込み動作が完了しているを認識する。

【００５１】ＤＭＡエンジン３２は、ＤＭＡ命令リスト
４４を辿り、各実行されたＴＣＢの長ワードであるＳＴ
ＡＴＵＳに完了状態をマークする。記述項＃３１が完了
した場合に、次にチェックされる記述項は＃０である。
ＤＭＡエンジンが或る時点でリストから出て、妥当な長
ワードであるＳＴＡＴＵＳワードを読込まない場合、即
ち、リスト４４内の記述項が実行不可能になった場合に
は、ＤＭＡエンジンは、ローカル・プロセッサ２４がＤ
ＭＡ命令リスト４４に次の記述項を入力するまで待機す
る。この記述項の入力が行われると、ＤＭＡエンジンは
妥当なＤＭＡ命令、即ち、ＧＯコードに対しリスト４４
内の記述項のチェックを復旧する。妥当なＤＭＡ命令記
述項は、ＴＣＢの最後の長ワード内にあり、そして有利
な実施態様においては、ＧＯ記述項に対し 0000474Ｆで
表される。ローカル・プロセッサ２４は、妥当な記述項
をＳＴＡＴＵＳ長ワードに書込む前に、最初から３つの
長ワードの記述項をＴＣＢに書込む。所与のＤＭＡ転送
が完了或るいは放棄されると、完了状態は非零となり、
ＣＨＥＣＫＳＵＭは転送されたデータのＣＨＥＣＫＳＵ
Ｍとなる。従って、ＤＭＡエンジンがＳＴＡＴＵＳ長ワ
ード、即ち、ＣＨＥＣＫＳＵＭ及び完了状態を入力する
と、その記述項はＧＯコードとは異なってくる。

【００５２】ＣＨＥＣＫＳＵＭ情報を用いるＤＭＡ転送
は、他のＤＭＡ転送に類似している。ＤＭＡエンジンが
Ｉ／Ｏアドレスに書込みを行い、バイト計数が零になる
と、発生されるＣＨＥＣＫＳＵＭの２つのバイトは、Ｉ
／Ｏアドレスの選択解除前に転送に割当てられる。即
ち、ＣＨＥＣＫＳＵＭは、ＴＣＢ記述項内でＳＴＡＴＵ
Ｓ長ワードに付加される。

【００５３】Ｉ／Ｏアドレスからの読取り時には、ゲー
ト・アレイ３０は、バイト計数が零になるまでデータの
バイトを読取り続ける。ＤＭＡ種から、ＣＨＥＣＫＳＵ
Ｍが含まれていることが明示されると、ゲート・アレイ
３０は更に、Ｉ／Ｏアドレスから次の２つのバイトを読
取って、これら２つのバイトを発生したＣＨＥＣＫＳＵ
Ｍと比較する。両者の値が一致しない場合には、関連の
記述項を、ＴＣＢのＳＴＡＴＵＳ完了記述項に設定す
る。他方、ＤＭＡ種がＣＨＥＣＫＳＵＭを特定していな
い場合には比較は行われない。

【００５４】ＤＭＡエンジン３２は、ＤＭＡ種により、
ＤＭＡ転送の完了が特定された場合、該ＤＭＡ転送の完
了で、ローカル・プロセッサ２４に割込みを発生する。

【００５５】ローカル・プロセッサ２４によりＤＭＡ命
令リスト４４がデュアル・ポート記憶ＲＡＭ内に格納さ
れている。この構成によれば、共通の８ＭＨｚクロック
で異なったクロック信号縁を用いた場合に、ローカル・
プロセッサ２４とＤＭＡエンジン３２との間に生ずるで
あろうところの書込みアクセスの競合が回避される。こ
のクロックは、ローカル・プロセッサの１６ＭＨｚシス
テム・クロックに整相された派生クロックである。ＤＭ
Ａエンジン３２は、８ＭＨｚクロックの立上り縁で動作
を開始し、そのＰＯＬＬ状態において立下り縁で情報を
取り込む。ローカル・プロセッサが情報をＤＭＡ命令リ
スト４４に書込む場合には、この書込み動作は、８ＭＨ
ｚクロックの立下り縁３０ナノ秒（ｎｓ）後に開始され
て、立上り縁、即ち、ＤＭＡエンジン３２が読出しアク
セスを開始する時点で上記書込み動作は完了する。

【００５６】ＤＭＡエンジン３２が完了状態及びＣＨＥ
ＣＫＳＵＭをリスト４４内のＴＣＢ記述項に書込む間、
リスト４４を記憶しているＲＡＭの読出しアクセス競合
を回避するために、ＤＭＡエンジン３２は、ローカル・
プロセッサ・バス（図１の２８）を制御して、ローカル
・プロセッサによる該バスへの読出しアクセス競合を阻
止する。

【００５７】ゲート・アレイ３０は、以下に述べるよう
な他の演算もしくは動作制御を行うと共に付加的な回路
構成を有する。Ａ．ゲート・アレイは、クロック分配システムであるＳ
ＹＮＣＨＣＬＯＣＫ（同期クロック）４５を有する。
例えば、この同期クロックもしくはＳＹＮＣＨＣＬＯＣ
Ｋ４５は、ＤＭＡ命令リスト４４を格納しているデュア
ル・ポート記憶ＲＡＭにおけるアクセス競合回避方式で
ゲート・アレイ３０により利用される８ＭＨｚのクロッ
クを発生する。Ｂ．優先割込みコントローラ４６が設けられており、こ
のコントローラ４６は、ローカル・プロセッサに割込み
を送出する下位デバイスに対しプログラム可能に割込み
優先レベルを割当てる。ローカル・プロセッサは、特定
のデバイスに割当てられた優先レベルに応じて割込みを
処理する。例えば、幾つかの割込みが待機中である場合
には、スキャナー３６の要求がタイマ４７の要求よりも
高い優先度で選択することができる。但し、その場合、
コントローラ４６が、スキャナー３６に比較的高い優先
レベルを付与するようにプログラムされていることが条
件である。Ｃ．２つのアイテム、即ち、時間を単調に計数するため
に15.259マイクロ秒のＪＩＦＦＹクロック４８の時間間
隔を利用する４８ビットＤＥＬＴＡタイマ及び割込み間
隔をローカル・プロセッサ毎に設定する２４ビット間隔
タイマを含むタイマ４７が設けられる。これらの機能
は、主にイベント（事象）プロセス時間を計測するため
のものである。Ｄ．ＪＩＦＦＹクロック４８は、ローカル・プロセッサ
からの１６ＭＨｚクロックを処理してタイマ４７のＪＩ
ＦＦＹクロック間隔を発生する。Ｅ．ローカル・プロセッサによりセットされる５ビット
・カウンタであるＤＭＡ記述項カウンタ４９が設けられ
る。このカウンタ４９は、ＤＭＡエンジン３２によって
増分されて、ＤＭＡ命令リスト４４内のＤＭＡ記述項に
対するアドレスとして７ビットの内の５ビットを与え
る。Ｆ．ローカル・プロセッサ・バス２８とＤＭＡエンジン
３２との間の調停を取扱う一連のマルチプレクサを有す
るＸＢＵＳコントローラ５０が設けられている。Ｇ．Ｉ／Ｏコントローラ１０がホスト・バス２０のアド
レスに対する書込みの必要がある時には常に用いられる
パイプ・ライン機構であるＷＲＩＴＥＰＩＰＥ装置５１
が設けられている。このＷＲＩＴＥＰＩＰＥ装置もしく
はユニット５１は、ローカル・プロセッサ２４とホスト
・バス２０及び拡張部２０’（図１参照）との間でバッ
ファとしての働きをして、ローカル・プロセッサのオー
バーヘッド並びにＷＭＡ書込み動作に起因するホスト・
バス動作における固有の遅延を除去する働きをなす。Ｗ
ＲＩＴＥＰＩＰＥユニット５１は、一度に１つの動作を
緩衝する１レベル動作バッファである。Ｈ．ゲート・アレイ３０内の書込み可能デバイスに対す
るローカル・プロセッサからのアクセス要求を解読する
ＤＥＣＯＤＥ制御ユニット５２が設けられる。Ｉ．ＤＭＡエンジンからのアドレッシングがＩ／Ｏバス
に対するものであるか或るいはローカル・プロセッサ・
バス２８に対するものであるかを決定するＤＭＡバス制
御ユニット５３設けられている。Ｊ．ローカル・プロセッサからのＰＩＯ要求を取込ん
で、このＰＩＯ要求を、転送のためにＰＢＵＳコントロ
ーラ３４に引渡すＰＩＯ制御ユニット５４が設けられて
いる。

【００５８】図４は、ゲート・アレイ３０の一部である
ＤＭＡエンジン３２を示す。更に具体的には、図４に
は、ＤＭＡエンジン３２のデータ路及びカウンタが示し
てある。例えば、図３のＤＭＡ命令リスト４４からのＰ
ＫＡＤＲ長ワードは、ＰＫＡＤＲカウンタ５５に格納さ
れる。同様にＭＥＭＡＤＲ長ワードはカウンタ部５６に
格納される。ＤＭＡ種／バイト・カウンタはＢＣＯＵＮ
Ｔカウンタ５７に格納される。ＳＴＡＴＵＳ長ワード
は、２つの１６ビット・ワードの併合により形成され
る。ＣＨＥＣＫＳＵＭ発生器５８は、ＣＨＥＣＫＳＵＭ
の長ワードの半ワード分を発生し、そしてＤＭＡ状態エ
ラーハンドラ５９が完了状態におけるＣＨＥＣＫＳＵＭ
長ワードの他の半ワード分を発生する。更に、図４に
は、４つの長ワード読取りバッファ６０及び書込みバッ
ファ６１が、ＰＢＵＳコントローラ３４（図３及び図
１）と組合わせて示してある。

【００５９】図５には、ＤＭＡエンジン動作フローダイ
ヤグラム及び状態表６２が示してある。フローダイヤグ
ラムの始りで、ＤＭＡエンジンは、相続く状態ＩＤＬＥ
６３及びＰＯＬＬ６４で、ＤＭＡ命令リスト内のＴＣＢ
記述項を走査する。これらの状態中、ＤＭＡエンジンは
ローカル・プロセッサからのポインタにより割り出され
るＤＭＡ命令を走査する。妥当な記述項が見出され、Ｐ
ＯＬＬ状態が肯定の結果を発生すると、言い換えるなら
ば、ＴＣＢのＳＴＡＴＵＳ長ワードが「ＧＯ／ＳＴＡＴ
ＵＳ」を指示すると、ＤＭＡエンジンはそれぞれ動作ブ
ロック６６、６８及び７０で示すように他の３つの長ワ
ード、即ち、ＰＫＡＤＲ、ＢＣＯＵＮＴ及びＭＥＭＡＤ
Ｒのロードを開始する。ＤＭＡエンジンが不適切なデー
タ種をロードすると、処理は分枝し（７２）、ＤＭＡエ
ンジンはこのことを表す記述項を作成する。この記述項
は、ブロック７４において、完了状態及びＣＨＥＣＫＳ
ＵＭ双方に対し適切な値を入力することにより作成され
る。また、誤ったメモリ・アドレスが指定される場合に
も類似の分枝処理７６が行われる。ＤＭＡエンジンがＳ
ＴＡＴＵＳ長ワードに書込みを行うと、該ＳＴＡＴＵＳ
長ワードは最早やＧＯコードを指示しない。

【００６０】ＤＭＡエンジン論理は、上記の長ワードの
ロードが成功裡に終了した後に、データ移動状態７８に
遷移する。現在のＤＭＡ転送が、ＣＨＥＣＫＳＵＭ状態
でない場合またはＤＭＡ転送がエラーである場合には、
ステップ８０で示すように、ＤＭＡエンジンがＣＨＥＣ
ＫＳＵＭを移動することはなく、ステップ８２で示すよ
うに分枝して対応の情報をＳＴＡＴＵＳ記述項７４書込
む。ＣＨＥＣＫＳＵＭ動作が指定されていない場合で
も、ＴＣＢは、ＳＴＡＴＵＳ記述項７４において、エラ
ー状態及びＣＨＥＣＫＳＵＭ値でマークされる。ＣＨＥ
ＣＫＳＵＭ動作での有効なＤＭＡ転送で、ＣＨＥＣＫＳ
ＵＭ移動動作８０が実行されて、ＳＴＡＴＵＳ記述項へ
の書込み動作７４が行われる。完了状態は、ＴＣＢのＳ
ＴＡＴＵＳ長ワードに書込まれる。

【００６１】ＤＭＡ転送が失敗した場合、或るいはエラ
ーとなった場合には、動作もしくは処理はＤＭＡＮＯ
ＴＯＫ( ＮＯＫと略称する）状態（ＤＭＡ準備未了状態
８４に入り、バンプ入力動作８６を側路し、その結果、
候補ＤＭＡ命令リスト内のＤＭＡ記述項に対するポイン
タは増分されない。ポインタが設定されたＴＣＢは最早
や有効ではない。従って、ポインタは同じ位置に停どま
る必要がある。しかしながら、ＤＭＡ転送が成功裡に完
了した場合には、カウンタを動作８６で増分して、ＤＭ
Ａ命令リスト内の次のＤＭＡ命令にポインタをセットす
る。ポインタの内部状態は、進行中（ＤＩＰ）のＣＨＥ
ＣＫＳＵＭ及びＤＭＡが位置８８でクリアされ、従っ
て、ＤＭＡエンジンがそのＩＤＬＥ状態６３及びＰＯＬ
Ｌ状態６４に戻ることができることを表す。

【００６２】図６には、ＰＢＵＳ制御フローダイヤグラ
ム及び状態表が示してある。ＰＩＯ及びＤＭＡ動作のイ
ンターリーブ（交互実行）は、ＰＢＵＳコントローラ３
４の論理（図１及び図３参照）によって制御される。Ｄ
ＭＡエンジン自体は、ＰＩＯインターリーブが生起した
ことを論理的に検知しない。即ち、エンジン内における
信号レベルの変化は生じない。ＰＢＵＳコントローラが
可能化されると、該コントローラはＩＤＬＥ状態９２で
起動する。ＩＤＬＥ状態９２から、ＰＢＵＳコントロー
ラは、ローカル・プロセッサか、ＤＭＡエンジンか、或
るいはスキャナーの何れかからの指令（優先レベルはこ
の順序にある）に応答してＳＥＬＥＣＴ状態に切換わる
ことができる。

【００６３】更に具体的に述べると、判断ステップ９６
で、ＰＢＵＳコントローラに対し高い優先レベルを有す
るＰＩＯ指令もしくはコマンドに対するローカル・プロ
セッサ要求で、ＰＢＵＳコントローラはＰＩＯセレクト
状態９８に切換わる。次いで、該コントローラは、ステ
ップ１００に示すようにＰＩＯ転送を実行してＩＤＬＥ
状態９２に戻る。

【００６４】ＰＩＯ転送要求が存在せず、判断ステップ
９６の結果が否定である場合には、コントローラは、判
断ステップ１０２においてＤＭＡ転送に対する指令に応
答し、ＤＭＡセレクト状態１０７に切換わる。しかしな
がら、ＰＩＯ転送要求は、ＤＭＡ転送よりも高い優先レ
ベルを有するので、判断ステップ１０４に示すように、
ＰＩＯ転送要求で、ＰＢＵＳコントローラはＩＤＬＥ状
態９２に戻り、この状態９２から、判断ステップ９６を
経て、ステップ９０及び１００に示すようにＰＩＯ転送
を実行する。ＤＭＡ動作に割込みがかけられない場合に
は、判断ステップ１０４の結果は否となり、コントロー
ラの動作は、ステップ１０８に示すようにＤＭＡ動作に
対しデータ・バイトを移動する処理に進む。

【００６５】ＤＭＡ転送動作は、判断ステップ１１０で
判断ステップ１０４の動作を繰り返し、その場合、相続
くデータ・バイトを転送するためにステップ１０８で示
すようにＰＩＯ転送実行がインターリーブされる。最後
のバイトが転送されると、ステップ１１０の動作でコン
トローラはＩＤＬＥ状態９２に戻る。

【００６６】図６はまた、ＰＩＯ要求及びＤＭＡ要求双
方が存在しない場合において、ＰＢＵＳコントローラの
動作は、判断ステップ１０２から、走査が要求されてい
るか否かの判断ステップ１１１へと進む。ステップ１１
１の結果が肯定である場合には、コントローラはステッ
プ１０６で示すように走査サイクルを実行する。肯定で
ない場合には、コントローラＩＤＬＥ状態９２に戻る。

【００６７】ＤＭＡＲＥＱ（ＤＭＡ要求）が検出され
た時にＳＣＡＮ( 走査）動作が進行中であった場合に
は、ステップ１０６の走査サイクルは通常通りに終末
し、ＤＭＡＲＥＱは、判断ステップ１０２に示すよう
に、判断ステップ１０４でローカル・プロセッサによる
割込み要求が無いと判断された場合には完結するまで実
行される。走査サイクルは、相続くＤＭＡ要求間の期間
中に行われるが、ステップ１０６の走査サイクルがＤＭ
Ａ動作を中断することはない。

【００６８】ＣＰＵＲＥＱ（ＣＰＵ要求）が確認され
ると（判断ステップ９６参照) 、ＰＢＵＳコントローラ
状態論理は、ＩＤＬＥ状態に無い場合、ＩＤＬＥ状態に
戻るまで待機し（ステップ９２）、次いでＳＥＬＥＣＴ
（セレクト）状態に進む。ＳＥＬＥＣＴ状態中、ＳＥＬ
ＥＣＴコードは、選択すべきＩ／Ｏアドレスのスロット
番号をも報知するローカル・プロセッサからＰＢＵＳコ
ントローラに送られる。この時点で、Ｉ／Ｏアドレスに
関する状態情報が格納されてデコードされる。次の３つ
の動作は、それぞれ書込み機能を有するＷＲＩＴＥＡ
ＤＤＲＥＳＳＢＹＴＥＳＨＩ動作、ＭＩＤ動作及びＬ
Ｏ動作である。次いで、ローカル・プロセッサにより要
求された実際の読出し或るいは書込み動作が例えばブロ
ック１００に示すように処理される。このシーケンス
は、ＩＤＬＥ機能コードで終末し、ＰＢＵＳコントロー
ラ状態論理はＩＤＬＥに戻って次の要求を待つ。

【００６９】同様に、判断ステップ１０２に示すＤＭＡ
ＲＥＱ指令もしくはコマンドで、Ｉ／Ｏアドレス、サ
イクル種及びスロット番号がローカル・プロセッサでは
なくＤＭＡエンジンから到来する点を除いて、ＣＰＵ
ＲＥＱ（ＣＰＵ要求）と同じＳＥＬＥＣＴ（セレクト）
シーケンスが行われる。ステップ１０７に示すように、
ＤＭＡ転送に対して選択がなされると、判断ブロック１
１０でＤＭＡ転送のバイト計数が零と判断されるまで、
ＤＭＡエンジンは、ステップ１０８に示すように、ＤＭ
ＡデータをＰＢＵＳコントローラ中を移動し、ＤＭＡ転
送のバイト計数が零になると、このサイクルは終末し、
マシンはＩＤＬＥ状態９２に戻る。ＤＭＡ転送の途中
で、判断ブロック１０４に示すようにＣＰＵＲＥＱ
（ＣＰＵ要求）が生ずると、それにより、ＤＭＡエンジ
ンはこの割込みを意識しないが、ＰＢＵＳコントローラ
におけるサイクル間に大きな遅延が現れる。ＤＭＡＳ
ＥＬＥＣＴ（ＤＭＡセレクト）に対する総ての同じ情報
が、再起動情報をも含めてＤＭＡエンジンから到来す
る。

【００７０】ＰＢＵＳコントローラは、同様にして、判
断ブロック１１１に示すように、スキャナーＲＥＱ（ス
キャナー要求）をも処理する。ＣＰＵＲＥＱ（ＣＰＵ
要求）が確認され且つＤＭＡＲＥＱ（ＤＭＡ要求）が
確認された場合には、ＰＢＵＳコントローラ論理はスキ
ャナーＲＥＱ（スキャナー要求）を無視する。

【００７１】図７は、スキャナー３６（図１及び図３参
照）のフローチャート及び状態表１１２を示す。出発ブ
ロック１１３でローカル・プロセッサによりスキャナー
がオンに切換えられる（ステップ１１３）と、該スキャ
ナーは先ず、ブロック１１４に示すようにＳＲＶＣＣ
ＬＲＳＥＴ判定を受ける。ここでＳＲＶＣＣＬＲＳ
ＥＴは、ローカル・プロセッサがスキャナー停止動作を
指示して、待ち状態の累積した割込みを処理する場合に
スキャナーを停止するステイタス・ビットである。待ち
状態にある割込みの処理後、ローカル・プロセッサは、
ＳＲＶＣＣＬＲＳＥＴビットをクリアすることによ
りスキャナーを再起動し、その結果、判断ステップ１１
４の結果は肯定となり、しかる後にスキャナーは、該ス
キャナーが停止された場所から走査を続ける。

【００７２】更に具体的に述べると、図示のスキャナー
は、図３のスキャナー制御装置３６に設けられているレ
ジスタに、接続されたＩ／Ｏ装置上の割込み状態情報の
８ビットを収集して格納する。スキャナーが割込みを探
知すると、該スキャナーは、当該割込みを、優先割込み
コントローラ４６（図３）においてスキャナー割込みに
割当てられている優先レベルに従い、ＰＢＵＳコントロ
ーラを介してローカル・プロセッサに通報する。ローカ
ル・プロセッサが、先に認識した割込みを処理していな
い場合にも、スキャナーは、他のデバイスから割込み状
態を収集し続ける。ローカル・プロセッサがスキャナー
割込み処理可能になると、該ローカル・プロセッサは１
つまたは複数の待ち状態にある割込みを有するスキャナ
ーレジスタに問いかけを行う。ここで、各割込みは、接
続されたＩ／Ｏ装置に対する８ビットの状態情報でスキ
ャナーにより記憶されている。ＳＲＶＣＣＬＲＳＥ
Ｔは、セットされ、それにより、スキャナーレジスタに
対する問いかけで、ローカル・プロセッサがスキャナー
停止を指示している場合には、該スキャナーは停止され
る。そうでない場合には、スキャナーは、Ｉ／Ｏ装置か
ら同じ待ち状態にある割込みを取得し続けることにな
る。

【００７３】更に図７を参照するに、ローカル・プロセ
ッサがＳＲＶＣＣＬＲＳＥＴビットをセットしてい
ない場合には、スキャナーは、ＰＡＲＩＡＨＥＤ判断ブ
ロック１１６により、特定のＩ／Ｏ装置を側路すべき
（走査しない）と判定されない限り、接続されているＩ
／Ｏ装置からＩ／Ｏ割込み要求を収集する。ここで、Ｐ
ＡＲＩＡＨＥＤ情報は、各接続されているＩ／Ｏ装置毎
に１ビットずつ、スキャナー制御装置３６（図３）内の
１６ビット・レジスタのより保持される。ＰＡＲＩＡＨ
ＥＤレジスタにおいてクリアされるビットは、どのＩ／
Ｏ装置が走査されるかを指示する。ＰＡＲＩＡＨＥＤビ
ットの状態で、スキャナーは、走査を行うべくＰＢＵＳ
コントローラに要求を通報すべきか否かの信号を受け
る。当該ビットがＰＡＲＩＡＨＥＤとして選択される
と、スキャナーはＰＢＵＳコントローラに対し上記特定
のＩ／Ｏ装置を走査する要求を発生しない。

【００７４】このようにして、ＰＡＲＩＡＨＥＤレジス
タがＰＡＲＩＡＨＥＤＩ／Ｏを指示し、判断ブロック
１１６の判定が肯定である場合には、スキャナーは、ス
テップ１２０において、スロット計数を増分し、ＰＡＲ
ＩＡＨＥＤレジスタ内の次の記述項をチェックする。さ
もなければ、スキャナーはＩ／ＯがＵＮ−ＰＡＲＩＡＨ
ＥＤである場合、ＰＢＵＳコントローラに走査要求を送
信する（判断ブロック１２２参照）。ＰＢＵＳコントロ
ーラは、他の要求、即ち、ＤＭＡかまたはＰＩＯ要求が
発行されていない場合、少なくとも３つのスロットを走
査するのに充分な遅延期間でスキャナーを選択する。こ
の選択後、スキャナーは、関連のスロットを走査し（ス
テップ１２４）、そしてステップ１２６において、記憶
されている走査クロックでの走査を行う。次いで、次の
走査サイクルに対しスロット位置を増分する。

【００７５】図８は、本発明の一実施例におけるＤＭＡ
−ＰＩＯデータ転送間のインターリーブ状態中の動作サ
イクル及び対応の信号レベルのシーケンスを示す図であ
る。更に具体的には、論理信号波形１３２及び１３４
は、ローカル・プロセッサが、ＤＭＡ転送中ＰＩＯ要求
を発生した場合のＰＢＵＳコントローラのセレクト状態
を示す。

【００７６】進行中のＤＭＡ転送はＤＡＴＡサイクル１
３０、１３０として示してある。ＰＢＵＳコントローラ
論理は、ＤＭＡセレクト状態に対し高レベルに設定され
（波形１３２参照）、そしてＤＭＡ転送サイクル１３
０、１３０中は、ローカル・プロセッサ・セレクト状態
に対し低レベルに設定される（波形１３４参照）。ロー
カル・プロセッサが波形１３６に示すように要求を発生
すると、ＰＢＵＳコントローラはＩＤＬＥ状態に入り
（サイクル１３８参照）、それにより、ＤＭＡ転送サイ
クル１３０、１３０のバイトＮで選択不能、低レベルを
設定を行う（ＤＭＡセレクト状態波形１３２参照）。

【００７７】ローカル・プロセッサ要求の発生後（例え
ば、ＰＩＯコマンド波形１３６参照）、ＰＢＵＳコント
ローラ論理は、サイクル１４０においてローカル・プロ
セッサ・セレクト状態に対し高レベルに設定される（波
形１３４参照）。インターバル・サイクル１４２後、Ｉ
／Ｏアドレスに対する状態情報がサイクル１４４、１４
４で取得され検査されて、それにより、読出しまたは書
込み動作、例えば、ローカル・プロセッサのサイクル１
４６、１４６のＰＩＯ転送が行われる。動作１４６、１
４６は１つまたは複数のサイクルを取り得る。

【００７８】動作サイクル１４６、１４６の完了後、Ｐ
ＢＵＳコントローラはＩＤＬＥ状態に入り（サイクル１
４８参照）、そこで、ローカル・プロセッサ・セレクト
状態波形１３４は低レベルにセットされ、そしてＤＭＡ
セレクト状態波形１３２は高レベルにセットされる。Ｄ
ＭＡ動作はサイクル１５０で選択される。インターバル
・サイクル１５２の後に、サイクル１３０、１３０にお
いて、中断されていたＤＭＡ転送に対し、サイクル１５
４、１５４でＩ／Ｏアドレスの状態情報が取得される。
ＤＭＡセレクト状態波形１３２は、サイクル１３０、１
３０の選択を無視されたＤＭＡ転送のバイト計数Ｎ＋１
で、ＤＭＡ転送の続行中高レベルに留どまる（サイクル
１５２、１５２）。

【００７９】ＤＭＡセレクト状態波形１３２もまたロー
カル・プロセッサ・セレクト状態波形１３４のいずれも
高レベルにセットされない場合には、スキャナーサイク
ルを選択することができる。

【００８０】以上本発明の好ましい実施例に関し説明し
たが、本発明の精神或るいは本質的特徴から逸脱するこ
となく本発明は他の特定の形態で実施可能である。従っ
て、ここに開示した実施例は有らゆる点において例示的
なものであり、制限的なものではないと解釈されるべき
である。本発明の範囲は以上に述べた記載により制約さ
れるものではなく、本発明の範囲並びにその均等物の範
囲に入る有らゆる変更は本発明により包摂されるもので
あることを意図する。例えば、４つのＩ／Ｏ装置を図１
に例示的に示したが、本発明の教示は、図示の実施例と
は異なった数のＩ／Ｏ装置が接続されているＩ／Ｏコン
トローラ１０にも同様に適用可能であることは理解され
るべきである。

【図面の簡単な説明】

【図１】本発明に従って構築されたＩ／Ｏコントローラ
を利用するディジタル・データ処理システムの簡略ブロ
ック・ダイヤグラムである。

【図２】図１のシステムで使用するためのＩ／Ｏコント
ローラ並びに種々なデータ路を示す図である。

【図３】図２のＩ／Ｏコントローラで使用されるゲート
・アレイ論理を示す図である。

【図４】図２のＩ／Ｏコントローラで使用されるＤＭＡ
エンジンを示す図である。

【図５】図４のＤＭＡエンジンの動作を説明するフロチ
ャートである。

【図６】図１に示したＰＢＵＳコントローラ論理の動作
を説明するフロチャートである。

【図７】図１に示したスキャナーの動作を説明するフロ
チャートである。

【図８】図１に示したＰＢＵＳコントローラの論理の動
作を説明するサイクル・インターリーブ・チャートであ
る。

【符号の説明】

１０Ｉ／Ｏコントローラ１２ホスト・プロセッサ１４ホスト・メモリ１５、１８Ｉ／Ｏ装置２０ホスト・バス２２Ｉ／Ｏバス２４ローカル・プロセッサ２６ローカル・ランダム・アクセス・メモリ２８ローカル・プロセッサ・バス３０ゲート・アレイ３２ＤＭＡエンジン（データ転送論理回路）３２第１のデータ転送コプロセッサ（ＤＭＡエンジ
ン）３４第２のデータ転送コプロセッサ（ＰＢＵＳコン
トローラ）３６スキャナー４６優先割込みコントローラ４７タイマ４９ＤＭＡ記述項カウンタ５０ＸＢＵＳコントローラ５１ライト・パイプ５３ＤＭＡバス制御ユニット５４ＰＩＯ制御ユニット５５ＰＫＡＤＲカウンタ５６カウンタ５８ＣＨＥＣＫＳＵＭ発生器５９ＤＭＡ状態エラーハンドラ６０長ワード読取りバッファ６１書込みバッファ

Claims

【特許請求の範囲】

【請求項１】Ｉ／Ｏ（入／出力）装置と、ホスト・プ
ロセッサ・バスに接続されてホスト記憶装置を有するホ
スト・プロセッサとの間でデータの転送を行うためにＩ
／Ｏ（入／出力）バスと前記ホスト・プロセッサ・バス
とに接続され、ローカル記憶装置を用いて動作するロー
カル・プロセッサを具備するＩ／Ｏ（入／出力）コント
ローラにおいて、選択された際に、前記Ｉ／Ｏバスと前記ホスト・バスと
の間で複数のデータ・バイトを転送するためにＤＭＡ転
送命令によるデータ移動動作を実行する第１のデータ転
送手段と、選択された場合に、前記ローカル・プロセッサと前記Ｉ
／Ｏバスとの間でデータ・バイトを転送するためのコン
トローラ命令を実行する第２のデータ転送手段と、前記第２のデータ転送手段が選択されない場合に、前記
第１のＤＭＡ転送命令のデータ移動動作を実行するよう
に前記第１のデータ転送手段を選択するための論理回路
とを含み、前記論理回路は、前記第１のＤＭＡ転送命令を実行する
前記第１のデータ転送手段の選択中、前記コントローラ
命令に対する要求に応答して、順次、前記第１のデータ
転送手段の選択の解除、前記要求されたコントローラ命
令を実行するための前記第２のデータ転送手段の選択、
及び前記選択解除された時点における状態から出発して
前記第１ＤＭＡ転送命令のデータ移動動作の続行するた
めの前記第１のデータ転送手段の再選択を行うことを特
徴とするＩ／Ｏコントローラ。
【請求項２】請求項１に記載のＩ／Ｏコントローラに
おいて、前記Ｉ／Ｏバスに接続された複数のＩ／Ｏデバ
イスと信号の交換を行うように構成され、更に、選択された場合に、前記Ｉ／Ｏバスに接続されている複
数のＩ／Ｏデバイスの各々のデバイスの状態を走査する
ための走査手段を含み、前記論理回路は、前記コントローラ命令要求及びＤＭＡ
転送命令要求が存在しない場合に前記走査手段を選択す
るための手段を具備していることを特徴とするＩ／Ｏコ
ントローラ。
【請求項３】請求項１に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は、ＤＭＡ命令を実
行するための情報を記憶するテーブル手段と、データ・
バイトの転送に伴い、前記テーブル手段内に格納されて
いる情報の状態を更新するための手段とを有し、前記第１のデータ転送手段は、選択解除時に、前記テー
ブル手段の内容を保持して、それにより、前記データ転
送手段が選択解除され、しかる後再度選択された場合
に、前記テーブル手段で、前記選択解除時に進行中であ
ったＤＭＡ命令の後続のデータ転送動作を識別すること
を特徴とするＩ／Ｏコントローラ。
【請求項４】請求項１に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は、ＤＭＡ転送中、
バイト計数を増分するためのカウンタ手段を備え、該カ
ウンタ手段の内容は、前記第１のデータ転送手段の選択
解除中不変に保持されて、それにより、前記第１データ
転送手段の再選択時に、前記ＤＭＡ転送の続行を容易に
することを特徴とするＩ／Ｏコントローラ。
【請求項５】請求項１に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は更に、ＤＭＡ命令
を実行するための情報を格納し、該ＤＭＡ命令の完了状
態を書込むための手段を具備することを特徴とするＩ／
Ｏコントローラ。
【請求項６】請求項１に記載のＩ／Ｏコントローラに
おいて、前記Ｉ／Ｏコントローラは、候補ＤＭＡ命令の
リストを格納するための手段を具備することを特徴とす
るＩ／Ｏコントローラ。
【請求項７】請求項６に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は、前記ローカル・
プロセッサから発生されるポインタを受取った際に前記
候補ＤＭＡ命令リストからの情報にアクセスするための
手段を具備していることを特徴とするＩ／Ｏコントロー
ラ。
【請求項８】請求項６に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は、前記候補ＤＭＡ
命令リスト内の記述項を走査して、該記述項が実行可能
であることを指示するコードを探索するＩＤＬＥ及びＰ
ＯＬＬ手段を具備することを特徴とするＩ／Ｏコントロ
ーラ。
【請求項９】請求項６に記載のＩ／Ｏコントローラに
おいて、前記第１のデータ転送手段は、前記候補ＤＭＡ
命令リストを反復的に走査するためのループ手段を具備
することを特徴とするＩ／Ｏコントローラ。
【請求項１０】請求項６に記載のＩ／Ｏコントローラ
において、前記第１のデータ転送手段は更に、前記候補ＤＭＡ命令リスト内の記述項を走査して、該記
述項が実行可能であることを指示するコードを探索する
ためのＩＤＬＥ及びＰＯＬＬ手段と、ＷＡＩＴ手段とを具備し、前記第１のデータ転送手段は、前記候補ＤＭＡ命令リス
トが実行可能な記述項を含んでいない場合にそのことを
判定し、前記第１のデータ転送手段は、前記判定の時点で前記第
１のデータ転送手段が指定されてた場所で待機し、前記第１のデータ転送手段は、前記候補ＤＭＡ命令リス
トへの新たな情報の書込みに応答して、前記ＰＯＬＬ及
びＩＤＬＥ手段による前記候補ＤＭＡ命令リスト内の記
述項の走査を回復することを特徴とするＩ／Ｏコントロ
ーラ。
【請求項１１】請求項６に記載のＩ／Ｏコントローラ
において、前記候補ＤＭＡ命令リストは、前記ローカル
・プロセッサからの情報を受けて該情報を前記候補ＤＭ
Ａ命令リストに格納するための手段を有することを特徴
とするＩ／Ｏコントローラ。
【請求項１２】請求項１に記載のＩ／Ｏコントローラ
において、該Ｉ／Ｏコントローラは、（ｉ）候補ＤＭＡ命令リストを格納し、前記ローカル・
プロセッサ及び前記第１のデータ転送手段からの情報を
受けて記憶するための双対ポート記憶ＲＡＭ手段と、（ii）前記ローカル・プロセッサと前記第１のデータ転
送手段との間におけるアクセス競合を阻止するためのク
ロック手段とを含むことを特徴とするＩ／Ｏコントロー
ラ。
【請求項１３】請求項１に記載のＩ／Ｏコントローラ
において、該Ｉ／Ｏプロセッサは、書込みパイプを含
み、該書込みパイプは、前記ローカル・プロセッサと前
記Ｉ／Ｏコントローラとの間でデータ書込み動作バッフ
ァとして働くことを特徴とするＩ／Ｏコントローラ。
【請求項１４】請求項１に記載のＩ／Ｏコントローラ
において、前記Ｉ／Ｏプロセッサは、ＣＨＥＣＫＳＵＭ
手段を含み、（ｉ）前記ＣＨＥＣＫＳＵＭ手段は前記Ｉ／Ｏコントロ
ーラの動作において選択可能であり、（ii）前記ＣＨＥＣＫＳＵＭ手段は、前記Ｉ／Ｏバスを
介してのＤＭＡ転送中に転送されるＤＭＡバイトを格納
することを特徴とするＩ／Ｏコントローラ。
【請求項１５】ホスト・プロセッサ及びホスト・メモ
リと通信可能で複数の情報バイトを転送するためのディ
ジタル論理装置において、Ａ．候補ＤＭＡ命令のリストを格納するためのリスト
手段と、Ｂ．データ移動論理を含むＤＭＡエンジンを備え、該
ＤＭＡエンジンは、（ｉ）前記候補ＤＭＡ命令リストに対するポインタを受
け取って解釈するポインタ読取り手段と、（ii）前記候補ＤＭＡ命令リスト内の記述項を走査して
次の実行可能なＤＭＡ命令を選択するためのＰＯＬＬ及
びＩＤＬＥ手段と、（iii ）ＷＡＩＴ手段とを含み、（ａ）前記ＤＭＡエンジンは前記候補ＤＭＡ命令リスト
における実行可能なＤＭＡ命令の不在を判定し、（ｂ）前記ＤＭＡエンジンは、実行可能なＤＭＡ命令の
前記不在が判定された場合に、前記候補ＤＭＡ命令リス
ト内の当該箇所で待ち状態（ＷＡＩＴ）に入り、（ｃ）前記待ち状態は、前記候補ＤＭＡ命令リストに新
たな情報が書込まれる際に終了して、前記ＩＤＬＥ及び
ＰＯＬＬ手段による前記走査が回復されることを特徴と
するディジタル論理装置。
【請求項１６】請求項１５に記載のディジタル論理装
置において、前記候補ＤＭＡ命令リストに選択されたＤ
ＭＡ命令を書込み且つ該選択されたＤＭＡ命令を識別す
るための書込み手段を含むことを特徴とするディジタル
論理装置。
【請求項１７】請求項１５に記載のディジタル論理装
置において、前記ＤＭＡエンジンは、ホスト・プロセッ
サ、ホスト・メモリ及びＩ／Ｏデバイスと通信し、更に
前記ＩＤＬＥ及びＰＯＬＬ手段と関連して前記ＰＯＬＬ
手段によるＤＭＡ命令の選択に応答するシーケンス制御
手段を含み、更に、Ａ．前記ＤＭＡエンジンに選択されたＤＭＡ命令のア
ドレス及びバス・スロットをロードするためのＰＫＡＤ
Ｒロード手段と、Ｂ．前記ＤＭＡエンジンに選択されたＤＭＡ命令の型
とバイトをロードするためのＢＣＯＵＮＴロード手段と
を含み、該ＤＭＡエンジンは、誤った型のデータの受信
に際して完了状態を書込んで前記ＩＤＬＥ状態の戻り、Ｃ．選択されたＤＭＡ命令のメモリ・アドレスをロー
ドするためのＭＥＭＡＤＲロード手段を有し、該ＤＭＡ
エンジンは、正しくないメモリ・アドレスの受信に際し
て完了状態を書込んで前記ＩＤＬＥ状態に戻り、Ｄ．前記選択されたＤＭＡ命令の前記バス・スロット
を選択するためのＭＯＶＥデータ手段を含み、該ＭＯＶ
Ｅデータ手段は、前記ＤＭＡエンジンが前記Ｉ／Ｏデバ
イスに書込みを行っている場合に前記ホスト・メモリか
らデータを読取るかまたは前記ＭＯＶＥデータ手段はバ
ッファ・ロードを行って該バッファが満配になるまで前
記ホスト・メモリに書込みを行い、Ｅ．現在のＤＭＡ転送の完了状態を前記選択されたＤ
ＭＡ命令に書込むためのＣＯＭＰＬＥＴＩＯＮＳＴＡ
ＴＵＳ( 完了状態）手段と、Ｆ．進行状態においてＤＭＡをクリアするためのＤＩ
Ｐ手段と、Ｇ．前記ポインタを、前記候補ＤＩＰ命令リストにお
ける次の逐次位置に増分するＢＵＭＰ（バンプ）手段と
を含むことを特徴とするディジタル論理装置。
【請求項１８】請求項１７に記載のディジタル論理装
置において、前記シーケンス制御手段がＣＨＥＣＫＳＵ
Ｍ論理回路を含むと共に、更に、Ａ．前記ＣＨＥＣＫＳＵＭ論理回路を選択し起動する
ための起動手段と、Ｂ．選択されたＤＭＡ命令をＣＨＥＣＫＳＵＭに書込
むためのＣＨＥＣＫＳＵＭ書込み手段と、Ｃ．ＣＨＥＣＫＳＵＭ状態をクリアするためのＣＬＥ
ＡＲＣＨＥＣＫＳＵＭ手段とを含み、前記ＣＨＥＣＫ
ＳＵＭは、前記選択されたＤＭＡ転送中に転送されたデ
ータ・バイトであって完了状態で前記ＤＭＡ命令に登録
される前記データ・バイトに関して、前記ＤＭＡエンジ
ンが利用可能な情報であることを特徴とするディジタル
論理装置。
【請求項１９】データ移動論理を含み、Ｉ／Ｏコント
ローラと共に動作するＤＭＡエンジンにおいて、ＤＭＡ
転送中にバイトを計数するバイト・カウンタ手段を備
え、（ｉ）該カウンタ手段は前記Ｉ／Ｏコントローラによっ
て決定される優先動作中は不変に固定され、（ii）前記カウンタは前記優先動作の終了で、前記ＤＭ
Ａ転送バイトの計数を再開し、以て前記優先動作の開始時における前記ＤＭＡ転送の続
行を容易にすることを特徴とするＤＭＡエンジン。