JPH10293718A - バッファ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセスの処理の向上を図ることを目的とす
る。 【解決手段】 リクエストバッファにはリード命令、ラ
イト命令が命令発行順に登録される。プロセッサからの
転送データはデータバッファの空きエントリーに順次格
納される。データバッファのライトアドレス制御はラン
ダム・アドレス制御で構わない。データ転送リクエスト
登録時は、該データバッファの書き込みアドレスをリク
エストバッファの同一エントリーに書き込んでおく。リ
クエスタからのリード命令がリクエストバッファ中に格
納してあるアドレスと一致した場合には、データバッフ
ァ中の該当データをリプライとして返却する。その際に
使用するデータバッファのリードアドレスは、アドレス
一致を検出したエントリーに登録してあるデータバッフ
ァライトアドレスである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特にプロセッサからの転送データ及びそのデータに
対する処理アドレスを一時記憶するバッファ回路を備え
た情報処理装置に関する。

【０００２】

【従来の技術】情報処理装置において、プロセッサから
の転送データを一時的にバッファリングする技術は、今
般広く用いられている。本技術は、プロセッサからの転
送データをバッファに格納することによって、プロセッ
サとしては扱っているデータが主記憶等に転送されたか
否かを気にしないで次プロセスに進めるため処理の高速
化が図れるというメリットがある。

【０００３】さて、一時的にバッファリングしているデ
ータをプロセッサが必要としている時には、プロセッサ
が要求しているデータの処理アドレスとバッファリング
しているデータの処理アドレスの比較を行い、一致した
際にはバッファリングしているデータをリプライデータ
として返却する技術が特開平４−３０６７４８号公報に
開示されている。

【０００４】上記発明の概要を下記に示す。ライトスル
ー方式のキャッシュメモリ制御において発生するライト
アクセス（プロセッサ(CPU1)から主記憶へのライト）に
おいて、転送するライトデータはライトバッファ回路４
にバッファリングされる。このバッファ中のデータと同
一のアドレスでＣＰＵ１がリードリクエストを発行した
場合に、バッファ中のデータをリプライデータとして返
却することによってアクセスタイムの向上が図れる。

【０００５】上記発明ではアドレスバス・データバスに
接続しているプロセッサはＣＰＵ１のみであるが、バス
に接続してあるプロセッサの台数が増えても同様な制御
は可能である。また、上記発明はバッファリングされて
いるデータをプロセッサからのライトデータに言及して
いるが、プロセッサＡからの転送データをプロセッサＢ
が読み出す等、単に転送データの流れに着目しても同一
の制御が適応可能であることは容易に察しがつく。

【０００６】

【発明が解決しようとする課題】特開平４−３０６７４
８号公報によればライトバッファ回路４はＣＰＵ１から
のライト命令とその処理アドレスを順次格納するＦＩＦ
Ｏのバッファである。即ち上記公報の請求項によれば、
ライトバッファ回路４は「ライト命令」のみを格納する
バッファであることが謳われている。このことは、上記
公報においてライト命令以外のリクエストを一時的に待
ち合わせるためのバッファはライトバッファ回路４以外
の別のものが必要になることを意味する。

【０００７】ストアー・インのキャッシュメモリーを有
するような情報処理装置においてのスワップ動作を考え
る。この場合にプロセッサは、以下の処理を行う。 （１）スワップ対象となるデータを追い出す。 （２）スワップデータを追い出したキャッシュの境域に
新規データを読み出す。 この際にプロセッサは、命令列としては、（１）リード
命令（２）ライト命令の順に発行して、新規データの入
手を先行させて処理の向上を図ることがある。この際に
元のスワップデータが新規データで書き潰されないよう
にライトバッファに退避させる等の処理を行うことが必
要である。

【０００８】今、このような命令列が複数個同一プロセ
ッサから発行された場合に、プロセッサ側の期待する命
令の処理順序が （１）リード命令Ａ→（２）ライト命令Ａ→（３）リー
ド命令Ｂ→（４）ライト命令Ｂ→（ｎ）リード命令ｎ→
（ｍ）ライト命令ｎ である時に、（２）のライト命令Ａより先に（３）のリ
ード命令Ｂを処理してはならない。このように命令の処
理順序の保証に関しては、特開平４−３０６７４８号公
報では講じられていない。

【０００９】特開平４−３０６７４８号公報を用いて命
令処理の順序保証を行わなうには、ライト命令以外の命
令をバッファリングするバッファと、ライトバッファと
の間で処理の追い越しが行われないような制御が必要と
なり、制御の複雑化ひいてはハードウェア量の増加につ
ながる。本発明は上述した不具合を回避し、命令の処理
順序を保証しつつプロセッサの処理向上がはかれるハー
ドウェアの提供を目的とする。

【００１０】

【課題を解決するための手段】本発明は、プロセッサか
らの転送データを一時的にバッファリングすることが可
能な情報処理装置で使用されるバッファ制御装置におい
て、前記プロセッサからの要求コマンドと、そのコマン
ドに対してプロセッサが扱う際の処理アドレスとを、順
次格納するリクエストバッファと、前記プロセッサから
の転送データを一時的に格納するデータバッファと、前
記プロセッサからのデータ転送がある場合には、前記デ
ータバッファに該データを格納する際に、データバッフ
ァにおけるライトアドレスを決定するデータバッファラ
イトアドレス決定手段と、前記リクエストバッファにお
ける”データの転送要求”を行う旨のコマンドとその処
理アドレスを格納するワードに、前記データバッファラ
イトアドレス決定手段の出力を格納するデータバッファ
ライトアドレス格納手段と、リクエスタからのリード要
求の処理アドレスとリクエストバッファ中に格納してあ
る”データの転送要求コマンド”の処理アドレスとの一
致を検出するアドレス一致検出手段と、前記アドレス一
致を検出したリクエストバッファのワードから、データ
バッファライトアドレス格納手段に格納してあるデータ
バッファライトアドレスを抽出するヒットエントリー抽
出手段と、リクエストバッファの先頭ワードに”データ
の転送要求コマンド”がある際には、データバッファラ
イトアドレス格納手段の先頭ワードに格納してあるデー
タバッファライトアドレスを、データバッファのリード
アドレスとして抽出するデータバッファリードアドレス
抽出手段と、前記アドレス一致検出手段の出力値に従っ
て、データバッファのリードアドレスに、ヒットエント
リー抽出手段の出力か、または、データバッファリード
アドレス抽出手段の出力のいずれかを用いるデータバッ
ファリードアドレス決定手段と、該データバッファリー
ドアドレス決定手段が決定したアドレスポイントに従っ
て、前記データバッファの内容を読み出す読出手段とを
有し、リクエスタからのリード要求に一致する処理アド
レスのデータが前記データバッファ中に存在する場合に
は、該当データを該リード要求のリプライデータとして
送出することを特徴とする。

【００１１】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。最初に請求項１の説明を行う。図１は、
請求項１の一実施形態の図である。本実施形態において
リクエストとはプロセッサからの処理命令を表す。はじ
めに、図１における記号等の説明を行う。１はＣＰＵで
ある。ＣＰＵ１内の複数のプロセッサはバス線１００で
接続されている。また、複数のＣＰＵと記憶装置もバス
線１１６で接続されている。

【００１２】３は上記２種のバスの仲立ちをするユニッ
トである。バス制御ユニット３はバス線１００からプロ
セッサからのリクエストを受付、リクエストバッファ４
に格納する。リクエストバッファ４は先入れ先出しのＦ
ＩＦＯバッファであり、以下の二つの手段から構成され
る。

【００１３】一つ目はリクエストの処理アドレスとリク
エストの内容を格納するリクエストアドレス・コマンド
格納手段６である。コマンドとはプロセッサからのリク
エスト内容を表す。例えば“データ転送要求”とか“デ
ータリード要求”とかの類である。

【００１４】二つ目はデータバッファのライトアドレス
を格納する手段＝データバッファライトアドレス格納手
段７である。データバッファライトアドレス格納手段７
は、プロセッサからのリクエストをリクエストアドレス
・コマンド格納手段６に格納するのと同じエントリー
に、その時にデータバッファライトアドレス決定手段８
が指しているライトデータバッファのライトアドレスを
格納する。格納指示はプロセッサからの“データ転送要
求”があった際にのみ行われることが望ましいが、“デ
ータ転送要求以外のリクエスト”を格納する際にも同様
に格納してしまっても問題ない。

【００１５】リクエストバッファ４は、有効なリクエス
ト／アドレスを保持しているか否かが判定可能なValid
ビットを各ワード毎に有している。このValid ビット
は、リクエストバッファ４にリクエストコマンド、処理
アドレス等を格納する際に論理的に”１”となり、バス
線１１６にリクエストを送出し終えた際に論理的に”
０”となるフラグである。

【００１６】データバッファ５はバス線１００を通じて
プロセッサからリクエストを受け付けた場合に転送デー
タを伴う場合には、そのデータを格納するバッファであ
る。データバッファ５の格納エントリーはデータバッフ
ァライトアドレス決定手段８によって決められる。デー
タバッファライトアドレス決定手段８はランダムポイン
ト制御や最若番ポイント制御等の従来技術でかまわな
い。

【００１７】データバッファ５は、有効なリクエスト／
アドレスを保持しているか否かが判定可能なValid を各
ワード毎に有している。このValid ビットは、データバ
ッファ５にバス線１００からの転送データを格納する際
に論埋的に“１”となり、バス線１１６にデータを送出
し終えた際に論理的に“０”となるフラグである。多く
のランダムポイント制御や最若番ポイント制御等の従来
技術は本ビットを用いてバッファのライトアドレスを決
定する。例えば、最若番ポイント制御の場合には各ワー
ドのValid ビットの状態値と次ライトアドレスは表１の
様になる。下表でいうV0,V1,V2・・・はそれぞれワード
０のValid ビット、ワード１のValid ビット、ワード２
のValid ビット・・・をそれぞれ表す。また×は０、１
の値に左右されないことを示す（Don't care）。

【００１８】表１ 最若番ポイント制御 V0 V1 V2 V3 ・・・ Vn-1 Vn ライトアドレス ０ × × × × × ０ １ ０ × × × × １ １ １ ０ × × × ２ １ １ １ ０ × × ３ １ １ １ １ ０ × ｎ−１ １ １ １ １ １ ０ ｎ

【００１９】以降、本実施形態では、データバッファ５
のアドレスは最若番制御で行われているものとする。
“データ転送要求”を格納しているエントリーが格納し
ている処理アドレスと、バス線１１６からのリードリク
エストの処理アドレスとが一致したことを、以降はヒッ
トと呼ぶ。また、ヒットしたリクエストバッファのエン
トリーをヒットエントリーと呼ぶ。

【００２０】アドレス一致検出手段１０は、ヒットエン
トリーを検出する手段である。ヒットエントリー抽出手
段１１はデータバッファライトアドレス格納手段７のヒ
ットエントリーから、格納してあるデータバッファのラ
イトアドレスを抽出する手段である。抽出したライトバ
ッファのライトアドレスは、信号線１１１を通じてデー
タバッファリードアドレス決定手段９に出力される。

【００２１】１２はアドレス一致検出手段１０の結果で
ヒットエントリーがある場合はヒットエントリーのワー
ドに入っているリクエストと処理アドレスを選択し、そ
れ以外はリクエストバッファ４の先頭ワードに入ってい
るリクエストと処理アドレスをそれぞれ選択してバス線
１１６に出力するリクエストアドレス・コマンド送出手
段である。

【００２２】１３はデータバッファライトアドレス格納
手段７の先頭ワードに入っているライトデータバッファ
アドレスを抽出する手段である。データ送出時抽出手段
１３の出力は信号線１１２を介してデータバッファリー
ドアドレス決定手段９に通知される。データバッファリ
ードアドレス決定手段９は、アドレス一致検出手段１０
の結果でヒットエントリーがある場合には「ヒットエン
トリー抽出手段１１」の出力を選択し、それ以外の時に
は「データ送出時抽出手段１３」の出力を選択する。

【００２３】データバッファ５はデータバッファリード
アドレス決定手段９によって信号線１０４にリードアド
レスが供給される。そのアドレスに従ってリードデータ
を信号線１１４に読み出す。データ送出手段１４はリク
エストアドレス・コマンド送出手段１２がバス線１１６
に“データ転送”を出力する際に、バス線１１６にデー
タを送出する手段である。バス線１００、１１６におけ
るリクエスト・ノード間の調停及びアドレス・データの
転送制御に関しては従来技術で十分制御可能なので特に
ここでは触れない。また、本実施形態はプロセッサ間を
バス接続し、またＣＰＵ・記憶装置間もバス接続してあ
るが個別のインタフェースを要したスター接続でも構わ
ない。

【００２４】次に図を参照しながら、本実施形態の動作
を説明する。制御の説明を簡素化するためにリクエスト
バッファ及びデータバッファのワード数を４ワードとす
る。リクエストバッファはワード０を先頭エントリー、
ワード３を最後尾エントリーとし、ワード３→ワード０
方向へのＦＩＦＯバッファとする。データバッファのラ
イトアドレスは未使用の最若番エントリーを使用する制
御＝最若番ポイント制御とする。

【００２５】説明を具体的に行うために、プロセッサ２
−ｉ，２−ｊ，２−ｋ，２−ｎ（図示略）、及び、他Ｃ
ＰＵから以下の様な順番で命令が発行されたケースを想
定する。データバッファは説明のし易さから空の状態で
あったとする。 （１） プロセッサ２−ｉからアドレス＝Ａのリード命令 （２） プロセッサ２−ｊからアドレス＝Ｂのライト命令。ライトデータ＝ｂ （３） プロセッサ２−ｋからアドレス＝Ｃのライト命令。ライトデータ＝ｃ （４） プロセッサ２−ｎからアドレス＝Ｄのリード命令 バス線１１６の制御の都合上、ＣＰＵ１の処理が待たさ
れリクエストバッファ４に上記（１）〜（４）がたまっ
たとする。上記シーケンスによってリクエストバッフ
ァ、データバッファがどのように遷移するかを追ってみ
る。

【００２６】（１）のリード命令はリクエストバッファ
４のワード０にエントリーされる。格納されるコマンド
はReadであり、格納される処理アドレスはＡである。デ
ータバッファライトアドレス格納手段７のワード０に登
録される内容は不定値である。データバッファライトア
ドレス決定手段８が指すアドレスを格納してもよいし、
何も書かなくてもよい。 →リクエストバッファのワード０のValid ビット＝１と
なる。

【００２７】（２）のライト命令はリクエストバッファ
のワード１にエントリーされる。格納されるコマンドは
「Data転送」であり、格納される処理アドレスはＢであ
る。同一ワードのデータバッファライトアドレス格納手
段７には「データバッファライトアドレス＝０」が格納
される。 →リクエストバッファのワード１のValid ビット＝１と
なる。データバッファのアドレス０には「データ＝ｂ」
が格納される。 →データバッファのワード０のValid ビット＝１とな
る。

【００２８】（３）のライト命令はリクエストバッファ
のワード２にエントリーされる。格納されるコマンドは
「Data転送」であり、格納される処理アドレスはＣであ
る。同一ワードのデータバッファライトアドレス格納手
段７には「データバッファライトアドレス＝１」が格納
される。 →リクエストバッファのワード２のValid ビット＝１と
なる。 データバッファのアドレス１には「データ＝Ｃ」が格納
される。 →データバッファのワード１のValid ビット＝１とな
る。

【００２９】（４）のリード命令はリクエストバッファ
４のワード３にエントリーされる。格納されるコマンド
はReadであり、格納される処理アドレスはＤである。デ
ータバッファライトアドレス格納手段７のワード３に登
録される内容は不定値である。データバッファライトア
ドレス決定手段８が指すアドレスを格納してもよいし、
何も書かなくてもよい。 →リクエストバッファのワード０のValid ビット＝１と
なる。

【００３０】ここまでの動作で、リクエストバッファ
４、及びデータバッファ５は図２の様な内容になってい
る。この状態で （５） ＣＰＵ１−ｉからアドレス＝Ｃのリード命令 が発行されたとする。ＣＰＵ１は信号線１１５を経由し
て上記命令を取り込みアドレス一致検出手段１０に入力
する。アドレス一致検出手段１０では「コマンド＝Data
転送」を格納している全てのエントリーの処理アドレス
を読み出し、入力したリード命令のアドレス＝Ｃと比較
する。今の場合には、 ワード１の格納処理アドレス＝Ｂ ワード２の格納処理アドレス＝Ｃ と各々比較する。

【００３１】この結果、「ワード２がヒットエントリ
ー」を得る。アドレス一致検出手段１０は「ヒットエン
トリー＝ワード２」の情報を信号線１０７に出力する。
ヒットエントリー抽出手段１１は信号線１０７に示され
ているワードのデータバッファライトアドレス格納手段
の内容を信号線１１１に読み出す。ヒットエントリはワ
ード２であるので、「データバッファリードアドレス＝
１」が信号線１１１に読み出され、データバッファリー
ドアドレス決定手段９に渡される。

【００３２】リクエストバッファの先頭ワードにはコマ
ンド＝Readがあるが、アドレス一致検出手段１０の出力
に従い、ワード２のコマンドと処理アドレスを信号線１
１３経由でバス線１１６に出力する。データバッファリ
ードアドレス決定手段９は、信号線１０４にデータバッ
ファのリードアドレス＝１を与える。これにより、信号
線１１４にデータバッファのワード１に格納されていた
Data＝ｃが読み出され、バス線１１６に出力される。こ
の転送データが、ＣＰＵ１−ｉからのRead命令で期待し
ているリプライデータとなる。

【００３３】尚、本発明の請求項とは無関係であるが、
上記バス線１１６に送出された転送データ＝ｃを記憶装
置も取り込みつつ、ＣＰＵ１−ｉもデータを受信する等
して、記憶装置とＣＰＵ１−ｉが抱えるキャッシュ記憶
装置間のデータの一致性を保つことは従来技術で可能で
ある。Data＝Ｃを送出した後は、リクエストバッファ４
の状態は図３の様になっている。ヒットエントリーであ
ったワード２のリクエストが掃け、ワード３にあった処
理アドレス＝Ｄのリクエストが新たにワード２ｃに入っ
ている。また、データバッファは５においては、ワード
１のValid ビットは“０”となる。

【００３４】さて、この状態で処理が続いたとする。ま
ず、リクエストバッファの先頭ワードで待っているRead
命令（処理アドレス＝Ａ）がバス線１１６に出力され
る。コマンド＝Read時にはデータバッファ５の内容は読
み出さない。これは従来技術で制御可能ある。バス線１
１６にRead命令（処理アドレス＝Ａ）が出力されると、
ワード０はコマンド＝Data転送（処理アドレス＝ｂ）と
なる。ワード１はコマンド＝Read（処理アドレス＝Ｄ）
となる。この状態でバス線１００に新規命令が出力され
た場合にはワード２に格納されることになる。

【００３５】アドレス一致検出手段１０ではヒットエン
トリーを検出していないので、リクエスト・コマンド送
出手段１２はワード０のコマンド＝Data転送（処理アド
レス＝ｂ）を送出する。また、データ送出時抽出手段１
３はデータバッファライトアドレス格納手段７のワード
０＝０を読み出し、信号線１１２に出力する。データバ
ッファリードアドレス決定手段９が、信号線１１２に出
力された値＝０をリードアドレスとしてデータバッファ
に供給し、データバッファのワード０のData＝ｂが信号
線１１４に読み出され、バス１１６に出力される。

【００３６】この様にして、リクエストバッファ４に格
納された命令は、ＦＩＦＯバッファー制御により格納さ
れた順番に処理され、また、ヒットエントリーがあった
場合にはデータバッファから対応するデータをリプライ
データとして送出することが可能となる。ヒットエント
リーのデータリプライの方が、ワード０で待ち合わせて
いる命令よりも先に処理されるが、この場合の処理の追
い越しは

【発明が解決しようとする課題と目的】の項で言うとこ
ろの後続のRead命令Ｂが先行するライト命令Ａを追い越
す訳ではないので間題とはならない。

【００３７】尚、本発明は、アドレス一致検出手段１０
が複数のヒットエントリーを検出するようなケースは想
定していない。即ち、 （１）任意の同一プロセッサから、同一アドレスのデー
タ転送命令が出力されることは無い。 （２）複数の同一プロセッサが同一処理アドレスのデー
タを転送することは無い。 以上の２点が保証されたシステムでのみ有効となる発明
である。

【００３８】しかし、上記２点の保証は、今般の大型汎
用機等の情報処理装置では汎用的に講じられていると考
えてよい。なぜならば、上記２点を行うことはプロセッ
サが無駄な命令列を多重に発行することになり、処理速
度が著しく停滞することにつながるからである。本発明
は、実施形態のようにバス制御ユニットとして独立した
制御ユニットである必要はない。例えばプロセッサが内
包するバス接続部で本発明と同等の制御を行うことは可
能である。

【００３９】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。

【００４０】

【発明の効果】以上説明した通り、本発明によれば、特
開平４−３０６７４８号公報では講じられていなかった
命令処理の順序保証を行いながらも、プロセッサの処理
向上がはかれ、またハードウェア量の削減も可能である
といった効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態のブロック図である。

【図２】 実施形態中のリクエストバッファ、データバ
ッファの状態図である。

【図３】 実施形態中のリクエストバッファ、データバ
ッファの状態図である。

【符号の説明】

１，１−ｉ，１−ｊ……ＣＰＵ ２−ｉ，２−ｊ，２−ｎ……プロセッサ ３……バス制御ユニット ４……リクエストバッファ ５……データバッファ ６……リクエストアドレス・コマンド格納手段 ７……データバッファライトアドレス格納手段 ８……データバッファライトアドレス決定手段 ９……データバッファリードアドレス決定手段 １０……アドレス一致検出手段 １１……ヒットエントリー抽出手段 １２……リクエストアドレス・コマンド送出手段 １３……データ送出時抽出手段 １４……データ送出手段 １５−ｎ，１５−ｍ……記憶装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサからの転送データを一時的に
   バッファリングすることが可能な情報処理装置で使用さ
   れるバッファ制御装置において、 前記プロセッサからの要求コマンドと、そのコマンドに
   対してプロセッサが扱う際の処理アドレスとを、順次格
   納するリクエストバッファと、 前記プロセッサからの転送データを一時的に格納するデ
   ータバッファと、 前記プロセッサからのデータ転送がある場合には、前記
   データバッファに該データを格納する際に、データバッ
   ファにおけるライトアドレスを決定するデータバッファ
   ライトアドレス決定手段と、 前記リクエストバッファにおける”データの転送要求”
   を行う旨のコマンドとその処理アドレスを格納するワー
   ドに、前記データバッファライトアドレス決定手段の出
   力を格納するデータバッファライトアドレス格納手段
   と、 リクエスタからのリード要求の処理アドレスとリクエス
   トバッファ中に格納してある”データの転送要求コマン
   ド”の処理アドレスとの一致を検出するアドレス一致検
   出手段と、 前記アドレス一致を検出したリクエストバッファのワー
   ドから、データバッファライトアドレス格納手段に格納
   してあるデータバッファライトアドレスを抽出するヒッ
   トエントリー抽出手段と、 リクエストバッファの先頭ワードに”データの転送要求
   コマンド”がある際には、データバッファライトアドレ
   ス格納手段の先頭ワードに格納してあるデータバッファ
   ライトアドレスを、データバッファのリードアドレスと
   して抽出するデータバッファリードアドレス抽出手段
   と、 前記アドレス一致検出手段の出力値に従って、データバ
   ッファのリードアドレスに、ヒットエントリー抽出手段
   の出力か、または、データバッファリードアドレス抽出
   手段の出力のいずれかを用いるデータバッファリードア
   ドレス決定手段と、 該データバッファリードアドレス決定手段が決定したア
   ドレスポイントに従って、前記データバッファの内容を
   読み出す読出手段とを有し、 リクエスタからのリード要求に一致する処理アドレスの
   データが前記データバッファ中に存在する場合には、該
   当データを該リード要求のリプライデータとして送出す
   ることを特徴とする情報処理装置におけるバッファ制御
   装置。
2. 【請求項２】 請求項１記載のバッファ制御装置におい
   て、 前記リクエストバッファは、ＦＩＦＯバッファであり、 前記リクストバッファの先頭ワードとは、該ＦＩＦＯバ
   ッファの最前列のワードであることを特徴とするバッフ
   ァ制御装置。
3. 【請求項３】 請求項１または請求項２のいずれかに記
   載のバッファ制御装置において、 前記情報処理装置は、前記プロセッサを含む複数のプロ
   セッサを有し、 前記リクエスタは、そのうちの任意のプロセッサである
   ことを特徴とするバッファ制御装置。