JPH11328106A

JPH11328106A - グラフィックス・バスにアクセスするために多重のバス・マスタを可能とするアービトレーション機構を備えたコンピュータ・システム

Info

Publication number: JPH11328106A
Application number: JP10365121A
Authority: JP
Inventors: James R Reif; ジェームズ・アール・レイフ; Khaldoun Alzien; カルダウン・アルジェン; Maria L Melo; マリア・エル・メロ
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1997-12-22
Filing date: 1998-12-22
Publication date: 1999-11-30
Also published as: EP0924623A2; EP0924623A3

Abstract

(57)【要約】【課題】適応推測読み出しにより、メモリ・ヒット率及
び効率を向上させる。【解決手段】ＣＰＵバス１０３とＰＣＩバスとを接続す
るブリッジ・ロジック・ユニットは、ＣＰＵバス・イン
ターフェース制御ユニット３０２を備えたＣＰＵインタ
ーフェースを２０４を備えている。制御ユニット３０２
がＣＰＵから最初の読み出し要求を受け取ると、フェッ
チ制御ユニット８０２の制御の下に、主メモリから一つ
のデータ・ラインをフェッチし、連続するデータ・ライ
ンに対する読み出し要求を受け取ると、要求されたデー
タ・ラインだけでなく、連続するデータ・ラインも推測
してフェッチする。ＣＰＵが不連続データ・ラインに対
するメモリ読み出しを要求すると、そのデータ・ライン
のみをフェッチする。推測フェッチにより、メモリ読み
出し効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、更に特定すれば、高性能コンピュータ・
システムにおいて使用するための統合型バス・ブリッジ
設計に関するものである。また、本発明は、コンピュー
タ・システムにおいて採用されるプリフェッチ機構にも
関するものである。

【０００２】

【従来の技術】コンピュータ・アーキテクチャは、一般
的に、１系統以上のバスによって相互接続された複数の
デバイスを含む。例えば、従来のコンピュータ・システ
ムは、通常、ブリッジ・ロジックを通じて外部の主メモ
リに結合されたＣＰＵを含む。このため、ブリッジ・ロ
ジックには主メモリ・コントローラが組み込まれてお
り、主メモリにアクセスするために種々の制御信号を発
生する。周辺要素相互接続（ＰＣＩ）バスのような広帯
域ローカル拡張バスに対するインターフェースが、ブリ
ッジ・ロジックの一部として含まれる場合もある。ロー
カル拡張バスに結合可能なデバイスの例には、ネットワ
ーク・インターフェース・カード、ビデオ・アクセレレ
ータ、オーディオ・カード、ＳＣＳＩアダプタ、電話カ
ード等が含まれる。旧式の拡張バスでさえも、追加のバ
ス・インターフェースによって対応可能となり、以前の
バージョンの拡張バス・アダプタとの互換性を得ること
ができる。かかる拡張バスの例には、ＡＴバスとも呼ば
れている業界標準アーキテクチャ（ＩＳＡ）バス、拡張
業界標準アーキテクチャ（ＥＩＳＡ）バス、及びマイク
ロチャネル・アーキテクチャ（ＭＣＡ）バスが含まれ
る。この二次拡張バスには、ファックス／モデム・カー
ド、サウンド・カード等を含む種々のデバイスを結合す
ることができる。

【０００３】ブリッジ・ロジックは、ＣＰＵバス、ＰＣ
Ｉバスのような周辺バス、及びメモリ・バスに、単にリ
ンク即ちインターフェースすることができるだけではな
い。グラフィックスを大量に用いる用途では、グラフィ
ックスに関連する転送のために最適化した別個の周辺バ
スも、ブリッジ・ロジックによる対応が可能となる。こ
のようなバスの例として、ＡＧＰ（Ａｄｖａｎｃｅｄ
ＧｒａｐｈｉｃｓＰｏｒｔ：アドバンスド・グラフィ
ックス・ポート）バスが普及している。ＡＧＰは、一般
的に、三次元グラフィック表示の用途に最適化された、
高性能な構成要素レベルの相互接続機構と考えられてお
り、ＰＣＩに対する１組の性能拡張即ち性能向上を基本
としている。ＡＧＰは、三次元レンダリング（ｒｅｎｄ
ｅｒｉｎｇ）に対するメモリ容量の要求増大を一要因と
して開発されたものである。ＡＧＰは、グラフィックス
・アクセレレータとシステム・メモリとの間のデータ転
送に、１桁高い帯域の改善をもたらした。これによっ
て、三次元レンダリング・データ構造のいくつかを効果
的に主メモリにシフトできるようになり、グラフィック
ス・アクセレレータ又はフレーム・バッファに専用の大
容量のメモリを組み込むコストが軽減されることになっ
た。

【０００４】ＡＧＰは、動作基準（ｏｐｅｒａｔｉｏｎ
ａｌｂａｓｅｌｉｎｅ）としてＰＣＩ仕様を用い、そ
の上３つの重要な処理能力の拡張即ち向上をこの仕様に
与えている。これらの拡張には、高度にパイプライン化
した（ｄｅｅｐｌｙｐｉｐｅｌｉｎｅｄ）読み出し
（リード）及び書き込み（ライト）動作、ＡＧＰバス上
のアドレス及びデータのデマルチプレクス処理、ならび
にデータ転送高速化のためのタイミング仕様が含まれ
る。元来、コンピュータ・システムは、業務用アプリケ
ーション、とりわけワード・プロセッシング及びスプレ
ッドシートを含むアプリケーションのために開発された
ものであるので、このようなシステム内のブリッジ・ロ
ジックは一般的に、ＣＰＵの主メモリへのアクセスに関
して比較的高い性能をＣＰＵに与えるように最適化され
てきた。しかしながら、ブリッジ・ロジックは、一般的
に、周辺バス上に位置する他のデバイスによる主メモリ
へのアクセスに関しては、発揮する処理能力は比較的低
く、同様に、ＣＰＵと周辺バスとの間、及びブリッジ・
ロジックを通じて相互接続されている周辺デバイス間に
おけるデータ転送に関しても、その処理能力は比較的低
いものであった。

【０００５】しかしながら、最近になって、コンピュー
タ・システムは、ビデオ及びオーディオ、電話（ｔｅｌ
ｅｐｈｏｎｙ）、ならびに音声認識のようなマルチメデ
ィアの用途を含む、種々のリアル・タイム・アプリケー
ションを処理するために増々利用されるようになってき
ている。これらのシステムでは、ＣＰＵが主メモリに対
して適切なアクセスを有することだけでなく、ＡＧＰバ
スやＰＣＩバスのような種々の周辺バス上に位置するデ
バイスが主メモリに対して公平なアクセスを有すること
も必要である。更に、ＣＰＵ、ＡＧＰバス及びＰＣＩバ
ス間のトランザクションが効率的に処理されることが、
多くの場合重要となる。したがって、最新のコンピュー
タ・システムのためのバス・ブリッジ・ロジックは、主
メモリ及びブリッジ・ロジックを通じて結合されている
その他のシステム構成要素に対してアクセスしようとす
るデバイスの様々な要求間で、効率的に優先順位を決定
し、アービトレーション（仲裁）する機構を含まなけれ
ばならない。

【０００６】

【発明が解決しようとする課題】しかしながら、ＣＰＵ
及びＰＣＩバス・マスタの両方がＡＧＰバスへのアクセ
スを必要とするシステムにおいては、ある種の問題が生
じる。ＡＧＰバスへのＣＰＵアクセスに関するレイテン
シは、低いことが好ましいが、ＰＣＩデバイスに対し
て、ＡＧＰバスへの比較的公正なアクセスを提供する必
要もある。さらに、ＣＰＵ及びＰＣＩバス・マスタの双
方がＡＧＰバスに対して連続してアクセス可能であるよ
うにすることも重要である。したがって、バス機構は、
ＡＧＰバスへのＣＰＵアクセスに対して比較的低いレイ
テンシを提供し、さらに、ＣＰＵ及びＰＣＩバス・マス
タの両方がＡＧＰバスへ連続してアクセスすることがで
きるようにすることが好ましいく、本発明の目的は、こ
のようなバス機構を備えたコンピュータ・システムを提
供することである。

【０００７】

【課題を解決するための手段】上記した本発明の目的を
達成するために、本発明のコンピュータ・システムにお
いては、グラフィックス・バスへ多数のバス・マスタが
アクセス可能となるようにするための仲裁機構（アービ
トレーション機構）を備えていることを特徴としてい
る。一実施例においては、マイクロプロセッサがＣＰＵ
バスを介してブリッジ・ロジック・ユニットに接続され
ている。該ブリッジ・ロジック・ユニットは、ＰＣＩバ
ス等の第１の周辺バス、ＡＧＰバス等のグラフィックス
・バス、及び主メモリに対するインターフェースを提供
する。ＰＣＩバスにはＰＣＩ周辺デバイスが接続され、
ＡＧＰバスにはグラフィックス・コントローラを含んで
いるディスプレイ装置が接続可能である。ブリッジ・ロ
ジック・ユニットは、ＣＰＵバスに接続されたＣＰＵイ
ンターフェースと、ＰＣＩバスに接続されたＰＣＩイン
ターフェースと、ＡＧＰバスに接続されたＡＧＰインタ
ーフェースとを備えている。これらのインターフェース
は、非ローカルのメモリ・キュー・マネージャを介し
て、相互に通信する。非ローカルのメモリ・キュー・マ
ネージャは、ＣＰＵ及びＰＣＩデバイスによって開始さ
れるＡＧＰバス・アービタの所有権を要求する複数の要
求の間の仲裁を行うＡＧＰバス・アービタを備えている
ことが好ましい。

【０００８】該ＡＧＰバス・アービタは、ラウンド・ロ
ビン仲裁アルゴリズムを実行して、ＣＰＵバス及びＰＣ
Ｉバスから受け取った競合する要求を仲裁する。いずれ
のバスからもペンディング状態の要求が到来しない場合
は、ＡＧＰバス・アービタは、ＣＰＵインターフェース
にアクノレッジ信号をアサートすることにより、ＣＰＵ
バス上に止まる。このようにして、ＡＧＰバス・アービ
タは、マイクロプロセッサによるＡＧＰバスへのアクセ
スを低レイテンシを実現する。さらに、多数のバースト
的な転送要求を最適化するために、要求を行う各インタ
ーフェースによって他の信号（ＬａｓｔＡｄｄｒＲｅ
ｑ）が発生される。この信号（ＬａｓｔＡｄｄｒＲｅ
ｑ）は、特定の要求が、関連するバス上でのバースト・
トランザクションに対応する最後の要求であることを示
している。要求しているインターフェースが仲裁により
要求権を獲得すると、ＡＧＰバス・アービタは、該勝者
のインターフェースに止まり、他のインターフェースが
要求する権利を獲得しないようにする。この状態は、バ
スのその時点でのオーナによりアサートされた信号（Ｌ
ａｓｔＡｄｄｒＲｅｑ）が検出されるまで、継続され
る。このようにすることにより、バースト・サイクルは
効果的に連続して実行される。本発明のその他の目的及
び利点は、以下の詳細な説明を読み、添付図面を参照す
ることにより明白となろう。

【０００９】

【発明の実施の形態】まず初めに、本発明には種々の変
更や代替形態が可能であるが、一例としてその具体的な
実施形態を図面を参照して詳細に説明する。しかしなが
ら、図面及びその詳細な説明は、開示する特定形態に本
発明を限定することを意図するものでなく、逆に、特許
請求の範囲に規定する本発明の技術思想及び範囲に該当
するあらゆる変更、等価及び代替を包含することを意図
するものであることは理解されよう。

【００１０】図１は、コンピュータ・システム１００の
ブロック図である。コンピュータ・システム１００は、
ＣＰＵ（中央演算装置）１０１を含み、統合型ブリッジ
・ロジック・ユニット１０２を通じて、様々なシステム
構成要素に結合されている。図示するシステムでは、主
メモリ１０４がメモリ・バス１０６を通じてブリッジ・
ロジック・ユニット１０２に結合され、グラフィックス
・コントローラ１０８がＡＧＰバス１１０を通じてブリ
ッジ・ロジック・ユニット１０２に結合されている。最
後に、複数のＰＣＩデバイス１１２が、ＰＣＩバス１１
４を通じて、ブリッジ・ロジック・ユニット１０２に結
合されている。更に、二次ブリッジ・ロジック・ユニッ
ト１１６も備え、ＥＩＳＡ／ＩＳＡバス１２０を通じて
１つ以上のＥＩＳＡ又はＩＳＡデバイス１１８に対する
インターフェースにも対処するようにしてもよい。

【００１１】ＩＳＡ／ＥＩＳＡバスに対するインターフ
ェースを備えることに加えて、必要に応じて、二次ブリ
ッジ・ロジック・ユニット１１６が更に追加の機能（ｆ
ｕｎｃｔｉｏｎａｌｉｔｙ）を組み込んでもよい。例え
ば、一実施形態では、二次ブリッジ・ロジック・ユニッ
ト１１６は、マスタＰＣＩアービタ（図示せず）を含
み、ＰＣＩバス１１４の所有権のアービトレーションを
行う。加えて、二次ブリッジ・ロジック・ユニット１１
６は、ディスク・ドライブ・コントローラ、割り込みコ
ントローラ、及び電力管理支援機能を組み込むことがで
きる。所望であれば、二次ブリッジ・ロジック・ユニッ
ト１１６の外部に又はこれと一体化して、入出力コント
ローラ（図示せず）もコンピュータ・システム１００内
に含ませ、キーボード及びマウス１３０、ならびに種々
のシリアル及びパラレル・ポートのための動作的支援を
与えることも可能である。

【００１２】ＣＰＵ１０１の一例は、例えば、ペンティ
アム・プロ（ＰｅｎｔｉｕｍＰｒｏ：登録商標）マイ
クロプロセッサである。しかしながら、コンピュータ・
システム１００の他の実施形態では、別の形式のマイク
ロプロセッサも採用可能であることは理解されよう。他
の実施形態では、外部キャッシュ・ユニット（図示せ
ず）をＣＰＵバス１０３に結合してもよい。主メモリ１
０４は、アプリケーション・プログラムを格納してお
り、ＣＰＵ１０１が主にアクセスするためのメモリであ
る。適切な主メモリ１０４は、ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）であり、好ましくは、
複数のＳＤＲＡＭ（同期ＤＲＡＭ）のバンクから成る。
ＰＣＩデバイス１１２は、例えば、ネットワーク・イン
ターフェース・カード、ビデオ・アクセレレータ、オー
ディオ・カード、ハード又はフロッピ・ディスク・ドラ
イブ、ＳＣＳＩ（小型コンピュータ・システム・インタ
ーフェース）アダプタ、及び電話カードのような種々の
周辺デバイスを表す。同様に、ＩＳＡデバイス１１８
は、モデムのような種々の形式の周辺デバイスを表すも
のである。

【００１３】グラフィックス・コントローラ１０８は、
ディスプレイ１３５上におけるテキスト及び画像のレン
ダリングを制御するためのものである。グラフィックス
・コントローラ１０８は、当技術分野では一般的に公知
の三次元データ構造のレンダリングを行うグラフィック
ス・アクセレレータを実現化し、効率的な主メモリ１０
４に対する双方向のシフトを効果的に行うことを可能に
する。したがって、グラフィックス・コントローラ１０
８は、ブリッジ・ロジック・ユニット１０２内のターゲ
ット・インターフェースに対するアクセスを要求しか
つ受け取ることにより、主メモリ１０４に対するアクセ
スを得るという点で、ＡＧＰバス１１０のマスタである
と言うことができる。専用のグラフィックス・バスが、
主メモリ１０４からのデータの迅速な検索に対処する。
ある種の動作では、グラフィックス・コントローラ１０
８は、ＡＧＰバス１１０上でＰＣＩプロトコル・トラン
ザクションを発生するように構成することも可能であ
る。このように、ブリッジ・ロジック・ユニット１０２
のＡＧＰインターフェースは、ＰＣＩプロトコル・ター
ゲット及びイニシエータ・トランザクションだけでな
く、ＡＧＰプロトコル・トランザクション双方に対応す
る機能（ファンクショナリティ）を含むことができる。
ディスプレイ１３５は、画像又はテキストを提示可能な
任意の電子式ディスプレイである。適切なディスプレイ
１３５には、陰極線管（「ＣＲＴ」）、液晶ディスプレ
イ（「ＬＣＤ」）等が含まれる。

【００１４】図２には、ブリッジ・ロジック・ユニット
１０２の一実施形態のブロック図が示されている。図示
したブリッジ・ロジック・ユニット１０２の実施形態
は、メモリ・キュー・マネージャ２０６及びＰＣＩ／Ａ
ＧＰキュー・マネージャ２０８（ＮＬＭ（非ローカル・
メモリ）マネージャとも呼ぶ）に結合されたＣＰＵイン
ターフェース２０４を含んでいる。メモリ・コントロー
ラ２１０、ＰＣＩインターフェース２１２、及びＡＧＰ
インターフェース２１４も、メモリ・キュー・マネージ
ャ２０６に結合されている状態が示されている。図示の
ブリッジ・ロジック・ユニット１０２の構成要素は、単
一のモノリシック集積回路チップ上に構築することがで
きる。

【００１５】以下で更に詳しく説明するが、主メモリ１
０４に対する全ての要求は、読み出しであっても書き込
みであっても、メモリ・キュー・マネージャ２０６によ
って処理される。メモリ・キュー・マネージャ２０６
は、図示したインターフェースの各々から要求を受け取
るように構成され、それらの間でアービトレーションを
行い、各要求をリード要求キュー２２０又はライト要求
キュー２２２のいずれかに適切にロードする。次に、リ
ード要求キュー２２０及びライト要求キュー２２２から
の要求は、メモリ・コントローラ２１０に供給され、続
いて主メモリ１０４へのデータ又は主メモリ１０４から
のデータの転送を調整する。図示のように、メモリ読み
出し要求の結果得られたリード・データは、メモリ・コ
ントローラ２１０から直接ＣＰＵインターフェース２０
４及びＡＧＰインターフェース２１４に返送することが
できる。ＣＰＵ１０１からＰＣＩバス１１４又はＡＧＰ
バス１１０のいずれかに結合されているデバイスへの非
ローカル・メモリ要求、及びＡＧＰバス１１０とＰＣＩ
バス１１４との間の要求は、ＰＣＩ／ＡＧＰキュー・マ
ネージャ２０８によって処理される。非ローカル・メモ
リ要求は、割り込み承認、Ｉ／Ｏサイクル、コンフィギ
ュレーション・サイクル、特殊サイクル、及び主メモリ
・アドレス範囲外のアドレス範囲に対するメモリ・サイ
クルを含んでいる。

【００１６】ＰＣＩ／ＡＧＰキュー・マネージャは、Ａ
ＧＰＮＬＭアービタであるアービトレーション機構（仲
裁機構）を備えおり、該アービトレーション機構は、Ａ
ＧＰバス１１０に向けられたＣＰＵ１０１からの書き込
み要求及び読み出し要求とＰＣＩバス１１４からの書き
込み要求との間の仲裁を行う。アービトレーション機構
は、ＣＰＵインターフェース２０４及びＰＣＩインター
フェース２１２のいずれからも、ペンディング状態の要
求が存在しない場合は常に、ＣＰＵインターフェース２
０４上に止まるように構成されている。このアービトレ
ーション機構は、ラウンド・ロビン仲裁アルゴリズムを
用いて、ＡＧＰバス１１０へのアクセスを両方のインタ
ーフェースが要求している場合の競合を解決する。アー
ビトレーション・サイクルは、ＣＰＵインターフェース
２０４又はＰＣＩインターフェース２１２が要求信号を
アサートし、アービトレーション機構がアクノレッジ信
号を返送したときにはいつでも、実行される。アービト
レーション・サイクルはまた、アービトレーション機構
がＣＰＵインターフェース２０４上に停留し、かつＰＣ
Ｉインターフェース２１２によって要求信号がアサート
された場合にも、実行される。

【００１７】多重のクワドワード転送要求を最適化する
ために、ＬａｓｔＡｄｄｒＲｅｑとして示されている信
号が、ＣＰＵインターフェース２０４又はＰＣＩインタ
ーフェース２１２のいずれかによって発生され、これに
より、特定信号が、関連するバス上のバースト・サイク
ルに対応して転送すべき最後のクワドワード・データで
あることを示す。要求元のインターフェースがアクセス
権を獲得すると、アービトレーション機構は、該勝者の
インターフェース上に止まり、該勝者のインターフェー
スがＬａｓｔＡｄｄＲｅｑ信号をアサートするまで、他
のインターフェースがアクセス権を獲得しないようにす
る。このようにして、ＡＧＰバス１１０への連続的なバ
ースト転送が保持される。さらに、ペンディングの要求
がない場合に、アービトレーション機構がＣＰＵインタ
ーフェース２０４上に止まるので、ＣＰＵバス１０３と
ＡＧＰバス１１０との間に比較的低レイテンシの転送が
実現される。この特徴については、以下に小差に説明す
る。

【００１８】次に、図２に示す種々のブロックの適切な
実現に関する更に詳しい内容について論ずる。図３を参
照すると、ＣＰＵインターフェース２０４の一実施例の
ブロック図が示されている。ＣＰＵインターフェース２
０４は、ＣＰＵ１０１が実行する種々のトランザクショ
ンに関して、ターゲットとして動作する。図示の実施形
態では、ＣＰＵインターフェース２０４は、整列キュー
（ｉｎ−ｏｒｄｅｒｑｕｅｕｅ）３０４及びリード・
バック・キュー（ｒｅａｄｂａｃｋｑｕｅｕｅ）３
０６に結合されたＣＰＵバス・インターフェース制御ユ
ニット３０２を含んでいる。更に、図示の例では、ＣＰ
Ｕ−メモリ一時バッファ３０８及びＣＰＵ−ＮＬＭ一時
バッファ３１０も、ＣＰＵバス・インターフェース制御
ユニット３０２に結合されている。

【００１９】ＣＰＵバス・インターフェース制御ユニッ
ト３０２は、ＣＰＵバス１０３上で実行されるサイクル
を検出し追跡するために備えられている。ＣＰＵ１０１
がペンティアム・プロ・マイクロプロセッサである一実
施形態では、ＣＰＵバス・インターフェース制御ユニッ
ト３０２は、要求フェーズのデコード処理、スヌープの
追跡、応答の追跡、及びデータの追跡に別個の状態マシ
ンを含む。ペンティアム・プロ・マイクロプロセッサ
は、多数の未処理の要求をパイプライン状に処理するこ
とを可能にするので、ＣＰＵバス・インターフェース制
御ユニット３０２は、多数のサイクルを同時に追跡する
ように構成することができる。一実施形態では、４つま
でのＣＰＵバス・サイクルを同時にアクティブ状態にす
ることができる。

【００２０】サイクルが実行されるに連れて、ＣＰＵ１
０１からの要求が順に整列（イン・オーダー）キュー３
０４にロードされる。これらの要求は、主メモリ１０４
に対するアクセスのための読み出し又は書き込み要求、
及びＩ／Ｏ要求を含む、非ローカル・メモリに対する読
み出し又は書き込み要求を含む場合がある。尚、実施態
様及びシステム要件において採用される特定のマイクロ
プロセッサによっては、フラッシュ・サイクル、割り込
み承認サイクル等を含む種々の特殊サイクルのような、
様々なその他の種別の要求にも対処可能である。一実施
形態では、４つまでの要求を整列キュー３０４内に保留
しておくことができる（ＣＰＵバス１０３上で保留にし
ておくことができる４つまでの未処理のトランザクショ
ンに対応する）。整列キュー３０４からの要求の除去即
ち引き抜きは、特定のトランザクションがＣＰＵバス１
０３上で完了したときに行われる。

【００２１】ＣＰＵバス・インターフェース制御ユニッ
ト３０２は、更に、整列キュー３０４から要求を取り出
し（ｄｅ−ｑｕｅｕｅ）、更にＣＰＵサイクルをデコー
ドするように構成されている。ＣＰＵバス・インターフ
ェース・ユニット３０２は、ＣＰＵ要求が、主メモリ１
０４、ＧＡＲＴ（グラフィックス・アダプタ・リマップ
・テーブル）領域、ＡＧＰバス１１０又はＰＣＩバス１
１４のどれに対するアクセスのためのものであるかにつ
いて、判定を行う。更に、ＣＰＵバス・インターフェー
ス制御ユニット３０２は、トランザクションを受け入れ
ることができるか、転記（ｐｏｓｔ）することができる
か、又は再試行（ｒｅｔｒｙ）しなければならないかに
ついても判定することができる。ＣＰＵインターフェー
ス２０４内に、いくつかのバッファを組み込むことがで
きる。ＣＰＵ−メモリ一時バッファ３０８が、メモリ・
キュー・マネージャ２０６にインターフェースする。一
実施形態では、これは２キャッシュ・ラインの深さであ
る。ＣＰＵ−非ローカル・メモリ（ＮＬＭ）一時バッフ
ァ３１０が、ＰＣＩ／ＡＧＰキュー・マネージャ２０８
にインターフェースする。一実施形態では、ＣＰＵ−Ｎ
ＬＭ一時バッファ３１０も、２キャッシュ・ラインの深
さである。これらのバッファは、ＣＰＵインターフェー
ス２０４が読み出し、書き込み及びその他の種々雑多の
要求のために、ブリッジ・ロジック・ユニット１０２の
他のモジュールに通信するための簡単な機構を提供す
る。

【００２２】ＣＰＵ−メモリ一時バッファ３０８は、メ
モリ要求がメモリ・キュー・マネージャ２０６による処
理が可能となるまで、これらを格納しておくことができ
るエリアを与える。ＣＰＵ−メモリ一時バッファ３０８
は、２ラインの深さとすることができるので、メモリ・
キュー・マネージャ２０６が１つの位置から読み取りな
がら、整列キュー３０４を介して他の位置に他の要求を
ロードすることができる。ＣＰＵ−メモリ一時バッファ
３０８が収容する要求情報は、要求アドレス、要求種別
情報、及びライト・データ（書き込み要求の場合のみ）
を含む。一実施形態では、メモリ・キュー・マネージャ
２０６は、ＣＰＵ−メモリ一時バッファ３０８内に有る
データ部分から、一度に６４ビットのデータを抽出す
る。

【００２３】ＣＰＵ１０１からＡＧＰバス１１０又はＰ
ＣＩバス１１４いずれかへの種々のトランザクション
（以下で更に論じる）は、ＣＰＵ−ＮＬＭ一時バッファ
３１０を通じて、ＰＣＩ／ＡＧＰキュー・マネージャ２
０８に伝達される。一実施形態では、ＰＣＩ／ＡＧＰキ
ュー・マネージャ２０８に対する要求はすべて、クアド
ワード（即ち６４ビット）に基づくものである。ＣＰＵ
１０１からのキャッシュ・ライン書き込みは、ＣＰＵ−
ＮＬＭ一時バッファのデータ部分内の４つの位置を占め
るが、アドレスは１つだけである。ＰＣＩ／ＡＧＰキュ
ー・マネージャ２０８に対する個々の要求は、各クアド
ワード毎に発生し、各要求の後、格納するアドレスを１
だけ増分する。

【００２４】一実施形態では、実際の要求が単一のクア
ドワードの読み出し要求であっても、ＣＰＵ−メモリ一
時バッファ３０８は、常に主メモリ１０４から最大のキ
ャッシュ・ラインのデータを要求することができる。一
方、ＣＰＵ−ＮＬＭ一時バッファ３１０は、一度に１ク
アドワードのデータのみを要求する。リード・バック・
バッファ３０６を通って、主メモリ１０４からのデータ
読み出しのためのフィードバック経路が備えられてい
る。更に、バイパス経路３０７を備えることにより、デ
ータがリード・バック・バッファ３０６を迂回し、直接
ＣＰＵバス１０３上に通信させることも可能である。更
に、ＰＣＩ／ＡＧＰキュー・マネージャ２０８からのリ
ード・データは、経路３１２上に提供される。ＣＰＵバ
ス・インターフェース制御ユニット３０２は、主メモリ
１０４からの連続ラインを推察的にプリフェッチするよ
う構成されている。この推察的プリフェッチされた情報
は、リードバック・バッファ３０６に一時的に格納され
る。

【００２５】ＣＰＵインターフェース２０４は、ある種
の書き込みサイクルを常に転記（ｐｏｓｔ）するよう
に、更にその他のサイクルは決して転記しないように構
成することができる。同様に、ある形式の読み出しサイ
クルでは、その結果としてスヌープが停止し、他の読み
出しサイクルでは停止しないということも可能である。
例えば、一実施形態では、Ｉ／Ｏサイクルについては決
して転記せず、主メモリ１０４及び非ローカル・メモリ
へのメモリ・サイクルを常に転記させるようにすること
ができる。Ｉ／Ｏ読み出し及び非ローカル・メモリ読み
出しでは、データが準備できるまで、スヌープを停止さ
せるようにするとよい。何故なら、ある状況の下では、
サイクルを再試行する必要がある場合もあるからであ
る。これについては以下で論じる。一方、主メモリへの
読み出し要求では、スヌープ・ストールが発生しないよ
うにし、むしろ要求されたデータがリード・バック・バ
ッファ３０６において入手可能となるまで、ＣＰＵバス
・インターフェース制御ユニット３０２が単にＤＲＤＹ
信号のアサートを取り下げるようにしてもよい。尚、Ｃ
ＰＵ−メモリ一時バッファ３０８及びＣＰＵ−ＮＬＭ一
時バッファ３１０は、適切なキュー・マネージャが要求
に応ずることができるようになるまで、ＣＰＵ１０１か
らのアドレス及びデータを蓄積しておくことを可能とす
るためにライト・ポスティング・バッファ（ｗｒｉｔｅ
ｐｏｓｔｉｎｇｂｕｆｆｅｒ）として機能し、更に
多数の読み出しサイクルを未処理のままにしておくこと
ができるようにリード要求バッファとして機能するもの
である。

【００２６】スヌープ制御ユニット３１６が、ＣＰＵイ
ンターフェース２０４内に備えられている。スヌープ制
御ユニット３１６は、ＣＰＵバス１０３上にスヌープ・
トランザクションを発生し、主メモリ１０４へのＰＣＩ
サイクルの間メモリのコヒーレンシ（ｃｏｈｅｒｅｎｃ
ｙ）を確保するように構成されている。ＣＰＵ１０１
（又は外部キャッシュ・ユニット）からの変更データの
書き戻し（ライトバック）が発生するある種の状況で
は、スヌープ制御ユニット３１６は、ライトバック・デ
ータ・ラインをＰＣＩバス１１４からメモリへのライト
・データと併合することができる。ライトバック・デー
タは、更に、ＰＣＩメモリ読み出し動作に応答して取り
込まれ（ｓｎａｒｆ）、ＰＣＩインターフェース２１６
を通じてライトバック・データを直接ＰＣＩバス１１４
に供給することを可能にする。

【００２７】図４は、ＰＣＩインターフェース２１６の
適切な一実施形態の構成を示している。ＰＣＩインター
フェース２１６は、ＰＣＩバス１１４とＰＣＩ／ＡＧＰ
キュー・マネージャ２０８の間に結合されたＰＣＩイン
ターフェース・マスタ制御ユニット４０２を含む。ＰＣ
Ｉインターフェース・マスタ制御ユニット４０２は、Ｃ
ＰＵから開始されたトランザクション又はＰＣＩバス１
１４を目標とするＡＧＰライト・トランザクションの代
わりに、ＰＣＩバス１１４上でトランザクションを開始
するように構成されている。先に述べたように、ＣＰＵ
及びＡＧＰが開始しＰＣＩバス１１４を目標とするトラ
ンザクションは、ＰＣＩ／ＡＧＰキュー・マネージャ２
０８を通じて、ＰＣＩインターフェース２１６に伝達さ
れる。ＣＰＩバス１１４に対するデータの読み出し要求
又は書き込み要求がＰＣＩインターフェース・マスタ制
御ユニット４０２によって受け取られた場合、ＰＣＩイ
ンターフェース・マスタ制御ユニット４０２は、ＰＣＩ
バス１１４に対するアービトレーションを行い、ＰＣＩ
バス１１４上でトランザクションを開始する。アドレ
ス、バイト・イネーブル、トランザクション種別記述、
及びデータ（ライト・トランザクションの場合）が、Ｐ
ＣＩ／ＡＧＰキュー・マネージャ２０８からＰＣＩイン
ターフェース・マスタ制御ユニット４０２に渡され、Ｐ
ＣＩバス１１４上での適正なサイクルの実行に対処す
る。

【００２８】ＰＣＩ／ＡＧＰキュー・マネージャ２０８
からＰＣＩインターフェース２１６への要求の転送は、
クアドワード転送を基本とすることができる。キャッシ
ュ・ライン転送は、４つの別個のクアドワードとして転
送する。更に、バイト・イネーブルがＰＣＩインターフ
ェース・マスタ制御ユニット４０２に渡され、最終的に
ＰＣＩバス１１４上のデータ転送のサイズを決定するた
めに利用される。ＰＣＩインターフェース・マスタ制御
ユニット４０２は、アサートされたバイト・イネーブル
に応じて、下位又は上位いずれか４バイトのイネーブル
をＰＣＩバス１１４に多重化することができる。全ての
バイト・イネーブルがアサートされている場合、ＰＣＩ
インターフェース・マスタ制御ユニット４０２は、クア
ドワード転送を、ＰＣＩバス１１４上の２つのダブルワ
ードのバーストに変換することができる（何故なら、Ｐ
ＣＩバスは３２ビットのデータ幅を有するからであ
る）。上位４バイト又は下位４バイトのイネーブルがデ
アサートされた場合、ＰＣＩインターフェース・マスタ
制御ユニット４０２は、ＰＣＩ／ＡＧＰキュー・マネー
ジャ２０８からの要求を、ＰＣＩバス１１４上の単一の
ダブルワード転送としてドライブすることができる。
尚、ＰＣＩインターフェース・マスタ制御ユニット４０
２は、更に、ＣＰＵバス１０３又はＡＧＰバス１１０か
らの連続的なライト・データの書き込みの組み合わせに
も、対応することができるものである。ＰＣＩ／ＡＧＰ
キュー・マネージャ２０８及びＰＣＩインターフェース
・マスタ制御ユニット４０２は、単純な要求／承認プロ
トコルを採用して、２つのインターフェース間のトラン
ザクションのフローを制御することができる。更に、別
個の要求及び承認信号を採用し、ＡＧＰインターフェー
ス２１４とＰＣＩインターフェース２１６との間のデー
タの転送を制御することも可能である。

【００２９】図５は、ＰＣＩインターフェース・マスタ
制御ユニット４０２内に備えられたＰＣＩマスタ一時リ
ード・バッファの実施態様のブロック図である。図示の
ように、ＰＣＩバス１１４の多重化アドレス／データ・
ライン４２２からのリード・データが、１対のマルチプ
レクサ４２４，４２６に供給される。リード・データが
整合する６４ビット・クアドワードに応じて、ラッチ４
２８又は４３０のいずれかの中で、所定のクロックでデ
ータがラッチされる。このように、ＰＣＩバス１１４か
らの３２ビット・ダブルワード情報は、ＣＰＵインター
フェース２０４によって受け取られるために、クワドワ
ードに整合される。

【００３０】図６は、ＰＣＩインターフェース・マスタ
制御ユニット４０２内に採用可能なＰＣＩマスタ一時ラ
イト・バッファの実施態様のブロック図を示す。ＰＣＩ
マスタ一時リード・バッファと同様に、図６に示したＰ
ＣＩマスタ一時ライト・バッファは、ＰＣＩバス１１４
の多重化アドレス／データ・ライン４２２上にドライブ
するために、ＰＣＩ／ＡＧＰキュー・マネージャ２０８
のライト・データの上位ダブルワード又は下位ダブルワ
ードのいずれかを選択する。図示の実施態様では、マル
チプレクサ４４４，４４６を通じて、それぞれフリップ
・フロップ４４０，４４２内で所定のクロックで６４ビ
ット・データを格納する。次に、マルチプレクサ４４８
及びマルチプレクサ４５０を通じて、書き込まれる適切
なダブルワードのデータを選択し、フリップ・フロップ
４５２を通じてＰＣＩバス１１４上にドライブする。
尚、ＰＣＩトランザクションのアドレス・フェーズ中
に、マルチプレクサ４５０によってアドレス情報を選択
し、ＰＣＩバス１１４の多重化アドレス／データ・ライ
ン４２２上にドライブしてもよく、更に、ＰＣＩインタ
ーフェース２１６がスレーブとして動作している場合、
スレーブ・モード読み出しサイクルの間にマルチプレク
サ４５０によってリード・データも同様に選択してもよ
い。これについては、以下で更に詳しく論ずることにす
る。

【００３１】図４に戻って、ＰＣＩインターフェース２
１６は、更に、スレーブ・インターフェース４１０を含
み、これが、主メモリ１０４を目標とするトランザクシ
ョン、バス・ブリッジ・ユニット１０２内のＰＣＩコン
フィギュレーション・アドレス・ベース、ＡＧＰバス１
１０を目標とするメモリ書き込み、及びメモリ・マップ
ＡＧＰ制御レジスタへのサイクルを受け入れる。スレー
ブ・インターフェース４１０は、ＰＣＩスレーブ・アド
レス・バッファ４１４に結合されたＰＣＩインターフェ
ース制御ユニット４１２、ＰＣＩスレーブ一時リード・
バッファ４１６、及びＰＣＩスレーブ一時ライト・バッ
ファ４１８を含んでいる。

【００３２】ＰＣＩバス１１４上でＦＲＡＭＥ＿信号が
アサートされ、ＰＣＩトランザクションの開始が示され
ると、このトランザクションのアドレスがＰＣＩスレー
ブ・アドレス・バッファ４１４内に格納される。ＰＣＩ
インターフェース・スレーブ制御ユニット４１２は、更
に、実行中のサイクルの種別を示す、ＰＣＩバス１１４
からのコマンド情報を受信する。ＰＣＩインターフェー
ス・スレーブ制御ユニット４１２は、コマンド及びアド
レス情報をデコードし、トランザクションがバス・ブリ
ッジ・ユニット１０２を目標とするのか否かについて判
定を行うように構成されており、更に、ＤＥＶＳＥＬ＿
信号をアサートし、適切なときに、サイクルを要求す
る。各アドレスがＰＣＩスレーブ・アドレス・バッファ
４１４内に格納されるので、ＰＣＩアドレスをデコード
して、何時グラフィックス・アドレスの変換が必要なの
かについて判定する。ＰＣＩアドレスが、ＧＡＲＴ（グ
ラフィックス・アダプタ・リマップ・テーブル）機構
（図示せず）によって規定される仮想グラフィックス・
アドレス範囲の境界内にある場合、ＰＣＩスレーブ・イ
ンターフェース（４１０）は、メモリ・キュー・マネー
ジャ２０６に、この要求にはアドレス変換が必要である
ことを示す。これは、主メモリ１０４にグラフィックス
適用リマップ・テーブルのエントリに基づいて判断され
る。

【００３３】ＰＣＩトランザクションが主メモリ１０４
を目標とする場合、スレーブ・インターフェース４１０
は、読み出しトランザクションのためのデータを供給す
るか、書き込みトランザクションのためのデータを受け
入れ始めるか、又はＰＣＩバス・トランザクションを再
試行するかのいずれかである。ＰＣＩメモリ読み出しト
ランザクションでは、ＰＣＩスレーブ・インターフェー
スは、ＰＣＩ「遅延読み出し」トランザクションを実行
する。ＰＣＩ遅延読み出しトランザクションの間、スレ
ーブ・インターフェース４１０は、要求をメモリ・キュ
ー・マネージャ２０６に供給することによってリード・
データを要求し、メモリ・キュー・マネージャ２０６か
らデータが返送されてくるまで、ＰＣＩ読み出しトラン
ザクションを再試行する（例えば、ＰＣＩＳＴＯＰ＿
信号により）。ＰＣＩメモリ書き込みトランザクション
では、一旦ＰＣＩトランザクションが肯定的に（ｐｏｓ
ｉｔｉｖｅｌｙ）デコードされたなら、データはＰＣＩ
スレーブ一時ライト・バッファ４１８内に受け入れられ
る。キャッシュ・ライン全体がＰＣＩスレーブ一時ライ
ト・バッファ４１８内に受け入れられ終えたか、あるい
はＰＣＩバス・トランザクションが終了したときに、続
いて、有効なＰＣＩライト・データを含む対応する要求
が、メモリ・キュー・マネージャ２０６に供給される。
加えて、ＰＣＩインターフェース・スレーブ制御ユニッ
ト４１２は、主メモリ１０４内の新たなキャッシュ・ラ
インに対する各ＰＣＩマスタ・アクセス毎に、メモリ・
キュー・マネージャ２０６に対するスヌープ要求を提供
することができる。このスヌープ要求はアサートされ、
キャッシュのコヒーレンシが維持される。

【００３４】図７は、ＰＣＩスレーブ一時リード・バッ
ファ４１６の実施態様について、その一例の構成を示し
ている。図７の実施態様では、ＰＣＩスレーブ一時リー
ド・バッファ４１６が、１６対３２ビット・リード・バ
ッファを含み、ＰＣＩマスタが要求するリード・データ
の２キャッシュ・ラインまでを受け入れるようにしてい
る。リード・バッファは、メモリ・キュー・マネージャ
２０６からの有効なデータを受け入れるために用いられ
る。このデータは、主メモリ１０４からフェッチしたデ
ータであるか、又は、ダーティ・キャッシュ・ライン
（ｄｉｒｔｙｃａｃｈｅｌｉｎｅ）に対するスヌー
プ・ヒットから生じたＣＰＵライトバック・データのい
ずれかをデータ源とする。ＰＣＩマスタが主メモリ１０
４からのデータを要求し、ＣＰＵバス１０３上のスヌー
プ・トランザクションの実行時に、キャッシュ・メモリ
内に変更されたラインがあることが判定された場合、メ
モリ・キュー・マネージャ２０６は、ライトバック・デ
ータが主メモリ１０４に書き込まれる前に、ＣＰＵ書き
戻し（ライトバック）トランザクションからのデータを
戻すことができる。ＰＣＩマスタが主メモリ１０４から
のデータを要求し、キャッシュ・ラインがクリーンであ
る場合、メモリ・キュー・マネージャ２０６は、主メモ
リ１０４からフェッチしたデータを戻す。一実施態様で
は、ＰＣＩ読み出しコマンドの種別（即ち、メモリ読み
出し、多重メモリ読み出し、又はメモリ読み出しライ
ン）には無関係に、キャッシュ・ライン全体のデータが
常にメモリ・キュー・マネージャ２０６から要求され
る。

【００３５】図７に示すように、ＰＣＩスレーブ一時リ
ード・バッファ４１６は、リード・データをキャッシュ
・ラインの境界と整合させる。この整合は、１組のマル
チプレクサ４６０Ａ〜４６０Ｈによってサポートされ
る。したがって、データは常に線形状でメモリから戻さ
れ、ＰＣＩスレーブ一時リード・バッファ４１６内にお
いて８つのエントリを更新する。メモリ・キュー・マネ
ージャ２０６からクアドワードが供給されると、これら
はマルチプレクサ４６０Ａ〜４６０Ｈを通じて、対応す
る３２ビット・レジスタ対（即ち、レジスタ対４６２Ａ
〜４６２Ｈ）に供給される。これらのレジスタ対は、ラ
イン対における各クワドワードの位置に対応する。一時
リード・バッファには合計で１６個の３２ビット記憶レ
ジスタがあるので、２キャッシュ・ラインまでのリード
・データを格納することができる。これによって、ＰＣ
Ｉマスタがキャッシュ・ラインの境界を交差するという
予測の下で、ＰＣＩインターフェース・スレーブ制御ユ
ニット４１２がデータをプリフェッチしつつ、その時点
のライン（現ライン）からのデータをＰＣＩバス１１４
に供給するということが可能となる。尚、特定のＰＣＩ
読み出しトランザクションの間に要求されたレジスタ対
４６２Ａ〜４６２Ｈの１つから３２ビット・データを選
択し、マルチプレクサ４６４を通じて供給し、マルチプ
レクサ４５０及びフリップ・フロップ４５２を通じて、
ＰＣＩバス１１４の多重化アドレス／データ・ライン４
２２に受け渡してもよい。

【００３６】再び図４に戻り、ＰＣＩメモリ読み出し要
求が主メモリ１０４を目標とする場合、ＰＣＩインター
フェース・スレーブ制御ユニット４１２は、ＰＣＩスレ
ーブ一時リード・バッファ４１６の内容が有効なリード
・データであるかについて、チェックする。要求に対応
する有効なリード・データがＰＣＩスレーブ一時リード
・バッファ４６６内に存在する場合、ＰＣＩトランザク
ションのデータ・フェーズの間にデータをＰＣＩバス１
１４に供給する。ＰＣＩスレーブ一時リード・バッファ
４１６内に有効なリード・データが存在しない場合、Ｐ
ＣＩインターフェース・スレーブ制御ユニット４１２は
通常ＰＣＩメモリ読み出しトランザクションを再試行さ
せる（例えば、ＰＣＩＳＴＯＰ＿信号を用いて）。ＰＣ
Ｉインターフェース・スレーブ制御ユニット４１２は、
更に、読み出し要求（推測的に発生した、又は以前に再
試行した（遅延した）トランザクション）が既にメモリ
・キュー・マネージャ２０６内で未処理ではない場合、
又は以前に再試行した（遅延した）トランザクションか
らの有効なリード・データがＰＣＩスレーブ一時リード
・バッファ４１６内にない場合、メモリ・キュー・マネ
ージャ２０６からのリード・データを含んでいるキャッ
シュ・ラインを要求する。ＰＣＩマスタによる同じデー
タを読み込むための再試行を続いて行っても、データが
未だＰＣＩスレーブ一時リード・バッファ４１６内で得
られない場合（又は、代わりに、以下で論ずるような、
保留の遅延リード・サイクルに対応するスヌープ・サイ
クルのスヌープ・フェーズが未だ完了していない場
合）、ＰＣＩインターフェース・スレーブ制御ユニット
４１２がトランザクションを再試行することになる。Ｐ
ＣＩマスタが読み出し要求を再度開始し、リード・デー
タがＰＣＩスレーブ一時リード・バッファ４１６内に既
に格納されている場合、データはそのＰＣＩ読み出しサ
イクルの間に供給される。

【００３７】ＰＣＩインターフェース・スレーブ制御ユ
ニット４１２は、読み出しサイクルが保留の遅延読み出
しサイクルと一致し、スヌープ・サイクルのスヌープ・
フェーズが終了している場合、ＰＣＩマスタを再試行し
ないように構成することも可能である。このようにする
代わりに、この状態の間、ＰＣＩスレーブは、要求され
たデータが得られるまで、ＴＲＤＹをニゲートする。ま
た、マスタは、推測読み出し要求のスヌープ・サイクル
のスヌープ・フェーズが終了した場合、いくつかのキャ
ッシュ・ラインに及ぶバースト読み出し転送の間、待機
状態に保持することも可能である。これは、アービトレ
ーション・レイテンシを最小に抑え、継続的なキャッシ
ュ・ライン読み出し（ｂａｃｋｔｏｂａｃｋｃａ
ｃｈｅｌｉｎｅｒｅａｄ）を最適化することができる
という利点がある。

【００３８】加えて、ＰＣＩインターフェース・スレー
ブ制御ユニット４１２は、同時に多数の遅延読み出しト
ランザクションに対応しないようにすることも可能であ
る。このような実施形態では、遅延読み出しトランザク
ションが保留の間に、二次ＰＣＩマスタの主メモリから
読み出そうとするあらゆる試みは、第１のＰＣＩマスタ
がその読み出しトランザクションを再び開始し、少なく
とも１回のデータ転送を完了するまで、繰り返される。
第１のＰＣＩマスタがその読み出しトランザクションを
再び開始し、ＰＣＩスレーブ一時リード・バッファ４１
６内にデータを残した場合、ＰＣＩインターフェース・
スレーブ制御ユニット４１２が残りのデータに推測的と
いうマークを付ける。ＰＣＩインターフェース・スレー
ブ制御ユニット４１２は、メモリ・キュー・マネージャ
２０６に対する各キャッシュ・ライン読み出し要求と同
時に、スヌープ要求をアサートし、キャッシュのコヒー
レンシを維持する。一旦要求したリード・データがメモ
リ・キュー・マネージャ２０６から戻された場合、以前
に再試行した（遅延）読み出しトランザクションに対応
する要求を受け入れ、リード・データをＰＣＩマスタに
提供する。

【００３９】更にまた、ＰＣＩインターフェース・スレ
ーブ制御ユニット４１２は、主メモリ１０４からのデー
タのプリフェッチ処理を制御するように構成することも
可能である。具体的な一実施態様では、ＰＣＩメモリ読
み出しライン・コマンド又はＰＣＩメモリ読み出し多重
コマンドが主メモリ１０４を目標とする場合、ＰＣＩイ
ンターフェース・スレーブ制御ユニット４１２は、直ち
にメモリ・キュー・マネージャ２０６を通じて、主メモ
リ１０４から２キャッシュ・ラインのデータを要求す
る。ＰＣＩマスタが多数のキャッシュ・ラインのデータ
を読み込むという予測の下で、ＰＣＩインターフェース
・スレーブ制御ユニット４１２は、ＰＣＩスレーブ一時
リード・バッファ４１６において空間が使用可能となる
と、追加の推測読み出し要求を行う。主メモリ１０４か
らデータをプリフェッチすることにより、スレーブ・イ
ンターフェース４１０は、メモリ・キュー・マネージャ
２０６に対する読み出し要求を、ＰＣＩバス１１４上で
のデータ転送と重複することができ、データ転送能力向
上を達成するという利点がある。

【００４０】推測リード・データは、ＰＣＩスレーブ一
時リード・バッファ４１６内ではシーケンシャル・デー
タであり、純粋にＰＣＩマスタが次の連続メモリ・アド
レスを読み込むという予測の下で、要求されたものであ
る。ＰＣＩマスタが、ＰＣＩスレーブ一時リード・バッ
ファ４１６内の連続データ全てを読み出さずにトランザ
クションを終了した場合、残りのデータには、残留推測
リード・データとマークが付けられる。ＰＣＩスレーブ
一時リード・バッファ４１６内に残ったデータは、最後
の読み出し転送の間にマスタが全てのバイト・イネーブ
ル・セットを有していなかった場合、残留推測データと
マークしなくてもよい。残留推測データは、種々の条件
に応答して、ＰＣＩスレーブ一時リード・バッファ４１
６内で無効化される。例えば、ＰＣＩマスタ・メモリ読
み出しライン・トランザクション又は多重トランザクシ
ョンが不連続なメモリ・アドレスに対して行われようと
する場合、ＰＣＩメモリ読み出し（通常）トランザクシ
ョンが主メモリに対して行われようとする場合、ＣＰＵ
−ＰＣＩ書き込みトランザクションが検出された場合
（何故なら、ＣＰＵ−ＰＣＩ書き込みトランザクション
は、同期イベントと見なされるからである）、又はＰＣ
Ｉ−メモリ書き込みが行われ推測データが位置する２つ
のキャッシュ・ライン・アドレス空間にヒットした場
合、残留推測データを無効化することができる。加え
て、破棄カウンタによって制御される所定の時間期間以
内に、マスタが、以前に再試行した要求を繰り返さず、
遅延読み出しを実行しなかった場合、遅延リード・デー
タ（ＰＣＩスレーブ一時リード・バッファ４１６に保持
されている）を破棄するために用いられた破棄カウンタ
のタイムアップにより、ＰＣＩスレーブ一時リード・バ
ッファ４１６内に位置するデータに無効とマークするこ
とができる。

【００４１】スレーブ・インターフェース４１０のＰＣ
Ｉスレーブ一時ライト・バッファ４１８は、ＰＣＩマス
タからのライト・データの２キャッシュ・ラインまでの
ポスティングを考慮する。２キャッシュ・ラインまでの
ライト・データのバッファ機能を備えることによって、
スレーブ・インターフェース４１０は、ＰＣＩバス１１
４からのライト・データの受け入れを、メモリ・キュー
・マネージャ２０６又はＰＣＩ／ＡＧＰキュー・マネー
ジャ２０８へのデータ転送と重複することが可能とな
る。有効なライト・データがＰＣＩバス１１４上にある
場合（即ち、ＩＲＤＹがアサートされている場合）、デ
ータ及びバイト・イネーブルはＰＣＩスレーブ一時ライ
ト・バッファ４１８内に受け入れられる。

【００４２】ＰＣＩスレーブ一時ライト・バッファ４１
８は、メモリ・キュー・マネージャモード又はＮＬＭモ
ードのいずれかで動作する。メモリ・キュー・マネージ
ャモードでは、ＰＣＩインターフェース・スレーブ制御
ユニット４１２は、ＰＣＩバス転送サイズが１バイトか
又は１キャッシュ・ラインかには無関係に、一度に１キ
ャッシュ・ラインずつ、データをメモリ・キュー・マネ
ージャ２０６に転送することができる。ＰＣＩバス１１
４上に転送されないバイトに対するバイト・イネーブル
は、メモリ・キュー・マネージャ２０６に渡されるとき
に、デアサートされる。一旦ＰＣＩスレーブ一時ライト
・バッファ４１８内のキャッシュ・ラインが満杯になっ
たなら、あるいはＰＣＩマスタがメモリへの書き込み転
送を終了した直後に、有効なライト・データ要求及びバ
イト・イネーブルをメモリ・キュー・マネージャ２０６
に供給する。

【００４３】ＮＬＭモードでは、ＰＣＩスレーブ一時ラ
イト・バッファ４１８は、一度に１クアドワードずつ、
データをＰＣＩ／ＡＧＰキュー・マネージャ２０８に転
送する。一旦ＰＣＩスレーブ一時ライト・バッファ４１
８内のキャッシュ・ラインが満杯になったなら、あるい
はＰＣＩマスタがその書き込み転送（例えば、ＡＧＰバ
ス１１０への）を終了した直後に、ＰＣＩスレーブ一時
ライト・バッファ４１８内の要求を、ＰＣＩ／ＡＧＰキ
ュー・マネージャ２０８に転送する。ＰＣＩ／ＡＧＰキ
ュー・マネージャ２０８へのキャッシュ・ラインの転送
は、ＰＣＩ／ＡＧＰキュー・マネージャ２０８に、ＰＣ
Ｉインターフェース２１６がキャッシュ・ライン書き込
みを実行していることを通知することにより、最適化す
ることができる。キャッシュ・ライン・モードでは、Ｐ
ＣＩ／ＡＧＰキュー・マネージャ２０８は、キャッシュ
・ラインが完全に転送されるまで、ＰＣＩスレーブ・イ
ンターフェース４１０上に止まる。ＰＣＩメモリ書き込
みが主メモリ１０４を目標とする場合、スレーブ・イン
ターフェース４１０は直ちにＰＣＩバス１１４からのラ
イト・データを受け入れ始める。スレーブ・インターフ
ェース４１０は、ＤＥＶＳＥＬ＿をアサートし、ＰＣＩ
バス１１４からのデータを、ＰＣＩスレーブ一時ライト
・バッファ４１８に転記する。加えて、スレーブ・イン
ターフェース４１０は、待ち状態ゼロで、ＰＣＩスレー
ブ一時ライト・バッファ４１８への連続バースト書き込
みのポスティングに対応することも可能である。

【００４４】ＰＣＩ書き込みトランザクションを最初に
肯定的にデコードするとき、及びバースト・トランザク
ションの間にＰＣＩマスタが新たなキャッシュ・ライン
に書き込みを行い、ＰＣＩアドレスをスヌープすべきこ
とを示すとき、スレーブ・インターフェース４１０によ
って、メモリ・キュー・マネージャ２０６への書き込み
要求をアサートすることができる。メモリ・キュー・マ
ネージャ２０６は、全てのスヌープ処理が完了している
こと、及びＰＣＩライト・データが主メモリに書き込ま
れる前に、メモリ・ライト・データ・キュー、ＣＰＵ−
メモリ一時バッファ、又はＣＰＵキャッシュ内のあらゆ
る変更データが主メモリに書き込まれることを保証す
る。ライトバック・データをキャッシュ・メモリから供
給する状況では、データ・マージ（データ統合）を採用
してもよい。ＰＣＩメモリ書き込み及び無効化コマンド
が主メモリ１０４を目標とする場合、ＰＣＩスレーブ・
インターフェース４１０は、このコマンドを、ＰＣＩメ
モリ書き込みコマンドと同様に扱う。しかしながら、Ｐ
ＣＩインターフェース・スレーブ制御ユニット４１２
は、書き戻し（ライトバック）及び無効化指示を、書き
込み要求と同時に、メモリ・キュー・マネージャ２０６
に供給するように構成することができる。これにより、
ＣＰＵインターフェース２０４及びメモリ・キュー・マ
ネージャ２０６は、この条件を用いて、ダーティ・キャ
ッシュ・ラインにヒットした、ＣＰＵ１０１からのライ
トバック・データを無視することができる。

【００４５】最後に、ＰＣＩインターフェース・スレー
ブ制御ユニット４１２は、ＰＣＩ／ＡＧＰキュー・マネ
ージャ２０８を通じて制御信号をＣＰＵインターフェー
ス２０４に供給し、ＣＰＵ−ＰＣＩ書き込みポスティン
グをイネーブル又はディスエーブルするように構成する
ことができる。この制御信号は、ＰＣＩインターフェー
ス２１６が、データ・コヒーレンシ及びレイテンシの問
題を防止することを可能にするという利点がある。適切
な実施態様の１つでは、ＣＰＵ−ＰＣＩ書き込みポステ
ィング（ＣＰＵ−ＮＬＭ一時バッファ３１０内におけ
る）は、ＰＣＩマスタが主メモリからの遅延読み出しを
確立したときにディスエーブルされ、ＣＰＵバス１０３
上でスヌープ・サイクルのスヌープ・フェーズが完了
し、ＣＰＵ−ＰＣＩポスティング・バッファが空になる
まで、ディスエーブルされたままとなっている。更に、
ＰＣＩバス１１４上でフラッシュ要求信号ＦＬＳＨＲＥ
Ｑ＿がアサートされた場合も、ポスティングをディスエ
ーブルするようにしてもよい。

【００４６】再度図２を参照して、次にメモリ・コント
ローラ２１０について更に詳細に検討する。メモリ・コ
ントローラ２１０は、メモリ・キュー・マネージャ２０
６から受け取った要求を処理し、主メモリ１０４内の対
応する位置にアクセスするように構成されている。一実
施形態では、メモリ・コントローラ２１０は同期ＤＲＡ
Ｍに対応し、好ましくは、非インターリーブ、無パリテ
ィ、無ＥＣＣメモリ・コントローラとして実現される。
メモリ・コントローラのタイミングは、プログラム可能
であり、アドレス・パイプライン処理に対応することも
可能である。更に、メモリ・コントローラ２１０は、多
数の物理的メモリ・バンクにも対応することが可能であ
る。また、メモリ・コントローラ２１０は、所望であれ
ば、ページング対応及びリフレッシュのような種々の追
加機能にも対応するように構成することができる。メモ
リ・コントローラ２１０は、メモリ・キュー・マネージ
ャ２０６からの要求を、リード（ＲＤ）要求キュー２２
０及びライト（ＷＤ）要求キュー２２２を通じて処理す
る。書き込み要求の場合、メモリ・コントローラ２１０
は、指定された書き込み要求キュー・エントリ（例え
ば、「キューの先頭」のエントリ）からデータを取り出
し、関連して主メモリ１０４に対するアクセスを発生す
る。読み出し要求の場合、メモリ・コントローラ２１０
は、主メモリ１０４からデータを検索し、それを要求元
のインターフェースに転送するために出力する。

【００４７】一実施形態では、メモリ・コントローラ２
１０は、リード要求キュー２２０内で保留となっている
要求を処理し、所定の複数の書き込み要求がライト要求
キュー２２２内で保留となるまで、ライト要求キュー２
２２内の要求を処理しない。具体的には、メモリ・キュ
ー・マネージャ２０６は、ＷｒＲｅｑＡｌｍｏｓｔＦｕ
ｌｌと称する制御信号を発生するように構成することが
できる。この信号は、アサートされたときは、ライト要
求キュー２２２が殆ど満杯であることを示す。この制御
信号がアサートされていない場合、メモリ・コントロー
ラ２１０は、リード要求キュー２２０からの要求だけを
処理することによって、より高い優先度を読み出し要求
に与える。ＷｒＲｅｑＡｌｍｏｓｔＦｕｌｌ信号がアサ
ートされると、メモリ・コントローラ２１０は、リード
要求キュー２２０からの要求（又は多数の要求）の処
理、及びライト要求キュー２２２からの要求（又は多数
の要求）の処理の間で、ピンポンのように交互に切り替
え始める。これは、ＷｒＲｅｑＡｌｍｏｓｔＦｕｌｌ信
号がデアサートされるまで行われる。このように、書き
込み要求は、ライト要求キュー２２２が追加のメモリ書
き込み要求を受けることができるように処理される。一
実施形態では、ＷｒＲｅｑＡｌｍｏｓｔＦｕｌｌ信号が
アサートされるのは、５つの保留中の要求がライト要求
キュー２２２内にある場合である。

【００４８】次に、図８を参照して、ＡＧＰインターフ
ェース２１４の一実施例にの構成について説明する。図
示の実施形態では、ＡＧＰインターフェース２１４は、
６６−ＭＨｚ、３２ビットＡＧＰ／ＰＣＩバスに外部イ
ンターフェースを備えるように構成される。内部では、
ＡＧＰインターフェース２１４は、メモリ・キュー・マ
ネージャ２０６、メモリ・コントローラ２１０及びＰＣ
Ｉ／ＡＧＰキュー・マネージャ２０８にインターフェー
スする。ＡＧＰインターフェース２１４は、ＰＣＩ−プ
ロトコル・トランザクション（例えば、６６ＭＨｚＰＣ
Ｉ型トランザクション）だけでなく、ＡＧＰプロトコル
・トランザクション双方に対応するように構成すること
ができる。図８に示したように、ＡＧＰインターフェー
ス２１４は、ＡＧＰスレーブ一時リード・バッファ５０
６に結合されたＡＧＰインターフェース・スレーブ制御
ユニット５０４、ＡＧＰスレーブ一時ライト・バッファ
５０８、アドレス・デコード及びキュー・ユニット５１
０、ならびにＡＧＰアービタ５１１を有するＡＧＰスレ
ーブ・インタフェース５０２を含んでいる。ＡＧＰイン
ターフェース２１４は、更に、マスタ・モジュール５１
６及びスレーブ・モジュール５１８を備える、ＰＣＩ−
モード・インターフェース５１４も含んでいる。

【００４９】図示の実施形態では、ＡＧＰバス１１０
は、ＰＣＩプロトコル・トランザクション及びＡＧＰプ
ロトコル・トランザクション双方の共有資源であるの
で、ＡＧＰアービタ５１１を備えて、双方のプロトコル
によるバスの共有使用を支援する。即ち、ＡＧＰアービ
タ５１１は、ＡＧＰバス１１０上でＰＣＩ−モード・ト
ランザクションを実行することを要求するエージェント
と、ＡＧＰプロトコル・トランザクションを要求するエ
ージェントとの間でアービトレーションを行う。ＰＣＩ
−モード・インターフェース５１４は、ＡＧＰバス１１
０上のＰＣＩトランザクションに対して、マスタ機能及
びスレーブ機能の双方に対応するように構成されてお
り、図４〜図７に関連付けて先に論じたＰＣＩインター
フェース２１６と同様に構成することができる。ＰＣＩ
インターフェース２１６と同様、ＰＣＩ−モード・イン
ターフェース５１４も、メモリ要求をメモリ・キュー・
マネージャ２０６に渡し、ＮＭＬ要求をＰＣＩ／ＡＧＰ
キュー・マネージャ２０８に渡すように構成することが
できる。加えて、ＰＣＩモード・マスタ・インターフェ
ースは、ＰＣＩ／ＡＧＰバスを目標とするＰＣＩ書き込
みトランザクションに代わって、ＰＣＩ／ＡＧＰバス上
でサイクルを実行する。

【００５０】ＡＧＰトランザクションでは、ＡＧＰ要求
がＡＧＰバス１１０上でアサートされると、アドレス・
デコード及びキュー・ユニット５１０を通じて、アドレ
ス、コマンド種別及び転送長がスレーブ・インターフェ
ース５０２によって受け取られる。追加の要求が外部Ａ
ＧＰマスタによって開始されるに連れて、各要求は、Ａ
ＧＰスレーブ・アドレス・デコード及びキュー・ユニッ
ト５１０内の以前の要求の後ろに積み上げられる。尚、
多数の要求がアドレス・デコード及びキュー・ユニット
５１０内に積み上げられた場合、ＡＧＰ要求をその順番
に係らず、取り下げてもよい。ＡＧＰ一時ライト・バッ
ファ５０８内にデータが受け入れられると、ＡＧＰ書き
込み要求が取り下げられる。一方、リード・データがＡ
ＧＰ一時リード・バッファ５０６からＡＧＰバス１１０
に供給されると、ＡＧＰ読み出し要求が取り下げられ
る。一実施形態では、合計４つまでの保留中の要求を、
アドレス・デコード及びキュー５１０内に置くことがで
きる。しかしながら、所望であれば、異なる数の要求を
スレーブ・インターフェース５０２内に整列させること
も考えられる。

【００５１】各アドレスをスレーブ・インターフェース
５０２に格納すると、ＡＧＰアドレスをデコードし、グ
ラフィックス・アドレスの変換が必要であるか否かにつ
いて判定を行う。ＡＧＰアドレスが、ＧＡＲＴ（フラフ
ィックス・アダプタ・リマップ・テーブル）機構（図示
せず）によって規定される仮想グラフィックス・アドレ
ス範囲内にある場合、ＡＧＰスレーブ・インターフェー
ス５０２は、メモリ・キュー・マネージャ２０６に、こ
の要求には、主メモリ１０４内のグラフィックス・アダ
プタ・リマップ・テーブル内のエントリに基づくアドレ
ス変換が必要であることを指示する。尚、グラフィック
ス・アダプタ・リマップ・テーブルのエントリは、ブリ
ッジ・ロジック・ユニット１０２内に位置する別個のＧ
ＡＲＴキャッシュ・モジュール（これも図示せず）内に
キャッシュしてもよい。

【００５２】以下で更に詳しく説明するが、ＣＰＵバス
１０６上ではＡＧＰスレーブ・インターフェース５０２
からの要求をスヌープしないが（サイクルがキャッシュ
可能でないため）、メモリ・キュー・マネージャ２０６
は、ライト要求キュー２２２内の主メモリ１０４に対す
る全てのＡＧＰリード要求をスヌープさせるように構成
することができる。これによって、ライト・データが未
だライト要求キュー２２２内にある場合に、ＡＧＰ読み
出し要求が、同じアドレスに対して以前に発行されたＡ
ＧＰラ書き込み要求と一貫性を保つことが保証される。
ＡＧＰ読み出し要求が、ライト要求キュー２２２内にあ
るアドレスにヒットした場合、メモリ・キュー・マネー
ジャ２０６は、読み出し要求を主メモリ１０４に発行す
る前に、スヌープ・ヒット状態がもはや存在しなくなる
まで、主メモリ１０４へのライト要求キュー２２２をフ
ラッシュする。

【００５３】一実施形態では、ＡＧＰスレーブ一時リー
ド・バッファ５０６は、３２ｘ３２ビットの一時リード
・バッファを含み、ＡＧＰマスタによって要求される、
主メモリ１０４からのリード・データを４キャッシュ・
ラインまで受け入れることができる。スレーブ・インタ
ーフェース５０２は、ＡＧＰ要求アドレス及び転送長に
基づいて、４，８，１２又は１６クワドワードの倍数
（即ち、１，２，３又は４キャッシュ・ライン）でメモ
リ・キュー・マネージャ２０６からのリード・データを
要求する。４キャッシュ・ラインまでのリード・データ
を供給することにより、ＡＧＰスレーブ・インターフェ
ースは、メモリ・キュー・マネージャ２０６へのＡＧＰ
読み出し要求を、ＡＧＰバス１１０上のデータ読み出し
転送と重複することができる。

【００５４】同様に、一実施形態では、ＡＧＰスレーブ
一時ライト・バッファ５０８は、ＡＧＰマスタからのラ
イト・データを４キャッシュ・ラインまで転記するため
に、３２ｘ３２ビットの一時ライト・バッファを備えて
いる。４キャッシュ・ラインまでのライト・データ・バ
ッファ機能を備えることによって、ＡＧＰスレーブ・イ
ンターフェース５０２は、ＡＧＰマスタからのライト・
データの受け入れを、メモリ・キュー・マネージャ２０
６への書き込みデータ転送と重複することができる。Ａ
ＧＰバス１１０上に有効なライト・データがある場合、
このデータ及びバイト・イネーブルがＡＧＰスレーブ一
時ライト・バッファ５０８内に受け入れられる。ＡＧＰ
インターフェース・スレーブ制御ユニット５０４は、Ａ
ＧＰスレーブ一時ライト・バッファ５０８内に格納され
ているデータ量を分析し、メモリ・キュー・マネージャ
２０６への転送サイズを判定する。データは、ＡＧＰア
ドレス及び転送長に基づいて、４又は８クアドワード
（１又は２キャッシュ・ライン）の倍数で、メモリ・キ
ュー・マネージャ２０６に転送される。

【００５５】次に、図９に移り、メモリ・キュー・マネ
ージャ２０６の適切な構成について検討する。以前に述
べたように、ＣＰＵインターフェース２０４、ＰＣＩイ
ンターフェース２１６、及びＡＧＰインターフェース２
１４からのメモリ読み出し要求は、リード要求キュー２
２０にロードされ、一方メモリ書き込み要求はライト要
求キュー２２２にロードされる。対応するライト・デー
タが、ライト・データ・キュー６０２に格納される。全
体的にキュー・メモリ制御ユニット６２４として示す制
御ロジックが、読み出し要求及び書き込み要求のロード
処理、ならびに所望であれば、その他の種々の機能動作
に対応する。要求キューと図示のデバイス・インターフ
ェースとの間には、種々のデータ経路６１５が備えられ
ており、要求の経路決定に便宜を図る。以下で更に詳し
く説明するが、キュー・メモリ・マネージャ２０６内に
はメモリ・キュー・アービタ６２６が更に備えられ、Ｃ
ＰＵインターフェース２０４、ＰＣＩインターフェース
２１６及びＡＧＰインターフェース２１４の保留となっ
ている要求の間でアービトレーションを行う。更に、ラ
イト要求キュー（ＷＲＱ）スヌープ・ロジック・ユニッ
ト６１０及びリード要求キュー（ＲＲＱ）スヌープ・ロ
ジック・ユニット６１２も、コヒーレンシを維持するた
めに備えられている。これについても、以下で詳しく論
ずることにする。

【００５６】具体的な実施態様では、ライト要求キュー
２２２は、同時に８つのライト要求まで格納するように
構成する。各書き込み要求は、４クアドワード（即ち、
１キャッシュ・ライン）のライト・データに対応する。
ライト要求キュー２２２の８つの位置の各々の別個の部
分を、チップ・セレクト、バンク・セレクト、行アドレ
ス、及び列アドレスを格納するために供してもよい。こ
のようにライト要求キュー２２２の各要求位置を区分す
ることにより、メモリ・コントローラ２１０は、必要に
応じて、キューからの部分的な除外（ｄｅ−ｑｕｅｕ
ｅ）が可能となる。スヌープ処理を容易にするために、
一実施態様では、ライト要求キュー２２２をレジスタ・
バンクとして実現する。

【００５７】図１０は、ライト要求キュー２２２の実施
態様の一例に関連する種々の構成を、ライト要求キュー
・スヌープ・ロジック６１０の関連する構成と共に示し
ている。ライト要求キュー２２２は、ライト要求キュー
２２２内に含まれる種々の記憶位置を例示する、複数の
レジスタ６５０Ａ〜６５０Ｄと共に示されている。先に
説明したように、一実施態様では、合計８つのこのよう
な記憶位置を備えることができるが、簡略化のために図
では４つのみが含まれている。この実施態様では、キュ
ーの先頭にある（即ち、レジスタ７５０Ａ内に位置す
る）要求がメモリ・コントローラ２１０によって処理さ
れると、他のレジスタ内にある残りの要求は、１つ位置
を右側にずらされ、レジスタ７５０Ａによって形成され
るキューの先頭に新たな要求が現れる。メモリ・キュー
・アービタ６２６は、種々のブリッジ・インターフェー
ス内にある保留中の要求間でアービトレーションを行
い、次に書き込み要求を配置するために使用可能な記憶
レジスタを判定する。図に示すように、メモリ・キュー
・アービタ６２６は、ＣＰＵインターフェース１０１か
らのＣＰＵ書き込み要求又はＰＣＩインターフェース２
１６からのＰＣＩ書き込み要求のいずれかを選択し、現
在キューの末尾を形成するライト要求キュー２２２のレ
ジスタ内にロードする。更に、メモリ・キュー・アービ
タ６２６は、ＡＧＰインターフェース２１４のようなそ
の他のインターフェース、及びＵＳＢバス又はＩＥＥＥ
１３９４バスのようなその他のバスが備えられている場
合には、これらからの要求を選択することも可能であ
る。キューの末尾からキューの先頭への要求の前進は、
キュー・メモリ制御ユニット６２４の機能の一部によっ
て制御される。最後に、キューの先頭からの要求の除外
は、メモリ・アービタ６６０によって制御される。

【００５８】図１０には、さらに、ライト要求キュー・
スヌープ・ロジック・ユニット６１０の一部の適切な実
施態様に関連する種々の構成を示す。図１０に示すよう
に、複数の比較器６６２Ａ〜６６２Ｄが備えられ、レジ
スタ６５０Ａ〜６５０Ｄ内にある有効な要求各々のアド
レスを、レジスタ又はポート６６４に供給される新たな
読み出し要求のアドレスと比較する。ロジック・ユニッ
ト６６６が、ライト要求キュー位置のいずれかにヒット
があるか否かを示す信号を発生する。メモリ・キュー・
マネージャ２０６に関連するスヌープ動作に関する更に
別の面については、以下で更に詳しく論ずることにす
る。

【００５９】先に述べたように、メモリ・コントローラ
２１０は、通常、ライト要求キュー２２２内で保留状態
にある書き込み要求よりも、リード要求キュー２２０内
で保留状態にある読み出し要求に高い優先度を与えて処
理する。図９及び図１０を参照する。ライト要求キュー
２２２内の保留中の書き込み要求数がスレショルド数未
満である限り、メモリ・アービタ６６０は、メモリ・コ
ントローラ２１０にリード要求キュー２２０からの読み
出し要求のみを選択させる。ライト要求キュー２２２内
で保留状態にある書き込み要求数がスレショルド数に達
した場合、ライト要求キュー２２２は、書き込み要求満
杯直前信号（ＷｒＲｅｑＡｌｍｏｓｔＦｕｌｌ）をアサ
ートし、メモリ・コントローラ２１０は書き込み要求の
処理を開始すべきことを指示する。この時点から、書き
込み要求満杯直前信号がデアサートされるまで、ライト
要求キュー２２２及びリード要求キュー２２０双方から
の要求を交互に処理する。ライト・データ・キュー６０
２は、各書き込み要求に関連するデータを格納する。一
実施態様では、ライト・データ・キュー６０２は、８キ
ャッシュ・ラインまでのライト・データ及びバイト・イ
ネーブルを格納することができる。尚、データは、特定
のバースト順（ＣＰＵ１０１での順番等の）でライト・
データ・キュー６０２に格納することにより、処理能力
の最適化が可能である。

【００６０】一実施態様では、リード要求キュー２２０
は、バス・ブリッジの種々のインターフェースからの保
留中の読み出し要求を４つまで格納するように構成され
る。しかしながら、リード要求キュー２２２は、メモリ
・キュー・マネージャ２０６が処理する全インターフェ
ース数、及び処理能力の要件に応じて、別の数の保留中
の要求を格納するように構成可能とすることも考えられ
る。尚、ライト要求キュー２２２と同様、リード要求キ
ュー２２０の要求格納位置をいくつかの部分に分割し、
１つをチップ・セレクト用に、他の１つのバンク・セレ
クト及び行アドレス用に、更に別の１つを列アドレス、
要求サイズ及び読み出しの宛先用とすることにより、メ
モリ・コントローラ２１０が情報を必要とする際に、特
定の要求の一部のみを選択的に抽出可能となる。宛先情
報は、メモリ・コントローラ２１０が、メモリ・キュー
・マネージャ２０６を通じてデータを返送すべきか（ス
ヌープ処理を必要とするトランザクションの場合）、又
はリード・データを直接要求元のデバイスに送るか（非
スヌープ・トランザクションの場合）について判定を行
うために用いることができる。リード要求キュー２２０
の物理的構造は、図１０に示すライト要求キュー２２２
のそれと同様とすればよい。

【００６１】加えて注記すべきは、キュー・メモリ・マ
ネージャ２０６内に１つ以上のリード保持バッファを含
ませ、ＣＰＵスヌープを実行している間に、スヌープ・
インターフェースに宛てられたメモリからのリード・デ
ータを保持することも可能であるということである。こ
れによって、スヌープ書き戻し（ライトバック）が発生
したと判定されるまで、主メモリ１０４からのリード・
データが滞留するのために一時的な位置を備えることが
可能となる。スヌープ書き戻しが発生したと判定された
場合、ライトバック・データを要求元のインターフェー
スに送る。また、到達したライトバック・データが送出
できるようになるまでの一時的な位置も備えることがで
きる。

【００６２】一実施態様では、メモリ・キュー・アービ
タ６２６は、接続されている各インターフェースから単
一の要求を受け取る。尚、一実施形態では、アービトレ
ーションのために、ＡＧＰインターフェース２１４を２
つの別個のインターフェースとして扱い、１つをある種
のＡＧＰモード要求のため、１つをＰＣＩモード要求の
ためとしてもよい。各インターフェースから受け取られ
る要求には、読み出し要求、書き込み要求、又はその他
の種別の要求があり、その中には、ある種のロックされ
たトランザクションに関連するアンロック要求（ｕｎｌ
ｏｃｋｒｅｑｕｅｓｔ）のような要求もある。また、
ある種の特別な要求は、当該要求の性質によっては、リ
ード要求キュー２２０にもライト要求キュー２２２にも
整列させないようにしてもよい。例えば、ロック及びア
ンロック要求は、キューに供給しないようにしてもよ
い。加えて、要求の中には、あるインターフェースから
のみ得られるものもある。更に、優先度が高いＡＧＰ読
み出し要求、及びＧＡＲＴテーブルを主メモリ１０４か
ら読み出す要求は、他の全ての入来する要求よりも高い
優先度で、メモリ・キュー・マネージャ２０６及びメモ
リ・コントローラ２１０が扱うようにしてもよい。これ
ら優先度が高いＡＧＰ関連要求に便宜を図るために、追
加の調停及び整列機構を備えて、優先度が高い要求のア
ービトレーションを行い、メモリ・コントローラ２１０
による処理のために優先度の高い要求を整列させるよう
にしてもよい。これらの機構は、メモリ・キュー・マネ
ージャ２０６の図示の部分からは独立して実現すること
ができる。

【００６３】要求は、メモリ・キュー・アービタ６２６
によって認識され、適切な要求キュー（即ち、リード要
求キュー２２０又はライト要求キュー２２２のいずれ
か）に空のスロットがある限り、当該キューに要求をロ
ードする。特定の要求キューのスロットが全て満杯であ
る場合、要求は保留のまま放置され、インターフェース
は、それらの現要求が承認されるまで、それ以上の要求
を発行することができない。

【００６４】メモリ・キュー・アービタ６２６は、ラウ
ンド・ロビン優先順方式を取り入れて、全てのインター
フェースのために、メモリに対する公平なアクセスを可
能にする。ラウンド・ロビン優先順方式を実現するため
に、メモリ・キュー・アービタ６２６は優先順位を維持
し、多数の要求が保留中である場合には、どのデバイス
が次に処理されるのかについて判定を行う。デバイス間
で１つの要求のみが保留中である場合、その要求を直ち
に処理する。多数の要求が保留中の場合、それらの優先
順位に基づいて処理する。優先順位は、要求キューに要
求がロードされ、要求元デバイスに対する承認がアサー
トされる限り、更新される。保留中の要求がない場合、
メモリ・キュー・アービタ６２６は、ＣＰＵインターフ
ェース２０４に止まり、初期ＣＰＵリード・サイクルの
レイテンシを減少させ、優先順方式をリセットする。状
況によっては、メモリ・キュー・アービタ２２６は、一
時的に順序に係らずにＣＰＵインターフェース２０４又
はＧＡＲＴインターフェース（図示せず）を選択し、ス
ヌープ処理又はＡＧＰに関連するアドレス変換を処理す
ることも可能である。このような順序に係らないアービ
トレーションは、セーブしてある優先順位には影響を与
えない。メモリ・キュー・アービタ６２６は、全体的に
ブロック６１５として図示する、多重化データ経路を制
御し、所与のキューにメモリ要求を与えるために接続さ
れているインターフェースはどれであるかについて制御
を行う。一旦インターフェースが選択されたなら、キュ
ー・メモリ制御ユニット６２４内に実装されているロジ
ックは、スヌープ処理及びキューのロード処理を制御す
る。

【００６５】一実施態様では、キュー・メモリ・マネー
ジャ２０６に結合されている各インターフェースが一度
にキュー・メモリ・マネージャ２０６に提示できる要求
は１つのみであり、更にメモリ・キュー・アービタ２２
６はラウンド・ロビンのような公平なアルゴリズムを実
施して要求間のアービトレーションを行うので、追加の
インターフェース、中でも、ＵＳＢ（ユニバーサル・シ
リアル・バス）のためのインターフェース及び／又はＩ
ＥＥＥ１３９４（ファイア・ウエア）バス等は、大幅な
設計変更をすることなく、容易に組み込むことができ
る。重要なのは、主メモリ１０４に対する公平なアクセ
スは、ＰＣＩバス１１４及びＡＧＰバス１１０上のデバ
イスだけでなく、このように追加されたバス上のデバイ
スにも、等時性（ｉｓｏｃｈｒｏｎｏｕｓ）であれ非同
期であれ、双方に与えられることである。

【００６６】次に、リード要求キュー２００及びライト
要求キュー２２２内で保留中の要求のスヌープ処理に関
する種々の内容について検討する。一実施態様では、各
デバイス・インターフェースからの読み出し要求は、ラ
イト要求キュー２２２内の保留中の書き込みアドレスを
スヌープしなければならない。このライト要求キューの
スヌープ処理によって、各インターフェースの視点から
順序を保存する。あるデバイスが同じアドレスに対して
書き込みを行い、次いで読み出しを行う場合、今書き込
んだばかりのデータを受け取る必要がある。書き込みが
ライト要求キュー２２２内にあり無視された場合、読み
出しは主メモリ１０４から古いデータを受け取る可能性
がある。

【００６７】書き込み要求及び読み出し要求のスヌープ
を素早く（例えば、１クロック・サイクル未満で）完了
するためには、ライト要求キュー・スヌープ・ロジック
６１０及びリード要求キュー・スヌープ・ロジック６１
２は、スヌープ処理の目的のために、保留中の要求に関
連するアドレスのサブセットのみを比較するように構成
すればよい。一実施態様では、スヌープ・ロジックは、
１４ビットのアドレス（例えば、システム・アドレスの
ビット２５：１１）を比較する。スヌープ動作中のアド
レス比較のためのビット数の選択は、比較動作を行わな
ければならない速度に依存し、更に誤ったヒットの可能
性増大による処理能力低下に対して容認可能な許容度に
依存することは理解されよう。

【００６８】ライト要求キュー２２２内の以前の要求の
スヌープ処理は、種々の方法で実現することができる。
一実施態様では、特定のインターフェースからの新たな
読み出し要求に関連して、ライト要求キューのヒットが
発生した場合、ライト要求キューのフラッシュ動作が行
われるまで、読み出し要求を承認しない。スヌープ・ヒ
ットの結果行われる書き込み要求動作以前の全ての書き
込み動作は、メモリ・コントローラ２１０によって処理
される。このように、同じアドレスに対する以前の書き
込み動作を読み出し動作の前に完了させることにより、
コヒーレンシを確保する。ライト要求キューのフラッシ
ュが開始した後、キュー・メモリ制御ユニット２２４
は、読み出し要求をリード要求キュー２２０にロードす
ることができ、読み出し動作に対するＣＰＵスヌープ・
コマンド（必要であれば）をＣＰＵインターフェース２
０４に供給し、読み出しトランザクションのためにＣＰ
Ｕスヌープを発行することができる。

【００６９】ライト要求キュー２２２のスヌープ処理の
他の実施態様では、リード要求キュー２２０の各位置に
カウンタを関連付ける。新たな読み出し要求がメモリ・
キュー・マネージャ２０６によって受け取られると、ラ
イト・キュー２２２の各位置にあるアドレスを、新たな
読み出し要求と比較する（又は、前述のように、アドレ
ス・ビットの所定のサブセットと比較する）。ライト要
求キュー２２２内の特定のエントリに関してスヌープ・
ヒットが得られた場合、そのエントリの位置を示す値
を、新たな読み出し要求がロードされているリード要求
キュー２２０の位置に関連するカウンタに格納する。し
たがって、この値は、ライト要求キュー２２２内のヒッ
トの深さを示す。書き込み要求がライト要求キュー２２
２から除外される毎に、読み出し要求に関連するカウン
タ値を１だけ減少させる。ライト要求キュー内のスヌー
プ・ヒットの深さを示す有効値を収容する、その他の読
み出し要求に関連するカウント値も同様に減少させる。
読み出し要求がリード要求キュー２２０から除外され、
キューの末尾にある要求がキューの先頭に向かってシフ
トされるに連れて、各読み出し要求に関連するカウント
値も、読み出し要求と共にシフトするが、変更はしな
い。特定の読み出し要求がキューの最上部に到達し、カ
ウントが０より大きい場合、追加の書き込み要求が処理
され、カウント値が０に達するまで、メモリ・コントロ
ーラ２１０はこの要求を処理しない。

【００７０】リード要求キューのスヌープ処理も、書き
込み要求がインターフェースによってアサートされたと
きに、同様に行うことができる。更に具体的には、メモ
リ・コントローラが同じアドレスに対する読み出しトラ
ンザクションの前に書き込みを行うような状況を回避す
るために、書き込み要求がライト要求キュー７０２にロ
ードされる前に、リード要求キュー２２０をスヌープす
る。前述の状況は、書き込み要求満杯直前信号がアサー
トされるか、あるいはその他の読み出しのためにライト
要求キューのフラッシュが行われるときに発生する可能
性がある。このスヌープ処理は、ライト・データを未だ
集めている間に実行することも可能である。ヒットが生
じた場合、ヒット状態が消えるまで（即ち、このヒット
を発生させた読み出し要求がキューから除外されるま
で）、リード要求キュー２２０をフラッシュする。ある
いは、各ライト要求キュー・エントリにカウンタを関連
付け、書き込みを処理する前に処理すべき読み出し要求
の数を追跡するようにしてもよい（即ち、ライト要求キ
ュー２２２のスヌープ処理についての前述の説明と同様
に、リード要求キュー２２０内のヒットの深さを示すカ
ウント値を維持すればよい）。

【００７１】リード要求キュー２２０のスヌープ処理を
行った後、メモリ・キュー・マネージャ２０６は、更に
スヌープ要求をＣＰＵインターフェース２０４に送るこ
ともできる。前述のように、メモリ・キュー・アービタ
６２６は、一時的にその通常の優先順方式から逸脱し、
スヌープの結果が得られるようになるまで、ＣＰＵイン
ターフェースの処理を開始する。キャッシュ・ヒットが
発生した場合、メモリ・キュー・アービタ６２６は、ラ
イトバック・データがキャッシュ・メモリから主メモリ
１０４に送られるまで、ＣＰＵインターフェース２０４
に留まる。書き戻し（ライトバック）要求が完了した
後、メモリ・キュー・アービタ６２６は、要求元のイン
ターフェースに戻る。一旦スヌープが終了し、メモリ・
キュー・アービタ６２６が要求元のデバイス・インター
フェースに戻ったなら、メモリ・キュー・アービタ６２
６は書き込み要求をライト要求キュー２２２にロード
し、必要に応じて、他の要求を扱い始める。尚、注意す
べき点として、書き込み要求のバイト・イネーブルをマ
スクとして用い、ライトバック・データの、入来する書
き込み要求に関連するデータとの統合も可能である。同
様に、ある種の読み出し要求については、メモリ・キュ
ー・マネージャ２０６は、ライト要求キュー２２２のス
ヌープ処理を行った後、スヌープ要求をＣＰＵインター
フェース２０４に送ってもよい。ライトバック・データ
を主メモリ１０４に格納する前に、変更されたヒット・
ラインに対応するライトバック・データを取り込み、要
求元のインターフェースに供給することも可能である。

【００７２】再び図２を参照し、ＣＰＵ／ＡＧＰキュー
・マネージャ２０８の構成について説明する。前述のよ
うに、ＰＣＩ／ＡＧＰキュー・マネージャ２０８は、ロ
ーカル・メモリ（即ち、主メモリ１０４）を目標としな
い、ＣＰＵインターフェース２０４、ＰＣＩインターフ
ェース２１６及びＡＧＰインターフェース２１４間で渡
される要求を制御する役割を担っている。図１１は、Ｐ
ＣＩ／ＡＧＰキュー・マネージャ２０８の一実施態様を
一般化したブロック図である。ＣＰＵバス制御ユニット
７０２が、ＰＣＩバス制御ユニット７０４及びＡＧＰバ
ス制御ユニット７０６に結合された状態が示されてい
る。ＰＣＩＮＬＭアービタ７１０が、ＰＣＩバス制御ユ
ニット７０４の機能の一部として示されており、ＡＧＰ
ＮＬＭアービタ７１２が、ＡＧＰバス制御ユニット７
０６の機能の一部として示されている。

【００７３】ＣＰＵバス制御ユニット７０２は、ＣＰＵ
インターフェース２０４からの読み出し要求及び書き込
み要求を、目標とするデバイスに導出するように構成さ
れている。更に、データ承認やリトライ（再試行）信号
のような、様々な追加のアドレス及び制御信号を、目標
とするデバイスからＣＰＵインターフェース２０４に、
ＣＰＵバス制御ユニット７０２を通じて、逆に伝達する
ことができる。一実施形態では、ＣＰＵバス制御ユニッ
ト７０２は、異なるデバイス間のＣＰＵサイクルのパイ
プライン処理に対応していないが、単一のデバイスに対
するＣＰＵのパイプライン処理には、ＣＰＵバス制御ユ
ニット７０２が対応可能とすることができる。ターゲッ
ト・デバイスから返送可能なリトライ信号には２種類あ
る。「リトライ」と呼ばれる第１のリトライ信号は、Ｐ
ＣＩ又はＡＧＰマスタ・インターフェースのいずれかか
ら、ＣＰＵ１０１からの非転記サイクル（ｎｏｎ−ｐｏ
ｓｔｅｄｃｙｃｌｅ）上でアサートすることができ、
これは、ＰＣＩバス上又はＡＧＰバス上のいずれかのタ
ーゲットがサイクルを再試行したことを示す。この場
合、ＣＰＵインターフェース２０４は、リトライ信号が
アサートされるまで、ＣＰＵバス１０３のスヌープを停
止する（ｓｔａｌｌ）。一実施形態では、バスがサイク
ルを再試行する場合、ＣＰＵインターフェース２０４
が、ＣＰＵ１０１にサイクルを再試行するように指令す
ることによって、スヌープ・フェーズから出ることがで
きるように、ＣＰＵインターフェース２０４は常に非転
記サイクルのスヌープを停止する。

【００７４】２番目の種類のリトライは、「高速リトラ
イ」と呼ばれ、２つの異なる理由のためにアサートする
ことができる。第１の場合は、ＰＣＩバス１１４を伴う
特殊な場合である。ＦＬＵＳＨＲＥＱ＿信号がアサート
された場合、これは、ＩＳＡデバイスがＰＣＩバス１１
４を介して主メモリ１０４に何らかの転送を行う可能性
があることの、二次ブリッジ・ロジック・ユニット１１
６（例えば、図１）からの指示である。ＦＬＵＳＨＲＥ
Ｑ＿信号は、保留中のＣＰＵ−ＰＣＩサイクルを全て一
掃するために用いられるだけでなく、ＰＣＩを目標とす
る入来ＣＰＵサイクル全てについて、一旦それらがその
スヌープ・フェーズに入ったなら、直ちにＰＣＩマスタ
・インターフェース４０２にそれらを再試行させる信号
をアサートさせる。これによって、ＣＰＵ−ＰＣＩ要求
バッファが再び満配になってしまうのを防止する。ＰＣ
ＩＮＬＭ高速リトライ信号をＰＣＩバス制御ユニット
７０４にも供給し、ＰＣＩＮＬＭアービタ７１０がＣＰ
Ｕバス制御ユニット７０２に優先度を与えるようにし
て、あらゆるＣＰＵ−ＰＣＩデータを一掃することも可
能である。更に、ＣＰＵインターフェース２０４は、こ
のような場合に、信号をＰＣＩインターフェース２１６
に返送し、高速リトライ信号がアサートされていた間に
ＣＰＵバス１０３上のＰＣＩバス１１４を目標とした入
来サイクルが再試行されたことを示すように構成するこ
とも可能である。この信号は、入来するサイクルをＰＣ
Ｉバス１１４上で実行することが必要となるという予測
の下で、ＰＣＩマスタ・インターフェース４０２にＰＣ
Ｉバス１１４の所有権を要求させるために使用すること
も可能である。

【００７５】高速リトライ信号をアサートする可能性が
ある２番目の場合は、コヒーレンシの問題を伴う。ＰＣ
Ｉ（又はＡＧＰバス１１０に接続されているＰＣＩデバ
イス）が主メモリ１０４からの読み出しを要求し、ＣＰ
ＵからＰＣＩ（又はＡＧＰ）へのデータ転送が完了した
ことを示すためにＣＰＵ１０１によってセットされたフ
ラグを読み取るときはいつでも、ＣＰＵからＰＣＩ（又
はＡＧＰ）に転記されるあらゆるデータを一掃し、デー
タ転送が実際に完了したことを確実とする必要がある。
この場合、ＰＣＩ（又はＡＧＰ）スレーブ・インターフ
ェース４１０は、ＰＣＩ（又はＡＧＰ）バス・マスタが
メモリからの読み出しを要求したことを検出した場合、
高速リトライ信号をアサートする。これによって、ＰＣ
Ｉ及びＡＧＰへのこれ以上のＣＰＵサイクルが、ＣＰＵ
インターフェース２０４によって受け入れられるのを防
止し、再試行したＣＰＵサイクルについては、ＣＰＵバ
ス１０３上で実行されているスヌープの停止がないこと
を保証することができる。これによって、ＣＰＵバス１
０３上で（メモリ読み出し要求の結果として）実行され
るスヌープ・サイクルのために、スヌープの結果を戻す
際のレイテンシを最少に抑えることができる。このため
に、ＣＰＵインターフェース２０４が高速リトライ信号
のアサート状態を検出したときはいつでも、ＰＣＩバス
１１４を目標とする全てのサイクル、及びＡＧＰバス１
１０上のＰＣＩモード転送を全て再試行する。

【００７６】ＰＣＩバス制御ユニット７０４は、ＰＣＩ
ＮＬＭアービタ７１０を含み、ＣＰＵインターフェー
ス２０４からのＰＣＩバス１１４に対する書き込み要求
及び読み出し要求の間で調停を行うように構成されてい
る。尚、ＰＣＩＮＬＭアービタ７１０は、ＩＥＥＥ１
３９４バス又はＵＳＢバスのような他のバスが接続され
ている場合には、これらからの要求のアービトレーショ
ンも行うように構成可能である。一旦あるデバイスが調
停を獲得したなら、ＰＣＩバス制御ユニット７０４は、
アドレス、バイト・イネーブル、及びその他の制御情報
のような、種々の要求情報をＰＣＩマスタ・インターフ
ェース制御ユニット４０２に渡す。ＰＣＩＮＬＭアー
ビタ７１０は、ラウンド・ロビン調停方式を採用する。
加えて、一実施形態では、ＰＣＩＮＬＭアービタ７１
０は、他の要求元デバイスからは保留中の要求が全くな
い場合にはいつでも、ＣＰＵインターフェース２０４上
に停留するように構成すると有利である。アービトレー
ション・サイクルは、アドレス要求がアクティブである
間にＰＣＩマスタ・インターフェースがアドレス承認を
戻したときはいつでも発生し、あるいはアービタがＣＰ
Ｕインターフェース２０４上に停留し、ＣＰＵインター
フェース２０４以外のデバイスからの要求がアサートさ
れたときにも発生する。ＰＣＩＮＬＭアービタ７１０
は、アービトレーションを獲得したデバイス上に停留
し、多数の連続的なクアドワードを転送できるように構
成することも可能である。更に、ＰＣＩＮＬＭアービ
タ７１０は、アービタをＣＰＵインターフェースに停留
させる、ＣＰＵからのロック・サイクル（ｌｏｃｋｅｄ
ｃｙｃｌｅ）に対応するように構成することも可能で
ある。加えて、高速リトライ信号をＰＣＩインターフェ
ース２１６からアサートする場合、ＰＣＩＮＬＭアー
ビタ７１０はＣＰＵインターフェース２０４に停留し、
全てのＣＰＵ−ＰＣＩ要求を一掃する。

【００７７】同様に、ＡＧＰバス制御ユニット７０６
も、ＡＧＰインターフェース２１４に対する要求を制御
するために備えられたものである。ＡＧＰＮＬＭアー
ビタ７１２は、ＣＰＵインターフェース２０４からの書
き込み要求及び読み出し要求、ならびにＰＣＩインター
フェース２１６からの書き込み要求間でアービトレーシ
ョンを行うように構成されている。尚、ＡＧＰＮＬＭ
アービタ７１２は、追加のバスが組み込まれている場
合、これらの要求についてもアービトレーションを行う
ように構成可能である。あるデバイスがアービトレーシ
ョンを得た場合、ＡＧＰバス制御ユニット７０６は、ア
ドレス、バイト・イネーブル、及びその他の制御情報を
含む要求をＡＧＰインターフェース２１４に渡す。

【００７８】ＰＣＩＮＬＭアービタ７１０と同様、Ａ
ＧＰＮＬＭアービタ７１２もラウンド・ロビン調停方
式を採用し、他のいずれの要求元デバイスからも保留中
の要求がない場合はいつでも、ＣＰＵインターフェース
２０４上に停留する。更に、ＡＧＰＮＬＭアービタ７
１２は、多数の連続的なクアドワード転送の間、特定の
要求元デバイス上に停留するように構成することがで
き、更に、ＣＰＵインターフェース上にＡＰＧＮＬＭ
アービタを停留させる、ＣＰＵインターフェースからの
ロック・サイクルにも対応する。ＡＧＰスレーブ・イン
ターフェース５０２によって高速リトライ信号がアサー
トされた場合、ＡＧＰＮＬＭアービタ７１２はＣＰＵ
インターフェース２０４に停留し、全てのＣＰＵ−ＡＧ
Ｐ（ＰＣＩモード）要求を一掃する。

【００７９】図１２は、ＡＧＰバス１１０に対するＣＰ
Ｕ１０１からの書き込み要求及び読み出し要求とＰＣＩ
バス１１４からの書き込み要求との仲裁すなわちアービ
トレーションを行うための詳細を示している。これまで
の図面と同一の構成要素には、説明を明瞭で簡単にする
ために同一の番号を付している。図１３は、アービトレ
ーション・アルゴリズムによって実行される動作の概略
を示しているフローチャートである。先に説明したよう
に、ＡＧＰＮＬＭアービタ７１２は、ＡＧＰバス１１０
に対するＣＰＵ１０１の書き込み及び読み出し要求とＰ
ＣＩバス１１４の書き込み要求との仲裁を行う。図１２
及び図１３の両方を参照する。ＣＰＵインターフェース
２０４及びＰＣＩインターフェース２１６のいずれに
も、ＡＧＰバス１１０へのペンディング状態のアクセス
要求が存在しない場合、ＡＧＰＮＬＭアービタ７１２
は、ＣＰＵインターフェース２０４（ステップ９０２、
９０４）に止まる。一実施形態では、ＡＧＰＮＬＭアー
ビタ７１２は、アクノレッジ信号ＡＧＰ＿ＣＰＵＡＣＫ
をアサートして、ＣＰＵインターフェース２０４に停留
することを表明する。したがって、ＡＧＰＮＬＭアービ
タがＣＰＵインターフェース２０４に止まっているとき
に、ＡＧＰバス１１０へのアクセスを要求するトランザ
クションがＣＰＵインターフェース２０４に供給される
と、該要求は直ちに、ＣＰＵコントロール・ユニット７
０２及びＡＧＰバス・コントロール・ユニット７０６を
介してＡＧＰインターフェース２１４に供給される。こ
れは、アービトレーション処理を行うことなく実行され
る。これにより、比較的低レイテンシのトランザクショ
ン（ＣＰＵからＡＧＰへの）が実行される。

【００８０】先に説明したように、ＡＧＰＮＬＭアビー
タ７１２は、ラウンド・ロビンアービトレーション・ア
ルゴリズムを用いて、ＣＰＵインターフェース２０４及
びＰＣＩインターフェース２１２からの要求の競合を解
決する。ＣＰＵインターフェース２０４又はＰＣＩイン
ターフェース２１２のいずれかがペンディング状態の要
求を発生している場合、要求信号ＣＰＵ＿ＡＧＰＲＥＱ
又はＰＣＩ＿ＡＧＰＲＥＱが該インターフェースによっ
てアサートされ、この信号をＡＧＰＮＬＭアービタ７１
２が受け取る。ＣＰＵインターフェース２０４及びＰＣ
Ｉインターフェース２１２の両方がペンディング状態の
要求を有していると、ＡＧＰＮＬＭアービタ７１２は、
その時点のアービトレーション・サイクルでの勝者を決
定する（ステップ９０６）。それにより、該当する要求
がＡＧＰインターフェース２１４を介して、ブリッジ・
ロジック１０２に内蔵されるマスタであるＡＧＰアービ
タ（不図示）に供給される。アクノレッジ信号ＡＧＰ＿
ＣＰＵＡＣＫ又はＡＧＰ＿ＰＣＩＡＣＫがまた、勝者の
インターフェースに供給され、これにより、ＡＧＰイン
ターフェース２１４に要求を転送できることを表す。Ａ
ＧＰインターフェース２１４は、ＡＧＰバス１１０のオ
ーナーシップを有することになり、要求はＡＧＰなす１
１０上の１サイクルとしてドライブされる。

【００８１】クワドワード転送要求等のバースト転送を
最適化するために、ＣＰＵインターフェース及びＰＣＩ
インターフェース２１２は、ラスト信号ＬａｓｔＡｄｄ
ｒＲｅｑをアサートする。この信号は、特定の信号が、
ＣＰＵバス１０３又はＰＣＩバス１１４上の関連するバ
ースト・サイクルにおいて最後の要求であるかどうかを
示している。各インターフェースからのラスト要求信号
は、ＡＧＰＮＬＭアービタ７１２に供給される。アービ
トレーションの勝者のインターフェースは、特定の要求
がバースト・トランザクションに関連する最後の要求で
はない場合には、ラスト要求信号をデアサートする。Ａ
ＧＰＮＬＭアービタ７１２は、勝者のインターフェース
からのラスト要求信号を検出し、該信号がデアサートさ
れている限り、当該インターフェースに止まる。これに
より、他のインターフェースがＡＧＰ要求の転送を獲得
することを防止し、バースト転送しているデバイスが連
続的に転送できることになる（ステップ９１０、９１
２）。ラスト要求信号がアービトレーションの勝者によ
ってアサートされると、これは現在のペンディングの要
求が最後のバースト転送であることを示しているので、
ＡＧＰＮＬＭアービタ７１２は、他のインターフェース
のペンディング状態の要求を、次のアービトレーション
・サイクルにおいて提供することができるように制御す
る。

【００８２】一実施形態においては、ＡＧＰインターフ
ェース２１４によりアクノレッジ信号がＡＧＰバス１１
０のアクセス権の獲得を示しており、かつＣＰＵ＿ＡＧ
ＰＲＥＱ信号又はＰＣＩ＿ＡＧＰＲＥＱ信号がアクティ
ブ状態を示しているとき、又は、ＡＧＰＮＬＭアービタ
７１２がＣＰＵインターフェース２０４上に停留し、か
つＰＣＩ＿ＡＧＰＲＥＱ信号がアサートされているとき
に、アービトレーション・サイクルは常に実行される。
さらに、ＣＰＵインターフェース２０４によってアサー
トされて特定の要求の組がロックされることを表すＬＯ
ＣＫ信号により、ロック・サイクルが生じるようにする
ことも可能である。ＡＧＰＮＬＭアービタ７１２又はＰ
ＣＩＮＬＭアービタ７１０は、このＬＯＣＫ信号を受信
すると、ＣＰＵインターフェース２０４に止まり、この
状態は、ＣＰＵインターフェース２０４が、デアサート
されたＬＯＣＫ信号によりＣＰＵ＿ＡＧＰＲＥＱ信号を
アサートするまで、継続する。同様に、ＡＧＰＮＬＭア
ービタ７１２は、ＣＰＵバスからＡＧＰバスへの要求を
全てフラッシュするために、高速リトライ信号がＡＧＰ
スレーブ・インターフェースによってアサートされる
と、ＣＰＵインターフェース２０４上に停留するように
構成されている。

【００８３】ブリッジ・ロジック・ユニット１０２とし
て種々のタイプのものを採用可能であることが明らかで
あろう。例えば、必要に応じて、システムの全ての要求
に依存するように、別のタイプの要求がバス・インター
フェースによってサポートされるようにしてもよい。さ
らにまた、バス・インターフェース、メモリ・キュー・
マネージャ、非ローカル・メモリ・マネージャ等も種々
の形態のものを採用することができる。これまでの開示
を完全に理解したなら、種々の変形や変更も当業者には
明白となろう。したがって、特許請求の範囲は、かかる
変形及び変更を全て包含するように解釈することを意図
するものである。

【図面の簡単な説明】

【図１】統合化ブリッジ・ロジック・ユニットを含むコ
ンピュータ・システムのブロック図である。

【図２】ブリッジ・ロジック・ユニットの一実施形態の
ブロック図である。

【図３】ＣＰＵインターフェースの一実施態様のブロッ
ク図である。

【図４】ＰＣＩインターフェースの適切な実施形態の構
成を示すブロック図である。

【図５】ＰＣＩインターフェース・マスタ制御ユニット
内で用いるＰＣＩマスタ一時リード・バッファの一実施
態様のブロック図である。

【図６】ＰＣＩインターフェース・マスタ制御ユニット
内で用いるＰＣＩマスタ一時ライト・バッファの一実施
態様のブロック図である。

【図７】ＰＣＩスレーブ一時リード・バッファの実施態
様の一例の構成を示す図である。

【図８】ＡＧＰインターフェースの一実施形態のブロッ
ク図である。

【図９】メモリ・キュー・マネージャの一実施形態のブ
ロック図である。

【図１０】ライト要求キューの実施態様の一例に関連す
る種々の構成を、ライト要求キュー・スヌープ・ロジッ
ク・ユニットの関連する構成と共に示す図である。

【図１１】非ローカル・メモリ（ＰＣＩ／ＡＧＰ）キュ
ー・マネージャの一実施形態のブロック図である。

【図１２】ＣＰＵ１０１からＡＧＰバス１０１への要求
とＰＣＩバス１１４からＡＧＰバス１１０への要求とを
仲裁するための詳細を示すブロック図である。

【図１３】アービトレーション・アルゴリズムによる動
作をフローチャートである。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 ＳｔａｔｅＨｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ (72)発明者カルダウン・アルジェンアメリカ合衆国テキサス州77095−4322, ヒューストン，クラウン・メドウ・コート 17227 (72)発明者マリア・エル・メロアメリカ合衆国テキサス州77070，ヒューストン，ホヤ・コート 14811

Claims

【特許請求の範囲】

【請求項１】コンピュータ・システムにおいて、ＣＰＵバスに接続されたマイクロプロセッサと、第１のバスに接続された第１の周辺デバイスと、第２の周辺バスに接続されたディスプレイ装置と、ＣＰＵバス、第１のバス及び第２のバスとの間にインタ
ーフェースを提供するバス・ブリッジであって、マイク
ロプロセッサ及び第１の周辺デバイスによる第２のバス
へのアクセス要求を仲裁し、かつ、第２の周辺バスへの
ペンディング状態のアクセス要求が存在しない場合に、
ＣＰＵバスに止まるよう構成された仲裁ロジックを含む
バス・ブリッジとを備えていることを特徴とするコンピ
ュータ・システム。
【請求項２】請求項１記載のコンピュータ・システム
において、バス・ブリッジは、ＣＰＵバスに接続された
ＣＰＵインターフェースと、第１の周辺デバイスに接続
された第１の周辺バスと、第２の周辺バスに接続された
第２の周辺デバイスとを含んでいることを特徴とするコ
ンピュータ・システム。
【請求項３】請求項２記載のコンピュータ・システム
において、第１の周辺バスは、周辺要素相互接続ＰＣＩ
バスであることを特徴とするコンピュータ・システム。
【請求項４】請求項２記載のコンピュータ・システム
において、第２の周辺バスは、アドバンスト・グラフィ
ックス・ポート（ＡＧＰ）バスであることを特徴とする
コンピュータ・システム。
【請求項５】請求項２記載のコンピュータ・システム
において、第１の周辺バスがＰＣＩバスであり、第２の
バスがＡＧＰバスであることを特徴とするコンピュータ
・システム。
【請求項６】請求項５記載のコンピュータ・システム
において、仲裁ロジックは、ＡＧＰバスへのペンディン
グ状態のアクセス要求が存在しない場合に、ＣＰＵバス
に仲裁ロジックが停留していることを表すアクノレッジ
信号を、ＣＰＵインターフェースに提供するよう構成さ
れていることを特徴とするコンピュータ・システム。
【請求項７】請求項６記載のコンピュータ・システム
において、ＣＰＵインターフェースは、マイクロプロセ
ッサからディスプレイ装置に対するアクセス要求を受け
取ったときに、仲裁ロジックに要求信号をアサートする
ことを特徴とするコンピュータ・システム。
【請求項８】請求項７記載のコンピュータ・システム
において、仲裁ロジックは、ＣＰＵインターフェースが
現在の仲裁サイクルの勝者である場合に、ＣＰＵインタ
ーフェースに対してアクノレッジ信号を提供するよう構
成されていることを特徴とするコンピュータ・システ
ム。
【請求項９】請求項８記載のコンピュータ・システム
において、ＣＰＵインターフェースはさらに、特定の要
求が、ＣＰＵバス上において開始されたバースト・サイ
クルに関連する最後の要求に対応するかどうかを表す制
御信号をアサートするように構成されていることを特徴
とするコンピュータ・システム。
【請求項１０】請求項９記載のコンピュータ・システ
ムにおいて、仲裁ロジックは、特定の要求がバースト・
サイクルに関連する最後の要求に対応していないことを
制御信号が表している場合に、ＣＰＵインターフェース
に止まるよう構成されていることを特徴とするコンピュ
ータ・システム。
【請求項１１】請求項１０記載のコンピュータ・シス
テムにおいて、仲裁ロジックは、ある要求がバースト・
サイクルに関連する最後の要求に対応していることを制
御信号が表すようになるまで、ＣＰＵインターフェース
に止まるよう構成されていることを特徴とするコンピュ
ータ・システム。
【請求項１２】請求項１１記載のコンピュータ・シス
テムにおいて、仲裁ロジックは、マイクロプロセッサ及
び第１の周辺デバイスによる第２のバスへの競合するア
クセス要求を、ラウンド・ロビン仲裁アルゴリズムを用
いて仲裁するよう構成されていることを特徴とするコン
ピュータ・システム。
【請求項１３】請求項５記載のコンピュータ・システ
ムにおいて、第１の周辺バスのインターフェースは、第
１の周辺デバイスからディスプレイ装置へのアクセス要
求を受け取ったときに、仲裁ロジックに供給信号をアサ
ートするよう構成されていることを特徴とするコンピュ
ータ・システム。
【請求項１４】請求項１３記載のコンピュータ・シス
テムにおいて、仲裁ロジックは、第１の周辺バスのイン
ターフェースが現在の仲裁サイクルの勝者であると判定
したときに、第１の周辺バスのインターフェースにアク
ノレッジ信号を供給するよう構成されていることを特徴
とするコンピュータ・システム。
【請求項１５】請求項１４記載のコンピュータ・シス
テムにおいて、第１の周辺バスのインターフェースは、
さらに、特定の要求が、第１の周辺バス上において開始
されたバースト・サイクルに関連する最後の要求に対応
するかどうかを表す制御信号をアサートするように構成
されていることを特徴とするコンピュータ・システム。
【請求項１６】請求項１５記載のコンピュータ・シス
テムにおいて、仲裁ロジックは、特定の要求がバースト
・サイクルに関連する最後の要求に対応していないこと
を、制御信号が表している場合に、第１の周辺バスのイ
ンターフェースに止まるように構成されていることを特
徴とするコンピュータ・システム。
【請求項１７】請求項１６記載のコンピュータ・シス
テムにおいて、仲裁ロジックは、ある要求がバースト・
サイクルに関連する最後の要求に対応していることが、
制御信号によって表されるまで、第１の周辺バスのイン
ターフェースに止まるように構成されていることを特徴
とするコンピュータ・システム。
【請求項１８】請求項１記載のコンピュータ・システ
ムにおいて、仲裁ロジックは、マイクロプロセッサと第
１の周辺デバイスとによる第２のバスへの競合するアク
セス要求を、ラウンド・ロビンアルゴリズムを用いて仲
裁するように構成されていることを特徴とするコンピュ
ータ・システム。
【請求項１９】コンピュータ・システムにおいて、ＣＰＵバスに接続されたマイクロプロセッサと、ＰＣＩバスに接続された第１の周辺デバイスと、ＡＧＰバスに接続されたディスプレイ装置と、ＣＰＵバス、ＰＣＩバス及びＡＧＰバスの間のインター
フェースを提供するバス・ブリッジとを備え、バス・ブリッジは、ＣＰＵバスに接続され、マイクロプロセッサからのＡＧ
Ｐバスへのアクセス要求を受け取るよう構成されている
ＣＰＵインターフェースと、ＰＣＩバスに接続され、第１の周辺デバイスによるＡＧ
Ｐバスへのアクセス要求を受け取るよう構成されている
ＰＣＩインターフェースと、マクロプロセッサ及び第１の周辺デバイスによるＡＧＰ
バスへのアクセス要求を仲裁する仲裁機構であって、Ａ
ＧＰバスへのペンディング状態のアクセス要求が存在し
ない場合に、ＣＰＵバス上に止まるよう構成されている
仲裁機構とを含んでいることを特徴とするコンピュータ
・システム。
【請求項２０】請求項１９記載のコンピュータ・シス
テムにおいて、ＣＰＵインターフェースは更に、特定の
要求がＣＰＵバス上で開始されたバースト・サイクルに
関連する最後の要求に対応しているかどうかを表す制御
信号を、アサートするように構成されていることを特徴
とするコンピュータ・システム。
【請求項２１】請求項２０記載のコンピュータ・シス
テムにおいて、仲裁機構は、特定の要求がバースト・サ
イクルに関連する最後の要求に対応しないことを、制御
信号が表している場合に、ＣＰＵインターフェース上に
止まるよう構成されていることを特徴とするコンピュー
タ・システム。
【請求項２２】請求項２１記載のコンピュータ・シス
テムにおいて、仲裁機構は、ある要求がバースト・サイ
クルに関連する最後の要求に対応するものであること
を、制御信号が表すまで、ＣＰＵインターフェース上に
止まるよう構成されていることを特徴とするコンピュー
タ・システム。
【請求項２３】請求項１９記載のコンピュータ・シス
テムにおいて、ＰＣＩインターフェースはさらに、特定
の要求がＰＣＩバス上で開始されたバースト・サイクル
に関連する最後の要求に対応しているかどうかを表す制
御信号を、アサートするように構成されていることを特
徴とするコンピュータ・システム。
【請求項２４】請求項２３記載のコンピュータ・シス
テムにおいて、仲裁機構は、特定の要求がバースト・サ
イクルに関連する最後の要求に対応しないことを、制御
信号が表している場合に、ＰＣＩインターフェース上に
止まるよう構成されていることを特徴とするコンピュー
タ・システム。
【請求項２５】請求項２４記載のコンピュータ・シス
テムにおいて、仲裁機構は、ある要求がバースト・サイ
クルに関連する最後の要求に対応するものであること
を、制御信号が表すまで、ＣＰＵインターフェース上に
止まるよう構成されていることを特徴とするコンピュー
タ・システム。
【請求項２６】請求項１９記載のコンピュータ・シス
テムにおいて、ＣＰＵインターフェースは、１組のトラ
ンザクションがロックされたことを表すためにＬＯＣＫ
信号をアサートするよう構成され、かつ、仲裁機構は、
ＬＯＣＫ信号がアサートされたときに該ＬＯＣＫ信号が
デアサートされるまで、ＣＰＵインターフェース上に止
まるよう構成されていることを特徴とするコンピュータ
・システム。
【請求項２７】ディスプレイデバイスに接続された第
１の周辺バスへのアクセスを仲裁する方法であって、コ
ンピュータ・システムが、ＣＰＵバスを介してバス・ブ
リッジに接続されたマイクロプロセッサと、第２の周辺
バスを介してバス・ブリッジに接続された周辺デバイス
とを備えている、方法において、第１の周辺バスへのペンディング状態の要求が存在しな
いときに、マイクロプロセッサに対して仲裁機構を停留
するステップと、マイクロプロセッサからの第１の周辺バスへのアクセス
要求を受け取るステップと、周辺デバイスからの第１の周辺バスへの競合するアクセ
ス要求を受け取るステップと、最初の要求と次の要求とを、ラウンド・ロビン仲裁アル
ゴリズムを用いて仲裁するステップとからなることを特
徴とする仲裁方法。
【請求項２８】請求項２７記載の方法において、該方
法はさらに、特定の要求がバースト・サイクルの最後の要求に対応し
ているかどうかを表す制御信号を発生するステップと、特定の要求がバースト・サイクルに関連する最後の要求
ではないことを制御信号が表している限り、第１の周辺
バスの使用を仲裁の勝者側のデバイスに許可するステッ
プとを含んでいることを特徴とする方法。