JP2001318825A - メモリアクセス制御装置及びａｔｍ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 高品質で効率のよいメモリアクセス制御を行
って、システムのスループットの向上を図る。 【解決手段】 メモリ３０は、データを格納する。オペ
レーション生成手段１１は、イベント発生時、データに
対するオペレーションの生成を行う。オペレーション送
信手段１２は、オペレーションを送信する。オペレーシ
ョン格納手段２１は、オペレーションを受信して格納す
る。演算処理手段２２は、オペレーションの生成動作と
は独立して、オペレーションにもとづいて、メモリ３０
へアクセスし、データの演算処理を行う。演算結果送信
手段２３は、演算結果をプロセッサ・ユニット１０へ送
信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス制御
装置及びＡＴＭ制御装置に関し、特にメモリにアクセス
して演算を行うメモリアクセス制御装置及びＡＴＭの通
信管理の制御を行うＡＴＭ制御装置に関する。

【０００２】

【従来の技術】従来、データ通信のシステムでは、演算
処理を行うＣＰＵと、データを格納する主記憶部として
のメモリとが含まれており、ＣＰＵでは、メモリへのア
クセス制御を行って、演算処理を実行している。

【０００３】図２５はＣＰＵの演算処理の動作の流れを
示す図である。イベントの発生と、ＣＰＵが行う演算処
理との関係を時系列上で表したものである。イベントＡ
が発生すると、そのイベントＡに関する演算処理が開始
される。そして、Ｔ時間経過後にイベントＢが発生し、
そのイベントＢに関する演算処理が開始され、以降同様
に続く。ここで、ＣＰＵでの演算処理は、以下のような
順で行われる。 〔Ｓ１００〕どのデータに対してどのような演算を行う
かの判断や、そのデータが格納されているメモリアドレ
スの認識等を含む前処理を行う。 〔Ｓ１０１〕求めたメモリのアドレスから該当するデー
タを読み出す。 〔Ｓ１０２〕そのデータに対して加算演算などの演算処
理を実行する。 〔Ｓ１０３〕演算結果をメモリへ書き込む。

【０００４】このように、従来のＣＰＵの処理は、メモ
リからデータをリードして演算し、その演算結果をメモ
リへ書き込むといった、一連の演算処理を順に繰り返す
ことにより、必要な機能を実現していた。

【０００５】

【発明が解決しようとする課題】しかし、上記のような
従来のＣＰＵの処理では、ある１つのイベントによる演
算処理が終了しないと、次のイベントによる演算処理が
実行できないといった問題があった。

【０００６】図２６は複数データの演算処理の動作の流
れを示す図である。イベントの発生と、ＣＰＵが行う演
算処理との関係を時系列上で表したもので、２つのデー
タの更新処理を行う場合を示している。

【０００７】イベントＡが発生すると、そのイベントＡ
に関するデータ（データｄ１とデータｄ２とする）の演
算処理が開始される。演算処理は、以下のような順で行
われる。 〔Ｓ１１０〕どのデータに対してどのような演算を行う
かの判断や、そのデータが格納されているメモリアドレ
スの認識等を含む前処理を行う。 〔Ｓ１１１〕求めたメモリのアドレスからデータｄ１を
読み出す。 〔Ｓ１１２〕求めたメモリのアドレスからデータｄ２を
読み出す。 〔Ｓ１１３〕データｄ１に対して加算演算などの演算処
理を実行する。 〔Ｓ１１４〕データｄ２に対して加算演算などの演算処
理を実行する。 〔Ｓ１１５〕ステップＳ１１３の演算結果をメモリへ書
き込む。 〔Ｓ１１６〕ステップＳ１１４の演算結果をメモリへ書
き込む。

【０００８】このように従来では、１つのイベントで複
数データの演算処理を行って、処理時間がＴ時間を越え
てしまうと、イベントＢがＴ時間経過後に発生した場
合、イベントＡによる演算処理が終了していないため、
イベントＢに対する演算処理を実行することができなか
った。このため、処理効率が悪く、また動作品質の低下
を引き起こすといった問題があった。

【０００９】図２７はパイプラインによる演算処理の動
作の流れを示す図である。イベントの発生と、ＣＰＵが
行う演算処理との関係を、パイプラインによる時系列上
で表している。 〔Ｓ１２０〕イベントＡの発生時、イベントＡに関する
データの前処理を行う。 〔Ｓ１２１〕イベントＢの発生時、イベントＢに関する
データの前処理を行う。さらに、イベントＡに関するデ
ータ読み出しを行う。 〔Ｓ１２２〕イベントＢに関するデータ読み出しを行
う。さらに、イベントＡに関するデータ更新演算を行う 〔Ｓ１２３〕イベントＣの発生時、イベントＣに関する
データの前処理を行う。以降、図に示すような順で処理
が行われる。

【００１０】ここで、イベントＢが、イベントＡによっ
て更新された更新後のデータを処理する場合、ステップ
Ｓ１２２のように、イベントＡによるデータ更新中に、
イベントＢによるデータ読み出しが行われる際には、イ
ベントＢによる演算結果が正しい値とならず、エラーが
生じてしまう（パイプラインハザードという）。

【００１１】このように、ＣＰＵの処理をパイプライン
化させた場合には、全体のスループットは向上できる
が、連続して同一のデータにメモリアクセスすると、パ
イプラインハザードが発生してしまうといった問題があ
った。

【００１２】一方、近年では、データ、音声、動画など
からなるマルチメディア通信を、それぞれの速度や品質
に合わせてユーザに提供するコネクション型通信のＡＴ
Ｍ（Asynchronous Transfer Mode）通信の開発が進んで
いる。

【００１３】ＡＴＭ通信システムでは、多数のコネクシ
ョンを扱うので大容量のメモリが必要であり、さらに、
膨大なデータを扱うためにシステム処理の大半をメモリ
アクセスが占有することになる。

【００１４】したがって、ＡＴＭ通信システムの、受信
ＡＴＭセル数の計数やＯＡＭ（Operation And Maintena
nce)性能管理機能の統計処理、または転送ＡＴＭセル数
にもとづく課金処理等に対して、図２５で説明したよう
な従来の処理を適用しようとすると、これらＡＴＭに関
する処理は高速処理（実時間処理）が要求されるため、
上述のような問題が顕著に現れてしまう。

【００１５】また、これらの問題を回避するために、Ｃ
ＰＵとメモリ間のデータ幅を増やしたり、クロック周波
数を上げたりすると、ピンネックや消費電力の増加につ
ながってしまうといった問題があった。

【００１６】さらに、高速処理を行おうとして、ＡＳＩ
Ｃのようなハードワイヤードで構成して、上述の問題点
を解決しようとすると、ＩＴＵ等の規格や設計仕様が変
更された場合、柔軟に対応できないといった問題があっ
た。

【００１７】本発明はこのような点に鑑みてなされたも
のであり、高品質で効率のよいメモリアクセス制御を行
って、システムのスループットを向上させたメモリアク
セス制御装置を提供することを目的とする。

【００１８】また、本発明の他の目的は、高品質で効率
のよいメモリアクセス制御を行って、システムのスルー
プットを向上させたＡＴＭ制御装置を提供することであ
る。

【００１９】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すような、メモリにアクセスし
て演算を行うメモリアクセス制御装置１において、デー
タを格納するメモリ３０と、イベント発生時、データに
対するオペレーションの生成を行うオペレーション生成
手段１１と、オペレーションを送信するオペレーション
送信手段１２と、から構成されるプロセッサ・ユニット
１０と、オペレーションを受信して格納するオペレーシ
ョン格納手段２１と、オペレーションの生成動作とは独
立して、オペレーションにもとづいて、メモリ３０へア
クセスし、データの演算処理を行う演算処理手段２２
と、演算結果をプロセッサ・ユニット１０へ送信する演
算結果送信手段２３と、から構成されるメモリインタフ
ェース・ユニット２０と、を有することを特徴とするメ
モリアクセス制御装置１が提供される。

【００２０】ここで、メモリ３０は、データを格納す
る。オペレーション生成手段１１は、イベント発生時、
データに対するオペレーションの生成を行う。オペレー
ション送信手段１２は、オペレーションを送信する。オ
ペレーション格納手段２１は、オペレーションを受信し
て格納する。演算処理手段２２は、オペレーションの生
成動作とは独立して、オペレーションにもとづいて、メ
モリ３０へアクセスし、データの演算処理を行う。演算
結果送信手段２３は、演算結果をプロセッサ・ユニット
１０へ送信する。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のメモリアクセス制
御装置の原理図を示す図である。メモリアクセス制御装
置１は、プロセッサ・ユニット１０と、メモリインタフ
ェース・ユニット２０と、メモリ３０とから構成され、
メモリ３０にアクセスして多様な演算（算術演算や比較
演算など）を行う。

【００２２】プロセッサ・ユニット１０は、オペレーシ
ョン生成手段１１とオペレーション送信手段１２から構
成される。なお、プロセッサ・ユニット１０は、ＣＰＵ
（Central Processing Unit)に該当する。

【００２３】オペレーション生成手段１１は、イベント
発生（受信）時、処理対象となるデータの判断や、デー
タに対してどのような演算を行うか、またはデータが格
納されているメモリアドレスの認識等を含む前処理を行
う。その後、データに対するオペレーションの生成を行
う。オペレーションの構成は図６以降で後述する。

【００２４】オペレーション送信手段１２は、生成した
オペレーションをメモリインタフェース・ユニット２０
へ送信する。メモリインタフェース・ユニット２０は、
オペレーション格納手段２１と、演算処理手段２２と、
演算結果送信手段２３とから構成される。

【００２５】オペレーション格納手段２１は、ランダム
アクセスキュー２１ａと、オペレーション制御手段２１
ｂとから構成される。ランダムアクセスキュー２１ａ
は、前回ライトまたはリードが行われた格納場所とは無
関係な格納場所で、ライトまたはリードを行うことので
きるキューであり、プロセッサ・ユニット１０から送信
されたオペレーションを格納する。

【００２６】オペレーション制御手段２１ｂは、ランダ
ムアクセスキュー２１ａに対するオペレーションの制御
を行う。詳細は図１５以降で行う。演算処理手段２２
は、オペレーションの生成動作とは独立して、ランダム
アクセスキュー２１ａからリードしたオペレーションに
もとづいて、メモリ３０へアクセスし、データの演算処
理を行う。

【００２７】演算結果送信手段２３は、演算処理結果を
プロセッサ・ユニット１０へ送信する。メモリ３０は、
主記憶メモリであり、演算処理前のデータ及び演算処理
後のデータを格納する。

【００２８】また、プロセッサ・ユニット１０内の各手
段の機能はソフトウェアで構成し、メモリインタフェー
ス・ユニット２０内の各手段の機能はハードワイヤード
で構成する。

【００２９】これにより、オペレーションの生成部がソ
フトウェア構成であるため、どのデータに対して、どの
様な演算を行うかをプログラマブルにできるので、柔軟
性の高いシステムを構成することが可能になる。

【００３０】次に動作について説明する。図２はプロセ
ッサ・ユニット１０の動作手順を示すフローチャートで
ある。 〔Ｓ１〕オペレーション生成手段１１は、イベントが発
生したか否かを判断する。イベントが発生した場合はス
テップＳ２へ、そうでなければステップＳ１の処理を繰
り返す。 〔Ｓ２〕オペレーション生成手段１１は、処理対象とな
るデータの判断及び処理内容の認識等の前処理を行う。 〔Ｓ３〕オペレーション生成手段１１は、データに対す
るオペレーションを生成する。このとき、オペレーショ
ンを１つ、または複数生成する。 〔Ｓ４〕オペレーション送信手段１２は、生成したオペ
レーションをメモリインタフェース・ユニット２０へ送
信する。

【００３１】図３はメモリインタフェース・ユニット２
０の動作手順を示すフローチャートである。メモリイン
タフェース・ユニット２０は、上記のプロセッサ・ユニ
ット１０の動作とは独立して以下の処理を実行する。 〔Ｓ１０〕オペレーション格納手段２１は、オペレーシ
ョン送信手段１２から送信されたオペレーションを格納
する。 〔Ｓ１１〕演算処理手段２２は、オペレーション格納手
段２１からオペレーションをリードし、このオペレーシ
ョンにもとづいて、メモリ３０からデータをリードす
る。 〔Ｓ１２〕演算処理手段２２は、オペレーションにもと
づいて、データの参照か、または更新かの判断を行う。
参照の場合はステップＳ１３へ、更新の場合はステップ
Ｓ１４へ行く。 〔Ｓ１３〕演算結果送信手段２３は、演算参照結果（メ
モリ３０からリードしたデータ）をプロセッサ・ユニッ
ト１０へ送信する。 〔Ｓ１４〕演算処理手段２２は、データの演算処理（更
新処理）を行う。 〔Ｓ１５〕演算処理手段２２は、演算処理後のデータを
メモリ３０へライトする。 〔Ｓ１６〕演算結果送信手段２３は、更新処理終了後の
演算結果をプロセッサ・ユニット１０へ送信する。な
お、以降では演算処理とはデータの更新処理を指すもの
とする。

【００３２】図４、図５はメモリアクセス制御装置１の
動作タイムチャートを示す図である。図は、イベントの
発生、プロセッサ・ユニット１０の動作、ランダムアク
セスキュー２１ａ内のオペレーション蓄積数、メモリイ
ンタフェース・ユニット２０のメモリアクセス動作の関
係を時系列上で表したものである。

【００３３】そして、図４はＴ時間間隔毎にイベントが
発生した場合を示しており、図５はＴ時間間隔内に複数
のイベントが発生した場合を示している。 〔Ｓ２０〕プロセッサ・ユニット１０は、イベントＡが
発生すると、オペレーションを生成し、メモリインタフ
ェース・ユニット２０へ送信する。 〔Ｓ２１〕メモリインタフェース・ユニット２０内のラ
ンダムアクセスキュー２１ａは、オペレーションを格納
する。この時点の蓄積数を１とする。 〔Ｓ２２〕メモリインタフェース・ユニット２０は、ラ
ンダムアクセスキュー２１ａからオペレーションをリー
ドし、イベントＡの演算処理を行う。演算処理の内容と
しては、メモリ３０からのデータのリード、リードした
データに対する演算処理、演算処理結果のメモリ３０へ
のライトが含まれる。以降、イベントＢの発生時の処理
も上記と同様な処理が行われる。 〔Ｓ３０〕プロセッサ・ユニット１０は、イベントＣが
発生すると、オペレーションを生成し、メモリインタフ
ェース・ユニット２０へ送信する。 〔Ｓ３１〕メモリインタフェース・ユニット２０内のラ
ンダムアクセスキュー２１ａは、オペレーションを格納
する。蓄積数は１である。 〔Ｓ３２〕メモリインタフェース・ユニット２０は、ラ
ンダムアクセスキュー２１ａからオペレーションをリー
ドし、イベントＣの演算処理を行う。また、ランダムア
クセスキュー２１ａ内のオペレーション蓄積数はリード
したので０である。 〔Ｓ３３〕イベントＣの演算処理中にイベントＤが発生
し、プロセッサ・ユニット１０は、オペレーションを生
成し、メモリインタフェース・ユニット２０へ送信す
る。 〔Ｓ３４〕ランダムアクセスキュー２１ａは、オペレー
ションを格納する。蓄積数は１である。 〔Ｓ３５〕イベントＣの演算処理中にイベントＥが発生
し、プロセッサ・ユニット１０は、オペレーションを生
成し、メモリインタフェース・ユニット２０へ送信す
る。 〔Ｓ３６〕ランダムアクセスキュー２１ａは、オペレー
ションを格納する。蓄積数は２である。 〔Ｓ３７〕メモリインタフェース・ユニット２０は、ラ
ンダムアクセスキュー２１ａからオペレーションをリー
ドし、イベントＤの演算処理を行う。また、ランダムア
クセスキュー２１ａ内のオペレーション蓄積数はリード
したので１である。以降、同様な処理が行われる。

【００３４】以上説明したように、本発明のメモリアク
セス制御装置１は、プロセッサ・ユニット１０とメモリ
インタフェース・ユニット２０との互いの動作を独立に
行う構成とした。

【００３５】したがって、プロセッサ・ユニット１０
は、メモリ３０と直接データのやりとりを行っているわ
けではないので（データに対するオペレーションと演算
結果のやりとりのみ）、ＣＰＵに該当するプロセッサ・
ユニット１０とメモリインタフェース・ユニット２０間
のバンド幅を削減できる。また、パイプライン構成をと
らずにスループットを向上させることが可能になる。

【００３６】さらに、プロセッサ・ユニット１０は、イ
ベント発生時に、演算処理を行わずにオペレーションの
生成処理を行うだけなので、アクセス時間を短縮でき、
かつバースト的なイベント発生の処理に効率よく対応す
ることが可能になる。

【００３７】次にオペレーションの構成について説明す
る。図６はオペレーションの構成を示す図である。オペ
レーションＯＰ１０は、処理対象となるデータが格納さ
れているメモリアドレスＯＰ１１と、データに対する演
算処理指示情報となる操作オペランドＯＰ１２とから構
成される。

【００３８】また、操作オペランドＯＰ１２は、演算操
作を示す演算オペランドＯＰ１２ａと、演算ソースデー
タを示すデータオペランドＯＰ１２ｂとから構成され
る。例えば、アドレス１０番地に格納されたデータに対
して＋１したい場合は、メモリアドレスＯＰ１１は“１
０番地”、演算オペランドＯＰ１２ａは“加算”、デー
タオペランドＯＰ１２ｂは“１”となる。演算オペラン
ドＯＰ１２ａは、加算の他に減算、シフト演算、比較演
算等の各種演算機能を示す。

【００３９】図７はオペレーションの構成の変形例を示
す図である。オペレーションＯＰ１０−１は、メモリア
ドレスＯＰ１１と、操作オペランドＯＰ１２−１とから
構成される。また、操作オペランドＯＰ１２−１は、ク
リアビットＯＰ１２０を含む演算オペランドＯＰ１２ａ
−１と、データオペランドＯＰ１２ｂとから構成され
る。

【００４０】クリアビットＯＰ１２０は、メモリアドレ
スＯＰ１１で指定されたデータへのクリア処理を要求す
るビットである。例えば、メモリアドレスＯＰ１１が
“１０番地”であり、クリアビットＯＰ１２０に“１”
が立っている場合には、１０番地のデータがすべてクリ
ア（ALL 0)になる。このように、演算オペランドを拡張
することによって、データに対する加算や減算等の演算
処理だけでなく、クリア処理も実行することが可能にな
る。

【００４１】図８はオペレーションの構成の変形例を示
す図である。オペレーションＯＰ１０−２は、メモリア
ドレスＯＰ１１と、操作オペランドＯＰ１２−２とから
構成される。また、操作オペランドＯＰ１２−２は、即
値ビットＯＰ１２１を含む演算オペランドＯＰ１２ａ−
２と、データオペランドＯＰ１２ｂとから構成される。

【００４２】即値ビットＯＰ１２１は、メモリアドレス
ＯＰ１１で指定されたデータを、データオペランドＯＰ
１２ｂの値に即値更新（置き換え）を要求するビットで
ある。例えば、メモリ３０のデータ幅が３２ビットで、
メモリアドレスＯＰ１１が“１０番地”であり、データ
オペランドＯＰ１２ｂが“ＦＦＦＦ”で、即値ビットＯ
Ｐ１２１に“１”が立っている場合には、１０番地のデ
ータがすべて“ＦＦＦＦ”になる。

【００４３】このように、演算オペランドを拡張するこ
とによって、メモリ３０の格納データを任意の値に更新
することが可能になる。なお、上述のクリアビットＯＰ
１２０または即値ビットＯＰ１２１を用いる場合は、メ
モリ３０へのリードを行わないようにする。これによ
り、メモリ３０へのアクセス回数を削減することが可能
になる。

【００４４】図９はオペレーションの構成の変形例を示
す図である。オペレーションＯＰ１０−３は、メモリア
ドレスＯＰ１１と、操作オペランドＯＰ１２−３とから
構成される。また、操作オペランドＯＰ１２−３は、マ
スクビットＯＰ１２２を含む演算オペランドＯＰ１２ａ
−３と、データオペランドＯＰ１２ｂとから構成され
る。

【００４５】マスクビットＯＰ１２２は、メモリアドレ
スＯＰ１１で指定されたデータを、データオペランドＯ
Ｐ１２ｂの値にしたがってビットマスクを要求するビッ
トである。例えば、メモリアドレスＯＰ１１が“１０番
地”であり、データオペランドＯＰ１２ｂが“１”で、
マスクビットＯＰ１２２に“１”が立っている場合に
は、１０番地のデータの“１”の部分がマスクされるこ
とになる。

【００４６】このように、演算オペランドを拡張するこ
とによって、メモリ３０の格納データの任意の値をマス
クすることが可能になる。なお、上記の説明では、クリ
アビットＯＰ１２０と即値ビットＯＰ１２１とマスクビ
ットＯＰ１２２は、別々に設けた場合を説明したが、実
際には各種組み合わせて演算オペランドを構成する。

【００４７】図１０はオペレーションの構成の変形例を
示す図である。オペレーションＯＰ１０−４は、メモリ
アドレスＯＰ１１と、操作オペランドＯＰ１２−４とか
ら構成される。また、操作オペランドＯＰ１２−４は、
コード化演算オペランドＯＰ１２ａ−４と、データオペ
ランドＯＰ１２ｂとから構成される。

【００４８】コード化演算オペランドＯＰ１２ａ−４
は、演算オペランドＯＰ１２ａ、またはクリアビットＯ
Ｐ１２０と即値ビットＯＰ１２１とマスクビットＯＰ１
２２の少なくとも１つを含む演算オペランドをコード化
したものである。

【００４９】図１１はコード化演算オペランドＯＰ１２
ａ−４のコード表の一例である。コード化演算オペラン
ドＯＰ１２ａ−４は３ビット構成とする。コード表Ｔ１
は、演算処理内容として、No-Operation、加算、減算、
比較演算（例えば、データオペランドＯＰ１２ｂの値と
メモリ３０内の格納データが等しいか否かなど）、左シ
フト、右シフト、即値、ビットマスクがある。また、そ
れぞれの演算処理内容のビット値は図に示す通りであ
る。

【００５０】このように、演算オペランドをコード化す
ることによって、様々なデータに対する処理を行うの
に、オペレーションの情報量を削減することが可能にな
る（図１１では８種のデータに対する処理に対して、３
ビットで演算オペランドが構成できる）。

【００５１】次に１つのオペレーションで複数データの
演算指示を行う場合について説明する。図１２はメモリ
３０の１アドレスに２つのデータが格納される様子を示
す図である。図では、メモリアドレス０番地にデータＤ
１（３１〜１６ビット）とデータＤ２（１５〜０ビッ
ト）の２つのデータが格納されている。また、アドレス
１番地以降では１つのデータが格納されている。

【００５２】図１３はデータオペランドを分割して、複
数データの演算指示を行うオペレーションの構成を示す
図である。オペレーションＯＰ１０−５は、メモリアド
レスＯＰ１１と、操作オペランドＯＰ１２−５とから構
成される。また、操作オペランドＯＰ１２−５は、演算
オペランドＯＰ１２ａと、データオペランドＯＰ１２ｂ
−１とから構成される。データオペランドＯＰ１２ｂ−
１は、２つのデータオペランド（データＤ１用とデータ
Ｄ２用）から構成される。

【００５３】ここで、図１２で示したメモリ３０のアド
レス０番地のデータＤ１に対してのみ＋１０加算を行い
たい場合、データオペランドＯＰ１２ｂ−１を３２ビッ
トとすると、データオペランドＯＰ１２ｂ−１は、“00
0A0000(Hex) ”とする。データＤ２に対するデータオペ
ランドの部分はALL 0 とする。

【００５４】このようにデータオペランドを分割するこ
とにより、複数のデータが１アドレスに格納されていて
も、そのデータに対するオフセットアドレスをオペレー
ションに加える必要がなくなる。

【００５５】次にデータが複数のアドレスにまたがっ
て、メモリ３０に格納されている場合のオペレーション
の構成について説明する。図１４はアドレス連続情報を
含むオペレーションの構成を示す図である。オペレーシ
ョンＯＰ１０−６は、メモリアドレスＯＰ１１と、操作
オペランドＯＰ１２−６とから構成される。また、操作
オペランドＯＰ１２−６は、アドレス連続情報ＯＰ１２
３を含む演算オペランドＯＰ１２ａ−６と、データオペ
ランドＯＰ１２ｂとから構成される。

【００５６】アドレス連続情報ＯＰ１２３は、アドレス
連続を識別する情報であり、このアドレス連続情報ＯＰ
１２３が有効の場合は、メモリアドレスＯＰ１１は、連
続するアドレスのうち、１つのアドレスのみを格納する
（例えば、連続するアドレスのうちの最小アドレス）。

【００５７】また、演算処理手段２２は、このオペレー
ションＯＰ１０−６にもとづいて演算処理を行う場合
は、アドレスの連続数がｎならば、メモリ３０からｎ回
連続リード、演算処理、ｎ回連続ライトを行う。

【００５８】これにより、連続するアドレスを全部格納
する必要がないため、オペレーションの情報量を削減で
き、メモリアクセスを効率よく行うことが可能になる。
次にオペレーション制御手段２１ｂのランダムアクセス
キュー２１ａに対するオペレーションの制御について説
明する。図１５はランダムアクセスキュー２１ａの状態
を示す図である。

【００５９】最初、ランダムアクセスキュー２１ａに
は、オペレーションＯＰ１〜ＯＰ５が格納されている。
オペレーションＯＰ１は、演算操作が＋１で、メモリ３
０のアドレスが０番地である。オペレーションＯＰ２
は、演算操作が＋１、アドレスが４番地である。オペレ
ーションＯＰ３は、演算操作が＋３、アドレスが０番地
である。オペレーションＯＰ４は、演算操作が＋１、ア
ドレスが２番地である。オペレーションＯＰ５は、演算
操作が＋１、アドレスが１番地である。

【００６０】なお、演算操作とは、上述した演算オペラ
ンドとデータオペランドを合わせた内容のことを指す。
ここで、オペレーション制御手段２１ｂは、同一メモリ
アドレスの情報が存在するか、または連続するメモリア
ドレスの情報が存在するかを監視して、それらのアドレ
スを持つオペレーションを優先して、ランダムアクセス
キュー２１ａから出力させて、演算処理手段２２へ送信
する。 〔Ｓ４０〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ１、ＯＰ３が同一アドレス（アドレス０番
地）であり、オペレーションＯＰ５が、オペレーション
ＯＰ１、ＯＰ３に対して連続アドレス（アドレス１番
地）を持つオペレーションであることを認識する。 〔Ｓ４１〕オペレーション制御手段２１ｂは、ランダム
アクセスキュー２１ａからオペレーションＯＰ１を出力
させる。 〔Ｓ４２〕オペレーション制御手段２１ｂは、ランダム
アクセスキュー２１ａから、オペレーションＯＰ１と同
一アドレスのオペレーションＯＰ３を出力させる。 〔Ｓ４３〕オペレーション制御手段２１ｂは、ランダム
アクセスキュー２１ａから、オペレーションＯＰ３と連
続アドレスのオペレーションＯＰ５を出力させる。

【００６１】このように、ランダムアクセスキュー２１
ａ内に同一メモリアドレス、または連続するメモリアド
レスの情報が格納されていれば、それらを優先してラン
ダムアクセスキュー２１ａから先にリードする構成にし
た。

【００６２】これにより、演算処理手段２２は、メモリ
３０に対し、同一または連続アドレスでアクセスできる
ため、アクセス時間が短縮され、メモリアクセスを効率
よく行うことが可能になる。

【００６３】図１６はランダムアクセスキュー２１ａの
状態を示す図である。最初、ランダムアクセスキュー２
１ａには、オペレーションＯＰ１〜ＯＰ５が格納されて
いる。オペレーションＯＰ１は、演算操作が＋１で、ア
ドレスが０番地である。オペレーションＯＰ２は、演算
操作が＋３、アドレスが０番地である。オペレーション
ＯＰ３は、演算操作が＋１、アドレスが４番地である。
オペレーションＯＰ４は、演算操作が＋１、アドレスが
２番地である。オペレーションＯＰ５は、演算操作が＋
１、アドレスが０番地である。

【００６４】ここで、オペレーション制御手段２１ｂ
は、ランダムアクセスキュー２１ａ内に、同一メモリア
ドレスの情報が存在するかを監視し、存在する場合は、
それらの演算処理を積算して積算オペレーションを生成
し、これを出力させる。 〔Ｓ５０〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ１、ＯＰ２、ＯＰ３が同一アドレス（アドレ
ス０番地）であることを認識する。 〔Ｓ５１〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ１、ＯＰ２、ＯＰ３に対する積算処理を行
う。ここでは、（＋１）＋（＋３）＋（＋１）＝＋５で
ある。 〔Ｓ５２〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ１、ＯＰ２、ＯＰ３を無効化し、代わりに演
算操作が＋５で、アドレス０番地の積算オペレーション
Ｉ１を生成し、演算処理手段２２へ送信する。

【００６５】このように、ランダムアクセスキュー２１
ａ内に同一メモリアドレスの情報が格納されていれば、
それらを積算した積算オペレーションを生成してリード
する構成にした。これにより、演算処理手段２２は、メ
モリ３０に対するアクセス時間を短縮して、メモリアク
セスを効率よく行うことが可能になる。

【００６６】図１７はランダムアクセスキュー２１ａの
状態を示す図である。最初、ランダムアクセスキュー２
１ａには、オペレーションＯＰ１〜ＯＰ３が格納されて
いる。オペレーションＯＰ１は、演算操作が＋１で、ア
ドレスが４番地である。オペレーションＯＰ２は、演算
操作が＋３、アドレスが０番地である。オペレーション
ＯＰ３は、演算操作が＋１、アドレスが２番地である。
また、ランダムアクセスキュー２１ａにライトされるオ
ペレーションＯＰ４は、演算操作が＋２、アドレスが０
番地である。

【００６７】オペレーション制御手段２１ｂは、ランダ
ムアクセスキュー２１ａへライトすべきオペレーション
のメモリアドレスと同一メモリアドレスの情報が、ラン
ダムアクセスキュー２１ａ内に存在するかを監視し、存
在する場合は、それらの演算処理を積算して積算オペレ
ーションを生成する。 〔Ｓ６０〕オペレーション制御手段２１ｂは、ランダム
アクセスキュー２１ａに格納されているオペレーション
ＯＰ２と、ランダムアクセスキュー２１ａにライトする
オペレーションＯＰ４が同一アドレス（アドレス０番
地）であることを認識する。 〔Ｓ６１〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ２、ＯＰ４に対する積算処理を行う。ここで
は、（＋３）＋（＋２）＝＋５である。 〔Ｓ６２〕オペレーション制御手段２１ｂは、オペレー
ションＯＰ２、ＯＰ４を無効化し、代わりに演算操作が
＋５でアドレス０番地の積算オペレーションＩ２を生成
して、ランダムアクセスキュー２１ａにライトする。

【００６８】このように、ライトすべきオペレーション
のアドレスと、キュー内に同一アドレスのオペレーショ
ンが存在する場合は、これらを無効化して、代わりに積
算オペレーションを生成する構成とした。これにより、
演算処理手段２２は、メモリ３０に対するアクセス時間
を短縮して、メモリアクセスを効率よく行うことが可能
になる。

【００６９】なお、上記の説明では、キューをランダム
アクセスキュー２１ａとして説明したが、ランダムアク
セスキュー２１ａの前段にレディ（ready)キューを設け
たハイブリッド構成にしてもよい。

【００７０】ランダムアクセスキュー２１ａは、キュー
内を監視する必要があるが（オペレーション制御手段２
１ｂがキュー内のオペレーションの格納状況を監視す
る）、ここでは受信したオペレーションをＦＩＦＯ形式
で一端格納するレディキューを、ランダムアクセスキュ
ー２１ａの前段に配置する。

【００７１】このような構成で、レディキューからラン
ダムアクセスキュー２１ａへオペレーションを順次渡す
ことにより、オペレーション制御手段２１ｂのランダム
アクセスキュー２１ａに対する監視制御の負荷を削減す
ることができる。

【００７２】次にランダムアクセスキュー２１ａがＦＵ
ＬＬの時の動作について説明する。図１８はランダムア
クセスキュー２１ａがＦＵＬＬになった際の動作手順を
示すフローチャートである。 〔Ｓ７０〕オペレーション制御手段２１ｂは、ランダム
アクセスキュー２１ａのオペレーション格納状態を監視
する。ＦＵＬＬの場合はステップＳ７１へ、そうでなけ
ればステップＳ７０の処理を繰り返す。 〔Ｓ７１〕オペレーション制御手段２１ｂは、プロセッ
サ・ユニット１０での次イベントによる処理をＷａｉｔ
させるためのＷａｉｔ信号を生成し、プロセッサ・ユニ
ット１０へ送信する。 〔Ｓ７２〕プロセッサ・ユニット１０は、Ｗａｉｔ信号
を受信したか否かを判断する。受信した場合はステップ
Ｓ７３へ、受信しない場合はステップＳ７４へ行く。 〔Ｓ７３〕プロセッサ・ユニット１０は、オペレーショ
ンのメモリインタフェース・ユニット２０への送信をＷ
ａｉｔする。 〔Ｓ７４〕プロセッサ・ユニット１０は、オペレーショ
ンをメモリインタフェース・ユニット２０へ送信する。

【００７３】このように、オペレーション制御手段２１
ｂは、ランダムアクセスキュー２１ａの状態がＦＵＬＬ
の場合は、次イベントによる処理をＷａｉｔさせる構成
にした。これにより、キューあふれによるデータの更新
もれを防止し、データの信頼性を確保することが可能に
なる次にランダムアクセスキュー２１ａをキャッシュメ
モリで構成した場合について説明する。図１９はオペレ
ーション格納手段の構成を示す図である。オペレーショ
ン格納手段２１−１は、キャッシュメモリ２１ａ−１
と、オペレーション制御手段２１ｂ−１とから構成され
る。

【００７４】オペレーション制御手段２１ｂ−１は、キ
ャッシュメモリ２１ａ−１に対するオペレーションの制
御を行う。オペレーションの制御としては、同一メモリ
アドレスに対する演算操作をキャッシュメモリ上で積算
する処理等を行う。

【００７５】オペレーション制御手段２１ｂ−１は、キ
ャッシュメモリ２１ａ−１へオペレーションを格納する
場合、キャッシュメモリ２１ａ−１上にそのアドレスの
オペレーションが存在する場合（キャッシュヒット時）
は、キャッシュメモリ２１ａ−１上で演算操作の積算処
理を行う。

【００７６】また、キャッシュメモリ２１ａ−１上にそ
のアドレスのオペレーションが存在しない場合（キャッ
シュミスヒット時）は、キャッシュメモリ２１ａ−１に
空きがあれば空き領域にオペレーションを格納し、空き
がない場合はキャッシュメモリ２１ａ−１に格納されて
いる他のオペレーションを実行して、メモリ３０へライ
トした後、その部分に新たに受信したオペレーションを
書き込む（キャッシュ格納データの入れ替え）。

【００７７】次に演算処理手段２２について説明する。
演算処理手段２２は、データアクセスの局所性を利用
し、オペレーションにしたがって、あるアドレスに対し
てメモリリードアクセスを行う時に、その近辺のアドレ
ス（隣接アドレス）に対してもメモリリードを行って、
データを記憶しておく。

【００７８】すると、その隣接アドレスが後で要求され
たときに、すでにデータが記憶されているために、メモ
リアクセスを行う必要がなくなる。そして、その記憶し
たデータを用いてオペレーションを実行し、更新したデ
ータをまとめてメモリへライトする。これにより、メモ
リ３０のリードアクセスとライトアクセス時にアドレス
の連続性があるため、効率よくメモリアクセスを行うこ
とができる。

【００７９】次に本発明のメモリアクセス制御装置１を
適用したＡＴＭ制御装置について説明する。図２０はＡ
ＴＭ制御装置の構成を示す図である。ＡＴＭ制御装置１
００は、プロセッサ・ユニット１０とメモリインタフェ
ース・ユニット２０とメモリ３０とから構成されるメモ
リアクセス制御装置１を含み、ＡＴＭの通信管理の制御
を行う。

【００８０】ＡＴＭの通信管理の制御とは、例えば、セ
ル数の計数処理、ＯＡＭ性能管理の統計処理または課金
処理等のことであり、ＡＴＭ制御装置１００は、これら
の制御に関するオペレーションを生成して、これらの少
なくとも１つの演算処理（統計値の参照や更新処理）を
行う。また、演算処理結果は、ＡＴＭ制御装置１００に
接続する保守端末２００に送信され、保守者に通知され
る。

【００８１】次にＡＴＭ制御装置１００の動作として、
ＯＡＭ性能管理の統計処理の１つであるITU-T I.610 で
定められているパフォーマンスモニタ（Performance Mo
nitor)処理を対象に以降説明する（以下、パフォーマン
スモニタをＰＭと略す）。

【００８２】図２１はＰＭ処理の概要を示す図である。
ＡＴＭセルの流れに対して、ＰＭセルが一定間隔毎に送
信側で挿入される。そして、受信側では、ＰＭセル間に
流れたユーザセルを監視して、ＰＭセル間（１ブロック
という）のユーザセルのセル廃棄数やセル誤挿入等をコ
ネクション単位で算出して統計をとる。

【００８３】図２２、図２３、図２４は１ブロック内の
本発明のＰＭ処理の動作を示すシーケンス図である。な
お、ＰＭ処理すべき統計項目として、ここでは一例とし
て、送出ＣＬＰ（Cell Loss Priority) ０ユーザセル数
（項目Ａとする）、送出ＣＬＰ０＋１ユーザセル数（項
目Ｂとする）、Total CLP0+1ユーザセル数（項目Ｃとす
る）、ＳＥＣＢ（Severely Errored Cell Blocks) Ｅｒ
ｒｏｒｅｄ（項目Ｄとする）の４つの統計値の更新を行
うものとする。

【００８４】ＣＬＰとは、ネットワーク輻輳時に廃棄さ
れるべきセルを表示するための１ビットフィールドの情
報のことである。ＣＬＰ＝１のセルは廃棄される。そし
て、送出ＣＬＰ０ユーザセル数とは、送信側が送信した
１ブロック間での優先度の高いセル数のことである。送
出ＣＬＰ０＋１ユーザセル数とは、送信側が送信した１
ブロック間での優先度の高いセル数と優先度の低いセル
数の加算値のことである。Total CLP0+1ユーザセル数と
は、受信側でカウントした優先度の高いセル数と優先度
の低いセル数の加算値のことである。

【００８５】ＳＥＣＢとは、廃棄セル数が、あらかじめ
設定されたしきい値よりも大きい値の時に、そのブロッ
ク間に多くのエラーが生じたことを示す、１ビットフィ
ールドの情報のことである。なお、１ブロック間はＴ時
間とし、図中の括弧内の文字は項目Ａ〜Ｄを表す。 〔Ｓ８０〕プロセッサ・ユニット１０は、項目Ａによる
イベントが発生すると、項目Ａに関するオペレーション
を生成し、メモリインタフェース・ユニット２０へ送信
する。 〔Ｓ８１〕メモリインタフェース・ユニット２０は、受
信した項目Ａのオペレーションにもとづいて、メモリ３
０へリードアクセスする。 〔Ｓ８２〕メモリインタフェース・ユニット２０は、項
目Ａに関するデータの演算処理を行う。 〔Ｓ８３〕プロセッサ・ユニット１０は、項目Ｂによる
イベントが発生すると、項目Ｂに関するオペレーション
を生成し、メモリインタフェース・ユニット２０へ送信
する。 〔Ｓ８４〕メモリインタフェース・ユニット２０は、項
目Ａの演算結果をメモリ３０へライトし、メモリ３０か
らＡＣＫリターンを受信する。 〔Ｓ８５〕プロセッサ・ユニット１０は、項目Ｃによる
イベントが発生すると、項目Ｃに関するオペレーション
を生成し、メモリインタフェース・ユニット２０へ送信
する。 〔Ｓ８６〕メモリインタフェース・ユニット２０は、受
信した項目Ｂのオペレーションにもとづいて、メモリ３
０へリードアクセスする。 〔Ｓ８７〕メモリインタフェース・ユニット２０は、項
目Ｂに関するデータの演算処理を行う。 〔Ｓ８８〕プロセッサ・ユニット１０は、項目Ｄによる
イベントが発生すると、項目Ｄに関するオペレーション
を生成し、メモリインタフェース・ユニット２０へ送信
する。 〔Ｓ８９〕メモリインタフェース・ユニット２０は、項
目Ｂの演算結果をメモリ３０へライトし、メモリ３０か
らＡＣＫリターンを受信する。 〔Ｓ９０〕メモリインタフェース・ユニット２０は、受
信した項目Ｃのオペレーションにもとづいて、メモリ３
０へリードアクセスする。 〔Ｓ９１〕メモリインタフェース・ユニット２０は、項
目Ｃに関するデータの演算処理を行う。 〔Ｓ９２〕メモリインタフェース・ユニット２０は、項
目Ｃの演算結果をメモリ３０へライトし、メモリ３０か
らＡＣＫリターンを受信する。 〔Ｓ９３〕メモリインタフェース・ユニット２０は、受
信した項目Ｄのオペレーションにもとづいて、メモリ３
０へリードアクセスする。 〔Ｓ９４〕メモリインタフェース・ユニット２０は、項
目Ｄに関するデータの演算処理を行う。 〔Ｓ９５〕メモリインタフェース・ユニット２０は、項
目Ｄの演算結果をメモリ３０へライトし、メモリ３０か
らＡＣＫリターンを受信する。

【００８６】以上説明したように、本発明のＡＴＭ制御
装置１００は、プロセッサ・ユニット１０で更新すべき
統計項目のオペレーションを生成し、メモリインタフェ
ース・ユニット２０へ送信する。そして、メモリインタ
フェース・ユニット２０では、オペレーションにもとづ
いて、メモリリード→データ演算処理（更新処理）→メ
モリライトを行うことによって、統計値を更新する。

【００８７】ここで、プロセッサ・ユニット１０は、メ
モリアドレスＮビットと、統計値の加算指示１ビット
（更新処理であるため、演算指示は加算である）と、被
加算データ（１６ビットとする）をメモリインタフェー
ス・ユニット２０に送信しているだけである。

【００８８】したがって、処理の許容時間をＴとする
と、プロセッサ・ユニット１０は、

【００８９】

【数１】 （１６＋１）ビット×４／Ｔ＝６８ビット／Ｔ …（１） のバンド幅を必要とする。ただし、メモリ３０へのアド
レスＮビットは考慮しない。式（１）の４は項目Ａ〜Ｄ
の項目数である。

【００９０】一方、これらの処理を従来技術で行った場
合を考える。上記の項目Ａ〜Ｄは、各々３２ビットで表
示されるとする。すると、従来では、ＰＭセル受信時に
ＣＰＵが統計値を更新する場合、ＣＰＵが更新する統計
データを判断し、各項目に対応するデータ（３２ビッ
ト）をメモリ３０からリードし、＋ｎ等の演算を行い、
メモリ３０にライトしていた。

【００９１】したがって、処理の許容時間をＴとする
と、ＣＰＵは、

【００９２】

【数２】 ３２ビット×２×４／Ｔ＝２５６ビット／Ｔ …（２） のバンド幅を必要とする。ただし、メモリへのアドレス
ｎビットは考慮していない。なお、式（２）中の２はリ
ード／ライトのアクセス数、４は項目Ａ〜Ｄの項目数で
ある。

【００９３】したがって、式（１）、式（２）より、本
発明ではバンド幅が約４分の１に削減されることがわか
る。次に統計値を参照する場合の例を説明する。統計値
がALL 1 か否かを知りたいとき、従来ではＣＰＵは、３
２ビットの統計値をメモリ３０からリードし、ALL1 か
否かを判断していた。

【００９４】一方、本発明では、メモリ３０からリード
したデータがALL 1 であるか否かを判断したい場合は、
その旨を示すコード（１ビット）をオペレーションに付
加してメモリインタフェース・ユニット２０へ送信す
る。

【００９５】そして、メモリインタフェース・ユニット
２０では、そのオペレーションにもとづいて、メモリ３
０へアクセスし、ALL 1 であるか否かの結果のみをプロ
セッサ・ユニット１０へ送信する。

【００９６】したがって、この場合のバンド幅は、従来
では３２ビット／Ｔ、本発明では１オペレーション＋１
オペレーション結果＝２ビット／Ｔとなり、必要バンド
幅は１６分の１に削減できる。

【００９７】以上説明したように、本発明のメモリアク
セス制御装置１及びＡＴＭ制御装置１００は、プロセッ
サ・ユニット１０で、データに対するオペレーションの
生成を行い、メモリインタフェース・ユニット２０で、
オペレーションの生成動作とは独立して、オペレーショ
ンにもとづく、メモリアクセス及びデータの演算処理を
行う構成とした。

【００９８】これにより、プロセッサ・ユニット１０と
メモリ３０間のバンド幅を削減して、高品質で効率のよ
いメモリアクセス制御を行うことができ、システムのス
ループットを向上させることが可能になる。

【００９９】なお、上記の説明では、本発明のメモリア
クセス制御装置１を、ＡＴＭのシステムに適用したが、
ＡＴＭ以外のデータ通信システムに対しても適用可能で
ある。特に大容量のメモリを必要とするデータ通信シス
テムに対して効果が高く、システムの信頼性向上に寄与
することが可能である。

【０１００】

【発明の効果】以上説明したように、本発明のメモリア
クセス制御装置は、プロセッサ・ユニットで、データに
対するオペレーションの生成を行い、メモリインタフェ
ース・ユニットで、オペレーションの生成動作とは独立
して、オペレーションにもとづく、メモリアクセス及び
データの演算処理を行う構成とした。これにより、プロ
セッサ・ユニットとメモリ間のバンド幅を削減して、高
品質で効率のよいメモリアクセス制御を行うことがで
き、システムのスループットを向上させることが可能に
なる。

【０１０１】また、本発明のＡＴＭ制御装置は、プロセ
ッサ・ユニットで、データに対するオペレーションの生
成を行い、メモリインタフェース・ユニットで、オペレ
ーションの生成動作とは独立して、オペレーションにも
とづく、メモリアクセス及びデータの演算処理を行う構
成とした。これにより、プロセッサ・ユニットとメモリ
間のバンド幅を削減して、高品質で効率のよいメモリア
クセス制御を行うことができ、ＡＴＭシステムのスルー
プットを向上させることが可能になる。

【図面の簡単な説明】

【図１】本発明のメモリアクセス制御装置の原理図であ
る。

【図２】プロセッサ・ユニットの動作手順を示すフロー
チャートである。

【図３】メモリインタフェース・ユニットの動作手順を
示すフローチャートである。

【図４】メモリアクセス制御装置の動作タイムチャート
を示す図である。

【図５】メモリアクセス制御装置の動作タイムチャート
を示す図である。

【図６】オペレーションの構成を示す図である。

【図７】オペレーションの構成の変形例を示す図であ
る。

【図８】オペレーションの構成の変形例を示す図であ
る。

【図９】オペレーションの構成の変形例を示す図であ
る。

【図１０】オペレーションの構成の変形例を示す図であ
る。

【図１１】コード化演算オペランドのコード表の一例で
ある。

【図１２】メモリの１アドレスに２つのデータが格納さ
れる様子を示す図である。

【図１３】データオペランドを分割して、複数データの
演算指示を行うオペレーションの構成を示す図である。

【図１４】アドレス連続情報を含むオペレーションの構
成を示す図である。

【図１５】ランダムアクセスキューの状態を示す図であ
る。

【図１６】ランダムアクセスキューの状態を示す図であ
る。

【図１７】ランダムアクセスキューの状態を示す図であ
る。

【図１８】ランダムアクセスキューがＦＵＬＬになった
際の動作手順を示すフローチャートである。

【図１９】オペレーション格納手段の構成を示す図であ
る。

【図２０】ＡＴＭ制御装置の構成を示す図である。

【図２１】ＰＭ処理の概要を示す図である。

【図２２】１ブロック内の本発明のＰＭ処理の動作を示
すシーケンス図である。

【図２３】１ブロック内の本発明のＰＭ処理の動作を示
すシーケンス図である。

【図２４】１ブロック内の本発明のＰＭ処理の動作を示
すシーケンス図である。

【図２５】ＣＰＵの演算処理の動作の流れを示す図であ
る。

【図２６】複数データの演算処理の動作の流れを示す図
である。

【図２７】パイプラインによる演算処理の動作の流れを
示す図である。

【符号の説明】

１ メモリアクセス制御装置 １０ プロセッサ・ユニット １１ オペレーション生成手段 １２ オペレーション送信手段 ２０ メモリインタフェース・ユニット ２１ オペレーション格納手段 ２１ａ ランダムアクセスキュー ２１ｂ オペレーション制御手段 ２２ 演算処理手段 ２３ 演算結果送信手段 ３０ メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊山 武 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 今井 正治 兵庫県宝塚市雲雀丘山手２丁目15番地40ヒ ルズ雲雀丘201号室 (72)発明者 武内 良典 大阪府豊中市柴原町２−14−３−201 (72)発明者 北嶋 暁 大阪府高槻市大塚町２−21−５ Ｆターム(参考） 5B033 BB01 5B060 MM20 5K030 GA03 HA10 HB08 JA10 KA02 MB09 9A001 BB02 BB03 BB04 CZ03 DD07 KK54

Claims (22)

【特許請求の範囲】
1. 【請求項１】 メモリにアクセスして演算を行うメモリ
   アクセス制御装置において、 データを格納するメモリと、 イベント発生時、前記データに対するオペレーションの
   生成を行うオペレーション生成手段と、前記オペレーシ
   ョンを送信するオペレーション送信手段と、から構成さ
   れるプロセッサ・ユニットと、 前記オペレーションを受信して格納するオペレーション
   格納手段と、前記オペレーションの生成動作とは独立し
   て、前記オペレーションにもとづいて、前記メモリへア
   クセスし、前記データの演算処理を行う演算処理手段
   と、演算結果を前記プロセッサ・ユニットへ送信する演
   算結果送信手段と、から構成されるメモリインタフェー
   ス・ユニットと、 を有することを特徴とするメモリアクセス制御装置。
2. 【請求項２】 前記オペレーション生成手段は、メモリ
   アドレスと、前記データに対する演算指示である操作オ
   ペランドと、から構成される前記オペレーションを生成
   することを特徴とする請求項１記載のメモリアクセス制
   御装置。
3. 【請求項３】 前記オペレーション生成手段は、演算操
   作を示す演算オペランドと、演算ソースデータを示すデ
   ータオペランドと、から構成される前記操作オペランド
   を生成することを特徴とする請求項２記載のメモリアク
   セス制御装置。
4. 【請求項４】 前記オペレーション生成手段は、前記演
   算オペランドに、前記メモリに格納されている前記デー
   タのクリア操作を示すビット、または前記データを前記
   データオペランドの値に更新する即値操作を示すビッ
   ト、の少なくとも一方を備えた前記オペレーションを生
   成することを特徴とする請求項３記載のメモリアクセス
   制御装置。
5. 【請求項５】 前記演算処理手段は、前記データの前記
   クリア操作または前記即値操作を行う場合は、メモリリ
   ードアクセスを行わないことを特徴とする請求項４記載
   のメモリアクセス制御装置。
6. 【請求項６】 前記オペレーション生成手段は、前記演
   算オペランドに、前記メモリに格納されている前記デー
   タをマスクするマスクビットを備えた前記オペレーショ
   ンを生成することを特徴とする請求項３記載のメモリア
   クセス制御装置。
7. 【請求項７】 前記オペレーション生成手段は、前記演
   算オペランドをコード化した前記オペレーションを生成
   することを特徴とする請求項３記載のメモリアクセス制
   御装置。
8. 【請求項８】 前記オペレーション生成手段は、前記デ
   ータオペランドを分割して、複数データの演算指示を行
   うことを特徴とする請求項３記載のメモリアクセス制御
   装置。
9. 【請求項９】 前記オペレーション生成手段は、前記メ
   モリアドレスが連続する場合には、アドレス連続情報
   と、１つのメモリアドレスとを含むオペレーションを生
   成することを特徴とする請求項３記載のメモリアクセス
   制御装置。
10. 【請求項１０】 前記演算処理手段は、アドレスの連続
    数がｎの場合は、前記メモリからｎ回連続リード、演算
    処理、ｎ回連続ライトを行うことを特徴とする請求項９
    記載のメモリアクセス制御装置。
11. 【請求項１１】 前記オペレーション格納手段は、前記
    オペレーションを格納するキューと、前記キューに対す
    る前記オペレーションの制御を行うオペレーション制御
    手段と、から構成されることを特徴とする請求項１記載
    のメモリアクセス制御装置。
12. 【請求項１２】 前記オペレーション制御手段は、前記
    キュー内に、同一アドレスのオペレーションが格納され
    ている場合は、前記同一アドレスのオペレーションを優
    先して、連続してリードすることを特徴とする請求項１
    １記載のメモリアクセス制御装置。
13. 【請求項１３】 前記オペレーション制御手段は、前記
    キュー内に、連続アドレスのオペレーションが格納され
    ている場合は、前記連続アドレスのオペレーションを優
    先して、連続してリードすることを特徴とする請求項１
    １記載のメモリアクセス制御装置。
14. 【請求項１４】 前記オペレーション制御手段は、前記
    キュー内に、同一アドレスのオペレーションが存在する
    場合は、前記同一アドレスのオペレーションを無効化
    し、代わりに前記同一アドレスのオペレーションの演算
    操作を積算した積算オペレーションを生成することを特
    徴とする請求項１１記載のメモリアクセス制御装置。
15. 【請求項１５】 前記オペレーション制御手段は、前記
    キュー内に、ライトすべきオペレーションと同一アドレ
    スのオペレーションが存在する場合は、前記同一アドレ
    スのオペレーションを無効化し、代わりにライトすべき
    前記オペレーションの演算操作と、前記同一アドレスの
    オペレーションの演算操作とを積算した積算オペレーシ
    ョンを生成することを特徴とする請求項１１記載のメモ
    リアクセス制御装置。
16. 【請求項１６】 前記オペレーション制御手段は、前記
    キューの状態がＦＵＬＬの場合は、前記プロセッサ・ユ
    ニットに対し、次イベントによる処理をＷａｉｔさせる
    ことを特徴とする請求項１１記載のメモリアクセス制御
    装置。
17. 【請求項１７】 前記キューは、ランダムアクセスキュ
    ーと、レディキューと、から構成されることを特徴とす
    る請求項１１記載のメモリアクセス制御装置。
18. 【請求項１８】 前記オペレーション格納手段は、前記
    オペレーションを格納するキャッシュメモリと、同一メ
    モリアドレスに対する演算操作を前記キャッシュメモリ
    上で積算する処理を含む、前記キャッシュメモリに対す
    る前記オペレーションの制御を行うオペレーション制御
    手段と、から構成されることを特徴とする請求項１記載
    のメモリアクセス制御装置。
19. 【請求項１９】 前記演算処理手段は、前記オペレーシ
    ョンにもとづくアドレスに対して、メモリリードアクセ
    スを行う場合、前記アドレスと、前記アドレスの隣接ア
    ドレスに対してメモリリードを行い、前記アドレスと、
    前記隣接アドレスに対する前記オペレーションの演算結
    果をまとめて、メモリライトを行うことを特徴とする請
    求項１記載のメモリアクセス制御装置。
20. 【請求項２０】 前記プロセッサ・ユニット内の機能は
    ソフトウェアで構成し、前記メモリインタフェース・ユ
    ニット内の機能はハードウェアで構成することを特徴と
    する請求項１記載のメモリアクセス制御装置。
21. 【請求項２１】 ＡＴＭの通信管理の制御を行うＡＴＭ
    制御装置において、 前記ＡＴＭの通信管理に関するデータを格納するメモリ
    と、 イベント発生時に、前記データに対するオペレーション
    の生成を行うオペレーション生成手段と、前記オペレー
    ションを送信するオペレーション送信手段と、から構成
    されるプロセッサ・ユニットと、 前記オペレーションを受信して格納するオペレーション
    格納手段と、前記オペレーションの生成動作とは独立し
    て、前記オペレーションにもとづいて、前記メモリへア
    クセスし、前記データの演算処理を行う演算処理手段
    と、演算処理結果を前記プロセッサ・ユニットへ送信す
    る演算処理結果送信手段と、から構成されるメモリイン
    タフェース・ユニットと、 を有することを特徴とするＡＴＭ制御装置。
22. 【請求項２２】 前記メモリインタフェース・ユニット
    は、前記オペレーションにもとづいて、前記ＡＴＭの通
    信管理制御として、セル数の計数処理、ＯＡＭ性能管理
    の統計処理または課金処理の少なくとも１つの演算処理
    を行うことを特徴とする請求項２１記載のＡＴＭ制御装
    置。