JPS6240554A - バツフアメモリブロツク先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は主メモリ装置の一部のデータを保持してバッフ
ァメモリを制御するメモリ制御装置に関し、特にそのブ
ロックデータ先取多方式に関する。

（従来の技術） 主メモリ装置のデータの一部を保持し、主メモリ装置に
比較して高速動作を行うバッファメモリは、みかけ上の
メモリ性能を大きく向上させることが可能なために多く
の装置で採用されている。

このみかけ上のメモリ性能をよシ向上させるためＫは、
バッファメモリ上に必要とするデータが存在する確率（
バッファメモリヒツト率と呼ぶ）を高くする必要がある
。このためにはバッファメモリ容量を増加させればよい
が、これにはハードウェア量の増大、ならびにバッファ
メモリの速度低下という問題がある。

バッファ容量を増加させずにバッファメモリヒツト率を
上げる方法として、従来からブロックデータの先取りが
公知である。ここで、ブロックとはバッファメモリ上に
登録するデータの単位である。ブロックの先取シとは、
るるブロックにアクセスがめったとき、次のアドレスの
ブロックをあらかじめ主メモリ装置から先取りしておく
処理方式である。これはプログラムの性質としであるア
クセスが発生したとき、近い時間にそのアドレス近傍の
データがアクセスされる確率が高いことを利用し、アク
セスされる前にバッファメモリ上に先取シしておくこと
によりバッファメモリヒツト率を向上させようとするも
のである。

（発明が解決しようとする問題点） しかしながら、上述した従来のブロックデータの先取シ
には次のような問題がある。主メモリ装置からバッファ
メモリ上に新たにブロックデータを登録する際には、バ
ッファメモリのディレクトリへの登録、バッファメモリ
上の置換場所の決定、ならびにブロックデータのバッフ
ァメモリへの書込み処理が必要になるが、このために他
のバッファメモリアクセス処理が妨げられて遅らされる
という欠点がある。また、主メモリ装置にもブロックデ
ータの読出しの負荷がかかり、他のアクセ、スの妨げと
なる。先取りされたブロックデータが後続アクセスによ
って大部分使用されるならば、あまシ損失がなく、バッ
ファメモリのヒツト率向上による効果は大きいが、後続
アクセスで使用される率が低いとかえって性能上の損失
を招きかねないことになるという欠点がある。

本発明の目的は、ブロックデータ先取シの効果を上げる
ため、先取シされたデータの後続アクセスでの使用率を
向上させ、ブロックデータ先取９処理が後続のバッファ
メモリアクセス処理を妨げることか少ない環境で上記先
取りを行うことによって上記欠点を除去し、高いバッフ
ァメモリへの読出し／書込みアクセス頻度のもとでもブ
ロックデータの先取シ処理による後続バッファメモリア
クセス処理への影響を避けることができるように構成し
たバッファメモリブロック先取υ方式を提供することに
ある。

（問題点を解決するための手段） 本発明によるバッファメモリブロック先取シ方式は１台
以上の演算制御装置と、１台以上の入出力制御装置と、
１台以上の主メモリ装置と、演算制御装置および入出力
制御装置からのメモリリクエストを受けて主メモリ装置
へのメモリアクセスを仲介するためのメモリ制御装置と
を含む情報処理システムにおけるものであって、メモリ
制御装置はバッファメモリと、アドレス加算手段と、索
引先取υ手段とを具備して構成したものである。

パックアメモリは、主メモリ装置のデータの一部分の写
しを保持するためのものである。

アドレス加算手段はメモリリクエスト処理に際シ、対象
データがバッファメモリ上に存在しないか、または存在
してもメモリリクエストが先取りされたバッファメモリ
ブロックに対する初めてのアクセスであるとき、データ
の属するバッファメモリブロックの次のブロックアドレ
スを求めるリクエストアドレスを加算するためのもので
ある。

索引先取シ手段は、加算によってもリクエストアドレス
の実ページ番号部が変らず、ページ内アドレスのみの変
化であるときには加算結果のアドレスで対応するバッフ
ァメモリブロックのバッファメモリへの登録の有無を索
引し、索引の結果が無であるときにはバッファメモリブ
ロックのバッファメモリ上への先取りを行うためのもの
である。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は本発明によるバッファメモリブロック先取シ方
式を実現する一実施例を示すブロック図であシ、第２図
は第１図のバッファメモリディレクトリの内部の情報形
式例を示す説明図である。

第１図において、１０１．１０２はそれぞれすクエスト
受付は回路、１１は第１のリクエストレジスタ、１２は
第２のリクエストレジスタ、１３は第８のリクエストレ
ジスタ、１４は主メモリアクセスレジスタ、１５は書込
みデータレジスタ、１６は読出しデータレジスタ、１１
はバッファメモリディレクトリ、１８はバッファメモリ
、１９１〜１９５は先取シ指示ビット、２０は加算カウ
ンタ、２２はディレクトリレジスタである。

第１図において、メモリ制御装置５は演算制御装置１、
あるいは入出力制御装置２からのメモリリクエストおよ
びそのリクエスト種類、リクエストアドレス、ならびに
書込みデータのようなリクエスト情報を信号１６０１．
５０２から受取り、主メモリ装置４へのメモリアクセス
処理を行う。

本発明の迩用爆れるメモリ制御装置３にはバッファメモ
リ１８が備えられている。大形の情報処理システムの高
速比は半導体素子技術の進歩とともに進展しているが、
演算制御装置１や入出力制御装置２の処理速度の向上に
対して主メモリ装置４のメモリ素子の処理速度は相対的
に改善されていない。このため、演算制御装置１の内部
のみでなく、メモリ制御装置３の内部にも演算制御装置
１よシ処理速度は遅いが容量の大きいバッファメモリ１
８を設け、みかけ上のメモリアクセス性能が向上されて
いる。

次に、メモリ制御装置３の内部の動作を説明する。

演算制御装置１や入出力制御装置２から信号線５０１．
５０２を介して送出されたリクエスト情報は、リクエス
ト受付は回路１０１．１０２に受付けられる。リクエス
ト受付は回路１０１，１０２は第１図の例に限らず、演
算制御装ｆ！Ｌ１や入出力制御装置２が複数台置かれて
いるときには、それに伴ってリクエスト受付は回路１０
２の台数はさらに増加する。リクエスト受付は回路１０
１゜１０２によって受付けられたリクエスト群のなかか
ら一つのリクエストが選択され、そのリクエスト情報が
第１のリクエストレジスタ１１に入れられる。

第１のリクエストレジスタ１１ではバッファメモリブイ
レフ）　ＩＪ　Ｉ　Ｔの索引が行われる。

バッファメモリディレクトリ１７にはバッファメモリ１
８で保持される主メモリ装置データのアドレス情報が登
録されておシ、これを索引することによシ所要データの
バッファメモリ１８上でのデータの有無（バッファメモ
リヒツトおよびバッファメモリミスヒツトと呼ぶ）、な
らびにデータがバッファメモリ１８上に存在するときの
存在場所の情報がディレクトリレジスタ２２に得られる
。

バッファメモリミスヒツト時には、主メモリ装置４に対
して第２のリクエストレジスタ１２を介して主メモリア
クセスレジスタ１４からブロックデータ続出し要求が送
出される。主メモリ装置４から信号線５２を介して読出
されたブロックデータは書込みデータレジスタ１５を介
してバッファメモＩＪ　１８　Ｋ書込まれ、さらに所要
のデータが読出しデータレジスタ１６を介してメモリリ
クエストを送出した装置へ返される。

一方、リクエストによシ処理を並行して行い、バッファ
メモリミスヒツトを発生した場合には、リクエスト情報
は第２のリクエストレジスタ１２、ならびに第８のリク
エストレジスタ１Ｓを介して再び第１のリクエストレジ
スタ１１に送出され、以後の同一ブロックへのメモリリ
クエストではバッファメモリヒツトとなるように、バッ
ファメモリディレクトリ１７へのブロックアドレス登録
が行われる。

Ｗ２Ｂ図はバッファメモリディレクトリ１７の内容の一
形式を示すが、バッファメモリディレクトリ１７の各エ
ントリはｖ、ｐ、ならびにアドレスの情報を含み、バッ
ファメモリディレクトリ１１は多数のエントリよシ構成
される。各エントリがバッファメモリ１Ｂの各ブロック
に対応し、■ビットはバッファメモリブロックデータの
有効性を示し、アドレスはそのブロックデータの主メモ
リ装置アドレス情報を示す。Ｐビットはブロックデータ
先取りのために付加されたビットで、Ｐビットがオンの
ときに上記のブロックは先取シされたブロックで、未だ
メモリリクエストによってアクセスされたことがない状
態であることが示されている０ストアイン（５ｔｏｒｅ
　−ｉｎ）方式のノ（ラフアメモリディレクトリ１７で
は、さらに修飾ピッ）Ｍもある。演算制御装置１からの
メモリリクエストでバッファメモリミスヒツトが発生し
、前述のようなバッファメモリディレクトリ１きの登録
を行うときにはＰビットはオフ状態として登録される。

ブロックデータの先取りを行う本実施例では、バッファ
メモリミスヒツト処理時、さらに以下の動作が行われる
。

第１のリクエストレジスタ１１でバッファメモリディレ
クトリ１７への登録を行った後、リクエスト情報は再び
第２のリクエストレジスタ１２、ナラヒに第８のリクエ
ストレジスタ１３に送られる。

このとき、第２のリクエストレジスタ１２から第３のリ
クエストレジスタ１５へのブロックの移行の際、ページ
内ブロックアドレスの加算カウンタ２０によりリクエス
トアドレスにはページ内のブロックアドレスが加算され
る。

大形の情報処理システムでは一般に論理アドレス方式が
採用されているが、斯かるシステムでは演算制御装置１
での命令実行、あるいはシステムによっては入出力デー
タ転送も論理アドレス上で実行される。論理アドレス空
間は多数のページに分割されており、論理アドレスでの
論理ページ番号と、主メモリ装置４のメモリアドレスで
ある実アドレスでの実ページ番号との関係は演算制御装
置１の内部に設けられた高速アドレス変換バッファによ
り対応づけられる。ここで、論理ページ内アドレスト実
ページ内のアドレスとは同じものである。

なお、一般にページの大きさは２にバイト、あるいは４
にバイトであり、バッファメモリ１８のブロックの大き
さは８２バイト〜１２８バイト程度がよく採用されてい
る。

プログラム上の近傍アドレスとは論理アドレス上での近
傍アドレスであり、実アドレス上での近傍アドレスを意
味するものではない。つまり、実アドレス上での隣のブ
ロックは同一ページ内である限り論理アドレス上でも隣
のブロックであるが、ページ番号が異なる場合には論理
アドレス上でも隣のブロックとは限らない。

以上の意味において、ページを越えるようなブロックデ
ータの先取りは、その先取りの効果をもたないものとな
る。したがって、上記ページ内ブロックアドレスを加算
するための加算カウンタ２０によるページ内のブロック
アドレス加ＪＬ時にオーバフローが発生すると、本実施
例においてはブロックデータの先取りを中止する。

オーバフローが発生しないときには、次のブロックアド
レスを示すように加算されたリクエストアドレスが第８
のリクエストレジスタ１３から第１のリクエストレジス
タ１１に送出され、第１のリクエストレジスタ１１では
再びバッファメモリディレクト’Ｊ　Ｌ　７の索引が行
われる。バッファメモリヒツトであるとそこで処理は終
了するが、ミスヒツトであると前述のようなメモリ装置
４へのブロックデータ読出し要求、およびバッファメモ
リ１８への登録が行われる。ここで、バッファメモリデ
ィレクトリ１７へのＰビットはオンにされて登録される
。つまシ、このブロックは先取シされたブロックで、未
だ実際のメモリリクエストではアクセスされていないブ
ロックであることが示される。

以上は、演算制御装置１または入出力制御装置２からの
メモリリクエストがバッファメモリミスヒツトとなった
ときの処理であるが、次にバッファメモリヒツトとなっ
たときの処理を説明する。

第１のリクエストレジスタ１１でバッファメモリディレ
クトリ１７の索引がまず行われるが、リクエストが読出
し要求のときには第２のリクエストレジスタ１２を介し
て送出されたアドレスおよびディレクトリレジスタ２２
の情報でバッフアメ。

モリ１８から所要データが読出され、読出しデータレジ
スタ１６を介してメモリリクエストを送出した装置へ返
される。リクエストが書込み要求であるときには、第２
のリクエストレジスタ１２を介したアドレスおよびディ
レクトリレジスタ２２の情報で指定されたバッファメモ
リ１８に、書込みデータレジスタ１５のデータが書込ま
れる。

第１のリクエストレジスタ１１からのバッファメモリデ
ィレクトリ１１の累引時にヒツトしたエントリのＰビッ
トが調べられ、Ｐビットがオフであるとブロックデータ
の先取シは抑えられるが、Ｐビットがオンであると第２
のリクエストレジスタ１２、ならびに第８のリクエスト
レジスタ１３を介して再びリクエスト情報を第１のリク
エストレジスタ１１に戻し、バッファメモリディレクト
リ１７の対応するエントリのＰビットオフ時の処理が行
われる。さらに、Ｐビットがオンで１、バッファメモリ
ミスヒツトのときと同様なブロックデータの先取り処理
を行う。つまり、リクエストアドレスのページ内ブロッ
クアドレス加算カクンメ２０による加算が行われ、オー
バフローが検出されないときには加算されたアドレスの
バッファメモリディレクトリ１７の索引が行われる。索
引の結果、バッファメモリ１８がミスヒツトであればブ
ロックデータの先取シが行われ、新しく先取りブロック
がＰビットをオンにしてバッファメモリディレクトリ１
７およびバッファメモリ１８に登録される。

（発明の効果） 以上説明したように本発明では、メモリ制御装置間に設
置されたバッファメモリの処理において、メモリ制御装
置へのメモリリクエストの属するブロックと、このブロ
ックの次のブロックが同一ページ内であるときのみブロ
ックデータの先取ＭＬ理を行うようにしたことにより、
無駄なブロックの先取りを減少させ、またメモリ制御装
置内でのブロックデータの先取りは演算制御装置内での
バッファメモリヒツト処理の妨げとはならないため、ブ
ロックデータの先取り効果を上げ、メモリ装置内のバッ
ファメモリヒツト率を改善することにより性能を向上さ
せることができる。

【図面の簡単な説明】

第１図は、本発明によるバッファメモリブロック先取り
方式を実現する一実施例を示すブロック図である。 第２図は、第１図のバッファメモリディレクトリの内部
の情報形式例を示す説明図である。 １・・・演算制御装置 ２・・・入出力制御装置 ３・・・メモリ制御装置 ４φ・・主メモリ装置 １０１．１０２・・・リクエスト受付は回路１１〜１５
−−−リクエストレジスタ １４・壷昏主メモリアクセスレジスタ １５・・ｅ書込みデータレジスタ １６・・・続出しデータレジスタ １７・φ・バッファメモリディレクトリ１８・・・バッ
ファメモリ １９１〜１９３・・・先取υ指示ビット２０・・・加算
カウンタ

Claims (1)

【特許請求の範囲】
1. １台以上の演算制御装置と、１台以上の入出力制御装置
   と、１台以上の主メモリ装置と、前記演算制御装置およ
   び前記入出力制御装置からのメモリリクエストを受けて
   前記主メモリ装置へのメモリアクセスを仲介するための
   メモリ制御装置とを含む情報処理システムにおけるバッ
   ファメモリブロック先取り方式であつて、前記メモリ制
   御装置は前記主メモリ装置のデータの一部分の写しを保
   持するためのバッファメモリと、メモリリクエスト処理
   に際し、対象データが前記バッファメモリ上に存在しな
   いか、または存在しても前記メモリリクエストが先取り
   されたバッファメモリブロックに対する初めてのアクセ
   スであるとき、前記データの属するバッファメモリブロ
   ックの次のブロックアドレスを求めるリクエストアドレ
   スを加算するためのアドレス加算手段と、前記加算によ
   つても前記リクエストアドレスの実ページ番号部が変ら
   ず、ページ内アドレスのみの変化であるときには、前記
   加算結果のアドレスで対応するバッファメモリブロック
   のバッファメモリへの登録の有無を索引し、前記索引の
   結果が無であるときには前記バッファメモリブロックの
   前記バッファメモリ上への先取りを行うための索引先取
   り手段とを具備して構成したことを特徴とするバッファ
   メモリブロック先取り方式。