JPH11308300A - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
- Publication number
- JPH11308300A JPH11308300A JP10115691A JP11569198A JPH11308300A JP H11308300 A JPH11308300 A JP H11308300A JP 10115691 A JP10115691 A JP 10115691A JP 11569198 A JP11569198 A JP 11569198A JP H11308300 A JPH11308300 A JP H11308300A
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- JP
- Japan
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- packet
- serial interface
- circuit
- csr
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- Prior art date
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- Communication Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】制御系パケットを効率良く、しかも高速に処理
することができるシリアルインタフェース回路を提供す
る。 【解決手段】受信パケットがCSR用FIFO105に
格納すべきCSR宛のパケットであるのか、受信用FI
FO104に格納すべきパケットであるのかを判断する
分別回路108とを設け、CSR用FIFO105にお
いて書き込み要求パケットの場合には即座に信号CSR
−Compをリンクコア101に出力し、受けた要求パケッ
トが読み出し要求の場合、前のパケット処理が終了して
いるときは信号CSR−Compをリンクコア101に出力
し、前のパケットの処理が終了していないときには、信
号CSR−Busyをリンクコア101に出力し、リンクコ
ア101に信号CSR−Compまたは信号CSR−Busyに
応じたアクノリッジパケットを生成させるように構成す
る。
することができるシリアルインタフェース回路を提供す
る。 【解決手段】受信パケットがCSR用FIFO105に
格納すべきCSR宛のパケットであるのか、受信用FI
FO104に格納すべきパケットであるのかを判断する
分別回路108とを設け、CSR用FIFO105にお
いて書き込み要求パケットの場合には即座に信号CSR
−Compをリンクコア101に出力し、受けた要求パケッ
トが読み出し要求の場合、前のパケット処理が終了して
いるときは信号CSR−Compをリンクコア101に出力
し、前のパケットの処理が終了していないときには、信
号CSR−Busyをリンクコア101に出力し、リンクコ
ア101に信号CSR−Compまたは信号CSR−Busyに
応じたアクノリッジパケットを生成させるように構成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にHDD(Hard Disk
Drive) 、DVD(Digital Video Disk)−ROM、CD
(Compact Disk)−ROM、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路に関するものである。
ルインタフェース回路に係り、特にHDD(Hard Disk
Drive) 、DVD(Digital Video Disk)−ROM、CD
(Compact Disk)−ROM、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路に関するものである。
【0002】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するIEEE(The Institute of Elect
ricaland Electronic Engineers) 1394、High
Performance Sirial Busが規
格化された。
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するIEEE(The Institute of Elect
ricaland Electronic Engineers) 1394、High
Performance Sirial Busが規
格化された。
【0003】このIEEE1394シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、2つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス(Asynch
ronous) 転送であり、他の一つはあるノードから125
μsに1回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、2つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス(Asynch
ronous) 転送であり、他の一つはあるノードから125
μsに1回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。
【0004】このように、2つの転送モードを有するI
EEE1394シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、IEEE1394規
格では、取り扱う最小データの単位は1クワドレット(q
uadlet) (=4バイト=32ビット)である。
EEE1394シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、IEEE1394規
格では、取り扱う最小データの単位は1クワドレット(q
uadlet) (=4バイト=32ビット)である。
【0005】IEEE1394規格では、通常、コンピ
ュータデータは、図5に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図5
(a)に示すように、バスを獲得するためのアービトレ
ーション(arb)、データを転送するパケットトラン
スミッション、およびアクノリッジメント(ack)の
3つの遷移状態をとる。
ュータデータは、図5に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図5
(a)に示すように、バスを獲得するためのアービトレ
ーション(arb)、データを転送するパケットトラン
スミッション、およびアクノリッジメント(ack)の
3つの遷移状態をとる。
【0006】そして、パケットトランスミッションの実
行は、図5(b)に示すようなフォーマットで行われ
る。転送パケットの第1クワドレットは、16ビットの
デスティネーションID(destination ID)領域、6ビッ
トのトランザクション・ラベルtl(transaction labe
l) 領域、2ビットのリトライ コードrt(retry cod
e)領域、4ビットのトランザクション・コードtcod
e(transanction code) 領域、および4ビットのプライ
オリティpri(priority)領域から構成されている。デ
スティネーションID領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。
行は、図5(b)に示すようなフォーマットで行われ
る。転送パケットの第1クワドレットは、16ビットの
デスティネーションID(destination ID)領域、6ビッ
トのトランザクション・ラベルtl(transaction labe
l) 領域、2ビットのリトライ コードrt(retry cod
e)領域、4ビットのトランザクション・コードtcod
e(transanction code) 領域、および4ビットのプライ
オリティpri(priority)領域から構成されている。デ
スティネーションID領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。
【0007】第2クワドレットおよび第3クワドレット
は、16ビットのソースID(source ID) 領域、および
48ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースID領
域はこのパケットを送ったノードIDを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。
は、16ビットのソースID(source ID) 領域、および
48ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースID領
域はこのパケットを送ったノードIDを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。
【0008】第4クワドレットは、16ビットのデータ
長(data length) 領域、および16ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はtc
odeがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。
長(data length) 領域、および16ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はtc
odeがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。
【0009】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダCRC(header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータCRC(data CRC) 領域は、データフィールド
の誤り検出符号である。
クワドレットに付加されたヘッダCRC(header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータCRC(data CRC) 領域は、データフィールド
の誤り検出符号である。
【0010】そして、上述したように、アシンクロナス
転送で行われる通常のコンピュータデータの転送では、
そのプロトコルとして、SBP−2(Serial Bus Protoc
ol-2) が用いられる。なお、このプロトコルによると、
ストレージデバイス(Storage Device)であるターゲット
(Target)からホストコンピュータ(Host Computer) であ
るイニシエータ(Initiator) にデータを転送するとき
は、ストレージデバイスからホストコンピュータのメモ
リへデータを書き込む形で、またホストコンピュータか
らターゲットにデータを転送するときは、ストレージデ
バイスがホストコンピュータのメモリのデータを読み出
す形で転送が行われる。
転送で行われる通常のコンピュータデータの転送では、
そのプロトコルとして、SBP−2(Serial Bus Protoc
ol-2) が用いられる。なお、このプロトコルによると、
ストレージデバイス(Storage Device)であるターゲット
(Target)からホストコンピュータ(Host Computer) であ
るイニシエータ(Initiator) にデータを転送するとき
は、ストレージデバイスからホストコンピュータのメモ
リへデータを書き込む形で、またホストコンピュータか
らターゲットにデータを転送するときは、ストレージデ
バイスがホストコンピュータのメモリのデータを読み出
す形で転送が行われる。
【0011】
【発明が解決しようとする課題】ところで、シリアルイ
ンタフェース回路においては、たとえばアイソクロナス
通信用のコアレジスタ、バス・ディペンド(bus・depend
ent)レジスタ、ユニット・アーキテクチャ( unit・arch
itecture) レジスタ等からなる制御およびステータスの
レジスタであるCSR(Control and Status Registers)
が設けられる。
ンタフェース回路においては、たとえばアイソクロナス
通信用のコアレジスタ、バス・ディペンド(bus・depend
ent)レジスタ、ユニット・アーキテクチャ( unit・arch
itecture) レジスタ等からなる制御およびステータスの
レジスタであるCSR(Control and Status Registers)
が設けられる。
【0012】IEEE1394シリアルインタフェース
上で、CSRへのアクセス(読み出し/書き込み)は、
一般的にソフトウェアで行われていた。これは、CSR
自体もソフトウェア側で持っているためである。このよ
うな場合には、制御回路としてのCPU側で全ての処理
を行うため、アクセスに対する要求(Request) パケット
はコマンド転送用のパケットと同一の受信FIFO(Fir
s-In First-Out) に格納した後、順次CPUが読み出
し、所定の処理を行う。
上で、CSRへのアクセス(読み出し/書き込み)は、
一般的にソフトウェアで行われていた。これは、CSR
自体もソフトウェア側で持っているためである。このよ
うな場合には、制御回路としてのCPU側で全ての処理
を行うため、アクセスに対する要求(Request) パケット
はコマンド転送用のパケットと同一の受信FIFO(Fir
s-In First-Out) に格納した後、順次CPUが読み出
し、所定の処理を行う。
【0013】しかしながら、CPUの負荷を軽減する等
の観点からCSRをハードウェアで実現することが要望
されるが、この場合、これらのパケットが同じFIFO
に格納されて処理されることは、効率が悪く、高速・効
率化をねらってハードウェアで実現する意味がなくなっ
てしまう。
の観点からCSRをハードウェアで実現することが要望
されるが、この場合、これらのパケットが同じFIFO
に格納されて処理されることは、効率が悪く、高速・効
率化をねらってハードウェアで実現する意味がなくなっ
てしまう。
【0014】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、制御系パケットを効率良く、し
かも高速に処理することができるシリアルインタフェー
ス回路を提供することにある。
のであり、その目的は、制御系パケットを効率良く、し
かも高速に処理することができるシリアルインタフェー
ス回路を提供することにある。
【0015】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリアルインタフェースバスを転送され
たパケットを受信し、受信パケットに対するアクノリッ
ジパケットを当該シリアルインタフェースバスに送信す
るシリアルインタフェース回路であって、制御およびス
テータス用レジスタと、上記レジスタへのアクセスを要
求する要求パケットが格納される第1の記憶手段と、制
御用パケットが格納される第2の記憶手段と、受信パケ
ットが上記レジスタへの要求パケットの場合に、当該要
求パケットの内容および処理に応じたアクノリッジパケ
ットを生成するアクノリッジ生成回路と、上記レジスタ
または上記第2の記憶手段に格納された制御用パケット
の内容に応じた処理を行う制御回路とを有する。
め、本発明は、シリアルインタフェースバスを転送され
たパケットを受信し、受信パケットに対するアクノリッ
ジパケットを当該シリアルインタフェースバスに送信す
るシリアルインタフェース回路であって、制御およびス
テータス用レジスタと、上記レジスタへのアクセスを要
求する要求パケットが格納される第1の記憶手段と、制
御用パケットが格納される第2の記憶手段と、受信パケ
ットが上記レジスタへの要求パケットの場合に、当該要
求パケットの内容および処理に応じたアクノリッジパケ
ットを生成するアクノリッジ生成回路と、上記レジスタ
または上記第2の記憶手段に格納された制御用パケット
の内容に応じた処理を行う制御回路とを有する。
【0016】また、本発明は、シリアルインタフェース
バスを転送された供給先情報が付加されているパケット
を受信し、受信パケットに対するアクノリッジパケット
を当該シリアルインタフェースバスに送信するシリアル
インタフェース回路であって、制御およびステータス用
レジスタと、上記レジスタへのアクセスを要求する要求
パケットが格納される第1の記憶手段と、制御用パケッ
トが格納される第2の記憶手段と、受信パケットを受け
て、上記供給先情報から受信パケットが上記要求パケッ
トであると判断した場合には当該要求パケットを上記第
1の記憶手段に書き込ませ、上記制御用パケットである
と判断した場合には当該制御用パケットを上記第2の記
憶手段に書き込ませる分別回路と、受信パケットが上記
レジスタへの要求パケットの場合に、当該要求パケット
の内容および処理に応じたアクノリッジパケットを生成
するアクノリッジ生成回路と、上記レジスタまたは上記
第2の記憶手段に格納された制御パケットの内容に応じ
た処理を行う制御回路とを有する。
バスを転送された供給先情報が付加されているパケット
を受信し、受信パケットに対するアクノリッジパケット
を当該シリアルインタフェースバスに送信するシリアル
インタフェース回路であって、制御およびステータス用
レジスタと、上記レジスタへのアクセスを要求する要求
パケットが格納される第1の記憶手段と、制御用パケッ
トが格納される第2の記憶手段と、受信パケットを受け
て、上記供給先情報から受信パケットが上記要求パケッ
トであると判断した場合には当該要求パケットを上記第
1の記憶手段に書き込ませ、上記制御用パケットである
と判断した場合には当該制御用パケットを上記第2の記
憶手段に書き込ませる分別回路と、受信パケットが上記
レジスタへの要求パケットの場合に、当該要求パケット
の内容および処理に応じたアクノリッジパケットを生成
するアクノリッジ生成回路と、上記レジスタまたは上記
第2の記憶手段に格納された制御パケットの内容に応じ
た処理を行う制御回路とを有する。
【0017】また、本発明では、上記第1の記憶手段
は、格納された要求パケットがレジスタへの書き込み要
求パケットの場合には、処理が完了したことを示すコン
プリート信号を上記アクノリッジ生成回路に出力し、読
み出し要求パケットの場合、前のパケットの処理が終了
していない場合には処理中であることを示すビジー信号
を上記アクノリッジ生成回路に出力し、上記アクノリッ
ジ生成回路は、コンプリート信号を受けた場合にはコン
プリートのアクノリッジパケットを送信し、ビジー信号
を受けた場合にはビジーのアクノリッジパケットを送信
する。
は、格納された要求パケットがレジスタへの書き込み要
求パケットの場合には、処理が完了したことを示すコン
プリート信号を上記アクノリッジ生成回路に出力し、読
み出し要求パケットの場合、前のパケットの処理が終了
していない場合には処理中であることを示すビジー信号
を上記アクノリッジ生成回路に出力し、上記アクノリッ
ジ生成回路は、コンプリート信号を受けた場合にはコン
プリートのアクノリッジパケットを送信し、ビジー信号
を受けた場合にはビジーのアクノリッジパケットを送信
する。
【0018】また、本発明では、上記分別回路は、受信
パケットの供給先情報を判別するまで、受信パケットを
上記第1および第2の記憶手段に書き込ませ、判別の結
果、受信パケットが上記要求パケットである場合には、
上記第2の記憶手段のパケットの書き込みを停止させ
る。
パケットの供給先情報を判別するまで、受信パケットを
上記第1および第2の記憶手段に書き込ませ、判別の結
果、受信パケットが上記要求パケットである場合には、
上記第2の記憶手段のパケットの書き込みを停止させ
る。
【0019】また、本発明では、上記分別回路は、上記
第2の記憶手段の書き込みを停止させるとともに、書き
込みポインタを当該書き込みの前の状態に戻させる。
第2の記憶手段の書き込みを停止させるとともに、書き
込みポインタを当該書き込みの前の状態に戻させる。
【0020】また、本発明では、上記受信パケットはア
シンクロナスパケットであり、上記供給先情報は、デス
ティネーション・オフセット(destination offset)領域
に設定されている情報である。
シンクロナスパケットであり、上記供給先情報は、デス
ティネーション・オフセット(destination offset)領域
に設定されている情報である。
【0021】本発明によれば、シリアルインタフェース
バスを転送されたパケットは、たとえば分別回路に入力
される。分別回路では、たとえば受信パケットに付加さ
れている供給先情報により制御およびステータス用レジ
スタのアクセスを要求する要求パケットか、コマンド等
の制御用パケットであるかが判別される。このとき、受
信パケットが上記要求パケットであると判断した場合に
は当該要求パケットが第1の記憶手段に書き込まれ、制
御用パケットであると判断した場合には当該制御用パケ
ットが第2の記憶手段に書き込まれる。第1の記憶手段
では、書き込まれた要求パケットが書き込み要求パケッ
トの場合には、即座に処理が完了したことを示すコンプ
リート信号がアクノリッジ生成回路に出力される。ま
た、読み出し要求パケットの場合であって、前のパケッ
トの処理が終了していない場合には処理中であることを
示すビジー信号がアクノリッジ生成回路に出力される。
そして、アクノリッジ生成回路から、コンプリート信号
を受けた場合にはコンプリートのアクノリッジパケット
が、ビジー信号を受けた場合にはビジーのアクノリッジ
パケットが、シリアルインタフェースバスに送信され
る。
バスを転送されたパケットは、たとえば分別回路に入力
される。分別回路では、たとえば受信パケットに付加さ
れている供給先情報により制御およびステータス用レジ
スタのアクセスを要求する要求パケットか、コマンド等
の制御用パケットであるかが判別される。このとき、受
信パケットが上記要求パケットであると判断した場合に
は当該要求パケットが第1の記憶手段に書き込まれ、制
御用パケットであると判断した場合には当該制御用パケ
ットが第2の記憶手段に書き込まれる。第1の記憶手段
では、書き込まれた要求パケットが書き込み要求パケッ
トの場合には、即座に処理が完了したことを示すコンプ
リート信号がアクノリッジ生成回路に出力される。ま
た、読み出し要求パケットの場合であって、前のパケッ
トの処理が終了していない場合には処理中であることを
示すビジー信号がアクノリッジ生成回路に出力される。
そして、アクノリッジ生成回路から、コンプリート信号
を受けた場合にはコンプリートのアクノリッジパケット
が、ビジー信号を受けた場合にはビジーのアクノリッジ
パケットが、シリアルインタフェースバスに送信され
る。
【0022】また、分別回路では、たとえば受信パケッ
トの供給先情報を判別するまで、受信パケットが第1お
よび第2の記憶手段の両方に書き込まれる。そして、判
別の結果、受信パケットが要求パケットである場合に
は、第2の記憶手段のパケットの書き込みが停止させ、
また第2の記憶手段の書き込みポインタが当該書き込み
の前の状態に戻される。
トの供給先情報を判別するまで、受信パケットが第1お
よび第2の記憶手段の両方に書き込まれる。そして、判
別の結果、受信パケットが要求パケットである場合に
は、第2の記憶手段のパケットの書き込みが停止させ、
また第2の記憶手段の書き込みポインタが当該書き込み
の前の状態に戻される。
【0023】
【発明の実施の形態】図1は、本発明に係るIEEE1
394シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図1においては、アイソクロナス通信系
回路の具体的な構成は図示していない。
394シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図1においては、アイソクロナス通信系
回路の具体的な構成は図示していない。
【0024】このシリアルインタフェース回路は、リン
ク/トランザクション・レイヤ集積回路10、フィジカ
ル・レイヤ回路20、ストレージデバイスとしての図示
しないハードディスクドライバ(HDD)のコントロー
ラ30、ホストコンピュータとしてのローカルプロセッ
サ40により構成されている。
ク/トランザクション・レイヤ集積回路10、フィジカ
ル・レイヤ回路20、ストレージデバイスとしての図示
しないハードディスクドライバ(HDD)のコントロー
ラ30、ホストコンピュータとしてのローカルプロセッ
サ40により構成されている。
【0025】リンク/トランザクション・レイヤ集積回
路10は、リンク・レイヤ回路100およびトランザク
ション・レイヤ回路120が集積化されて構成され、ロ
ーカルプロセッサ40の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路20の制御を行
う。
路10は、リンク・レイヤ回路100およびトランザク
ション・レイヤ回路120が集積化されて構成され、ロ
ーカルプロセッサ40の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路20の制御を行
う。
【0026】リンク・レイヤ回路100は、図1に示す
ように、リンクコア(Link Core))101、CPUインタ
フェース回路(Sub-CPU I/F )102、アシンクロナス
通信で用いられる送信用FIFO(AT-FIFO)103、受
信用FIFO(AR-FIFO)104、CSR用FIFO10
5、CSR106、ORゲート107、受信パケットを
判別する分別回路(DeMux) 108、セルフID用リゾル
バ(Resolver)109、およびコントロールレジスタ(Co
ntrol Registers 、以下CRという)110により構成
されている。
ように、リンクコア(Link Core))101、CPUインタ
フェース回路(Sub-CPU I/F )102、アシンクロナス
通信で用いられる送信用FIFO(AT-FIFO)103、受
信用FIFO(AR-FIFO)104、CSR用FIFO10
5、CSR106、ORゲート107、受信パケットを
判別する分別回路(DeMux) 108、セルフID用リゾル
バ(Resolver)109、およびコントロールレジスタ(Co
ntrol Registers 、以下CRという)110により構成
されている。
【0027】リンクコア101は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのIEEE1394シリアルバス
BSを直接ドライブするフィジカル・レイヤ回路20と
のインタフェース回路、125μs毎にリセットされる
サイクルタイマ、サイクルモニタやCRC回路から構成
されている。リンクコア101は、CSR用FIFO1
05から信号CSR−Compをハイレベルで受けた場合に
アクノリッジ(ack) パケットを強制的にコンプリート(C
omplete)とし、信号CSR−Busyをハイレベルで受けた
場合にはアクノリッジ(ack)パケットを強制的にビジー
(Busy)として生成する。すなわち、リンクコア101は
アクノリッジ生成回路として機能する。また、図示しな
いハードディスクから読み出され、トランザクション・
レイヤ回路120で所定の送信パケットとして生成され
たコンピュータデータの送信処理等を行う。たとえば、
後述するトランザクション・レイヤ回路120のトラン
ザクションコントローラ126から送るべきデータがあ
る旨の知らせを受けるとフィジカル・レイヤ回路20を
経由して1394シリアルバスのアービトレーションを
行いバスを確保する。なお、図1では、上述したよう
に、アイソクロナス通信系のFIFO等は省略してい
る。
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのIEEE1394シリアルバス
BSを直接ドライブするフィジカル・レイヤ回路20と
のインタフェース回路、125μs毎にリセットされる
サイクルタイマ、サイクルモニタやCRC回路から構成
されている。リンクコア101は、CSR用FIFO1
05から信号CSR−Compをハイレベルで受けた場合に
アクノリッジ(ack) パケットを強制的にコンプリート(C
omplete)とし、信号CSR−Busyをハイレベルで受けた
場合にはアクノリッジ(ack)パケットを強制的にビジー
(Busy)として生成する。すなわち、リンクコア101は
アクノリッジ生成回路として機能する。また、図示しな
いハードディスクから読み出され、トランザクション・
レイヤ回路120で所定の送信パケットとして生成され
たコンピュータデータの送信処理等を行う。たとえば、
後述するトランザクション・レイヤ回路120のトラン
ザクションコントローラ126から送るべきデータがあ
る旨の知らせを受けるとフィジカル・レイヤ回路20を
経由して1394シリアルバスのアービトレーションを
行いバスを確保する。なお、図1では、上述したよう
に、アイソクロナス通信系のFIFO等は省略してい
る。
【0028】CPUインタフェース回路102は、ロー
カルプロセッサ40と送信用FIFO103、受信用F
IFO104とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
40とCSR106、CR110との各種データの送受
信の調停を行う。たとえば、イニシエータとしてのホス
トコンピュータからIEEE1394インタフェースバ
スBSを送信され、受信用FIFOに格納されたストレ
ージデバイスとしてのハードディスクのコントロール用
コマンドをローカルプロセッサ40に伝送し、またCS
R106のセットデータのCSR106とローカルプロ
セッサ40間のデータ伝送を行う。
カルプロセッサ40と送信用FIFO103、受信用F
IFO104とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
40とCSR106、CR110との各種データの送受
信の調停を行う。たとえば、イニシエータとしてのホス
トコンピュータからIEEE1394インタフェースバ
スBSを送信され、受信用FIFOに格納されたストレ
ージデバイスとしてのハードディスクのコントロール用
コマンドをローカルプロセッサ40に伝送し、またCS
R106のセットデータのCSR106とローカルプロ
セッサ40間のデータ伝送を行う。
【0029】また、ローカルプロセッサ40からは、コ
ンピュータデータを送受信するためにトランザクション
・レイヤ回路120を起動させるためのデータがCPU
インタフェース回路102を介してCR110にセット
される。
ンピュータデータを送受信するためにトランザクション
・レイヤ回路120を起動させるためのデータがCPU
インタフェース回路102を介してCR110にセット
される。
【0030】送信用FIFO103には、IEEE13
94シリアルバスBSに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア101
に与えられる。
94シリアルバスBSに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア101
に与えられる。
【0031】また、受信用FIFO104は、IEEE
1394シリアルバスBSを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路108により格納される。また、分別回路108
からのCSR−abort 信号S108をORゲート107
を介してアクティブで受けると、たとえば3クワドレッ
ト程度まで格納した受信パケットは、他の受信用FIF
O、すなわちCSR用FIFO105に格納すべきもの
として、ライト(write) ポインタを元に戻す(当該パケ
ットの格納開始前のポインタ位置に戻す)。また、OR
ゲート107を介して外部からのFIFO−cont信号F
CNTをアクティブで受けると、分別回路108からの
CSR−abort 信号S108をORゲート107を介し
てアクティブで受けたとしても、受信パケットの格納を
停止せずにすべて格納する。これにより、ローカルプロ
セッサ40により従来のようにソフトウェアによる制御
が可能である。
1394シリアルバスBSを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路108により格納される。また、分別回路108
からのCSR−abort 信号S108をORゲート107
を介してアクティブで受けると、たとえば3クワドレッ
ト程度まで格納した受信パケットは、他の受信用FIF
O、すなわちCSR用FIFO105に格納すべきもの
として、ライト(write) ポインタを元に戻す(当該パケ
ットの格納開始前のポインタ位置に戻す)。また、OR
ゲート107を介して外部からのFIFO−cont信号F
CNTをアクティブで受けると、分別回路108からの
CSR−abort 信号S108をORゲート107を介し
てアクティブで受けたとしても、受信パケットの格納を
停止せずにすべて格納する。これにより、ローカルプロ
セッサ40により従来のようにソフトウェアによる制御
が可能である。
【0032】CSR用FIFO105には、CSR10
6に対するアクセスの要求パケットが分別回路108に
より格納される。このCSR用FIFO105へのパケ
ット格納により、CSR106へのアクセスが自動的に
行われる。具体的には、書き込み要求パケットの場合に
は該当するレジスタへの着込みを行い、読みだし要求パ
ケットの場合には、該当レジスタの読み出しを行い、そ
の内容が応答(Response)パケットとしてリンクコア10
1に出力する。そして、受けた要求パケットが書き込み
要求パケットの場合には、即座に信号CSR−Compをハ
イレベルでリンクコア101に出力する。一方、受けた
要求パケットが読み出し要求の場合、前のパケット処理
が終了しているときは信号CSR−Compをハイレベルで
リンクコア101に出力し、前のパケットの処理が終了
していないときには、信号CSR−Busyをハイレベルで
リンクコア101に出力する。
6に対するアクセスの要求パケットが分別回路108に
より格納される。このCSR用FIFO105へのパケ
ット格納により、CSR106へのアクセスが自動的に
行われる。具体的には、書き込み要求パケットの場合に
は該当するレジスタへの着込みを行い、読みだし要求パ
ケットの場合には、該当レジスタの読み出しを行い、そ
の内容が応答(Response)パケットとしてリンクコア10
1に出力する。そして、受けた要求パケットが書き込み
要求パケットの場合には、即座に信号CSR−Compをハ
イレベルでリンクコア101に出力する。一方、受けた
要求パケットが読み出し要求の場合、前のパケット処理
が終了しているときは信号CSR−Compをハイレベルで
リンクコア101に出力し、前のパケットの処理が終了
していないときには、信号CSR−Busyをハイレベルで
リンクコア101に出力する。
【0033】図2は、CSR用FIFO105の信号C
SR−Compまたは信号CSR−Busyの出力タイミングを
示すタイミングチャートである。後述するように、受信
パケットがCSR宛のものであるか否かは3クワドレッ
トまで受信した時点で確定することから、図2に示すよ
うに、”3rd-quad ”を受信した時点で、CSR宛でか
つ書き込み要求パケットの場合には信号CSR−Comp
を、CSR宛でかつ前のCSR用パケットの処理が終了
していない場合には、信号CSR−Busyをハイレベルに
設定する。なお、CSR宛でないパケットの場合には、
信号CSR−Compおよび信号CSR−Busy共にローレベ
ルに保持する。
SR−Compまたは信号CSR−Busyの出力タイミングを
示すタイミングチャートである。後述するように、受信
パケットがCSR宛のものであるか否かは3クワドレッ
トまで受信した時点で確定することから、図2に示すよ
うに、”3rd-quad ”を受信した時点で、CSR宛でか
つ書き込み要求パケットの場合には信号CSR−Comp
を、CSR宛でかつ前のCSR用パケットの処理が終了
していない場合には、信号CSR−Busyをハイレベルに
設定する。なお、CSR宛でないパケットの場合には、
信号CSR−Compおよび信号CSR−Busy共にローレベ
ルに保持する。
【0034】分別回路108は、受信パケットがCSR
用FIFO105に格納すべきCSR宛のパケットであ
るのか、受信用FIFO104に格納すべきコントロー
ル用コマンド等のパケットであるのかを、図5(b)に
示す第3クワドレットのデスティネーション・オフセッ
ト(destination offset)領域により示されるアドレスに
よって判断することができる。したがって、分別回路1
08は、受信パケットの第1から第3クワドレットまで
は、CSR用FIFO105および受信用FIFO10
4の両方に書き込みを行い、CSR宛のパケットである
と判断した場合には、CSR−abort 信号S108をア
クティブで出力する。また、CSR宛ではなく受信用F
IFO104行きのパケットであると判断した場合に
は、CSR−abort 信号S108を出力しない。このと
き、CSR−FIFO105のポインタは確定しない。
なお、分別回路108は、リンクコア101を介したア
シンクロナス通信用パケットの第1クワドレッドにある
トランザクションコードtcode(Transaction code)
およびトランザクションラベルtl(Transaction labe
l) をチェックし、イニシエータであるホストコンピュ
ータからターゲットであるトランザクション・レイヤ回
路に対しての応答パケット(Response Packet) であるか
その他のパケットであるかの分別を行い、応答パケット
のみをトランザクション・レイヤ回路120に入力させ
る。
用FIFO105に格納すべきCSR宛のパケットであ
るのか、受信用FIFO104に格納すべきコントロー
ル用コマンド等のパケットであるのかを、図5(b)に
示す第3クワドレットのデスティネーション・オフセッ
ト(destination offset)領域により示されるアドレスに
よって判断することができる。したがって、分別回路1
08は、受信パケットの第1から第3クワドレットまで
は、CSR用FIFO105および受信用FIFO10
4の両方に書き込みを行い、CSR宛のパケットである
と判断した場合には、CSR−abort 信号S108をア
クティブで出力する。また、CSR宛ではなく受信用F
IFO104行きのパケットであると判断した場合に
は、CSR−abort 信号S108を出力しない。このと
き、CSR−FIFO105のポインタは確定しない。
なお、分別回路108は、リンクコア101を介したア
シンクロナス通信用パケットの第1クワドレッドにある
トランザクションコードtcode(Transaction code)
およびトランザクションラベルtl(Transaction labe
l) をチェックし、イニシエータであるホストコンピュ
ータからターゲットであるトランザクション・レイヤ回
路に対しての応答パケット(Response Packet) であるか
その他のパケットであるかの分別を行い、応答パケット
のみをトランザクション・レイヤ回路120に入力させ
る。
【0035】図3は、CSR宛のパケットを受信した場
合の分別回路108によるCSR用FIFO105およ
び受信用FIFO104へのパケットの書き込み動作の
一例を示すタイミングチャートである。
合の分別回路108によるCSR用FIFO105およ
び受信用FIFO104へのパケットの書き込み動作の
一例を示すタイミングチャートである。
【0036】受信データは、書き込み(write) 信号およ
び確認(confirm) 信号によって、受信FIFOに格納さ
れる。書き込み(write) 信号が書き込みポインタを、確
認(confirm) 信号が確認ポインタを制御する。したがっ
て、FIFOへのデータは確認(confirm) 信号によって
確定することになる。
び確認(confirm) 信号によって、受信FIFOに格納さ
れる。書き込み(write) 信号が書き込みポインタを、確
認(confirm) 信号が確認ポインタを制御する。したがっ
て、FIFOへのデータは確認(confirm) 信号によって
確定することになる。
【0037】図3の例では、図3中の(a)に示す”He
ader 3rd" の書き込み時点t1でアクセス先のアドレス
が確定することから、このパケットがCSR宛であると
判断された場合には、確認する時点t3より前t2に、
(d)に示すように、CSR−abort 信号S108がア
クティブのハイレベルに設定される。受信用FIFO1
04では、このCSR−abort 信号S108を受けて、
以降の確認(confirm) 信号を無視して、代わりの書き込
みポインタを前の状態に戻す。
ader 3rd" の書き込み時点t1でアクセス先のアドレス
が確定することから、このパケットがCSR宛であると
判断された場合には、確認する時点t3より前t2に、
(d)に示すように、CSR−abort 信号S108がア
クティブのハイレベルに設定される。受信用FIFO1
04では、このCSR−abort 信号S108を受けて、
以降の確認(confirm) 信号を無視して、代わりの書き込
みポインタを前の状態に戻す。
【0038】リゾルバ109は、IEEE1394シリ
アルインタフェースバスBSを伝送されてきたセルフI
Dパケットを解析し、CR110に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。
アルインタフェースバスBSを伝送されてきたセルフI
Dパケットを解析し、CR110に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。
【0039】トランザクション・レイヤ回路120は、
コンピュータ周辺機器、たとえばハードディスクのデー
タをSBP−2(Serial Bus Protocol-2) 規格に基づい
て、アシンクロナスパケットとして自動的に送信、受信
をする機能を備えている。また、トランザクション・レ
イヤ回路120は、リトライ(Retry) 機能並びにスプリ
ットタイムアウト(Split Timeout) 検出機能を備えてい
る。リトライ機能は、要求パケットを送信した後、ack
busy* のAckコードが返ってきた場合、該当する要求
パケットを再送信する機能である。パケットを再送信す
る場合、送信パケットの第1クワドレッドにある2ビッ
トのrt領域を「00」から「01」にセットしてコア
リンク101に知らせ送信する。スプリットタイムアウ
ト(Split Timeout) 検出機能は、応答パケットが返って
くるまでのタイムアウトを検出する機能である。
コンピュータ周辺機器、たとえばハードディスクのデー
タをSBP−2(Serial Bus Protocol-2) 規格に基づい
て、アシンクロナスパケットとして自動的に送信、受信
をする機能を備えている。また、トランザクション・レ
イヤ回路120は、リトライ(Retry) 機能並びにスプリ
ットタイムアウト(Split Timeout) 検出機能を備えてい
る。リトライ機能は、要求パケットを送信した後、ack
busy* のAckコードが返ってきた場合、該当する要求
パケットを再送信する機能である。パケットを再送信す
る場合、送信パケットの第1クワドレッドにある2ビッ
トのrt領域を「00」から「01」にセットしてコア
リンク101に知らせ送信する。スプリットタイムアウ
ト(Split Timeout) 検出機能は、応答パケットが返って
くるまでのタイムアウトを検出する機能である。
【0040】このトランザクション・レイヤ回路120
は、トランスポートデータインタフェース回路121、
要求パケット生成回路(SBPreq)122、応答パケットデ
コード回路(SBPRsp)123、要求用FIFO(Request F
IFO:ADPTF)124、応答用FIFO(Response FIFO:ADP
RF) 125、およびトランザクションコントローラ12
6により構成されている。そして、要求パケット生成回
路122、応答パケットデコード回路123、要求用F
IFO124、応答用FIFO125、およびトランザ
クションコントローラ126によりデータ処理回路AD
Pが構成される。
は、トランスポートデータインタフェース回路121、
要求パケット生成回路(SBPreq)122、応答パケットデ
コード回路(SBPRsp)123、要求用FIFO(Request F
IFO:ADPTF)124、応答用FIFO(Response FIFO:ADP
RF) 125、およびトランザクションコントローラ12
6により構成されている。そして、要求パケット生成回
路122、応答パケットデコード回路123、要求用F
IFO124、応答用FIFO125、およびトランザ
クションコントローラ126によりデータ処理回路AD
Pが構成される。
【0041】トランスポートデータインタフェース回路
121は、HDDコントローラ30と要求パケット生成
回路122、応答パケットデコード回路123とのデー
タの送受信の調停を行う。
121は、HDDコントローラ30と要求パケット生成
回路122、応答パケットデコード回路123とのデー
タの送受信の調停を行う。
【0042】要求パケット生成回路122は、リンク・
レイヤ回路100のCR110からデータ転送起動の指
示を受けると、送信(書き込み)の場合、SBP−2規
格に従ってトランスポートデータインタフェース回路1
21を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように1
個以上のデータに分け、トランザクションラベルtl
(=a)を指定した1394ヘッダを付加して要求用F
IFO124に格納する。また、受信(読み出し)の場
合には、SBP−2規格に従って、指定されたアドレ
ス、データ長分の1394ブロック読み出し要求コマン
ド(Block read Request Command)を1個以上のパケット
にして要求用FIFO124に格納する。
レイヤ回路100のCR110からデータ転送起動の指
示を受けると、送信(書き込み)の場合、SBP−2規
格に従ってトランスポートデータインタフェース回路1
21を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように1
個以上のデータに分け、トランザクションラベルtl
(=a)を指定した1394ヘッダを付加して要求用F
IFO124に格納する。また、受信(読み出し)の場
合には、SBP−2規格に従って、指定されたアドレ
ス、データ長分の1394ブロック読み出し要求コマン
ド(Block read Request Command)を1個以上のパケット
にして要求用FIFO124に格納する。
【0043】応答パケットデコード回路123は、受信
時に応答用FIFO125に格納されたデータを読み出
し、1394ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路12
1を介してHDDコントローラ30に出力する。
時に応答用FIFO125に格納されたデータを読み出
し、1394ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路12
1を介してHDDコントローラ30に出力する。
【0044】要求用FIFO124は、送信(書き込
み)時にはパケット化された送信データが格納され、受
信(読み出し)の場合には、1394ブロック読み出し
要求コマンドが格納される。
み)時にはパケット化された送信データが格納され、受
信(読み出し)の場合には、1394ブロック読み出し
要求コマンドが格納される。
【0045】応答用FIFO125は、受信(読み出
し)の場合には、ホストコンピュータ側から1394シ
リアルバスBSを伝送されてきた受信データが格納され
る。
し)の場合には、ホストコンピュータ側から1394シ
リアルバスBSを伝送されてきた受信データが格納され
る。
【0046】トランザクションコントローラ126は、
送信時に要求用FIFO124に格納されたパケット化
された送信データ、および受信時に要求用FIFO12
4に格納された1394ブロック読み出し要求コマンド
(要求パケット)のリンク・レイヤコア回路100のリ
ンクコア101への出力制御を行う。また、送信時に、
リンク・レイヤ回路100の分別回路108からの応答
パケットを受けて、そのリトライコードrcodeをC
R110に書き込み、受信時には分別回路105からの
応答パケットを応答用FIFO125に格納する。
送信時に要求用FIFO124に格納されたパケット化
された送信データ、および受信時に要求用FIFO12
4に格納された1394ブロック読み出し要求コマンド
(要求パケット)のリンク・レイヤコア回路100のリ
ンクコア101への出力制御を行う。また、送信時に、
リンク・レイヤ回路100の分別回路108からの応答
パケットを受けて、そのリトライコードrcodeをC
R110に書き込み、受信時には分別回路105からの
応答パケットを応答用FIFO125に格納する。
【0047】次に、上記構成における動作について、分
別回路108の分別およびFIFOへのパケットの格納
動作並びにアクノリッジパケットの生成動作を中心に、
図4のフローチャートに関連付けて説明する。
別回路108の分別およびFIFOへのパケットの格納
動作並びにアクノリッジパケットの生成動作を中心に、
図4のフローチャートに関連付けて説明する。
【0048】たとえばホストコンピュータから1394
シリアルバスBSを転送されてきたSBP−2規格に基
づいたパケットデータがフィジカル・レイヤ回路20、
リンク・レイヤ回路100のリンクコア101を介して
分別回路108に入力される(S1)。
シリアルバスBSを転送されてきたSBP−2規格に基
づいたパケットデータがフィジカル・レイヤ回路20、
リンク・レイヤ回路100のリンクコア101を介して
分別回路108に入力される(S1)。
【0049】分別回路108では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるか、受信パケットがCSR用FIFO1
05に格納すべきCSR宛のパケットであるのか、受信
用FIFO104に格納すべきコントロール用コマンド
等のパケットであるのかが判断される。このとき、ま
ず、アシンクロナス通信用パケットの第1クワドレッド
にあるトランザクションコードtcode(Transaction
code)およびトランザクションラベルtl(Transaction
label) がチェックされ、応答パケットではないと判断
された場合には、第3クワドレットのデスティネーショ
ン・オフセット(destination offset)領域により示され
るアドレスによって受信パケットがCSR用FIFO1
05に格納すべきCSR宛のパケットであるのか、受信
用FIFO104に格納すべきコントロール用コマンド
等のパケットであるのかが判断される(S2,S3)。
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるか、受信パケットがCSR用FIFO1
05に格納すべきCSR宛のパケットであるのか、受信
用FIFO104に格納すべきコントロール用コマンド
等のパケットであるのかが判断される。このとき、ま
ず、アシンクロナス通信用パケットの第1クワドレッド
にあるトランザクションコードtcode(Transaction
code)およびトランザクションラベルtl(Transaction
label) がチェックされ、応答パケットではないと判断
された場合には、第3クワドレットのデスティネーショ
ン・オフセット(destination offset)領域により示され
るアドレスによって受信パケットがCSR用FIFO1
05に格納すべきCSR宛のパケットであるのか、受信
用FIFO104に格納すべきコントロール用コマンド
等のパケットであるのかが判断される(S2,S3)。
【0050】この分別動作時には、分別回路108によ
って、受信パケットの第1から第3クワドレットまで
が、CSR用FIFO105および受信用FIFO10
4の両方に書き込まれる。そして、分別回路108にお
いて、CSR宛であると判断された場合には、CSR−
abort 信号S108がアクティブでORゲート107を
介して、受信用FIFO104に出力される。
って、受信パケットの第1から第3クワドレットまで
が、CSR用FIFO105および受信用FIFO10
4の両方に書き込まれる。そして、分別回路108にお
いて、CSR宛であると判断された場合には、CSR−
abort 信号S108がアクティブでORゲート107を
介して、受信用FIFO104に出力される。
【0051】受信用FIFO104では、分別回路10
8からのCSR−abort 信号S108をORゲート10
7を介してアクティブで受けると、たとえば3クワドレ
ット程度まで格納した受信パケットは、他の受信用FI
FO、すなわちCSR用FIFO105に格納すべきも
のとして、ライト(write) ポインタが当該パケットの格
納開始前のポインタ位置に戻される。
8からのCSR−abort 信号S108をORゲート10
7を介してアクティブで受けると、たとえば3クワドレ
ット程度まで格納した受信パケットは、他の受信用FI
FO、すなわちCSR用FIFO105に格納すべきも
のとして、ライト(write) ポインタが当該パケットの格
納開始前のポインタ位置に戻される。
【0052】また、CSR用FIFO105では、第3
クワドレットまで受けて、前パケットの処理中か否かの
判断が行われる(S4)。ステップS4において、前パ
ケットの処理中であると判断した場合(この場合は受信
パケットは読み出し要求パケット)には、リンクコア1
01に対して信号CSR−Busyがハイレベルに設定され
て出力される。信号CSR−Busyがハイレベルで受けた
リンクコア101では、アクノリッジパケットが強制的
にビジー(Busy)として生成され、Ack−Busyとし
てフィジカル・レイヤ回路20を介してシリアルインタ
フェースバスBSに送信される(S5)。
クワドレットまで受けて、前パケットの処理中か否かの
判断が行われる(S4)。ステップS4において、前パ
ケットの処理中であると判断した場合(この場合は受信
パケットは読み出し要求パケット)には、リンクコア1
01に対して信号CSR−Busyがハイレベルに設定され
て出力される。信号CSR−Busyがハイレベルで受けた
リンクコア101では、アクノリッジパケットが強制的
にビジー(Busy)として生成され、Ack−Busyとし
てフィジカル・レイヤ回路20を介してシリアルインタ
フェースバスBSに送信される(S5)。
【0053】ステップS4において、前パケットの処理
中でないと判断した場合、CSR106へのアクセスが
行われる(S6)。このとき、書き込み要求パケットの
場合には、リンクコア101に対して信号CSR−Comp
がハイレベルに設定されて出力される。信号CSR−Co
mpをハイレベルで受けたリンクコア101では、アクノ
リッジパケットが強制的にコンプリート(Complete)とし
て生成され、Ack−Compとしてフィジカル・レイ
ヤ回路20を介してシリアルインタフェースバスBSに
送信される(S7)。一方、読み出し要求パケットの場
合には、リンクコア101からAck−Pending がフィ
ジカル・レイヤ回路20を介してシリアルインタフェー
スバスBSに送信され、読み出しデータを含む応答パケ
ットが送信される(S8)。
中でないと判断した場合、CSR106へのアクセスが
行われる(S6)。このとき、書き込み要求パケットの
場合には、リンクコア101に対して信号CSR−Comp
がハイレベルに設定されて出力される。信号CSR−Co
mpをハイレベルで受けたリンクコア101では、アクノ
リッジパケットが強制的にコンプリート(Complete)とし
て生成され、Ack−Compとしてフィジカル・レイ
ヤ回路20を介してシリアルインタフェースバスBSに
送信される(S7)。一方、読み出し要求パケットの場
合には、リンクコア101からAck−Pending がフィ
ジカル・レイヤ回路20を介してシリアルインタフェー
スバスBSに送信され、読み出しデータを含む応答パケ
ットが送信される(S8)。
【0054】また、ステップS3において、受信パケッ
トがCSR宛ではなく、受信用FIFO104に格納す
べきコントロール用コマンド等のパケットであると判断
された場合には、分別回路108からはCSR−abort
信号S108は出力されず、このとき、CSR−FIF
O105のポインタは確定しない。そして、受信用FI
FO104には、受信パケットが引き続き書き込まれる
(S9)。
トがCSR宛ではなく、受信用FIFO104に格納す
べきコントロール用コマンド等のパケットであると判断
された場合には、分別回路108からはCSR−abort
信号S108は出力されず、このとき、CSR−FIF
O105のポインタは確定しない。そして、受信用FI
FO104には、受信パケットが引き続き書き込まれる
(S9)。
【0055】受信用FIFO104に格納されたORB
(Operation Request Block) 等の受信データは、CPU
インタフェース回路102を介してローカルプロセッサ
40に入力される。ローカルプロセッサ40では、CP
Uインタフェース回路102を介してORBの内容に従
ってCR110のトランザクション・レイヤ回路用レジ
スタの初期化が行われる。これにより、トランザクショ
ン・レイヤ回路120が起動される。
(Operation Request Block) 等の受信データは、CPU
インタフェース回路102を介してローカルプロセッサ
40に入力される。ローカルプロセッサ40では、CP
Uインタフェース回路102を介してORBの内容に従
ってCR110のトランザクション・レイヤ回路用レジ
スタの初期化が行われる。これにより、トランザクショ
ン・レイヤ回路120が起動される。
【0056】起動されたトランザクション・レイヤ回路
120では、要求パケット生成回路122において、ト
ランスポートインタフェース回路121を介してHDD
コントローラ30に対してデータの要求が始められる。
要求に応じて、トランスポートインタフェース回路12
1を介して送られてきが送信データは、要求パケット生
成回路122においてSBP−2規格に従ってトランザ
クションラベルtl(=a)等が指定された1394ヘ
ッダが付加されて自動的に要求用FIFO124に格納
される。
120では、要求パケット生成回路122において、ト
ランスポートインタフェース回路121を介してHDD
コントローラ30に対してデータの要求が始められる。
要求に応じて、トランスポートインタフェース回路12
1を介して送られてきが送信データは、要求パケット生
成回路122においてSBP−2規格に従ってトランザ
クションラベルtl(=a)等が指定された1394ヘ
ッダが付加されて自動的に要求用FIFO124に格納
される。
【0057】要求用FIFO124に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ126によりリンク・レイヤ回路100のリンクコ
ア101に送られる。そして、リンクコア101によっ
て、フィジカル・レイヤ回路20を介して1394シリ
アルバスBSに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路20、1394シリアルバスBSを介してホストコ
ンピュータに送信される。
し要求コマンドパケットは、トランザクションコントロ
ーラ126によりリンク・レイヤ回路100のリンクコ
ア101に送られる。そして、リンクコア101によっ
て、フィジカル・レイヤ回路20を介して1394シリ
アルバスBSに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路20、1394シリアルバスBSを介してホストコ
ンピュータに送信される。
【0058】送信後、ホストコンピュータから読み出し
要求パケットに対するAckコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット(Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路20、リンク・レイヤ回路100のリンクコア10
1を介して分別回路108に入力される。
要求パケットに対するAckコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット(Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路20、リンク・レイヤ回路100のリンクコア10
1を介して分別回路108に入力される。
【0059】分別回路108では、受信パケットのトラ
ンザクションコードtcodeおよびトランザクション
ラベルtlのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路120のトランザクションコントローラ126に入
力される。
ンザクションコードtcodeおよびトランザクション
ラベルtlのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路120のトランザクションコントローラ126に入
力される。
【0060】トランザクションコントローラ126で
は、分別回路108からの応答パケットが応答用FIF
O125に格納される。応答用FIFO125に格納さ
れたデータは、応答パケットデコード回路123によっ
て読み出され、1394ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
121を介してHDDコントローラ30に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス(ハードディスク)への書き込み(受
信)動作が行われる。
は、分別回路108からの応答パケットが応答用FIF
O125に格納される。応答用FIFO125に格納さ
れたデータは、応答パケットデコード回路123によっ
て読み出され、1394ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
121を介してHDDコントローラ30に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス(ハードディスク)への書き込み(受
信)動作が行われる。
【0061】以上説明したように、本実施形態によれ
ば、リンク・トランザクション集積回路10のリンク・
レイヤ回路100にCSR106を設けるとともに、C
SR用FIFOを設け、さらに受信パケットがCSR用
FIFO105に格納すべきCSR宛のパケットである
のか、受信用FIFO104に格納すべきコントロール
用コマンド等のパケットであるのかを、第3クワドレッ
トのデスティネーション・オフセット(destination off
set)領域により示されるアドレスによって判断し、受信
パケットの第1から第3クワドレットまでは、CSR用
FIFO105および受信用FIFO104の両方に書
き込みを行い、CSR宛のパケットであると判断した場
合には、受信用FIF104に書き込みポインタを前の
状態に戻させるCSR−abort 信号S108を出力する
分別回路108を設け、さらに、CSR用FIFO10
5において書き込み要求パケットの場合には即座に信号
CSR−Compをハイレベルでリンクコア101に出力
し、受けた要求パケットが読み出し要求の場合、前のパ
ケット処理が終了しているときは信号CSR−Compをハ
イレベルでリンクコア101に出力し、前のパケットの
処理が終了していないときには、信号CSR−Busyをハ
イレベルでリンクコア101に出力し、リンクコア10
1に信号CSR−Compまたは信号CSR−Busyに応じた
アクノリッジパケットを生成させるようにしたので、制
御系パケットを効率良く、しかも高速に処理することが
でき、しかも受信用FIFO104側への影響を与える
ことのないシリアルインタフェース回路を実現できる利
点がある。
ば、リンク・トランザクション集積回路10のリンク・
レイヤ回路100にCSR106を設けるとともに、C
SR用FIFOを設け、さらに受信パケットがCSR用
FIFO105に格納すべきCSR宛のパケットである
のか、受信用FIFO104に格納すべきコントロール
用コマンド等のパケットであるのかを、第3クワドレッ
トのデスティネーション・オフセット(destination off
set)領域により示されるアドレスによって判断し、受信
パケットの第1から第3クワドレットまでは、CSR用
FIFO105および受信用FIFO104の両方に書
き込みを行い、CSR宛のパケットであると判断した場
合には、受信用FIF104に書き込みポインタを前の
状態に戻させるCSR−abort 信号S108を出力する
分別回路108を設け、さらに、CSR用FIFO10
5において書き込み要求パケットの場合には即座に信号
CSR−Compをハイレベルでリンクコア101に出力
し、受けた要求パケットが読み出し要求の場合、前のパ
ケット処理が終了しているときは信号CSR−Compをハ
イレベルでリンクコア101に出力し、前のパケットの
処理が終了していないときには、信号CSR−Busyをハ
イレベルでリンクコア101に出力し、リンクコア10
1に信号CSR−Compまたは信号CSR−Busyに応じた
アクノリッジパケットを生成させるようにしたので、制
御系パケットを効率良く、しかも高速に処理することが
でき、しかも受信用FIFO104側への影響を与える
ことのないシリアルインタフェース回路を実現できる利
点がある。
【0062】また、外部からのFIFO−cont信号FC
NTをアクティブで受けると、分別回路108からのC
SR−abort 信号S108をORゲート107を介して
アクティブで受けたとしても、受信パケットの格納を停
止せずにすべて格納するようにしたので、ローカルプロ
セッサ40により従来のようにソフトウェアによる制御
が可能である。
NTをアクティブで受けると、分別回路108からのC
SR−abort 信号S108をORゲート107を介して
アクティブで受けたとしても、受信パケットの格納を停
止せずにすべて格納するようにしたので、ローカルプロ
セッサ40により従来のようにソフトウェアによる制御
が可能である。
【0063】また、分別回路108において、リンクコ
ア101を介したアシンクロナス通信用パケットの第1
クワドレッドにあるトランザクションコードtcode
(Transaction code)およびトランザクションラベルtl
(Transaction label) をチェックし、イニシエータであ
るホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別を行
い、応答パケットのみをトランザクション・レイヤ回路
120に入力させるようにしたので、たとえばトランザ
クション・レイヤ回路120側で致命的なエラーがおき
てデータの読み出し/書き込み動作が止まってしまった
としても、データの次の入力されてくるコマンドの読み
出しができなることがなく、データの読み出し/書き込
みの状況にかかわりなくコマンドの受信を円滑に行うこ
とができる利点がある。
ア101を介したアシンクロナス通信用パケットの第1
クワドレッドにあるトランザクションコードtcode
(Transaction code)およびトランザクションラベルtl
(Transaction label) をチェックし、イニシエータであ
るホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別を行
い、応答パケットのみをトランザクション・レイヤ回路
120に入力させるようにしたので、たとえばトランザ
クション・レイヤ回路120側で致命的なエラーがおき
てデータの読み出し/書き込み動作が止まってしまった
としても、データの次の入力されてくるコマンドの読み
出しができなることがなく、データの読み出し/書き込
みの状況にかかわりなくコマンドの受信を円滑に行うこ
とができる利点がある。
【0064】また、本実施形態では、FIFO−cont信
号FCNTを外部から受けるように構成したが、たとえ
ばローカルプロセッサ40からCPUインタフェース回
路102を介してCR110に制御情報としてセット
し、これをFIFO−cont信号FCNTとして受信用F
IFO104の制御系に与えるように構成することも可
能である。
号FCNTを外部から受けるように構成したが、たとえ
ばローカルプロセッサ40からCPUインタフェース回
路102を介してCR110に制御情報としてセット
し、これをFIFO−cont信号FCNTとして受信用F
IFO104の制御系に与えるように構成することも可
能である。
【0065】
【発明の効果】以上説明したように、本発明によれば、
第2の記憶手段側に対しても何ら影響を与えることな
く、制御系パケットを効率良く、しかも高速に処理する
ことができる利点がある。
第2の記憶手段側に対しても何ら影響を与えることな
く、制御系パケットを効率良く、しかも高速に処理する
ことができる利点がある。
【図1】本発明に係るIEEE1394シリアルインタ
フェース回路の第1の実施形態を示すブロック構成図で
ある。
フェース回路の第1の実施形態を示すブロック構成図で
ある。
【図2】本発明に係るCSR用FIFOの信号CSR−
Compまたは信号CSR−Busyの出力タイミングを示すタ
イミングチャートである。
Compまたは信号CSR−Busyの出力タイミングを示すタ
イミングチャートである。
【図3】CSR宛のパケットを受信した場合の分別回路
によるCSR用FIFOおよび受信用FIFOへのパケ
ットの書き込み動作の一例を示すタイミングチャートで
ある。
によるCSR用FIFOおよび受信用FIFOへのパケ
ットの書き込み動作の一例を示すタイミングチャートで
ある。
【図4】本発明に係るIEEE1394シリアルインタ
フェース回路の動作を説明するするためのフローチャー
トである。
フェース回路の動作を説明するするためのフローチャー
トである。
【図5】IEEE1394規格のアシンクロナス転送を
説明するための図である。
説明するための図である。
10…リンク/トランザクションレイヤ集積回路、20
…フィジカル・レイヤ回路、30…HDDコントロー
ラ、40…ローカルプロセッサ、100,100a…リ
ンク・レイヤ回路、101…リンクコア、102…CP
Uインタフェース回路、103…アシンクロナス送信用
FIFO、104…アシンクロナス受信用FIFO、1
05…CSR用FIFO、106…CSR、107…O
Rゲート、108…分別回路、109…リゾルバ、11
0…コントロールレジスタ、120…トランザクション
・レイヤ回路、121…トランスポートデータインタフ
ェース回路、121…要求パケット生成回路、123…
応答パケットデコード回路、124…要求用FIFO、
125…応答用FIFO、126…トランザクションコ
ントローラ。
…フィジカル・レイヤ回路、30…HDDコントロー
ラ、40…ローカルプロセッサ、100,100a…リ
ンク・レイヤ回路、101…リンクコア、102…CP
Uインタフェース回路、103…アシンクロナス送信用
FIFO、104…アシンクロナス受信用FIFO、1
05…CSR用FIFO、106…CSR、107…O
Rゲート、108…分別回路、109…リゾルバ、11
0…コントロールレジスタ、120…トランザクション
・レイヤ回路、121…トランスポートデータインタフ
ェース回路、121…要求パケット生成回路、123…
応答パケットデコード回路、124…要求用FIFO、
125…応答用FIFO、126…トランザクションコ
ントローラ。
Claims (7)
- 【請求項1】 シリアルインタフェースバスを転送され
たパケットを受信し、受信パケットに対するアクノリッ
ジパケットを当該シリアルインタフェースバスに送信す
るシリアルインタフェース回路であって、 制御およびステータス用レジスタと、 上記レジスタへのアクセスを要求する要求パケットが格
納される第1の記憶手段と、 制御用パケットが格納される第2の記憶手段と、 受信パケットが上記レジスタへの要求パケットの場合
に、当該要求パケットの内容および処理に応じたアクノ
リッジパケットを生成するアクノリッジ生成回路と、 上記レジスタまたは上記第2の記憶手段に格納された制
御用パケットの内容に応じた処理を行う制御回路とを有
するシリアルインタフェース回路。 - 【請求項2】 上記第1の記憶手段は、格納された要求
パケットがレジスタへの書き込み要求パケットの場合に
は、処理が完了したことを示すコンプリート信号を上記
アクノリッジ生成回路に出力し、読み出し要求パケット
の場合、前のパケットの処理が終了していない場合には
処理中であることを示すビジー信号を上記アクノリッジ
生成回路に出力し、 上記アクノリッジ生成回路は、コンプリート信号を受け
た場合にはコンプリートのアクノリッジパケットを送信
し、ビジー信号を受けた場合にはビジーのアクノリッジ
パケットを送信する請求項1記載のシリアルインタフェ
ース回路。 - 【請求項3】 シリアルインタフェースバスを転送され
た供給先情報が付加されているパケットを受信し、受信
パケットに対するアクノリッジパケットを当該シリアル
インタフェースバスに送信するシリアルインタフェース
回路であって、 制御およびステータス用レジスタと、 上記レジスタへのアクセスを要求する要求パケットが格
納される第1の記憶手段と、 制御用パケットが格納される第2の記憶手段と、 受信パケットを受けて、上記供給先情報から受信パケッ
トが上記要求パケットであると判断した場合には当該要
求パケットを上記第1の記憶手段に書き込ませ、上記制
御用パケットであると判断した場合には当該制御用パケ
ットを上記第2の記憶手段に書き込ませる分別回路と、 受信パケットが上記レジスタへの要求パケットの場合
に、当該要求パケットの内容および処理に応じたアクノ
リッジパケットを生成するアクノリッジ生成回路と、 上記レジスタまたは上記第2の記憶手段に格納された制
御パケットの内容に応じた処理を行う制御回路とを有す
るシリアルインタフェース回路。 - 【請求項4】 上記第1の記憶手段は、格納された要求
パケットがレジスタへの書き込み要求パケットの場合に
は、処理が完了したことを示すコンプリート信号を上記
アクノリッジ生成回路に出力し、読み出し要求パケット
の場合、前のパケットの処理が終了していない場合には
処理中であることを示すビジー信号を上記アクノリッジ
生成回路に出力し、 上記アクノリッジ生成回路は、コンプリート信号を受け
た場合にはコンプリートのアクノリッジパケットを送信
し、ビジー信号を受けた場合にはビジーのアクノリッジ
パケットを送信する請求項3記載のシリアルインタフェ
ース回路。 - 【請求項5】 上記分別回路は、受信パケットの供給先
情報を判別するまで、受信パケットを上記第1および第
2の記憶手段に書き込ませ、判別の結果、受信パケット
が上記要求パケットである場合には、上記第2の記憶手
段のパケットの書き込みを停止させる請求項3記載のシ
リアルインタフェース回路。 - 【請求項6】 上記分別回路は、上記第2の記憶手段の
書き込みを停止させるとともに、書き込みポインタを当
該書き込みの前の状態に戻させる請求項4記載のシリア
ルインタフェース回路。 - 【請求項7】 上記受信パケットはアシンクロナスパケ
ットであり、上記供給先情報は、デスティネーション・
オフセット(destination offset)領域に設定されている
情報である請求項3記載のシリアルインタフェース回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10115691A JPH11308300A (ja) | 1998-04-24 | 1998-04-24 | シリアルインタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10115691A JPH11308300A (ja) | 1998-04-24 | 1998-04-24 | シリアルインタフェース回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11308300A true JPH11308300A (ja) | 1999-11-05 |
Family
ID=14668866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10115691A Pending JPH11308300A (ja) | 1998-04-24 | 1998-04-24 | シリアルインタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11308300A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040024947A1 (en) * | 2002-07-31 | 2004-02-05 | Frank Barth | Buffering non-posted read commands and responses |
-
1998
- 1998-04-24 JP JP10115691A patent/JPH11308300A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040024947A1 (en) * | 2002-07-31 | 2004-02-05 | Frank Barth | Buffering non-posted read commands and responses |
US8244950B2 (en) * | 2002-07-31 | 2012-08-14 | Advanced Micro Devices, Inc. | Buffering non-posted read commands and responses |
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