JPH11308300A - シリアルインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】制御系パケットを効率良く、しかも高速に処理
することができるシリアルインタフェース回路を提供す
る。 【解決手段】受信パケットがＣＳＲ用ＦＩＦＯ１０５に
格納すべきＣＳＲ宛のパケットであるのか、受信用ＦＩ
ＦＯ１０４に格納すべきパケットであるのかを判断する
分別回路１０８とを設け、ＣＳＲ用ＦＩＦＯ１０５にお
いて書き込み要求パケットの場合には即座に信号ＣＳＲ
−Compをリンクコア１０１に出力し、受けた要求パケッ
トが読み出し要求の場合、前のパケット処理が終了して
いるときは信号ＣＳＲ−Compをリンクコア１０１に出力
し、前のパケットの処理が終了していないときには、信
号ＣＳＲ−Busyをリンクコア１０１に出力し、リンクコ
ア１０１に信号ＣＳＲ−Compまたは信号ＣＳＲ−Busyに
応じたアクノリッジパケットを生成させるように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路に関するものである。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス（Asynch
ronous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図５に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図５
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。

【０００６】そして、パケットトランスミッションの実
行は、図５（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。

【００１０】そして、上述したように、アシンクロナス
転送で行われる通常のコンピュータデータの転送では、
そのプロトコルとして、ＳＢＰ−２(Serial Bus Protoc
ol-2) が用いられる。なお、このプロトコルによると、
ストレージデバイス(Storage Device)であるターゲット
(Target)からホストコンピュータ(Host Computer) であ
るイニシエータ(Initiator) にデータを転送するとき
は、ストレージデバイスからホストコンピュータのメモ
リへデータを書き込む形で、またホストコンピュータか
らターゲットにデータを転送するときは、ストレージデ
バイスがホストコンピュータのメモリのデータを読み出
す形で転送が行われる。

【００１１】

【発明が解決しようとする課題】ところで、シリアルイ
ンタフェース回路においては、たとえばアイソクロナス
通信用のコアレジスタ、バス・ディペンド(bus・depend
ent)レジスタ、ユニット・アーキテクチャ( unit・arch
itecture) レジスタ等からなる制御およびステータスの
レジスタであるＣＳＲ(Control and Status Registers)
が設けられる。

【００１２】ＩＥＥＥ１３９４シリアルインタフェース
上で、ＣＳＲへのアクセス（読み出し／書き込み）は、
一般的にソフトウェアで行われていた。これは、ＣＳＲ
自体もソフトウェア側で持っているためである。このよ
うな場合には、制御回路としてのＣＰＵ側で全ての処理
を行うため、アクセスに対する要求(Request) パケット
はコマンド転送用のパケットと同一の受信ＦＩＦＯ(Fir
s-In First-Out) に格納した後、順次ＣＰＵが読み出
し、所定の処理を行う。

【００１３】しかしながら、ＣＰＵの負荷を軽減する等
の観点からＣＳＲをハードウェアで実現することが要望
されるが、この場合、これらのパケットが同じＦＩＦＯ
に格納されて処理されることは、効率が悪く、高速・効
率化をねらってハードウェアで実現する意味がなくなっ
てしまう。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、制御系パケットを効率良く、し
かも高速に処理することができるシリアルインタフェー
ス回路を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリアルインタフェースバスを転送され
たパケットを受信し、受信パケットに対するアクノリッ
ジパケットを当該シリアルインタフェースバスに送信す
るシリアルインタフェース回路であって、制御およびス
テータス用レジスタと、上記レジスタへのアクセスを要
求する要求パケットが格納される第１の記憶手段と、制
御用パケットが格納される第２の記憶手段と、受信パケ
ットが上記レジスタへの要求パケットの場合に、当該要
求パケットの内容および処理に応じたアクノリッジパケ
ットを生成するアクノリッジ生成回路と、上記レジスタ
または上記第２の記憶手段に格納された制御用パケット
の内容に応じた処理を行う制御回路とを有する。

【００１６】また、本発明は、シリアルインタフェース
バスを転送された供給先情報が付加されているパケット
を受信し、受信パケットに対するアクノリッジパケット
を当該シリアルインタフェースバスに送信するシリアル
インタフェース回路であって、制御およびステータス用
レジスタと、上記レジスタへのアクセスを要求する要求
パケットが格納される第１の記憶手段と、制御用パケッ
トが格納される第２の記憶手段と、受信パケットを受け
て、上記供給先情報から受信パケットが上記要求パケッ
トであると判断した場合には当該要求パケットを上記第
１の記憶手段に書き込ませ、上記制御用パケットである
と判断した場合には当該制御用パケットを上記第２の記
憶手段に書き込ませる分別回路と、受信パケットが上記
レジスタへの要求パケットの場合に、当該要求パケット
の内容および処理に応じたアクノリッジパケットを生成
するアクノリッジ生成回路と、上記レジスタまたは上記
第２の記憶手段に格納された制御パケットの内容に応じ
た処理を行う制御回路とを有する。

【００１７】また、本発明では、上記第１の記憶手段
は、格納された要求パケットがレジスタへの書き込み要
求パケットの場合には、処理が完了したことを示すコン
プリート信号を上記アクノリッジ生成回路に出力し、読
み出し要求パケットの場合、前のパケットの処理が終了
していない場合には処理中であることを示すビジー信号
を上記アクノリッジ生成回路に出力し、上記アクノリッ
ジ生成回路は、コンプリート信号を受けた場合にはコン
プリートのアクノリッジパケットを送信し、ビジー信号
を受けた場合にはビジーのアクノリッジパケットを送信
する。

【００１８】また、本発明では、上記分別回路は、受信
パケットの供給先情報を判別するまで、受信パケットを
上記第１および第２の記憶手段に書き込ませ、判別の結
果、受信パケットが上記要求パケットである場合には、
上記第２の記憶手段のパケットの書き込みを停止させ
る。

【００１９】また、本発明では、上記分別回路は、上記
第２の記憶手段の書き込みを停止させるとともに、書き
込みポインタを当該書き込みの前の状態に戻させる。

【００２０】また、本発明では、上記受信パケットはア
シンクロナスパケットであり、上記供給先情報は、デス
ティネーション・オフセット(destination offset)領域
に設定されている情報である。

【００２１】本発明によれば、シリアルインタフェース
バスを転送されたパケットは、たとえば分別回路に入力
される。分別回路では、たとえば受信パケットに付加さ
れている供給先情報により制御およびステータス用レジ
スタのアクセスを要求する要求パケットか、コマンド等
の制御用パケットであるかが判別される。このとき、受
信パケットが上記要求パケットであると判断した場合に
は当該要求パケットが第１の記憶手段に書き込まれ、制
御用パケットであると判断した場合には当該制御用パケ
ットが第２の記憶手段に書き込まれる。第１の記憶手段
では、書き込まれた要求パケットが書き込み要求パケッ
トの場合には、即座に処理が完了したことを示すコンプ
リート信号がアクノリッジ生成回路に出力される。ま
た、読み出し要求パケットの場合であって、前のパケッ
トの処理が終了していない場合には処理中であることを
示すビジー信号がアクノリッジ生成回路に出力される。
そして、アクノリッジ生成回路から、コンプリート信号
を受けた場合にはコンプリートのアクノリッジパケット
が、ビジー信号を受けた場合にはビジーのアクノリッジ
パケットが、シリアルインタフェースバスに送信され
る。

【００２２】また、分別回路では、たとえば受信パケッ
トの供給先情報を判別するまで、受信パケットが第１お
よび第２の記憶手段の両方に書き込まれる。そして、判
別の結果、受信パケットが要求パケットである場合に
は、第２の記憶手段のパケットの書き込みが停止させ、
また第２の記憶手段の書き込みポインタが当該書き込み
の前の状態に戻される。

【００２３】

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図１においては、アイソクロナス通信系
回路の具体的な構成は図示していない。

【００２４】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。

【００２５】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。

【００２６】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO)１０３、受
信用ＦＩＦＯ（AR-FIFO)１０４、ＣＳＲ用ＦＩＦＯ１０
５、ＣＳＲ１０６、ＯＲゲート１０７、受信パケットを
判別する分別回路(DeMux) １０８、セルフＩＤ用リゾル
バ(Resolver)１０９、およびコントロールレジスタ（Co
ntrol Registers 、以下ＣＲという）１１０により構成
されている。

【００２７】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。リンクコア１０１は、ＣＳＲ用ＦＩＦＯ１
０５から信号ＣＳＲ−Compをハイレベルで受けた場合に
アクノリッジ(ack) パケットを強制的にコンプリート(C
omplete)とし、信号ＣＳＲ−Busyをハイレベルで受けた
場合にはアクノリッジ(ack)パケットを強制的にビジー
(Busy)として生成する。すなわち、リンクコア１０１は
アクノリッジ生成回路として機能する。また、図示しな
いハードディスクから読み出され、トランザクション・
レイヤ回路１２０で所定の送信パケットとして生成され
たコンピュータデータの送信処理等を行う。たとえば、
後述するトランザクション・レイヤ回路１２０のトラン
ザクションコントローラ１２６から送るべきデータがあ
る旨の知らせを受けるとフィジカル・レイヤ回路２０を
経由して１３９４シリアルバスのアービトレーションを
行いバスを確保する。なお、図１では、上述したよう
に、アイソクロナス通信系のＦＩＦＯ等は省略してい
る。

【００２８】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＳＲ１０６、ＣＲ１１０との各種データの送受
信の調停を行う。たとえば、イニシエータとしてのホス
トコンピュータからＩＥＥＥ１３９４インタフェースバ
スＢＳを送信され、受信用ＦＩＦＯに格納されたストレ
ージデバイスとしてのハードディスクのコントロール用
コマンドをローカルプロセッサ４０に伝送し、またＣＳ
Ｒ１０６のセットデータのＣＳＲ１０６とローカルプロ
セッサ４０間のデータ伝送を行う。

【００２９】また、ローカルプロセッサ４０からは、コ
ンピュータデータを送受信するためにトランザクション
・レイヤ回路１２０を起動させるためのデータがＣＰＵ
インタフェース回路１０２を介してＣＲ１１０にセット
される。

【００３０】送信用ＦＩＦＯ１０３には、ＩＥＥＥ１３
９４シリアルバスＢＳに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア１０１
に与えられる。

【００３１】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０８により格納される。また、分別回路１０８
からのＣＳＲ−abort 信号Ｓ１０８をＯＲゲート１０７
を介してアクティブで受けると、たとえば３クワドレッ
ト程度まで格納した受信パケットは、他の受信用ＦＩＦ
Ｏ、すなわちＣＳＲ用ＦＩＦＯ１０５に格納すべきもの
として、ライト(write) ポインタを元に戻す（当該パケ
ットの格納開始前のポインタ位置に戻す）。また、ＯＲ
ゲート１０７を介して外部からのＦＩＦＯ−cont信号Ｆ
ＣＮＴをアクティブで受けると、分別回路１０８からの
ＣＳＲ−abort 信号Ｓ１０８をＯＲゲート１０７を介し
てアクティブで受けたとしても、受信パケットの格納を
停止せずにすべて格納する。これにより、ローカルプロ
セッサ４０により従来のようにソフトウェアによる制御
が可能である。

【００３２】ＣＳＲ用ＦＩＦＯ１０５には、ＣＳＲ１０
６に対するアクセスの要求パケットが分別回路１０８に
より格納される。このＣＳＲ用ＦＩＦＯ１０５へのパケ
ット格納により、ＣＳＲ１０６へのアクセスが自動的に
行われる。具体的には、書き込み要求パケットの場合に
は該当するレジスタへの着込みを行い、読みだし要求パ
ケットの場合には、該当レジスタの読み出しを行い、そ
の内容が応答(Response)パケットとしてリンクコア１０
１に出力する。そして、受けた要求パケットが書き込み
要求パケットの場合には、即座に信号ＣＳＲ−Compをハ
イレベルでリンクコア１０１に出力する。一方、受けた
要求パケットが読み出し要求の場合、前のパケット処理
が終了しているときは信号ＣＳＲ−Compをハイレベルで
リンクコア１０１に出力し、前のパケットの処理が終了
していないときには、信号ＣＳＲ−Busyをハイレベルで
リンクコア１０１に出力する。

【００３３】図２は、ＣＳＲ用ＦＩＦＯ１０５の信号Ｃ
ＳＲ−Compまたは信号ＣＳＲ−Busyの出力タイミングを
示すタイミングチャートである。後述するように、受信
パケットがＣＳＲ宛のものであるか否かは３クワドレッ
トまで受信した時点で確定することから、図２に示すよ
うに、”３rd-quad ”を受信した時点で、ＣＳＲ宛でか
つ書き込み要求パケットの場合には信号ＣＳＲ−Comp
を、ＣＳＲ宛でかつ前のＣＳＲ用パケットの処理が終了
していない場合には、信号ＣＳＲ−Busyをハイレベルに
設定する。なお、ＣＳＲ宛でないパケットの場合には、
信号ＣＳＲ−Compおよび信号ＣＳＲ−Busy共にローレベ
ルに保持する。

【００３４】分別回路１０８は、受信パケットがＣＳＲ
用ＦＩＦＯ１０５に格納すべきＣＳＲ宛のパケットであ
るのか、受信用ＦＩＦＯ１０４に格納すべきコントロー
ル用コマンド等のパケットであるのかを、図５（ｂ）に
示す第３クワドレットのデスティネーション・オフセッ
ト(destination offset)領域により示されるアドレスに
よって判断することができる。したがって、分別回路１
０８は、受信パケットの第１から第３クワドレットまで
は、ＣＳＲ用ＦＩＦＯ１０５および受信用ＦＩＦＯ１０
４の両方に書き込みを行い、ＣＳＲ宛のパケットである
と判断した場合には、ＣＳＲ−abort 信号Ｓ１０８をア
クティブで出力する。また、ＣＳＲ宛ではなく受信用Ｆ
ＩＦＯ１０４行きのパケットであると判断した場合に
は、ＣＳＲ−abort 信号Ｓ１０８を出力しない。このと
き、ＣＳＲ−ＦＩＦＯ１０５のポインタは確定しない。
なお、分別回路１０８は、リンクコア１０１を介したア
シンクロナス通信用パケットの第１クワドレッドにある
トランザクションコードｔｃｏｄｅ(Transaction code)
およびトランザクションラベルｔｌ(Transaction labe
l) をチェックし、イニシエータであるホストコンピュ
ータからターゲットであるトランザクション・レイヤ回
路に対しての応答パケット(Response Packet) であるか
その他のパケットであるかの分別を行い、応答パケット
のみをトランザクション・レイヤ回路１２０に入力させ
る。

【００３５】図３は、ＣＳＲ宛のパケットを受信した場
合の分別回路１０８によるＣＳＲ用ＦＩＦＯ１０５およ
び受信用ＦＩＦＯ１０４へのパケットの書き込み動作の
一例を示すタイミングチャートである。

【００３６】受信データは、書き込み(write) 信号およ
び確認(confirm) 信号によって、受信ＦＩＦＯに格納さ
れる。書き込み(write) 信号が書き込みポインタを、確
認(confirm) 信号が確認ポインタを制御する。したがっ
て、ＦＩＦＯへのデータは確認(confirm) 信号によって
確定することになる。

【００３７】図３の例では、図３中の（ａ）に示す”He
ader 3rd" の書き込み時点ｔ１でアクセス先のアドレス
が確定することから、このパケットがＣＳＲ宛であると
判断された場合には、確認する時点ｔ３より前ｔ２に、
（ｄ）に示すように、ＣＳＲ−abort 信号Ｓ１０８がア
クティブのハイレベルに設定される。受信用ＦＩＦＯ１
０４では、このＣＳＲ−abort 信号Ｓ１０８を受けて、
以降の確認(confirm) 信号を無視して、代わりの書き込
みポインタを前の状態に戻す。

【００３８】リゾルバ１０９は、ＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを伝送されてきたセルフＩ
Ｄパケットを解析し、ＣＲ１１０に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。

【００３９】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器、たとえばハードディスクのデー
タをＳＢＰ−２(Serial Bus Protocol-2) 規格に基づい
て、アシンクロナスパケットとして自動的に送信、受信
をする機能を備えている。また、トランザクション・レ
イヤ回路１２０は、リトライ(Retry) 機能並びにスプリ
ットタイムアウト(Split Timeout) 検出機能を備えてい
る。リトライ機能は、要求パケットを送信した後、ack
busy^* のＡｃｋコードが返ってきた場合、該当する要求
パケットを再送信する機能である。パケットを再送信す
る場合、送信パケットの第１クワドレッドにある２ビッ
トのｒｔ領域を「００」から「０１」にセットしてコア
リンク１０１に知らせ送信する。スプリットタイムアウ
ト(Split Timeout) 検出機能は、応答パケットが返って
くるまでのタイムアウトを検出する機能である。

【００４０】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路(SBPRsp)１２３、要求用ＦＩＦＯ(Request F
IFO:ADPTF)１２４、応答用ＦＩＦＯ(Response FIFO:ADP
RF) １２５、およびトランザクションコントローラ１２
６により構成されている。そして、要求パケット生成回
路１２２、応答パケットデコード回路１２３、要求用Ｆ
ＩＦＯ１２４、応答用ＦＩＦＯ１２５、およびトランザ
クションコントローラ１２６によりデータ処理回路ＡＤ
Ｐが構成される。

【００４１】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。

【００４２】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１１０からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、トランザクションラベルｔｌ
（＝ａ）を指定した１３９４ヘッダを付加して要求用Ｆ
ＩＦＯ１２４に格納する。また、受信（読み出し）の場
合には、ＳＢＰ−２規格に従って、指定されたアドレ
ス、データ長分の１３９４ブロック読み出し要求コマン
ド(Block read Request Command)を１個以上のパケット
にして要求用ＦＩＦＯ１２４に格納する。

【００４３】応答パケットデコード回路１２３は、受信
時に応答用ＦＩＦＯ１２５に格納されたデータを読み出
し、１３９４ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路１２
１を介してＨＤＤコントローラ３０に出力する。

【００４４】要求用ＦＩＦＯ１２４は、送信（書き込
み）時にはパケット化された送信データが格納され、受
信（読み出し）の場合には、１３９４ブロック読み出し
要求コマンドが格納される。

【００４５】応答用ＦＩＦＯ１２５は、受信（読み出
し）の場合には、ホストコンピュータ側から１３９４シ
リアルバスＢＳを伝送されてきた受信データが格納され
る。

【００４６】トランザクションコントローラ１２６は、
送信時に要求用ＦＩＦＯ１２４に格納されたパケット化
された送信データ、および受信時に要求用ＦＩＦＯ１２
４に格納された１３９４ブロック読み出し要求コマンド
（要求パケット）のリンク・レイヤコア回路１００のリ
ンクコア１０１への出力制御を行う。また、送信時に、
リンク・レイヤ回路１００の分別回路１０８からの応答
パケットを受けて、そのリトライコードｒｃｏｄｅをＣ
Ｒ１１０に書き込み、受信時には分別回路１０５からの
応答パケットを応答用ＦＩＦＯ１２５に格納する。

【００４７】次に、上記構成における動作について、分
別回路１０８の分別およびＦＩＦＯへのパケットの格納
動作並びにアクノリッジパケットの生成動作を中心に、
図４のフローチャートに関連付けて説明する。

【００４８】たとえばホストコンピュータから１３９４
シリアルバスＢＳを転送されてきたＳＢＰ−２規格に基
づいたパケットデータがフィジカル・レイヤ回路２０、
リンク・レイヤ回路１００のリンクコア１０１を介して
分別回路１０８に入力される（Ｓ１）。

【００４９】分別回路１０８では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるか、受信パケットがＣＳＲ用ＦＩＦＯ１
０５に格納すべきＣＳＲ宛のパケットであるのか、受信
用ＦＩＦＯ１０４に格納すべきコントロール用コマンド
等のパケットであるのかが判断される。このとき、ま
ず、アシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) がチェックされ、応答パケットではないと判断
された場合には、第３クワドレットのデスティネーショ
ン・オフセット(destination offset)領域により示され
るアドレスによって受信パケットがＣＳＲ用ＦＩＦＯ１
０５に格納すべきＣＳＲ宛のパケットであるのか、受信
用ＦＩＦＯ１０４に格納すべきコントロール用コマンド
等のパケットであるのかが判断される（Ｓ２，Ｓ３）。

【００５０】この分別動作時には、分別回路１０８によ
って、受信パケットの第１から第３クワドレットまで
が、ＣＳＲ用ＦＩＦＯ１０５および受信用ＦＩＦＯ１０
４の両方に書き込まれる。そして、分別回路１０８にお
いて、ＣＳＲ宛であると判断された場合には、ＣＳＲ−
abort 信号Ｓ１０８がアクティブでＯＲゲート１０７を
介して、受信用ＦＩＦＯ１０４に出力される。

【００５１】受信用ＦＩＦＯ１０４では、分別回路１０
８からのＣＳＲ−abort 信号Ｓ１０８をＯＲゲート１０
７を介してアクティブで受けると、たとえば３クワドレ
ット程度まで格納した受信パケットは、他の受信用ＦＩ
ＦＯ、すなわちＣＳＲ用ＦＩＦＯ１０５に格納すべきも
のとして、ライト(write) ポインタが当該パケットの格
納開始前のポインタ位置に戻される。

【００５２】また、ＣＳＲ用ＦＩＦＯ１０５では、第３
クワドレットまで受けて、前パケットの処理中か否かの
判断が行われる（Ｓ４）。ステップＳ４において、前パ
ケットの処理中であると判断した場合（この場合は受信
パケットは読み出し要求パケット）には、リンクコア１
０１に対して信号ＣＳＲ−Busyがハイレベルに設定され
て出力される。信号ＣＳＲ−Busyがハイレベルで受けた
リンクコア１０１では、アクノリッジパケットが強制的
にビジー(Busy)として生成され、Ａｃｋ−Ｂｕｓｙとし
てフィジカル・レイヤ回路２０を介してシリアルインタ
フェースバスＢＳに送信される（Ｓ５）。

【００５３】ステップＳ４において、前パケットの処理
中でないと判断した場合、ＣＳＲ１０６へのアクセスが
行われる（Ｓ６）。このとき、書き込み要求パケットの
場合には、リンクコア１０１に対して信号ＣＳＲ−Comp
がハイレベルに設定されて出力される。信号ＣＳＲ−Co
mpをハイレベルで受けたリンクコア１０１では、アクノ
リッジパケットが強制的にコンプリート(Complete)とし
て生成され、Ａｃｋ−Ｃｏｍｐとしてフィジカル・レイ
ヤ回路２０を介してシリアルインタフェースバスＢＳに
送信される（Ｓ７）。一方、読み出し要求パケットの場
合には、リンクコア１０１からＡｃｋ−Pending がフィ
ジカル・レイヤ回路２０を介してシリアルインタフェー
スバスＢＳに送信され、読み出しデータを含む応答パケ
ットが送信される（Ｓ８）。

【００５４】また、ステップＳ３において、受信パケッ
トがＣＳＲ宛ではなく、受信用ＦＩＦＯ１０４に格納す
べきコントロール用コマンド等のパケットであると判断
された場合には、分別回路１０８からはＣＳＲ−abort
信号Ｓ１０８は出力されず、このとき、ＣＳＲ−ＦＩＦ
Ｏ１０５のポインタは確定しない。そして、受信用ＦＩ
ＦＯ１０４には、受信パケットが引き続き書き込まれる
（Ｓ９）。

【００５５】受信用ＦＩＦＯ１０４に格納されたＯＲＢ
(Operation Request Block) 等の受信データは、ＣＰＵ
インタフェース回路１０２を介してローカルプロセッサ
４０に入力される。ローカルプロセッサ４０では、ＣＰ
Ｕインタフェース回路１０２を介してＯＲＢの内容に従
ってＣＲ１１０のトランザクション・レイヤ回路用レジ
スタの初期化が行われる。これにより、トランザクショ
ン・レイヤ回路１２０が起動される。

【００５６】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース回路１２１を介してＨＤＤ
コントローラ３０に対してデータの要求が始められる。
要求に応じて、トランスポートインタフェース回路１２
１を介して送られてきが送信データは、要求パケット生
成回路１２２においてＳＢＰ−２規格に従ってトランザ
クションラベルｔｌ（＝ａ）等が指定された１３９４ヘ
ッダが付加されて自動的に要求用ＦＩＦＯ１２４に格納
される。

【００５７】要求用ＦＩＦＯ１２４に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ１２６によりリンク・レイヤ回路１００のリンクコ
ア１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。

【００５８】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０８に入力される。

【００５９】分別回路１０８では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。

【００６０】トランザクションコントローラ１２６で
は、分別回路１０８からの応答パケットが応答用ＦＩＦ
Ｏ１２５に格納される。応答用ＦＩＦＯ１２５に格納さ
れたデータは、応答パケットデコード回路１２３によっ
て読み出され、１３９４ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
１２１を介してＨＤＤコントローラ３０に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス（ハードディスク）への書き込み（受
信）動作が行われる。

【００６１】以上説明したように、本実施形態によれ
ば、リンク・トランザクション集積回路１０のリンク・
レイヤ回路１００にＣＳＲ１０６を設けるとともに、Ｃ
ＳＲ用ＦＩＦＯを設け、さらに受信パケットがＣＳＲ用
ＦＩＦＯ１０５に格納すべきＣＳＲ宛のパケットである
のか、受信用ＦＩＦＯ１０４に格納すべきコントロール
用コマンド等のパケットであるのかを、第３クワドレッ
トのデスティネーション・オフセット(destination off
set)領域により示されるアドレスによって判断し、受信
パケットの第１から第３クワドレットまでは、ＣＳＲ用
ＦＩＦＯ１０５および受信用ＦＩＦＯ１０４の両方に書
き込みを行い、ＣＳＲ宛のパケットであると判断した場
合には、受信用ＦＩＦ１０４に書き込みポインタを前の
状態に戻させるＣＳＲ−abort 信号Ｓ１０８を出力する
分別回路１０８を設け、さらに、ＣＳＲ用ＦＩＦＯ１０
５において書き込み要求パケットの場合には即座に信号
ＣＳＲ−Compをハイレベルでリンクコア１０１に出力
し、受けた要求パケットが読み出し要求の場合、前のパ
ケット処理が終了しているときは信号ＣＳＲ−Compをハ
イレベルでリンクコア１０１に出力し、前のパケットの
処理が終了していないときには、信号ＣＳＲ−Busyをハ
イレベルでリンクコア１０１に出力し、リンクコア１０
１に信号ＣＳＲ−Compまたは信号ＣＳＲ−Busyに応じた
アクノリッジパケットを生成させるようにしたので、制
御系パケットを効率良く、しかも高速に処理することが
でき、しかも受信用ＦＩＦＯ１０４側への影響を与える
ことのないシリアルインタフェース回路を実現できる利
点がある。

【００６２】また、外部からのＦＩＦＯ−cont信号ＦＣ
ＮＴをアクティブで受けると、分別回路１０８からのＣ
ＳＲ−abort 信号Ｓ１０８をＯＲゲート１０７を介して
アクティブで受けたとしても、受信パケットの格納を停
止せずにすべて格納するようにしたので、ローカルプロ
セッサ４０により従来のようにソフトウェアによる制御
が可能である。

【００６３】また、分別回路１０８において、リンクコ
ア１０１を介したアシンクロナス通信用パケットの第１
クワドレッドにあるトランザクションコードｔｃｏｄｅ
(Transaction code)およびトランザクションラベルｔｌ
(Transaction label) をチェックし、イニシエータであ
るホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別を行
い、応答パケットのみをトランザクション・レイヤ回路
１２０に入力させるようにしたので、たとえばトランザ
クション・レイヤ回路１２０側で致命的なエラーがおき
てデータの読み出し／書き込み動作が止まってしまった
としても、データの次の入力されてくるコマンドの読み
出しができなることがなく、データの読み出し／書き込
みの状況にかかわりなくコマンドの受信を円滑に行うこ
とができる利点がある。

【００６４】また、本実施形態では、ＦＩＦＯ−cont信
号ＦＣＮＴを外部から受けるように構成したが、たとえ
ばローカルプロセッサ４０からＣＰＵインタフェース回
路１０２を介してＣＲ１１０に制御情報としてセット
し、これをＦＩＦＯ−cont信号ＦＣＮＴとして受信用Ｆ
ＩＦＯ１０４の制御系に与えるように構成することも可
能である。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
第２の記憶手段側に対しても何ら影響を与えることな
く、制御系パケットを効率良く、しかも高速に処理する
ことができる利点がある。

【図面の簡単な説明】

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の第１の実施形態を示すブロック構成図で
ある。

【図２】本発明に係るＣＳＲ用ＦＩＦＯの信号ＣＳＲ−
Compまたは信号ＣＳＲ−Busyの出力タイミングを示すタ
イミングチャートである。

【図３】ＣＳＲ宛のパケットを受信した場合の分別回路
によるＣＳＲ用ＦＩＦＯおよび受信用ＦＩＦＯへのパケ
ットの書き込み動作の一例を示すタイミングチャートで
ある。

【図４】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の動作を説明するするためのフローチャー
トである。

【図５】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。

【符号の説明】

１０…リンク／トランザクションレイヤ集積回路、２０
…フィジカル・レイヤ回路、３０…ＨＤＤコントロー
ラ、４０…ローカルプロセッサ、１００，１００ａ…リ
ンク・レイヤ回路、１０１…リンクコア、１０２…ＣＰ
Ｕインタフェース回路、１０３…アシンクロナス送信用
ＦＩＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１
０５…ＣＳＲ用ＦＩＦＯ、１０６…ＣＳＲ、１０７…Ｏ
Ｒゲート、１０８…分別回路、１０９…リゾルバ、１１
０…コントロールレジスタ、１２０…トランザクション
・レイヤ回路、１２１…トランスポートデータインタフ
ェース回路、１２１…要求パケット生成回路、１２３…
応答パケットデコード回路、１２４…要求用ＦＩＦＯ、
１２５…応答用ＦＩＦＯ、１２６…トランザクションコ
ントローラ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 シリアルインタフェースバスを転送され
   たパケットを受信し、受信パケットに対するアクノリッ
   ジパケットを当該シリアルインタフェースバスに送信す
   るシリアルインタフェース回路であって、 制御およびステータス用レジスタと、 上記レジスタへのアクセスを要求する要求パケットが格
   納される第１の記憶手段と、 制御用パケットが格納される第２の記憶手段と、 受信パケットが上記レジスタへの要求パケットの場合
   に、当該要求パケットの内容および処理に応じたアクノ
   リッジパケットを生成するアクノリッジ生成回路と、 上記レジスタまたは上記第２の記憶手段に格納された制
   御用パケットの内容に応じた処理を行う制御回路とを有
   するシリアルインタフェース回路。
2. 【請求項２】 上記第１の記憶手段は、格納された要求
   パケットがレジスタへの書き込み要求パケットの場合に
   は、処理が完了したことを示すコンプリート信号を上記
   アクノリッジ生成回路に出力し、読み出し要求パケット
   の場合、前のパケットの処理が終了していない場合には
   処理中であることを示すビジー信号を上記アクノリッジ
   生成回路に出力し、 上記アクノリッジ生成回路は、コンプリート信号を受け
   た場合にはコンプリートのアクノリッジパケットを送信
   し、ビジー信号を受けた場合にはビジーのアクノリッジ
   パケットを送信する請求項１記載のシリアルインタフェ
   ース回路。
3. 【請求項３】 シリアルインタフェースバスを転送され
   た供給先情報が付加されているパケットを受信し、受信
   パケットに対するアクノリッジパケットを当該シリアル
   インタフェースバスに送信するシリアルインタフェース
   回路であって、 制御およびステータス用レジスタと、 上記レジスタへのアクセスを要求する要求パケットが格
   納される第１の記憶手段と、 制御用パケットが格納される第２の記憶手段と、 受信パケットを受けて、上記供給先情報から受信パケッ
   トが上記要求パケットであると判断した場合には当該要
   求パケットを上記第１の記憶手段に書き込ませ、上記制
   御用パケットであると判断した場合には当該制御用パケ
   ットを上記第２の記憶手段に書き込ませる分別回路と、 受信パケットが上記レジスタへの要求パケットの場合
   に、当該要求パケットの内容および処理に応じたアクノ
   リッジパケットを生成するアクノリッジ生成回路と、 上記レジスタまたは上記第２の記憶手段に格納された制
   御パケットの内容に応じた処理を行う制御回路とを有す
   るシリアルインタフェース回路。
4. 【請求項４】 上記第１の記憶手段は、格納された要求
   パケットがレジスタへの書き込み要求パケットの場合に
   は、処理が完了したことを示すコンプリート信号を上記
   アクノリッジ生成回路に出力し、読み出し要求パケット
   の場合、前のパケットの処理が終了していない場合には
   処理中であることを示すビジー信号を上記アクノリッジ
   生成回路に出力し、 上記アクノリッジ生成回路は、コンプリート信号を受け
   た場合にはコンプリートのアクノリッジパケットを送信
   し、ビジー信号を受けた場合にはビジーのアクノリッジ
   パケットを送信する請求項３記載のシリアルインタフェ
   ース回路。
5. 【請求項５】 上記分別回路は、受信パケットの供給先
   情報を判別するまで、受信パケットを上記第１および第
   ２の記憶手段に書き込ませ、判別の結果、受信パケット
   が上記要求パケットである場合には、上記第２の記憶手
   段のパケットの書き込みを停止させる請求項３記載のシ
   リアルインタフェース回路。
6. 【請求項６】 上記分別回路は、上記第２の記憶手段の
   書き込みを停止させるとともに、書き込みポインタを当
   該書き込みの前の状態に戻させる請求項４記載のシリア
   ルインタフェース回路。
7. 【請求項７】 上記受信パケットはアシンクロナスパケ
   ットであり、上記供給先情報は、デスティネーション・
   オフセット(destination offset)領域に設定されている
   情報である請求項３記載のシリアルインタフェース回
   路。