JP2000115176A - シリアルインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】任意のアクノリッジパケットを送信することが
でき、制御回路の負担を軽減でき、しかも高速かつ的確
に応答することができ、ひいては送信側の応答待ち時間
を短縮することができるシリアルインタフェース回路を
提供する。 【解決手段】受信パケットが特定レジスタへのアクセス
を要求する要求パケットであるか否かを判別し、判別結
果を示す判別信号Ｓ１０６を出力するインバウンド回路
１０６と、受信用ＦＩＦＯメモリ１０４による記憶領域
情報Ｓ１０４および判別信号Ｓ１０６を受けて、記憶領
域情報が書き込み領域に空きがないことを示す場合に
は、まずパケットを受信可能であることを示すアクノリ
ッジパケットを生成して送信しておき、判別信号が受信
パケットが要求パケットであることを示す場合に、パケ
ットを受信不可能であることを示すアクノリッジパケッ
トを生成して送信する回路１０１、１０７、１０８とを
設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケットデータの
送受信を行うシリアルインタフェース回路に関するもの
である。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス（Asynch
ronous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図２に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図２
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。

【０００６】そして、パケットトランスミッションの実
行は、図２（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。

【００１０】上述した構成を有するパケットの送受信を
行うシリアルインタフェース回路は、主としてＩＥＥＥ
１３９４シリアルインタフェースバスを直接ドライブす
るフィジカル・レイヤ回路と、フィジカル・レイヤ回路
のデータ転送をコントロールするリンク・レイヤ回路と
により構成される。

【００１１】シリアルインタフェースバスを転送され、
フィジカル・レイヤ回路を介してリンク・レイヤ回路に
入力された受信パケットは、リンク・レイヤ回路に設け
られた受信用ＦＩＦＯ(Firs-In First-Out) メモリに格
納した後、順次ＣＰＵが読み出し、所定の処理を行う。
この受信時には、リンク・レイヤ回路では、受信用ＦＩ
ＦＯ(Asynchronous Receive FIFO;ARF) メモリの空き具
合により、パケットを受信するか否かを決めている。

【００１２】受信用ＦＩＦＯメモリの記憶領域に空きが
ない場合には、パケットを受信せずに送信元に対してア
クノリッジパケットであるビジー信号ack-busyを送信す
る。受信用ＦＩＦＯメモリの記憶領域に５クワドレット
以上の空きがあれば、書き込める分だけ受信用ＦＩＦＯ
メモリに書き込んでビジー信号ack-busyを送信する。受
信パケット全てを書き込めた場合には、そのパケットの
種類によってアクノリッジパケットであるコンプリート
信号ack-completeまたはペンディング信号ack-pending
、あるいはデータエラー信号ack-data-errorを送信す
る。

【００１３】これらの動作は、受信用ＦＩＦＯメモリの
記憶領域情報に基づいてリンク・レイヤ回路が自動的に
決めいている。

【００１４】また、バスリセット直後に他ノードからア
クセスされる即応性のあるレジスタや制御回路としてＣ
ＰＵの負荷軽減のため、頻繁にアクセスされる可能性の
あるレジスタ、たとえばＣＳＲ(Control and Status Re
gisters)やコンフィギュレーションＲＯＭ(CONFIG ROM)
等の特定のレジスタをハードウェア上で持つ必要がでて
きている。

【００１５】この受信したアシンクロナスパケットを、
ＣＰＵ用の受信ＦＩＦＯと特定の内蔵レジスタ用のＦＩ
ＦＯへの振り分けは、前述した受信パケットの第２およ
び第３クラドレットのデスティネーション・オフセット
領域に設定されているアドレス情報に基づいて行われ
る。その後、ＣＳＲ等の特定レジスタへのアクセス（読
み出し／書き込み／ロック）が行われる。

【００１６】

【発明が解決しようとする課題】ところが、上述したシ
リアルインタフェース回路では、受信用ＦＩＦＯメモリ
の記憶領域に空きがあり、到着したパケット全てを書き
込んでそのアドレスをチェックした結果、受信できない
アドレス宛であっても、この段階ではビジー信号ack-bu
syを送信することは不可能である。

【００１７】また、リンク・レイヤ回路を含むＬＳＩに
特定のレジスタを内蔵した場合等で、受信用ＦＩＦＯメ
モリに記憶領域に空きがない場合には、たとえ内蔵レジ
スタ宛のパケットであっても受信できずにビジー信号ac
k-busyを送信してしまうという不利益がある。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、任意のアクノリッジパケットを
送信することができ、制御回路の負担を軽減でき、しか
も高速かつ的確に応答することができ、ひいては送信側
の応答待ち時間を短縮することができるシリアルインタ
フェース回路を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリアルインタフェースバスを転送され
たパケットを受信し、受信パケットに対するアクノリッ
ジパケットを当該シリアルインタフェースバスに送信す
るシリアルインタフェース回路であって、特定レジスタ
と、受信パケットデータを書き込み可能で、書き込み状
態に応じてデータが書き込みできる空き領域があるか否
かを示す記憶領域情報を出力する記憶回路と、上記記憶
回路に格納された受信パケットの内容に応じた処理を行
う制御系回路と、受信パケットが上記特定レジスタへの
要求パケットの場合に、当該要求パケットの内容に応じ
た処理を行う自動応答回路と、受信パケットが上記特定
レジスタへのアクセスを要求する要求パケットであるか
否かを判別し、要求パケットの場合には受信パケットを
上記自動応答回路に供給し、要求パケット以外の場合に
は受信パケットを上記記憶回路に供給するとともに、当
該判別結果を示す判別信号を出力する判別回路と、上記
記憶回路による記憶領域情報および上記判別回路による
判別信号を受けて、記憶領域情報が書き込み領域に空き
がないことを示す場合には、まずパケットを受信可能で
あることを示すアクノリッジパケットを生成して上記シ
リアルインタフェースバスに送信しておき、判別信号が
受信パケットが上記特定レジスタへのアクセスを要求す
る要求パケットであることを示す場合に、パケットを受
信不可能であることを示すアクノリッジパケットを生成
して上記シリアルインタフェースバスに送信するアクノ
リッジパケット生成回路とを有する。

【００２０】本発明では、上記アクノリッジパケット生
成回路は、第２の記憶領域情報を受けると、その内容に
応じた第１のアクノリッジパケットを生成して上記シリ
アルインタフェースバスに送信し、第２のアクノリッジ
パケットを受けると上記第２の記憶領域情報の内容にか
かわりなく当該第２のアクノリッジパケットを上記シリ
アルインタフェースバスに送信する第１の生成回路と、
上記記憶回路による記憶領域情報および上記判別回路に
よる判別信号を受けて、記憶領域情報が書き込み領域に
空きがないことを示す場合には、まずパケットを受信可
能であることを示すアクノリッジパケットを生成するよ
うに上記第２の記憶領域情報を生成して上記第１の生成
回路に出力し、判別信号が受信パケットが上記特定レジ
スタへのアクセスを要求する要求パケットであることを
示す場合に、パケットを受信不可能であることを示す第
２のアクノリッジパケットを生成して上記第１の生成回
路に入力させる第２の生成回路とを有する。

【００２１】また、本発明では、上記第２の生成回路
は、上記記憶回路による記憶領域情報が書き込み領域に
空きがあることを示す場合には、その内容を第２の記憶
領域情報として上記第１の生成回路に出力する。

【００２２】また、本発明では、上記アクノリッジパケ
ット生成回路は、制御信号を受けると、上記記憶回路に
よる記憶領域情報および上記判別回路による判別信号の
内容にかかわりなく、当該制御信号が示す内容のアクノ
リッジパケットを生成し、上記シリアルインタフェース
バスに送信する。

【００２３】また、本発明では、上記第２の生成回路
は、制御信号を受けると、上記記憶回路による記憶領域
情報および上記判別回路による判別信号の内容にかかわ
りなく、当該制御信号が示す内容の第２のアクノリッジ
パケットを生成し、上記第１の生成回路に入力させる。

【００２４】また、本発明では、上記受信パケットはア
シンクロナスパケットであり、上記判別回路が判別する
情報は、デスティネーション・オフセット(destination
offset)領域に設定されている情報である。

【００２５】また、本発明では、上記判別回路は、受信
パケットの供給先を判別するまで上記自動応答回路およ
び記憶回路に受信パケットを供給し、判別後、非供給先
の回路への受信パケットの供給を停止する。

【００２６】また、本発明は、シリアルインタフェース
バスを転送されたパケットを受信し、受信パケットに対
するアクノリッジパケットを当該シリアルインタフェー
スバスに送信可能なシリアルインタフェース回路であっ
て、受信パケットの処理状況に応じたアクノリッジパケ
ットを生成して上記シリアルインタフェースバスに送信
し、制御信号を受けると当該制御信号が示す内容のアク
ノリッジパケットを生成し、上記シリアルインタフェー
スバスに送信するアクノリッジパケット生成回路を有す
る。

【００２７】本発明によれば、記憶回路からアクノリッ
ジパケット生成回路に、書き込み状態に応じてデータが
書き込みできる空き領域があるか否かを示す記憶領域情
報が供給される。また、シリアルインタフェースバスを
転送されたパケットは、たとえば判別回路に入力され
る。判別回路では、たとえば受信パケットに付加されて
いる供給先情報により特定レジスタのアクセスを要求す
る要求パケットか、それ以外のたとえばコマンド等の制
御用パケットであるかが判別され、その判別結果が判別
信号としてアクノリッジパケット生成回路に供給され
る。アクノリッジパケット生成回路では、記憶領域情報
が書き込み領域に空きがないことを示す場合には、まず
パケットを受信可能であることを示すアクノリッジパケ
ットが生成されてシリアルインタフェースバスに送信さ
れる。そして、判別信号が受信パケットが特定レジスタ
へのアクセスを要求する要求パケットであることを示す
場合には、アクノリッジパケット生成回路において、パ
ケットを受信不可能であることを示すアクノリッジパケ
ットが生成されてシリアルインタフェースバスに送信さ
れる。そして、判別回路では、受信パケットが要求パケ
ットであると判断されると、当該要求パケットが自動応
答回路に供給される。要求パケットが供給された自動応
答回路では、要求パケットの内容に応じた処理が行わ
れ、たとえば応答パケットが生成されて送信系回路を通
してシリアルインタフェースバスに送信される。

【００２８】また、アクノリッジパケット生成回路に制
御信号が供給されると、制御信号が示す内容のアクノリ
ッジパケットが生成され、強制的にシリアルインタフェ
ースバスに送信される。

【００２９】

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、図１においては、アイソ
クロナス通信系回路の具体的な構成は図示していない。

【００３０】このシリアルインタフェース回路は、リン
ク・レイヤ回路１０、フィジカル・レイヤ回路２０、お
よびホストコンピュータとしてのマイクロコンピュータ
３０により構成されている。

【００３１】リンク・レイヤ回路１０は、マイクロコン
ピュータ３０の制御の下、アシンクロナス転送およびア
イソクロナス転送の制御、並びにフィジカル・レイヤ回
路２０の制御を行う。

【００３２】図１に示すように、リンク・レイヤ回路１
０のアシンクロナス通信系回路は、たとえば、第１の生
成回路としてのリンクコア１０１、マイクロコンピュー
タＩ／Ｆ回路１０２、デマルチプレクサ１０３、受信用
ＦＩＦＯメモリ(AR-FIFO) １０４、送信用ＦＩＦＯメモ
リ(AT-FIFO) １０５、判別回路としてのインバウンド回
路１０６、第２の生成回路としてのアクノリッジ制御回
路１０７、スイッチ回路１０８、オートレスポンス回路
（自動応答回路）１０９、アウトバウンド回路１１０、
および送信用リンクＦＩＦＯメモリ(LAT-FIFO)１１１に
より構成されている。なお、リンクコア１０１、アクノ
リッジ制御回路１０７、およびスイッチ回路１０８によ
りアクノリッジパケット生成回路が構成され、受信用Ｆ
ＩＦＯメモリ１０４、マイクロコンピュータＩ／Ｆ１０
２、およびマイクロコンピュータ３０により制御系回路
が構成される。

【００３３】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。また、リンクコア１０１は、フ
ィジカル・レイヤ回路２０およびＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを介して、送受信先の信号
処理回路との間で、送受信の可否を示すＣＳ(Cycle Sta
rt) パケットを１２５μｓ毎に送受信する。さらに、リ
ンクコア１０１は、アクノリッジ制御回路１０７からの
第２の記憶領域情報Ｓ１０７ａの内容に応じたアクノリ
ッジパケット、たとえばコンプリート信号ack-complete
またはペンディング信号ack-pending 、あるいはデータ
エラー信号ack-data-error、またはビジー信号ack-busy
を自動的に生成し、信号Ｓ１０１としてスイッチ回路１
０８に出力し、スイッチ回路１０８で選択されたアクノ
リッジパケットをフィジカル・レイヤ回路２０を介して
シリアルインタフェースバスＢＳに送信する。なお、図
１では、上述したように、アイソクロナス通信系のＦＩ
ＦＯ等は省略している。

【００３４】マイクロコンピュータＩ／Ｆ１０２は、主
としてマイクロコンピュータ３０と、送信用ＦＩＦＯメ
モリ１０４および受信用ＦＩＦＯメモリ１０５との間で
のアシンクロナス通信用パケットの書き込み、読み出し
等の調停等を行う。

【００３５】デマルチプレクサ１０３は、リンクコア１
０１から入力した通信用パケットの１３９４ヘッダ内に
存在するｔ−ｃｏｄｅ（図２）を参照して、アシンクロ
ナス通信用パケット、アイソクロナス通信用パケットお
よびセルフＩＤパケットのいずれであるかを識別し、ア
シンクロナス通信用パケットであればインバウンド回路
１０６に出力し、アイソクロナス通信用パケットであれ
ば図示しない処理回路に出力する。

【００３６】また、受信用ＦＩＦＯメモリ１０４は、Ｉ
ＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送
されてきたアシンクロナス通信用パケットが、インバウ
ンド回路１０６により格納される。また、たとえばイン
バウンド回路１０６からのＣＳＲ−abort 信号ＡＢＲＴ
をアクティブで受けると、たとえば３クワドレット程度
まで格納した受信パケットは、マイクロコンピュータ３
０で処理するパケットではなく、たとえばＣＳＲに対す
るリード(read)/ ライト(write)/ロック(lock)処理用の
パケットであるとして、ライト(write) ポインタを元に
戻す（当該パケットの格納開始前のポインタ位置に戻
す）。さらに、受信用ＦＩＦＯメモリ１０４は、書き込
み状態に応じてデータが書き込みできる空き領域がある
か否かを示す記憶領域情報Ｓ１０４をアクノリッジ制御
回路１０７に出力する。

【００３７】送信用ＦＩＦＯメモリ１０５には、ＩＥＥ
Ｅ１３９４シリアルバスＢＳに伝送させるアシンクロナ
ス通信用パケットが格納され、格納データはアウトバウ
ンド回路１１０に与えられる。

【００３８】インバウンド回路１０６は、デマルチプレ
クサ１０３から入力したアシンクロナス通信用パケット
を受けて、受信パケットがＣＳＲ宛あるいはコンフィギ
ュレーションＲＯＭ(CONFIG ROM)宛のパケットであるの
か、受信用ＦＩＦＯメモリ１０４に格納すべきコントロ
ール用コマンド等のパケットであるのかを、図２（ｂ）
に示す第３クワドレットのデスティネーション・オフセ
ット(destination offset)領域により示されるアドレス
によって判断し、ＣＳＲ宛の場合には受信パケットデー
タをオートレスポンス回路１０９に供給し、受信用ＦＩ
ＦＯメモリ１０４に格納すべきパケットの場合には、受
信用ＦＩＦＯメモリ１０４に供給する。また、インバウ
ンド回路１０６は、判別結果を判別信号Ｓ１０６として
アクノリッジ制御回路１０７に出力する。このとき、イ
ンバウンド回路１０６は、上述したように、第３クワド
レットのデスティネーション・オフセット領域により示
されるアドレスを確認するまでは、オートレスポンス回
路１０９および受信用ＦＩＦＯメモリ１０４の両方に受
信パケットデータを供給し、ＣＳＲ宛のパケットである
と判断した場合には、ＣＳＲ−abort 信号ＡＢＲＴをア
クティブで受信用ＦＩＦＯメモリ１０４に出力し、非ア
クティブでオートレスポンス回路１０９に出力する。ま
た、ＣＳＲ宛ではなく受信用ＦＩＦＯメモリ１０４行き
のパケットであると判断した場合には、受信用ＦＩＦＯ
メモリ１０４へのＣＳＲ−abort 信号ＡＢＲＴを非アク
ティブとし、オートレスポンス回路１０９へのＣＳＲ−
abort 信号ＡＢＲＴをアクティブとする。

【００３９】なお、受信データは、ライト(write) 信号
ＷＲＩＮおよび確認(confirm) 信号ＣＮＦＭによって、
受信用ＦＩＦＯメモリ１０４またはオートレスポンス回
路１０７に格納される。ライト(write) 信号ＷＲＩＮが
書き込みポインタを、確認(confirm) 信号ＣＮＦＭが確
認ポインタを制御する。したがって、供給データは確認
(confirm) 信号ＣＮＦＭによって確定することになる。
たとえば、アクティブのＣＳＲ−abort 信号ＡＢＲＴを
受けた受信用ＦＩＦＯメモリ１０４では、以降の確認(c
onfirm) 信号を無視して、代わりの書き込みポインタを
前の状態に戻す。

【００４０】アクノリッジ制御回路１０７は、受信用Ｆ
ＩＦＯメモリ１０４による記憶領域情報Ｓ１０４および
判別回路による判別信号Ｓ１０６を受けて、記憶領域情
報Ｓ１０６が書き込み領域に空きがないことを示す場合
には、まずパケットを受信可能であることを示すアクノ
リッジパケットを生成するように第２の記憶領域情報Ｓ
１０７ａを生成してリンク１０１に出力する。そして、
アクノリッジ制御回路１０７は、判別信号Ｓ１０６が受
信パケットがＣＳＲやコンフギュレーションＲＯＭ等の
特定レジスタへのアクセスを要求する要求パケットであ
ることを示す場合に、パケットを受信不可能であること
を示すビジー信号ack-busyを第２のアクノリッジパケッ
トＳ１０７ｂとして生成してスイッチ回路１０８に出力
させるとともに、この第２のアクノリッジパケットＳ１
０７ｂをリンクコア１０８に入力させるためにスイッチ
回路１０８を切替えさせる切替信号Ｓ１０７ｃをスイッ
チ回路１０８の制御端子に出力する。さらに、アクノリ
ッジ制御回路１０７は、たとえばマイクロコンピュータ
３０からの制御信号ＣＴＬを受けると、受信用ＦＩＦＯ
メモリ１０４による記憶領域情報Ｓ１０４およびインバ
ウンド回路１０６による判別信号Ｓ１０６の内容にかか
わりなく、制御信号ＣＴＬが示す内容のアクノリッジパ
ケットを生成し、第２のアクノリッジパケットＳ１０７
ｂとして、切替信号Ｓ１０７ｃとともにスイッチ回路１
０８に出力する。さらにまた、アクノリッジ制御回路１
０７は、受信用ＦＩＦＯメモリ１０４による記憶領域情
報Ｓ１０４が書き込み領域に空きあることを示す場合に
は、その内容をそのまま第２の記憶領域情報Ｓ１０７ａ
としてリンクコア１０１に出力する。

【００４１】スイッチ回路１０８は、入力端子ａがリン
クコア１０１のアクノリッジパケットＳ１０１の出力ラ
インに接続され、入力端子ｂがアクノリッジ制御回路１
０７の第２のアクノリッジパケットＳ１０７ｂの出力ラ
インに接続され、出力端子ｃがリンクコア１０１に接続
され、制御端子がアクノリッジ制御回路１０７の切替信
号Ｓ１０７ｃの出力ラインに接続されている。このスイ
ッチ回路１０８は、切替信号Ｓ１０７ｃが非アクティブ
の場合には図中破線で示すように出力端子ｃに入力端子
ａを接続させて、リンクコア１０１で自動生成されたア
クノリッジパケットＳ１０１を再度リンクコア１０１に
入力させ、切替信号Ｓ１０７ｃがアクティブの場合には
図中実線で示すように出力端子ｃに入力端子ｂを接続さ
せて、アクノリッジ制御回路１０７で生成された第２の
アクノリッジパケットをリンクコア１０１に入力させ
る。

【００４２】オートレスポンス回路１０９は、インバウ
ンド回路１０６から入力したアシンクロナス通信用パケ
ットに対して、所定のオートレスポンス処理を行い、そ
の処理結果であるアシンクロナス通信用パケットを生成
して、アウトバウンド回路１１０の出力する。ここで、
オートレスポンス処理とは、ＩＥＥＥ１３９４シリアル
インタフェースバスＢＳを伝送されてきたアシンクロナ
ス通信用パケットを、マイクロコンピュータ３０に出力
して処理するのではなく、リンク・レイヤ回路１０内で
自動的に処理を行い、その処理結果をＩＥＥＥ１３９４
シリアルバスＢＳを伝送する処理をいう。

【００４３】アウトバウンド回路１１０は、オートレス
ポンス処理の場合にはオートレスポンス回路１０９で生
成されたアシンクロナス通信用パケットを送信用リンク
ＦＩＦＯメモリ１１１に出力し、通常処理の場合には、
マイクロコンピュータ３０で生成され、送信用ＦＩＦＯ
メモリ１０５に格納されたアシンクロナス通信用パケッ
トを送信用リンクＦＩＦＯメモリ１１１に出力する。

【００４４】送信用リンクＦＩＦＯメモリ１１１は、ア
ウトバウンド回路１１０から入力したアシンクロナス通
信用パケットを格納するリングバッファである。

【００４５】次に、上記構成における動作について、受
信用ＦＩＦＯメモリ１０４の空き領域がないときに、Ｃ
ＳＲ宛の要求パケットを受信したときの動作を例に説明
する。

【００４６】たとえばＩＥＥＥ１３９４シリアルインタ
フェースバスＢＳを転送されてきたパケットデータがフ
ィジカル・レイヤ回路２０、リンク・レイヤ回路１０の
リンクコア１０１を介してデマルチプレクサ１０３に入
力される。

【００４７】デマルチプレクサ１０３では、リンクコア
１０１から入力した通信用パケットの１３９４ヘッダ内
に存在するｔ−ｃｏｄｅ（図２）が参照されて、アシン
クロナス通信用パケット、アイソクロナス通信用パケッ
トおよびセルフＩＤパケットのいずれであるかが識別さ
れ、アシンクロナス通信用パケットであればインバウン
ド回路１０６に出力される。

【００４８】インバウンド回路１０６では、デマルチプ
レクサ１０３からのアシンクロナス通信用パケットを受
けて、受信パケットの第３クワドレットのデスティネー
ション・オフセット領域により示されるアドレスによっ
て、受信パケットがＣＳＲ宛あるいはコンフィギュレー
ションＲＯＭ(CONFIG ROM)宛のパケットであるのか、受
信用ＦＩＦＯメモリ１０４に格納すべきコントロール用
コマンド等のパケットであるのかが判断される。

【００４９】インバウンド回路１０６において、受信パ
ケットがＣＳＲ宛の要求パケットであると判断される
と、受信パケットデータがオートレスポンス回路１０９
に供給される。一方、受信用ＦＩＦＯメモリ１０４に格
納すべきパケットであると判断された場合には、受信パ
ケットは受信用ＦＩＦＯメモリ１０４に供給される。

【００５０】このとき、インバウンド回路１０６から
は、上述したように、第３クワドレットのデスティネー
ション・オフセット領域により示されるアドレスを確認
するまでは、オートレスポンス回路１０９および受信用
ＦＩＦＯメモリ１０４の両方に受信パケットデータが供
給される。

【００５１】また、本例では、受信用ＦＩＦＯメモリ１
０４の空き領域がないものとして仮定していることか
ら、受信用ＦＩＦＯメモリ１０４からアクノリッジ制御
回路１０７に、書き込み状態に応じてデータが書き込み
できる空き領域がない旨が記憶領域情報Ｓ１０４で報知
される。アクノリッジ制御回路１０７では、受信用ＦＩ
ＦＯメモリ１０４による記憶領域情報Ｓ１０４が書き込
み領域に空きがないことを示していることから、まずパ
ケットを受信可能であることを示すアクノリッジパケッ
トを生成するように第２の記憶領域情報Ｓ１０７ａが生
成されてリンクコア１０１に出力される。

【００５２】リンクコア１０１では、第２の記憶領域情
報Ｓ１０７ａを受けて、たとえばコンプリート信号ack-
completeあるいはペンディング信号ack-pending が生成
され、信号Ｓ１０１としてスイッチ回路１０８を介して
再入力され、このアクノリッジパケットであるコンプリ
ート信号ack-completeあるいはペンディング信号ack-pe
nding がフィジカル・レイヤ回路２０を介してシリアル
インタフェースバスＢＳに接続された送信元に送信され
る。

【００５３】さらに、本例では、受信パケットはＣＳＲ
宛の要求パケットと仮定していることから、ＣＳＲ宛の
パケットであると判断され、インバウンド回路１０６か
らはＣＳＲ−abort 信号ＡＢＲＴをアクティブで受信用
ＦＩＦＯメモリ１０４に出力され、非アクティブでオー
トレスポンス回路１０９に出力されるとともに、その判
別結果が判別信号Ｓ１０６としてアクノリッジ制御回路
１０７に出力される。

【００５４】一方、受信用ＦＩＦＯメモリ１０４では、
インバウンド回路１０６からのＣＳＲ−abort 信号ＡＢ
ＲＴをアクティブで受けると、たとえば３クワドレット
程度まで格納した受信パケットは、ＣＳＲ宛のものとし
て、ライト(write) ポインタが当該パケットの格納開始
前のポインタ位置に戻される。

【００５５】そして、判別信号Ｓ１０６を受けたアクノ
リッジ制御回路１０７では、判別信号Ｓ１０６が受信パ
ケットがＣＳＲやコンフギュレーションＲＯＭ等の特定
レジスタへのアクセスを要求する要求パケットであるこ
とを示しいることから、パケットを受信不可能であるこ
とを示すビジー信号ack-busyが第２のアクノリッジパケ
ットＳ１０７ｂとして生成されてスイッチ回路１０８に
切替信号Ｓ１０７ｃとともに出力される。切替信号Ｓ１
０７ｃを受けたスイッチ回路１０８では、出力端子ｃに
入力端子ｂが接続され、ビジー信号ack-busyが第２のア
クノリッジパケットＳ１０７ｂとしてリンクコア１０１
に入力される。これにより、リンクコア１０１からビジ
ー信号ack-busyがフィジカル・レイヤ回路２０を介して
シリアルインタフェースバスＢＳに接続された送信元に
送信され、送信元によるパケットの送信が一時停止され
る。

【００５６】オートレスポンス回路１０９では、インバ
ウンド回路１０６から入力したアシンクロナス通信用パ
ケットに対して、所定のオートレスポンス処理が行わ
れ、その処理結果であるアシンクロナス通信用応答パケ
ットが生成されて、アウトバウンド回路１１０の出力さ
れる。そして、生成された応答パケットは送信用リンク
ＦＩＦＯメモリ１１１を介してリンクコア１０１に入力
され、さらにフィジカル・レイヤ回路２０を介してシリ
アルインタフェースバスＢＳに送信される。

【００５７】なお、いわゆるデバッグ等においては、マ
イクロコンピュータ３０から制御信号ＣＴＬがマイクロ
コンピュータＩ／Ｆ１０２を介してアクノリッジ制御回
路１０７に供給される。制御信号ＣＴＬを受けたアクノ
リッジ制御回路１０７では、受信用ＦＩＦＯメモリ１０
４による記憶領域情報Ｓ１０４およびインバウンド回路
１０６による判別信号Ｓ１０６の内容にかかわりなく、
制御信号ＣＴＬが示す内容のアクノリッジパケットが生
成され、第２のアクノリッジパケットＳ１０７ｂとし
て、切替信号Ｓ１０７ｃとともにスイッチ回路１０８に
出力される。そして、リンクコア１０１からフィジカル
・レイヤ回路２０を介してシリアルインタフェースバス
ＢＳに送信される。

【００５８】以上説明したように、本実施形態によれ
ば、受信パケットが特定レジスタへのアクセスを要求す
る要求パケットであるか否かを判別し、要求パケットの
場合には受信パケットをオートレスポンス回路１０９に
供給し、要求パケット以外の場合には受信パケットを受
信用ＦＩＦＯメモリ１０４に供給するとともに、当該判
別結果を示す判別信号Ｓ１０６を出力するインバウンド
回路１０６と、受信用ＦＩＦＯメモリ１０４による記憶
領域情報Ｓ１０４およびインバウンド回路１０６による
判別信号Ｓ１０６を受けて、記憶領域情報が書き込み領
域に空きがないことを示す場合には、まずパケットを受
信可能であることを示すアクノリッジパケットを生成し
てシリアルインタフェースバスＢＳに送信しておき、判
別信号が受信パケットが特定レジスタへのアクセスを要
求する要求パケットであることを示す場合に、パケット
を受信不可能であることを示すアクノリッジパケットを
生成してシリアルインタフェースバスに送信するアクノ
リッジパケット生成回路としてのリンクコア１０１、ア
クノリッジ制御回路１０７、スイッチ回路１０８を設け
たので、制御回路の負担を軽減でき、しかも高速に応答
することができ、ひいては送信側の応答待ち時間を短縮
することができる利点がある。

【００５９】また、マイクロコンピュータ３０からの制
御信号ＣＴＬを受けると、受信用ＦＩＦＯメモリ１０４
による記憶領域情報Ｓ１０４およびインバウンド回路１
０６による判別信号Ｓ１０６の内容にかかわりなく、制
御信号ＣＴＬが示す内容のアクノリッジパケットを生成
し、第２のアクノリッジパケットＳ１０７ｂとして送信
するので、ＬＳＩ等の開発および検証に好適であり、作
業効率が向上するという利点がある。

【００６０】なお、外部またはマイクロコンピュータ３
０からコンフィギュレーションレジスタ等に設定した制
御情報をアクティブで受けると、インバウンド回路１０
６からのＣＳＲ−abort 信号ＡＢＲＴをアクティブで受
けたとしても、受信パケットの格納を停止せずにすべて
格納するように構成することも可能である。この場合に
は、マイクロコンピュータ３０により、ソフトウェアに
よる制御が可能である。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
制御回路の負担を軽減でき、しかも高速に応答すること
ができ、ひいては送信側の応答待ち時間を短縮すること
ができるシリアルインタフェース回路を実現できる利点
がある。また、制御信号に基づいて任意のアクノリッジ
パケットを送信することができ、ＬＳＩ等の開発および
検証に好適であり、作業効率が向上するという利点があ
る。

【図面の簡単な説明】

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の一実施形態を示すブロック構成図であ
る。

【図２】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。

【符号の説明】

１０…リンク・レイヤ回路、２０…フィジカル・レイヤ
回路、３０…マイクロコンピュータ、１０１…リンクコ
ア、１０２…マイクロコンピュータＩ／Ｆ、１０３…デ
マルチプレクサ、１０４…受信用ＦＩＦＯメモリ(AR-FI
FO) 、１０５…送信用ＦＩＦＯメモリ(AT-FIFO) 、１０
６…インバウンド回路、１０７…アクノリッジ制御回
路、１０８…スイッチ回路、１０９…オートレスポンス
回路（自動応答回路）、１１０…アウトバウンド回路、
１１１…送信用リンクＦＩＦＯメモリ(LAT-FIFO)。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K030 GA01 HB21 JA05 KA02 KA13 LA08 MA13 MB15 5K032 AA02 AA03 BA16 CD01 DA11 DB19 5K033 AA02 AA03 BA15 CC01 DA13 DB12 5K034 AA02 AA07 CC01 CC02 CC05 KK01 KK21

Claims (13)

【特許請求の範囲】
1. 【請求項１】 シリアルインタフェースバスを転送され
   たパケットを受信し、受信パケットに対するアクノリッ
   ジパケットを当該シリアルインタフェースバスに送信す
   るシリアルインタフェース回路であって、 特定レジスタと、 受信パケットデータを書き込み可能で、書き込み状態に
   応じてデータが書き込みできる空き領域があるか否かを
   示す記憶領域情報を出力する記憶回路と、 上記記憶回路に格納された受信パケットの内容に応じた
   処理を行う制御系回路と、 受信パケットが上記特定レジスタへの要求パケットの場
   合に、当該要求パケットの内容に応じた処理を行う自動
   応答回路と、 受信パケットが上記特定レジスタへのアクセスを要求す
   る要求パケットであるか否かを判別し、要求パケットの
   場合には受信パケットを上記自動応答回路に供給し、要
   求パケット以外の場合には受信パケットを上記記憶回路
   に供給するとともに、当該判別結果を示す判別信号を出
   力する判別回路と、 上記記憶回路による記憶領域情報および上記判別回路に
   よる判別信号を受けて、記憶領域情報が書き込み領域に
   空きがないことを示す場合には、まずパケットを受信可
   能であることを示すアクノリッジパケットを生成して上
   記シリアルインタフェースバスに送信しておき、判別信
   号が受信パケットが上記特定レジスタへのアクセスを要
   求する要求パケットであることを示す場合に、パケット
   を受信不可能であることを示すアクノリッジパケットを
   生成して上記シリアルインタフェースバスに送信するア
   クノリッジパケット生成回路とを有するシリアルインタ
   フェース回路。
2. 【請求項２】 上記アクノリッジパケット生成回路は、 第２の記憶領域情報を受けると、その内容に応じた第１
   のアクノリッジパケットを生成して上記シリアルインタ
   フェースバスに送信し、第２のアクノリッジパケットを
   受けると上記第２の記憶領域情報の内容にかかわりなく
   当該第２のアクノリッジパケットを上記シリアルインタ
   フェースバスに送信する第１の生成回路と、 上記記憶回路による記憶領域情報および上記判別回路に
   よる判別信号を受けて、記憶領域情報が書き込み領域に
   空きがないことを示す場合には、まずパケットを受信可
   能であることを示すアクノリッジパケットを生成するよ
   うに上記第２の記憶領域情報を生成して上記第１の生成
   回路に出力し、判別信号が受信パケットが上記特定レジ
   スタへのアクセスを要求する要求パケットであることを
   示す場合に、パケットを受信不可能であることを示す第
   ２のアクノリッジパケットを生成して上記第１の生成回
   路に入力させる第２の生成回路とを有する請求項１記載
   のシリアルインタフェース回路。
3. 【請求項３】 上記第２の生成回路は、上記記憶回路に
   よる記憶領域情報が書き込み領域に空きがあることを示
   す場合には、その内容を第２の記憶領域情報として上記
   第１の生成回路に出力する請求項２記載のシリアルイン
   タフェース回路。
4. 【請求項４】 上記アクノリッジパケット生成回路は、
   制御信号を受けると、上記記憶回路による記憶領域情報
   および上記判別回路による判別信号の内容にかかわりな
   く、当該制御信号が示す内容のアクノリッジパケットを
   生成し、上記シリアルインタフェースバスに送信する請
   求項１記載のシリアルインタフェース回路。
5. 【請求項５】 上記第２の生成回路は、制御信号を受け
   ると、上記記憶回路による記憶領域情報および上記判別
   回路による判別信号の内容にかかわりなく、当該制御信
   号が示す内容の第２のアクノリッジパケットを生成し、
   上記第１の生成回路に入力させる請求項２記載のシリア
   ルインタフェース回路。
6. 【請求項６】 上記第２の生成回路は、制御信号を受け
   ると、上記記憶回路による記憶領域情報および上記判別
   回路による判別信号の内容にかかわりなく、当該制御信
   号が示す内容の第２のアクノリッジパケットを生成し、
   上記第１の生成回路に入力させる請求項３記載のシリア
   ルインタフェース回路。
7. 【請求項７】上記受信パケットはアシンクロナスパケッ
   トであり、上記判別回路が判別する情報は、デスティネ
   ーション・オフセット(destination offset)領域に設定
   されている情報である請求項１記載のシリアルインタフ
   ェース回路。
8. 【請求項８】上記受信パケットはアシンクロナスパケッ
   トであり、上記判別回路が判別する情報は、デスティネ
   ーション・オフセット(destination offset)領域に設定
   されている情報である請求項２記載のシリアルインタフ
   ェース回路。
9. 【請求項９】上記受信パケットはアシンクロナスパケッ
   トであり、上記判別回路が判別する情報は、デスティネ
   ーション・オフセット(destination offset)領域に設定
   されている情報である請求項３記載のシリアルインタフ
   ェース回路。
10. 【請求項１０】 上記判別回路は、受信パケットの供給
    先を判別するまで上記自動応答回路および記憶回路に受
    信パケットを供給し、判別後、非供給先の回路への受信
    パケットの供給を停止する請求項７記載のシリアルイン
    タフェース回路。
11. 【請求項１１】 上記判別回路は、受信パケットの供給
    先を判別するまで上記自動応答回路および記憶回路に受
    信パケットを供給し、判別後、非供給先の回路への受信
    パケットの供給を停止する請求項８記載のシリアルイン
    タフェース回路。
12. 【請求項１２】 上記判別回路は、受信パケットの供給
    先を判別するまで上記自動応答回路および記憶回路に受
    信パケットを供給し、判別後、非供給先の回路への受信
    パケットの供給を停止する請求項９記載のシリアルイン
    タフェース回路。
13. 【請求項１３】 シリアルインタフェースバスを転送さ
    れたパケットを受信し、受信パケットに対するアクノリ
    ッジパケットを当該シリアルインタフェースバスに送信
    可能なシリアルインタフェース回路であって、 受信パケットの処理状況に応じたアクノリッジパケット
    を生成して上記シリアルインタフェースバスに送信し、
    制御信号を受けると当該制御信号が示す内容のアクノリ
    ッジパケットを生成し、上記シリアルインタフェースバ
    スに送信するアクノリッジパケット生成回路を有するシ
    リアルインタフェース回路。