JPH0146958B2 - - Google Patents
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- JPH0146958B2 JPH0146958B2 JP55110440A JP11044080A JPH0146958B2 JP H0146958 B2 JPH0146958 B2 JP H0146958B2 JP 55110440 A JP55110440 A JP 55110440A JP 11044080 A JP11044080 A JP 11044080A JP H0146958 B2 JPH0146958 B2 JP H0146958B2
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- 239000000872 buffer Substances 0.000 claims description 33
- 230000000295 complement effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、動的等速呼出し記憶装置（DRAM）
用のリフレツシユ計数器に関する。
用のリフレツシユ計数器に関する。
静的等速呼出し記憶装置（SRAM）は、その
使用が容易であるので広く使われている。しかし
DRAMは、主として所要のチツプ面積が比較的
小さいという理由で価格が比較的安くなる。
DRAMを構成する際の設計上の目標の１つは、
DRAMの内部効率を保持する一方でSRAMと同
様な容易な取扱いを可能にすることである。しか
しSRAMはリフレツシユを必要としないが
DRAMはリフレツシユを必要とするのでこのこ
とは容易でない。従つてリフレツシユ回路のでき
るだけ多くの部分をオンチツプとすることにより
リフレツシユの困難を低減することが望ましい。
使用が容易であるので広く使われている。しかし
DRAMは、主として所要のチツプ面積が比較的
小さいという理由で価格が比較的安くなる。
DRAMを構成する際の設計上の目標の１つは、
DRAMの内部効率を保持する一方でSRAMと同
様な容易な取扱いを可能にすることである。しか
しSRAMはリフレツシユを必要としないが
DRAMはリフレツシユを必要とするのでこのこ
とは容易でない。従つてリフレツシユ回路のでき
るだけ多くの部分をオンチツプとすることにより
リフレツシユの困難を低減することが望ましい。
このための方法としては、記憶装置内にリフレ
ツシユアドレスを記憶する別個のリフレツシユ計
数器を設ける方法がある。この計数器により各リ
フレツシユサイクルを加算計数する。別の方法と
して、連続的に各語線を経て循環するシフトレジ
スタ又は環状計数器を使うものがある。しかしい
ずれの方法も相当な量の付加的回路従つて付加的
チツプ面積を必要とする。この付加的面積により
DRAMの価格が上り、その利点が失われてしま
う。
ツシユアドレスを記憶する別個のリフレツシユ計
数器を設ける方法がある。この計数器により各リ
フレツシユサイクルを加算計数する。別の方法と
して、連続的に各語線を経て循環するシフトレジ
スタ又は環状計数器を使うものがある。しかしい
ずれの方法も相当な量の付加的回路従つて付加的
チツプ面積を必要とする。この付加的面積により
DRAMの価格が上り、その利点が失われてしま
う。
本発明は、既存の回路を最高に利用することに
よりすなわちDRAMの一部としてすでに存在す
る部品を使うことによりリフレツシユ計数器をオ
ンチツプで設けるものである。入力信号から高準
位の真数及び補数のアドレス信号を生ずるために
必要でありすでに存在するアドレス緩衝記憶装置
を計数器機能の一部として使う。各アドレス緩衝
記憶装置への入力を、使用可能に従つて使用者が
供給する外部アドレスと内部リフレツシユアドレ
スとのいずれかを示すように多重化する。好適と
する実例では全部の低位桁のビツトが真数である
ときに転送刻時信号が生ずると、各緩衝記憶装置
の出力をリフレツシユ記憶装置節点に転送して反
転させる。転送刻時信号はリフレツシユサイクル
の終りだけに生ずるようにしてあり選定したリフ
レツシユ記憶装置節点のデータを効果的に反転さ
せる。このようにして計数器は各リフレツシユサ
イクルの終りに増加計数をする。
よりすなわちDRAMの一部としてすでに存在す
る部品を使うことによりリフレツシユ計数器をオ
ンチツプで設けるものである。入力信号から高準
位の真数及び補数のアドレス信号を生ずるために
必要でありすでに存在するアドレス緩衝記憶装置
を計数器機能の一部として使う。各アドレス緩衝
記憶装置への入力を、使用可能に従つて使用者が
供給する外部アドレスと内部リフレツシユアドレ
スとのいずれかを示すように多重化する。好適と
する実例では全部の低位桁のビツトが真数である
ときに転送刻時信号が生ずると、各緩衝記憶装置
の出力をリフレツシユ記憶装置節点に転送して反
転させる。転送刻時信号はリフレツシユサイクル
の終りだけに生ずるようにしてあり選定したリフ
レツシユ記憶装置節点のデータを効果的に反転さ
せる。このようにして計数器は各リフレツシユサ
イクルの終りに増加計数をする。
この方法によりリフレツシユ機能全体を実現す
るために必要な付加的回路は、各アドレス緩衝記
憶装置に対して加える数個のトランジスタです
む。緩衝記憶装置当たり１個の余分な解読器を必
要とするが、その個数は、語線を選択するのにす
でに必要な多数個の解読器に比べて少ない。従つ
てこのリフレツシユ制御方法を使つて僅かの付加
的トランジスタだけでオンチツプの全リフレツシ
ユ機能を実現することができる。
るために必要な付加的回路は、各アドレス緩衝記
憶装置に対して加える数個のトランジスタです
む。緩衝記憶装置当たり１個の余分な解読器を必
要とするが、その個数は、語線を選択するのにす
でに必要な多数個の解読器に比べて少ない。従つ
てこのリフレツシユ制御方法を使つて僅かの付加
的トランジスタだけでオンチツプの全リフレツシ
ユ機能を実現することができる。
以下本発明リフレツシユ計数器の実例を添付図
面について詳細に説明する。
面について詳細に説明する。
第１図には本発明によるリフレツシユ計数器１
０を示してある。このリフレツシユ計数器は、単
一アドレスビツト用のアドレス緩衝記憶装置１２
に対するものであり、リフレツシユ記憶装置１４
と制御装置１６とを含み、アドレスストローブパ
ルス１８、転送刻時信号２０、通常のTTL準位
のアドレスビツト２２を受け、高レベルの真数及
び補数の表示をそれぞれ出力２４，２６に生ず
る。制御装置１６は、それぞれ入力２８，３０と
して高レベルの真数及び補数の表示を受取りそし
て読取る。
０を示してある。このリフレツシユ計数器は、単
一アドレスビツト用のアドレス緩衝記憶装置１２
に対するものであり、リフレツシユ記憶装置１４
と制御装置１６とを含み、アドレスストローブパ
ルス１８、転送刻時信号２０、通常のTTL準位
のアドレスビツト２２を受け、高レベルの真数及
び補数の表示をそれぞれ出力２４，２６に生ず
る。制御装置１６は、それぞれ入力２８，３０と
して高レベルの真数及び補数の表示を受取りそし
て読取る。
好適とする実施例では制御装置１６は又入力３
２として次の下位桁のアドレスビツトを受取る。
アドレス緩衝記憶装置１２及びそのアドレスビツ
ト入力２２の桁数に従つて、制御装置１６の入力
３２はアドレス入力２２の桁数より１だけ少ない
数に等しい任意の個数の入力をもつことができ
る。第１図では制御装置１６の入力３２は１個の
次下位桁アドレス入力が存在する。
２として次の下位桁のアドレスビツトを受取る。
アドレス緩衝記憶装置１２及びそのアドレスビツ
ト入力２２の桁数に従つて、制御装置１６の入力
３２はアドレス入力２２の桁数より１だけ少ない
数に等しい任意の個数の入力をもつことができ
る。第１図では制御装置１６の入力３２は１個の
次下位桁アドレス入力が存在する。
好適とする実例では、２進計数器は（ｉ−１）
桁までのビツトがすべて１であるときにｉ桁目の
ビツトを反転させる形式とすることができるとい
うことを利用する。たとえば３桁の２進数では次
の計数形式とすることができる。
桁までのビツトがすべて１であるときにｉ桁目の
ビツトを反転させる形式とすることができるとい
うことを利用する。たとえば３桁の２進数では次
の計数形式とすることができる。
A2 A1 A0
０ ０ ０
０ ０ １
０ １ ０
０ １ １
１ ０ ０
１ ０ １
１ １ ０
１ １ １
この表では第２桁のビツトA1は第１桁のビツ
トA0が１から０に変化するときに変化する。さ
らに第３桁のビツトA2は第１桁ビツトA0及び第
２桁のビツトA1が11から00に変化するときに変
化する。すなわち下位桁のビツトすべてが真数レ
ベル１になると次に高い桁のビツトは次の刻時信
号20により変化する。
トA0が１から０に変化するときに変化する。さ
らに第３桁のビツトA2は第１桁ビツトA0及び第
２桁のビツトA1が11から00に変化するときに変
化する。すなわち下位桁のビツトすべてが真数レ
ベル１になると次に高い桁のビツトは次の刻時信
号20により変化する。
従つて第１図に示したブロツク図ではビツト
A0が１であつて転送刻時信号２０が真数である
と、制御装置１６は入力２８を出力３４に又入力
３０を出力３６に、転送する。次いでリフレツシ
ユ記憶装置１４はそれぞれ入力３８，４０により
出力３４，３６を読取りこれ等の信号を出力４
２，４４として記憶する。リフレツシユ記憶装置
１４の出力４２，４４は緩衝記憶装置１２に入力
４６，４８として入り、反転した出力２４，２６
として出る。すなわち入力４６はアドレス緩衝記
憶装置１２によりマルチプレツクスされ反転した
出力２４となる。また入力４８はアドレス緩衝記
憶装置１２によりマルチプレツクスされ反転した
出力２６となる。このことは、アドレスストロー
ブパルス１８が真数レベルとなると生ずる。別の
刻時信号（図示してない）がアドレス緩衝記憶装
置１２にアドレス入力２２を読取るときを指示す
ると、アドレス緩衝記憶装置１２の出力２４，２
６は、制御装置１６が転送刻時信号２０及びアド
レス入力３２はすべて真数入力であるとして読取
つている場合に、反転される。このようにして入
力３２より上位の桁での計数が始められる。
A0が１であつて転送刻時信号２０が真数である
と、制御装置１６は入力２８を出力３４に又入力
３０を出力３６に、転送する。次いでリフレツシ
ユ記憶装置１４はそれぞれ入力３８，４０により
出力３４，３６を読取りこれ等の信号を出力４
２，４４として記憶する。リフレツシユ記憶装置
１４の出力４２，４４は緩衝記憶装置１２に入力
４６，４８として入り、反転した出力２４，２６
として出る。すなわち入力４６はアドレス緩衝記
憶装置１２によりマルチプレツクスされ反転した
出力２４となる。また入力４８はアドレス緩衝記
憶装置１２によりマルチプレツクスされ反転した
出力２６となる。このことは、アドレスストロー
ブパルス１８が真数レベルとなると生ずる。別の
刻時信号（図示してない）がアドレス緩衝記憶装
置１２にアドレス入力２２を読取るときを指示す
ると、アドレス緩衝記憶装置１２の出力２４，２
６は、制御装置１６が転送刻時信号２０及びアド
レス入力３２はすべて真数入力であるとして読取
つている場合に、反転される。このようにして入
力３２より上位の桁での計数が始められる。
３ビツト計数器の例は第２図に示してある。初
めにアドレス緩衝記憶装置１２Ａ，１２Ｂ，１２
Ｃは入力２２Ａ，２２Ｂ，２２Ｃとして初期アド
レス000を読取る。各アドレス緩衝記憶装置１２
Ａ，１２Ｂ，１２Ｃは次いで出力２４Ａ，２６
Ａ，２４Ｂ，２４Ｃ，２６Ｃとして高レベルの真
数及び補数の表示を生ずる。この場合制御装置１
６Ａは転送刻時信号２０だけを受ける。すなわち
転送刻時信号２０が高電位になるごとに、制御装
置１６Ａを使用可能化する。他の制御装置１６
Ｂ，１６Ｃは入力３２Ｂとして入力A0を受け又
入力３２Ｃとして入力A0，A1を受ける。これ等
のアドレスビツトがこの場合０であると制御装置
１６Ｂ，１６Ｃは転送刻時信号２０により使用可
能化することができない。
めにアドレス緩衝記憶装置１２Ａ，１２Ｂ，１２
Ｃは入力２２Ａ，２２Ｂ，２２Ｃとして初期アド
レス000を読取る。各アドレス緩衝記憶装置１２
Ａ，１２Ｂ，１２Ｃは次いで出力２４Ａ，２６
Ａ，２４Ｂ，２４Ｃ，２６Ｃとして高レベルの真
数及び補数の表示を生ずる。この場合制御装置１
６Ａは転送刻時信号２０だけを受ける。すなわち
転送刻時信号２０が高電位になるごとに、制御装
置１６Ａを使用可能化する。他の制御装置１６
Ｂ，１６Ｃは入力３２Ｂとして入力A0を受け又
入力３２Ｃとして入力A0，A1を受ける。これ等
のアドレスビツトがこの場合０であると制御装置
１６Ｂ，１６Ｃは転送刻時信号２０により使用可
能化することができない。
読取りの初期には制御装置１６Ａは入力２８Ａ
として０を読取り入力３０Ａとして１を読取る。
使用可能転送刻時信号２０が生ずると入力２８Ａ
としての０を制御装置出力側に転送しその出力３
４Ａをリフレツシユ記憶装置１４Ａにより入力３
８Ａとして読取る。同様に入力３０Ａとしての１
を出力側に転送しその出力３６Ａをリフレツシユ
記憶装置１４Ａの入力４０Ａとして読取る。各入
力３８Ａ，４０Ａは読取つたまま記憶し出力４２
Ａ，４４Ａを生ずる。アドレス緩衝記憶装置１２
Ａはこれ等の出力を入力４６Ａ，４８Ａとして読
取る。次いでアドレス緩衝記憶装置１２Ａは、ア
ドレスストローブパルス１８が生ずるとリフレツ
シユ記憶装置１４Ａの出力４２Ａ，４４Ａを入力
４６Ａ，４８Ａとして読取りこれ等の入力を反転
した出力２４Ａ，２６Ａを出力する。
として０を読取り入力３０Ａとして１を読取る。
使用可能転送刻時信号２０が生ずると入力２８Ａ
としての０を制御装置出力側に転送しその出力３
４Ａをリフレツシユ記憶装置１４Ａにより入力３
８Ａとして読取る。同様に入力３０Ａとしての１
を出力側に転送しその出力３６Ａをリフレツシユ
記憶装置１４Ａの入力４０Ａとして読取る。各入
力３８Ａ，４０Ａは読取つたまま記憶し出力４２
Ａ，４４Ａを生ずる。アドレス緩衝記憶装置１２
Ａはこれ等の出力を入力４６Ａ，４８Ａとして読
取る。次いでアドレス緩衝記憶装置１２Ａは、ア
ドレスストローブパルス１８が生ずるとリフレツ
シユ記憶装置１４Ａの出力４２Ａ，４４Ａを入力
４６Ａ，４８Ａとして読取りこれ等の入力を反転
した出力２４Ａ，２６Ａを出力する。
計数器はこの場合前記の表に示すように第２の
レベル００１に進んだわけである。この場合入力
３２Ｂとして１を読取り、転送信号２０が次に生
ずると、制御装置１６Ｂは、アドレス緩衝記憶装
置１２Ａ、リフレツシユ記憶装置１４Ａ及び制御
装置１６Ａの動作と同じように反転した出力２４
Ｂ，２６Ｂを出力するサイクルを行う。第１のビ
ツト単位１０Ａは転送刻時信号２０の生ずるごと
に反転した出力２４Ａ，２６Ａを生ずる。第２の
ビツト単位１０Ｂは、入力３２Ｂ及び転送刻時信
号２０が真数のときだけ反転した出力２４Ｂ，２
６Ｂを生ずる。
レベル００１に進んだわけである。この場合入力
３２Ｂとして１を読取り、転送信号２０が次に生
ずると、制御装置１６Ｂは、アドレス緩衝記憶装
置１２Ａ、リフレツシユ記憶装置１４Ａ及び制御
装置１６Ａの動作と同じように反転した出力２４
Ｂ，２６Ｂを出力するサイクルを行う。第１のビ
ツト単位１０Ａは転送刻時信号２０の生ずるごと
に反転した出力２４Ａ，２６Ａを生ずる。第２の
ビツト単位１０Ｂは、入力３２Ｂ及び転送刻時信
号２０が真数のときだけ反転した出力２４Ｂ，２
６Ｂを生ずる。
この場合第３のレベル０１０に進んだわけであ
る。第３のビツト単位１０Ｃは制御装置入力３２
Ｃとして０及び１を読取る。制御装置１６Ｃは次
の転送刻時信号２０が生じても動作しない。第２
のビツト単位１０Ｂ及び制御装置１６Ｂも又入力
３２Ｂとして０を読取るので動作しない。従つて
次の計数動作時には第１のビツト単位１０Ａだけ
が動作し、アドレス緩衝記憶装置出力２４Ａ，２
６Ａが反転して計数は０１１に進む。
る。第３のビツト単位１０Ｃは制御装置入力３２
Ｃとして０及び１を読取る。制御装置１６Ｃは次
の転送刻時信号２０が生じても動作しない。第２
のビツト単位１０Ｂ及び制御装置１６Ｂも又入力
３２Ｂとして０を読取るので動作しない。従つて
次の計数動作時には第１のビツト単位１０Ａだけ
が動作し、アドレス緩衝記憶装置出力２４Ａ，２
６Ａが反転して計数は０１１に進む。
すると第３のビツト単位１０Ｃは全部真数であ
る入力３２Ｃを受取るので、次の転送刻時信号２
０が生ずると出力２４Ｃ，２６Ｃが反転する。同
様に制御装置１６Ｂは入力３２Ｂとして真数レベ
ルを読むので、次の転送刻時信号２０が生ずると
出力２４Ｂ，２６Ｂが反転する。すなわち次の転
送刻時信号２０が生ずると、全部の単位の出力が
反転し２進数100を生ずる。
る入力３２Ｃを受取るので、次の転送刻時信号２
０が生ずると出力２４Ｃ，２６Ｃが反転する。同
様に制御装置１６Ｂは入力３２Ｂとして真数レベ
ルを読むので、次の転送刻時信号２０が生ずると
出力２４Ｂ，２６Ｂが反転する。すなわち次の転
送刻時信号２０が生ずると、全部の単位の出力が
反転し２進数100を生ずる。
次の数が101であり第２ビツト単位１０Ｂの出
力が反転してさらに次の数が110となる。この場
合第２のビツト単位１０Ｂも第３のビツト単位１
０Ｃも使用可能化されず、計数は111に進む。
力が反転してさらに次の数が110となる。この場
合第２のビツト単位１０Ｂも第３のビツト単位１
０Ｃも使用可能化されず、計数は111に進む。
最終的に全部のビツト単位１０Ａ，１０Ｂ，１
０Ｃが使用可能化され、次の転送刻時信号２０を
受けると、計数器は000となり３桁の２進数に対
する１サイクルを終る。
０Ｃが使用可能化され、次の転送刻時信号２０を
受けると、計数器は000となり３桁の２進数に対
する１サイクルを終る。
上記の好適とする実例では増加方向における２
進直列計数器を例示したが、個個の単位の配置及
び制御装置のゲート処理は、２進減少方向を含む
任意の計数配置を生ずるように構成することがで
きる。さらに、ｎ個のアドレスビツトを受け論理
レベルの真数及び補数の表示を生ずる既存のｎ個
のアドレス緩衝記憶装置を使う。任意のｎ桁記数
システムを使うことができる。ビツト単位１０は
各アドレスビツトに対し存在するが、もちろん次
に述べる解読器５６は第１桁のビツトには必要で
ない。すなわちｎ―１個の解読器を必要とするだ
けである。なおｎ個目の単位１０は少なくともｉ
個のアドレスビツトを受ける。この場合ｉ＝１、
２、３、…ｎ−１である。
進直列計数器を例示したが、個個の単位の配置及
び制御装置のゲート処理は、２進減少方向を含む
任意の計数配置を生ずるように構成することがで
きる。さらに、ｎ個のアドレスビツトを受け論理
レベルの真数及び補数の表示を生ずる既存のｎ個
のアドレス緩衝記憶装置を使う。任意のｎ桁記数
システムを使うことができる。ビツト単位１０は
各アドレスビツトに対し存在するが、もちろん次
に述べる解読器５６は第１桁のビツトには必要で
ない。すなわちｎ―１個の解読器を必要とするだ
けである。なおｎ個目の単位１０は少なくともｉ
個のアドレスビツトを受ける。この場合ｉ＝１、
２、３、…ｎ−１である。
第３図ではビツト単位１０を一層詳しいブロツ
ク図で示してある。このブロツク図ではビツト単
位１０の制御装置は２個の転送装置５２，５４及
び解読器５６を含んで成る。解読器５６は入力３
２としての低位桁のビツト転送刻時信号２０とを
受ける。次いで解読器５６は、入力３２及び転送
刻時信号２０が真数のときは出力５８を生ずる。
出力５８は転送装置５２，５４がそれぞれ入力６
０，６２として受取る。各転送装置５２，５４が
これらの入力により使用可能化すると、緩衝記憶
装置出力２４，２６は各転送装置５２，５４を経
てリフレツシユ記憶装置１４に入力３８，４０と
して転送される。ビツト単位１０は次いで前記し
たように動作する。
ク図で示してある。このブロツク図ではビツト単
位１０の制御装置は２個の転送装置５２，５４及
び解読器５６を含んで成る。解読器５６は入力３
２としての低位桁のビツト転送刻時信号２０とを
受ける。次いで解読器５６は、入力３２及び転送
刻時信号２０が真数のときは出力５８を生ずる。
出力５８は転送装置５２，５４がそれぞれ入力６
０，６２として受取る。各転送装置５２，５４が
これらの入力により使用可能化すると、緩衝記憶
装置出力２４，２６は各転送装置５２，５４を経
てリフレツシユ記憶装置１４に入力３８，４０と
して転送される。ビツト単位１０は次いで前記し
たように動作する。
第４図ではリフレツシユ記憶装置１４は２個の
MOSFET（MOS型電界効果トランジスタ）７２，
７４から成る交さ接続したフリツプ・フロツプ７
０を含んで成り、各MOSFET７２，７４のゲー
ト端子は他方のMOSFETのドレイン端子に接続
してある。各MOSFET７２，７４のドレイン端
子は又アドレス緩衝記憶装置１２に入力４６，４
８を送る。各MOSFET７２，７４のソース端子
は接地してある。転送装置５２，５４は
MOSFET７６，７８として示してある。各
MOSFET７６，７８のソース端はMOSFET７
２，７４のドレイン端に接続されそして、各
MOSFET７６，７８のドレイン端はそれぞれ緩
衝記憶装置１２の出力２４，２６を受取る。転送
装置すなわちMOSFET７６，７８のゲートは論
理積ゲート８０として示した解読器５６の出力端
に接続してある。論理積ゲート８０は、転送刻時
信号２０を受け又存在する場合入力３２として低
位桁のビツトを受ける。
MOSFET（MOS型電界効果トランジスタ）７２，
７４から成る交さ接続したフリツプ・フロツプ７
０を含んで成り、各MOSFET７２，７４のゲー
ト端子は他方のMOSFETのドレイン端子に接続
してある。各MOSFET７２，７４のドレイン端
子は又アドレス緩衝記憶装置１２に入力４６，４
８を送る。各MOSFET７２，７４のソース端子
は接地してある。転送装置５２，５４は
MOSFET７６，７８として示してある。各
MOSFET７６，７８のソース端はMOSFET７
２，７４のドレイン端に接続されそして、各
MOSFET７６，７８のドレイン端はそれぞれ緩
衝記憶装置１２の出力２４，２６を受取る。転送
装置すなわちMOSFET７６，７８のゲートは論
理積ゲート８０として示した解読器５６の出力端
に接続してある。論理積ゲート８０は、転送刻時
信号２０を受け又存在する場合入力３２として低
位桁のビツトを受ける。
以上本発明をその実施例について詳細に説明し
たが本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんであ
る。
たが本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんであ
る。
第１図は本発明リフレツシユ計数器の１実施例
の単一のブロツク図、第２図は３桁の２進記数法
用の計数機能を示すブロツク図、第３図は本リフ
レツシユ計数器の拡大したブロツク図、第４図は
本リフレツシユ計数器の単一の単位の配線図であ
る。 １０…リフレツシユ計数器、１２…アドレス緩
衝記憶装置、１４…リフレツシユ記憶装置、１６
…制御装置、１８…アドレスストローブパルス、
２０…転送刻時信号、２２…アドレスビツト。
の単一のブロツク図、第２図は３桁の２進記数法
用の計数機能を示すブロツク図、第３図は本リフ
レツシユ計数器の拡大したブロツク図、第４図は
本リフレツシユ計数器の単一の単位の配線図であ
る。 １０…リフレツシユ計数器、１２…アドレス緩
衝記憶装置、１４…リフレツシユ記憶装置、１６
…制御装置、１８…アドレスストローブパルス、
２０…転送刻時信号、２２…アドレスビツト。
Claims (1)
- 【特許請求の範囲】 １ 外部からのアドレス信号２２を受取り２本の
出力線２４，２６にそれぞれ真数及び補数の表示
を生ずるアドレス緩衝記憶装置１２少なくともｎ
個をもつ動的等速呼出し記憶装置に用いるリフレ
ツシユ計数器１０であつて、 (イ) 該ｎ個のアドレス緩衝記憶装置中にあつて、
アドレス緩衝記憶装置ストローブ信号１８及び
一対の相補形入力信号４６，４８を受取り、前
者１８に応答して後者４６，４８を反転しそし
て反転した信号２４，２６を該２本の出力線に
それぞれ転送する転送手段１２と、 (ロ) 該ｎ個のアドレス緩衝記憶装置の各各に１個
ずつ接続した、相補形入力信号３８，４０を記
憶するリフレツシユ記憶装置１４ｎ個と、 (ハ) 該ｎ個のリフレツシユ記憶装置の各各に接続
した、転送刻時信号２０のみに又はこれと該ｎ
個のアドレス緩衝記憶装置の中の選定したもの
の該２本の出力線の一方に存在する選定した信
号３２とに応答して、該真数及び補数の表示の
該ｎ個のリフレツシユ記憶装置への転送を制御
する転送制御手段１６ｎ個と、 を含んで成る、前記リフレツシユ計数器。 ２ 該転送制御手段の各各として、転送刻時信号
２０及び該ｎ個のアドレス緩衝記憶装置の中の選
定したものの該２本の出力線の一方に存在する選
定した信号３２を受取る手段と、受取つたこれら
の信号２０，３２を解読する解読手段５６とを含
むものを使つた、特許請求の範囲１に記載のリフ
レツシユ計数器。 ３ 該解読手段として論理積ゲート８０を使つた
特許請求の範囲２に記載のリフレツシユ計数器。 ４ 該解読手段として、該ｎ個のアドレス緩衝記
憶装置中のｋ番目のものについて、転送刻時信号
２０と第１番目〜第（ｋ−１）番目のアドレス緩
衝記憶装置の該２本の出力線の一方に存在する信
号３２とを解読するものを使つた、特許請求の範
囲２に記載のリフレツシユ計数器。 ５ 該転送制御手段として、転送刻時信号２０の
みに又はこれと該ｎ個のアドレス緩衝記憶装置の
中の選定したものの該２本の出力線の一方に存在
する選定した信号３２とに応答して使用可能化ま
たは使用不可能化される一対のMOSFET７６，
７８を含むものを使つた、特許請求の範囲１に記
載のリフレツシユ計数器。 ６ 該リフレツシユ記憶装置として、共通のソー
ス端子をもちドレイン端子は互いに他の
MOSFETのゲート端子に接続した一対の交さ接
続したMOSFET７２，７４を使つた、特許請求
の範囲１に記載のリフレツシユ計数器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/066,149 US4296480A (en) | 1979-08-13 | 1979-08-13 | Refresh counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674893A JPS5674893A (en) | 1981-06-20 |
| JPH0146958B2 true JPH0146958B2 (ja) | 1989-10-11 |
Family
ID=22067562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11044080A Granted JPS5674893A (en) | 1979-08-13 | 1980-08-13 | Refresh counter |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4296480A (ja) |
| JP (1) | JPS5674893A (ja) |
| CA (1) | CA1145857A (ja) |
| DE (1) | DE3030347A1 (ja) |
| GB (1) | GB2056138B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4691303A (en) * | 1985-10-31 | 1987-09-01 | Sperry Corporation | Refresh system for multi-bank semiconductor memory |
| KR960009960B1 (ko) * | 1994-03-12 | 1996-07-25 | 금성일렉트론 주식회사 | 디램의 리프레쉬 콘트롤회로 |
| JP4282295B2 (ja) * | 2002-09-26 | 2009-06-17 | エルピーダメモリ株式会社 | リフレッシュカウンタ及びメモリ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3705392A (en) * | 1971-09-07 | 1972-12-05 | Texas Instruments Inc | Mos dynamic memory |
| US3806898A (en) * | 1973-06-29 | 1974-04-23 | Ibm | Regeneration of dynamic monolithic memories |
| US3858185A (en) * | 1973-07-18 | 1974-12-31 | Intel Corp | An mos dynamic memory array & refreshing system |
| US4006468A (en) * | 1973-08-06 | 1977-02-01 | Honeywell Information Systems, Inc. | Dynamic memory initializing apparatus |
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| US4028557A (en) * | 1976-05-21 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
-
1979
- 1979-08-13 US US06/066,149 patent/US4296480A/en not_active Expired - Lifetime
-
1980
- 1980-08-06 GB GB8025549A patent/GB2056138B/en not_active Expired
- 1980-08-11 DE DE19803030347 patent/DE3030347A1/de not_active Ceased
- 1980-08-13 CA CA000358160A patent/CA1145857A/en not_active Expired
- 1980-08-13 JP JP11044080A patent/JPS5674893A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3030347A1 (de) | 1981-03-26 |
| CA1145857A (en) | 1983-05-03 |
| US4296480A (en) | 1981-10-20 |
| JPS5674893A (en) | 1981-06-20 |
| GB2056138A (en) | 1981-03-11 |
| GB2056138B (en) | 1984-04-26 |
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