TWI497523B - 非揮發性半導體記憶體裝置 - Google Patents

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Description

非揮發性半導體記憶體裝置
本發明係關於使用電阻儲存為資料之可變電阻元件的非揮發性半導體記憶體裝置。
電可抹除可程式化非揮發性記憶體包括如此項技術中熟知之快閃記憶體，其包含具有浮動閘極結構之反及連接或反或連接記憶體胞的胞陣列。鐵電記憶體亦已知為非揮發性快速隨機存取記憶體。
另一方面，將記憶體胞圖案化得更精細之技術包括電阻可變記憶體，其如所提議在記憶體胞中使用可變電阻元件。可變電阻元件之已知實例包括：根據硫族化物化合物之結晶/非晶態的變化而使電阻變化的相變記憶體裝置；使用歸因於穿隧磁阻效應之電阻變化的MRAM裝置；包括由導電聚合物形成之電阻性元件的聚合物鐵電RAM(PFRAM)記憶體裝置；及在施加電脈衝時造成電阻變化的ReRAM裝置(專利文件1)。
電阻可變記憶體可組態具有串聯電路之記憶體胞，該串聯電路具有肖特基(Schottky)二極體及替代電晶體之電阻可變元件。因此，其可更容易地經堆疊及經三維建構以達成作為優勢之高得多的整合性(專利文件2)。
當對記憶體胞之資料寫入/抹除改變可變電阻元件之狀態時，可變電阻元件及非歐姆元件產生熱。因此，至多個記憶體胞之同時資料寫入/抹除由於熱產生而施加較大影響且又導致資料穩定性之損失。此問題由於非揮發性記憶體之較高整合性而進一步成為現實。
[專利文件1]
JP 2006-344349A，段落0021
[專利文件2]
JP 2005-522045A
本發明因此具有提供一種能夠藉由對複數個記憶體胞同時寫入/抹除而實現快速操作且減輕在操作時由自記憶體胞產生之熱造成的影響的非揮發性記憶體的目標。
在一態樣中，本發明提供一種非揮發性半導體記憶體裝置，其包含：一胞陣列，該胞陣列包括複數個第一線、與該複數個第一線交叉之複數個第二線，及以矩陣配置且在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞含有一串聯電路，該串聯電路具有一電阻經非揮發性地儲存為資料的電可抹除可程式化可變電阻元件及一非歐姆元件；及一存取電路，其操作以同時存取該胞陣列中之彼此實體分離的複數個記憶體胞。
在另一態樣中，本發明提供一種非揮發性半導體記憶體裝置，其包含：一胞陣列，該胞陣列包括以矩陣配置之複數個MAT(單元胞陣列)，每一MAT含有複數個第一線、與該複數個第一線交叉之複數個第二線，及在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞含有一串聯電路，該串聯電路具有一電阻經非揮發性地儲存為資料的電可抹除可程式化可變電阻元件及一非歐姆元件；及複數個存取電路，其連接至MAT且操作以同時存取MAT中之記憶體胞，其中該複數個存取電路同時存取相應MAT中之特定數目的記憶體胞。
在又一態樣中，本發明提供一種非揮發性半導體記憶體裝置，其包含：一胞陣列，該胞陣列包括以矩陣配置之Nm個MAT(單元胞陣列)(Nm=1或1以上之整數)，每一MAT含有Na個第一線(Na=1或1以上之整數)、與Na個第一線交叉之Nb個第二線(Nb=1或1以上之整數)，及在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞含有一串聯電路，該串聯電路具有一電阻經非揮發性地儲存為資料的電可抹除可程式化可變電阻元件及一非歐姆元件；及複數個存取電路，其連接至MAT且操作以同時存取MAT中之每一者中的記憶體胞，其中MAT中之第m者(m=1至Nm之整數)中之連接至第a個第一線(a=1至Na之整數)及第b個第二線(b=1至Nb之整數)的記憶體胞具有邏輯位址i={(a-1)Nb+(b-1)}Nm+(m-1)，該複數個存取電路同時存取由邏輯位址Nm(j-1)至Nm(j-1)+(Nm-1)處之Nm個記憶體胞組成的第j頁(j為1至Na×Nb之整數)。
根據本發明，有可能提供一種非揮發性記憶體，其能夠藉由對複數個記憶體胞同時寫入/抹除而實現快速操作且減輕在操作時由自記憶體胞產生之熱造成的影響。
現將參看諸圖詳細描述與根據本發明之非揮發性記憶體相關聯的實施例。
[第一實施例]
圖1為根據本發明之第一實施例之非揮發性記憶體的方塊圖。
非揮發性記憶體包含以矩陣配置之複數個MAT(單元胞陣列)1，其每一者包括使用電阻可變元件(如在稍後所描述之ReRAM(電阻性RAM)中)的記憶體胞。每一MAT 1包括一存取電路，亦即，一行控制電路2及一列控制電路3。行控制電路2包括一操作以感測/放大來自記憶體胞之在位元線上顯現的資料的感測放大器電路(未圖示)。其控制MAT 1中之位元線BL且執行自記憶體胞抹除資料、將資料寫入至記憶體胞及將資料讀出記憶體胞。列控制電路3操作以在MAT 1中之字元線WL中進行選擇且施加自記憶體胞抹除資料、將資料寫入至記憶體胞及將資料讀出記憶體胞所需的電壓。
資料I/O緩衝器4經由I/O線連接至外部主機(未圖示)以接收寫入資料、接收抹除指令、提供讀取資料及接收位址資料及命令資料。
資料I/O緩衝器4連接至讀取/寫入電路(在下文中被稱作「R/W電路」)8。資料I/O緩衝器4經由R/W電路8將所接收之寫入資料發送至行控制電路2，且經由R/W電路8接收來自行控制電路2的讀出資料及將其提供至外部。自外部饋送至資料I/O緩衝器4之位址經由位址暫存器5發送至行控制電路2及列控制電路3。自主機饋送至資料I/O緩衝器4之命令發送至命令介面6。命令介面6接收來自主機的外部控制信號且決定經饋送至資料I/O緩衝器4之資料為寫入資料、命令還是位址。若其為命令，則命令介面將其作為所接收之命令信號傳送至控制器7。控制器7管理整個非揮發性記憶體且接收來自主機之命令以執行讀取、寫入、抹除及資料I/O管理。外部主機亦可接收由控制器7所管理之狀態資訊且決定操作結果。狀態資訊亦用於寫入及抹除之控制中。
控制器7控制R/W電路8。在此控制下，允許R/W電路8在任何時刻提供任何電壓/電流的脈衝。本文中所形成之脈衝可傳送至由行控制電路2及列控制電路3所選擇之任何線。
如圖中所展示，行控制電路2、列控制電路3及R/W電路8與MAT 1共平面地形成，儘管此等周邊電路元件(除了MAT 1)可在於佈線層中形成之MAT 1正下方的Si基板中形成。由此，可使非揮發性記憶體之晶片面積差不多等於複數個MAT 1之總面積。
圖2為MAT 1之部分的透視圖，且圖3為沿著I-I'線獲取及在圖2中之箭頭的方向上所看見之一記憶體胞的橫截面圖。
存在並行安置之複數個第一線或字元線WL0-WL2，其交叉並行安置之複數個第二線或位元線BL0-BL2。記憶體胞MC配置於兩種線之每一交叉點處，夾於其間。理想地，第一線及第二線由耐熱性低電阻材料(諸如，W、WSi、NiSi、CoSi)組成。
記憶體胞MC包含如圖3中所展示之可變電阻元件VR及非歐姆元件NO的串列連接電路。
可變電阻元件VR可藉由施加電壓時之電流、熱或化學能量而使電阻變化。用作障壁金屬層及黏合層之電極EL1、EL2配置於其上部表面及下部表面上。電極之材料可包括Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx 、PtRhOx 、Rh、TaAlN。亦可插入能夠達成均一定向之金屬膜。可進一步插入緩衝層、障壁金屬層及黏合層。
可變電阻元件VR之可用實例包括：根據結晶狀態與非晶狀態之間的相變而改變電阻的可變電阻元件，諸如，硫族化物(PCRAM)；藉由沈澱金屬陽離子以在電極之間形成橋狀物(導電橋)及電離經沈澱之金屬以破壞該橋狀物而改變電阻的可變電阻元件(CBRAM)；及藉由施加電壓或電流而改變電阻的可變電阻元件(ReRAM)，儘管不存在達成共識之理論(將電阻變化之因素粗略地劃分成兩種：根據在電極界面中存在之電荷收集區(charge trap)中所收集之電荷的存在/不存在而使電阻變化的因素；及根據歸因於氧損失等之傳導路徑的存在/不存在而使電阻變化的因素)。
圖4展示ReRAM之實例。圖4中所展示之可變電阻元件VR包括在電極層11與電極層13之間所配置的記錄層12。記錄層12由含有至少兩種類型之陽離子元素之複合化合物組成。該等陽離子元素中之至少一者為過渡元素，其d軌道未由電子完全填充，且鄰近陽離子元素之間的最短距離為0.32 nm或0.32 nm以下。特定言之，其由化學式Ax My Xz (A及M為不同的元素)表示且可由具有晶體結構之材料形成，該晶體結構諸如尖晶石結構(AM2 O4 )、鈦鐵礦結構(AMO3 )、黑銅鐵礦結構(AMO2 )、LiMoN2 結構(AMN2 )、鎢錳鐵礦結構(AMO4 )、橄欖石結構(A2 MO4 )、錳鋇礦結構(Ax MO2 )、直錳礦結構(Ax MO2 )及鈣鈦礦結構(AMO3 )。
在圖4之實例中，A包含Zn，M包含Mn，且X包含O。在記錄層12中，小白圈表示擴散離子(Zn)，大白圈表示陰離子(O)，且小黑圈表示過渡元素離子(Mn)。記錄層12之初始狀態為高電阻狀態。當電極層11保持在固定電位且向電極層13供應負電壓時，記錄層12中之擴散離子的部分朝向電極層13遷移以相對於陰離子減少記錄層12中的擴散離子。到達電極層13之擴散離子接受來自電極層13的電子且作為金屬沈澱，從而形成金屬層14。在記錄層12內部，陰離子變得過多且因此增大記錄層12中之過渡元素離子的價數。結果，載子注入使記錄層12進入電子傳導狀態且因此完成設定。在再生的情況下，可允許電流流動，其值非常小，使得組態記錄層12之材料未造成電阻變化。可藉由在記錄層12中供應大的電流歷時足夠時間以用於焦耳加熱而將程式化狀態(低電阻狀態)重設成初始狀態(高電阻狀態)，從而促進記錄層12中之氧化還原反應。在與設定時之方向相反的方向上施加電場亦可允許進行重設。
非歐姆元件NO可包括各種二極體，諸如，肖特基二極體、PN接面二極體、PIN二極體，且可具有MIM(金屬-絕緣體-金屬)結構及SIS(矽-絕緣體-矽)結構。在此狀況下，可插入形成障壁金屬層及黏合層之電極EL2、EL3。若使用二極體(根據其性質)，則其可執行單極操作。在MIM結構或SIS結構之狀況下，其可執行雙極操作。非歐姆元件NO及可變電阻元件VR可與圖3中之狀況相反地置放。非歐姆元件NO之極性可顛倒。
在下文中描述該實施例的操作。
圖5為展示非揮發性記憶體中寫入(設定)時的MAT 1的電路圖。
MAT 1包括(例如)1024個第一線或字元線WL及與此等字元線WL交叉之(例如)512個第二線或位元線BL。存在該等線之1024×512個交叉點，在該等交叉點處連接記憶體胞MC，每一記憶體胞MC包括：非歐姆元件NO或具有連接至字元線WL之陽極的二極體Di，及連接在二極體Di之陰極與位元線BL之間的可變電阻元件VR。可在考慮字元線WL及位元線BL上之電壓降、CR延遲、資料寫入之處理速度等的情況下判定MAT 1之大小。其可具有不同於圖5中所展示之MAT 1的任意選擇的大小，諸如，1024×2048。
隨後，描述至MAT 1的寫入。針對寫入至連接在字元線WL1與位元線BL1之交叉點(圖5中由虛線包圍)處的記憶體胞MC1而給出以下描述。
在此狀況下，向連接至記憶體胞MC1的字元線WL1供應字元線設定電壓Vsetwl(例如，3 V)，且向位元線BL1供應位元線設定電壓Vsetbl(例如，0 V)。結果，在記憶體胞MC1中，對二極體Di正向加偏壓，且因此可變電阻元件VR進行向低電阻狀態之轉變以完成寫入。
另一方面，向連接至其他記憶體胞MC的字元線WL2、......供應字元線非選擇電壓Vnswl(例如，0 V)，且向位元線BL2、......供應位元線非選擇電壓Vnsbl(例如，3 V)。結果，在記憶體胞MC中，對二極體Di反向加偏壓，且可變電阻元件VR不進行電阻狀態之轉變(因為其中無電流流動)。
在上文中描述寫入，而抹除(重設)類似於寫入，不同之處在於，將比設定電壓低的重設電壓施加比設定電壓之時段長的時段以產生來自記憶體胞MC的焦耳熱。
由此，在僅寫入至一記憶體胞MC1中，其他記憶體胞MC不產生熱且因此自整個胞陣列所產生之熱造成較小的影響且不產生問題。在此狀況下，然而，記憶體胞MC逐一地經受寫入。因此，至胞陣列中所含有之所有記憶體胞之寫入的完成花費相當長的時間。
一種解決以上問題之方法包含同時寫入至複數個記憶體胞MC，如所考慮。在下文中，將同時存取之該複數個記憶體胞MC稱作一頁。
圖6為展示按頁寫入時之MAT 1的電路圖。針對同時寫入至連接至字元線WL1之記憶體胞MC2至MC4(圖6中由虛線包圍)的狀況，給出以下描述。
在此狀況下，向字元線WL1供應字元線設定電壓Vsetwl(3 V)。另一方面，向連接至記憶體胞MC2至MC4的位元線BL1至BL3供應位元線設定電壓Vsetbl(亦即，0 V)。結果，在連接於字元線WL1與位元線BL1至BL3之交叉點處的記憶體胞MC2至MC4中，對二極體Di正向加偏壓，且因此記憶體胞MC2至MC4中之可變電阻元件VR進行至低電阻狀態的轉變以執行按頁寫入。另一方面，在連接至非選定之字元線WL2、WL3的記憶體胞MC中，未對二極體Di正向加偏壓，且記憶體胞MC中之可變電阻元件VR不允許電流在其中流動，且不進行電阻狀態之轉變。
在上文中描述寫入，而抹除類似於寫入，不同之處在於，將比設定電壓低的重設電壓施加比設定電壓之時段長的時段以產生來自記憶體胞MC的焦耳熱。
由此，在寫入至連接至字元線WL1之複數個記憶體胞MC時，可執行同時寫入。因此，有可能比逐一寫入更快地執行寫入處理。
在此狀況下，然而，複數個鄰近記憶體胞MC同時產生熱。因此，來自鄰近記憶體胞之影響及自整個胞陣列所產生之熱的影響係大的，且可造成非揮發性記憶體之穩定性的損失。
隨後，描述按頁寫入至整個胞陣列。
圖7及圖8為展示按頁寫入序列之實例的簡圖。
圖7展示對相同MAT 1中之多個頁執行順序寫入，且在完成對MAT 1中所含有之多個頁(S1至S3)的寫入之後，對下一MAT 1中之多個頁(S4至S6)執行順序寫入的狀況。
在此狀況下，由於按頁寫入，故自複數個記憶體胞MC同時產生的熱造成很大影響。此外，由於在較短時間內連續寫入至鄰近頁，故剩餘熱之量造成很大影響且可極端地使寫入期間在頁周圍的穩定性惡化。
圖8展示對每一MAT 1之逐頁(S11至S18)的順序寫入及接著再次對每一MAT 1中之不同的未經寫入頁(S19-S20)的寫入。經由重複按頁寫入，可對整個胞陣列執行寫入。
在此狀況下，在寫入至屬於一特定MAT之一頁之後，對屬於一不同MAT(其自該特定MAT實體地分離)之一頁執行寫入。因此，與圖7之狀況相比，該頁在寫入期間幾乎不易受由寫入至其他頁所產生之熱的影響，且因此可改良穩定性。然而，即使在此狀況下，關於寫入至個別頁，連接至一字元線WL之複數個實體接近的記憶體胞MC不變地同時產生熱。因此，不足以改良非揮發性記憶體之穩定性。關於抹除，如可考慮之情況，有可能執行按MAT 1之分批抹除。針對向由圖9(a)中之虛線所包圍之MAT 1執行的抹除而給出以下描述。圖9(b)為展示由圖9(a)中之虛線所包圍之MAT 1的電路圖。
在此狀況下，如在圖9(b)中，向所有字元線WL供應比字元線設定電壓Vsetwl(例如，3 V)低的字元線重設電壓Vresetwl(例如，1 V)。此外，向所有位元線BL供應位元線重設電壓Vresetbl(例如，0 V)。結果，在所有記憶體胞MC中，對二極體Di正向加偏壓，且可變電阻元件VR之電阻狀態進行至高電阻狀態之轉變以完成抹除。
由此，按MAT 1之抹除有可能執行比對記憶體胞MC逐一或逐頁地執行之抹除快的抹除處理。然而，在此狀況下，沿著字元線WL或沿著位元線BL之彼此鄰近的多個記憶體胞MC同時產生熱。因此，與對記憶體胞MC逐一或逐頁地執行抹除相比，明顯更多地增大非揮發性記憶體的不穩定性。
接著，在該實施例中，自如圖10中所展示之複數個MAT 1.逐一地選擇記憶體胞MC，且選定之記憶體胞MC進行成批抹除。
由此，即使在對由圖10中之虛線所包圍之一頁的寫入/抹除中，因為記憶體胞MC彼此分離，所以可減輕自每一記憶體胞MC所產生的熱對其他記憶體胞MC造成的影響。此外，由於按頁操作，故處理時間並不比圖6及圖7中所展示之按頁操作差。
在下文中描述該實施例的特定組態。
圖11為第一實施例中之胞陣列的方塊圖。
將圖11中之胞陣列劃分成沿著字元線WL之延伸或在x方向上的4列及沿著位元線BL之延伸或在y方向上的3行，因此共12個區塊BLK。關於以下假設而給出以下描述，該假設為，自左側以BLK#0、#1、#2、#3表示位於圖11中之上部段上的區塊，自左側以BLK#4、#5、#6、#7表示位於中部段上的區塊，且以BLK#8、#9、#10、#11表示位於下部段上的區塊。
每一區塊BLK包括一各別MAT。為了簡化描述，假設每一MAT具有在x方向上的8個記憶體胞及在y方向上的8個記憶體胞，由此共64個。將實體位址指派給MAT中之記憶體胞，該等實體位址在x方向上逐一地及在y方向上逐8地增大。總之，將實體位址0、7、56、73指派給每一MAT中之左上邊角、右上邊角、左下邊角及右下邊角處的記憶體胞。
每一MAT具備一行控制電路2及一列控制電路3。
位於在y方向上對準之區塊BLK#0、#4、#8中的MAT中的行控制電路2經由傳送電晶體T0、T4、T8連接至IO墊0。類似地，分別地，位於區塊BLK#1、#5、#9中的MAT中的行控制電路2經由傳送電晶體T1、T5、T9連接至IO墊1，位於區塊BLK#2、#6、#10中的MAT中的行控制電路2經由傳送電晶體T2、T6、T10連接至IO墊2，且位於區塊BLK#3、#7、#11中的MAT中的行控制電路2經由傳送電晶體T3、T7、T11連接至IO墊3。在x方向上對準之傳送電晶體T0至T3具有各別閘極，向該等閘極供應共同輸入資料選擇信號IDST0。類似地，傳送電晶體T4至T7及T8至T11具有各別閘極，分別向該等閘極供應共同輸入資料選擇信號IDST1及IDST2。輸入資料選擇信號IDST0-2為基於輸入位址所判定的信號。
針對將邏輯位址指派至上文中所組態之胞陣列而給出以下描述。
圖12為展示該實施例中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
MAT#0至#11分別配置在圖11中所展示之區塊BLK#0至#11中。
若每一記憶體胞具有一實體位址i(i=0、1、...)，則將M+12×i指派給MATm中之每一記憶體胞之邏輯位址，如圖12中所展示。
針對按頁寫入至以此方式指派有邏輯位址之胞陣列而給出以下描述。在此狀況下，一頁含有12個記憶體胞，且第j頁(j=1、2、...)由邏輯位址(j-1)×l2至(j-1)×12+11處之記憶體胞組成。舉例而言，第2頁由邏輯位址#12至#23處之記憶體胞組成。
大體而言，在MAT之數目為Nm(Nm=1或1以上之整數)，每一MAT中之字元線WL的數目為Na(Na=1或1以上之整數)，且位元線BL之數目為Nb(Nb=1或1以上之整數)的狀況下，連接至第a個字元線WL(a=1至Na之整數)及第b個位元線BL(b=1至Nb之整數)的記憶體胞具有可由{(a-1)Nb+(b-1)}Nm+(m-1)表示的邏輯位址i。在此狀況下，第j頁(j為1至Na×Nb之整數)包括邏輯位址Nm(j-1)至Nm(j-1)+(Nm-1)處的Nm個記憶體胞。
最初，將自外部饋送之輸入資料經由IO墊傳送至每一MAT 1中所含有之行控制電路2。圖12之組態包括4個IO墊。因此，當將輸入資料傳送至所有12個MAT中所含有之行控制電路2時，將輸入資料劃分成3片，接著在不同時間傳送該3片。特定言之，在IO墊0至3上準備最先4位元之輸入資料。此後，輸入資料選擇信號IDST0經啟動(「H」)以接通傳送電晶體T0至T3而將IO墊0至3與MAT#0至#3中之行控制電路2連接。由此，將IO墊0至3上之輸入資料位元傳送至MAT#0至#3中之行控制電路2。隨後，在IO墊0至3上準備其次4位元之輸入資料。此後，輸入資料選擇信號IDST1經啟動(「H」)以接通傳送電晶體T4至T7而將IO墊0至3與MAT#4至#7中之行控制電路2連接。由此，將IO墊0至3上之輸入資料位元傳送至MAT#4至#7中之行控制電路2。類似地，將隨後4位元之輸入資料傳送至MAT#8至#11中之行控制電路2。由此，可在MAT#0至#11中之行控制電路2中準備一位元之輸入資料。在此，輸入資料選擇信號IDST0至IDST2受控，以使得以操作循環順序地啟動該等信號。
在此狀態中，在MAT中同時地，連接至實體位址#0處之記憶體胞的字元線WL供應字元線設定電壓Vsetwl(3 V)，且向位元線BL供應位元線設定電壓Vsetbl(3 V或0 V)。另一方面，向連接至其他記憶體胞的字元線WL供應字元線非選擇電壓Vnswl(0 V)，且向位元線BL供應位元線非選擇電壓Vsetbl(3 V)。結果，在MAT中之行控制電路處的輸入資料保持在實體位址#0處之記憶體胞中以完成第1頁寫入。
藉由在所有頁上重複以上內容，可完成至整個胞陣列的寫入。
根據圖11之組態，將12位元之一頁輸入資料劃分並傳送至MAT中之行控制電路。準備比以上實例中之IO墊多的IO個墊減少傳送的數目。舉例而言，若存在12個IO墊，則可藉由一次傳送來準備一頁資料。另一方面，若存在較少之IO墊，則可回應於該狀況進行增大數目之傳送。
針對用於實現該寫入之列控制電路3的操作而給出以下描述。
圖13為展示列控制電路3之部分的電路圖。
向每一MAT 1中的列控制電路3供應用於經由全域字元線(Global Select)及經配置用於減少位址線之數目的區域位址線(Block Select 1至3)選擇MAT的位址及用於經由區域位址線選擇MAT中之字元線的位址(未圖示)。如圖13(a)中所展示，全域字元線(Global Select)及區域位址線(Block Select 1至3)用以啟動電晶體P1及N1至N3來選擇MAT。列控制電路3包含根據每一MAT是否為失效區塊來設定或重設的反相器IV4、IV5，及包括電晶體N6、N8之鎖存器電路，從而自其隔離失效區塊。當電晶體P1及N1至N4接通時，電晶體P2接通。結果，傳送閘選擇n信號經由反相器IV1、IV2上升，且傳送閘選擇信號經由反相器IV3及電晶體N5而與觸發器信號同步下降。
接收到此等傳送閘選擇信號及選擇n信號後，如圖13(b)中所展示，將設定電壓(Vsetwl+α)經由電晶體N9及P3供應至傳送閘(未圖示)。此外，將藉由對區域位址解碼所獲得之字元線選擇信號用以經由電晶體N11至N14通/斷控制傳送閘(未圖示)，具體言之，經由電晶體N10來控制電晶體N11至N14的閘極。由此，將設定電壓(Vsetwl+α)傳送至選定MAT中之選定字元線WL。
在此等電路當中，內部邏輯可經組態以藉由全域字元線及區域位址線同時選擇複數個MAT。
由此，該實施例有可能執行對複數個頁中所含有之複數個記憶體胞的同時寫入，且因此減少寫入所需的時間，比逐一地寫入至記憶體胞所需時間短。另外，同時寫入的目標記憶體胞分散於不同MAT中且彼此實體地分離。因此，有可能提供一種高穩定性非揮發性記憶體，其能夠施加較小的由自記憶體胞產生之熱造成之影響，類似於逐一地寫入至記憶體胞。
[第二實施例]
圖14為根據第二實施例之展示非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
屬於MAT之邏輯位址的指派序列不同於第一實施例中之指派序列。
以12之差值指派待指派至屬於MAT之記憶體胞的邏輯位址，如同在第一實施例之狀況下。然而，在該實施例之狀況下，將每一MAT在x方向上邏輯地劃分成兩個，且由此在MATn中，將邏輯位址n指派給實體位址#0處的記憶體胞；將邏輯位址n+12指派給實體位址#4處的記憶體胞；將邏輯位址n+24指派給實體位址#2處的記憶體胞；且將邏輯位址n+36指派給實體位址#5處的記憶體胞。由此，在該實施例中，交替地將邏輯位址指派至MAT中之左邊部分1a及右邊部分1b。
在此狀況下，第1頁中所含有之在邏輯位址#0至#11處的記憶體胞及在相同MAT中之第2頁中所含有之在邏輯位址#12至#23處的記憶體胞在x方向上彼此相距特定距離來配置。
總之，該實施例有可能減輕自一頁中所含有之記憶體胞中之每一者所產生的熱對其他記憶體胞造成的影響。此外，關於位置關係，不同頁中所含有之記憶體胞彼此相距特定距離地配置。因此，自剛剛經受寫入的頁中所含有之記憶體胞產生的熱在寫入期間對頁之操作幾乎不造成影響。在此方面之情況下，有可能比第一實施例之狀況更多地改良穩定性。
[第三實施例]
圖15為根據第三實施例之展示非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
以12之差值指派待指派至屬於MAT之記憶體胞的邏輯位址，如同在第一及第二實施例之狀況下。在該實施例之狀況下，將每一MAT在y方向上邏輯地劃分成兩個，且由此在MATn中，將邏輯位址n指派給實體位址#0處的記憶體胞；將邏輯位址n+12指派給實體位址#32處的記憶體胞；將邏輯位址n+24指派給實體位址#1處的記憶體胞；且將邏輯位址n+36指派給實體位址#33處的記憶體胞。由此，在該實施例中，交替地將邏輯位址指派至MAT中之上部部分1c及下部部分1d。
又，在該實施例中，第j頁及第(j+1)頁中所含有之記憶體胞在y方向上彼此相距特定距離地配置。因此，有可能施加與第二實施例中之效應相同的效應。
[第四實施例]
圖16為根據第四實施例之展示非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
以12之差值指派待指派至屬於MAT之記憶體胞的邏輯位址，如同在第一至第三實施例之狀況下。在該實施例之狀況下，將每一MAT在x方向上及y方向上邏輯地劃分成兩個，共四個，且由此在MATn中，將邏輯位址n指派給處於左上部分1e之實體位址#0處的記憶體胞；將邏輯位址n+12指派給處於右上部分1f之實體位址#4處的記憶體胞；將邏輯位址n+24指派給處於左下部分1g之實體位址#32處的記憶體胞；且將邏輯位址n+36指派給處於右下部分1h之實體位址#36處的記憶體胞。由此，在該實施例中，將邏輯位址順序地指派至MAT中之左上部分1e、右上部分1f、左下部分1g及右下部分1h。
在該實施例中，第j頁、第(j+1)頁、第(j+2)頁及第(j+3)頁中所含有之記憶體胞在x方向上及在y方向上彼此相距特定距離地配置。因此，有可能減輕藉由寫入至一頁而造成的影響以便不比第一至第三實施例更多地對其他者施加影響。
[第五實施例]
第五實施例係針對按半頁以兩步操作寫入至含有12個記憶體胞之頁。
圖17為根據第五實施例之展示非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
邏輯位址至MAT中之記憶體胞的指派類似於第二實施例之狀況。雖然，在該實施例中，MATn及MAT(n+1)經配置成其間插入一MAT。特定言之，MAT#0至#5配置在區塊BLK#0、#2、#4、#6、#8、#10中，且MAT#6至#11配置在區塊BLK#1、#3、#5、#7、#9、#11中。
在邏輯位址之此指派的情況下，首先，第1頁中所含有之記憶體胞中之在邏輯位址#0至#5處的記憶體胞經受寫入。接著，第1頁中所含有之在邏輯位址#6至#11處的剩餘記憶體胞經受寫入。此呈兩步操作之寫入執行至一頁的寫入。重複以上內容可完成對整個胞陣列的寫入。
根據該實施例，將寫入至一頁劃分成兩步。因此，寫入處理比第一至第四實施例中之寫入處理慢，儘管按頁第一次寫入時可操作的記憶體胞配置成在x方向上其間插入一MAT。因此，有可能比第一至第四實施例中之記憶體胞更多地減輕由自記憶體胞產生之熱造成的影響。另外，對於功率消耗量測，可有效地降低每次所消耗的功率。
在該實施例中，將寫入至一頁劃分成兩步，儘管可在考慮寫入處理速度、功率消耗等的情況下任意設定此數目。
[第六實施例]
圖18為根據第六實施例之展示非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
該實施例包含替代第一實施例中之行控制電路2之新的行控制電路2'。
不同於行控制電路2，行控制電路2'特徵性地包括允許選擇每一MAT中之複數個位元線的複數個感測放大器電路S/A。因此，有可能執行對連接至相同字元線之複數個記憶體胞中之在數目上對應於感測放大器電路S/A的記憶體胞的同時寫入。
隨後，描述圖19中所展示之感測放大器電路S/A。
圖19中所展示之節點TDC為用於感測位元線電壓之感測節點以及用於暫時儲存資料之資料儲存節點。節點TDC經由箝位NMOS電晶體N101連接至位元線BL。箝位電晶體N101操作以在讀取時箝位位元線電壓且將其傳送至節點TDC。節點TDC連接至用於對位元線BL及節點TDC預充電之預充電NMOS電晶體N102。
節點TDC經由傳送NMOS電晶體N103、N104連接至資料鎖存器112、113中之資料儲存節點PDC、SDC。資料鎖存器112為操作以保持讀取資料及寫入資料之資料儲存電路。資料鎖存器113為配置在資料鎖存器112與資料線IO、Ion之間且用於暫時儲存讀取資料或寫入資料的資料快取記憶體。
資料鎖存器113具有節點，該等節點經由行選擇信號CSL所驅動之選擇閘電晶體N105、N106連接至資料匯流排中的資料線對IO、IOn。
與行位址相關聯地自動接通/關斷選擇閘電晶體N105、N106。
為了獲得特定臨限值分布，藉由重複寫入電壓施加及寫入驗證來執行資料寫入。在每一MAT中所含有之每一感測放大器處執行驗證。需要根據驗證結果來判定下一循環中的寫入資料。
在汲極上被提供電壓VPRE之NMOS電晶體N111具有閘極，該閘極用作用於暫時儲存並保持在寫入時在資料鎖存器112中之節點PDC上所保持之寫入資料的資料儲存節點DDC。將在資料鎖存器112中之節點PDC上的寫入資料經由傳送NMOS電晶體N114傳送至資料儲存節點DDC。將電壓VPRE選擇性地轉至Vdd或Vss。
NMOS電晶體N111及插入在NMOS電晶體N111與資料儲存節點TDC之間的NMOS電晶體N117使得有可能根據資料儲存節點DDC上之資料來設定資料儲存節點TDC上的資料。亦即，NMOS電晶體N111、N117組態一寫回電路，其操作以將下一循環寫入資料寫回至儲存節點TDC。
根據在資料儲存節點DDC、BDC上所保持之資料片，且根據電晶體N111、N112上之汲極電壓VPRE的選擇，如可控制地，在驗證讀取時對資料節點TDC強迫放電(亦即，設定成「L」位準)或充電(亦即，設定成「H」位準)。
資料鎖存器112連接至驗證檢查電路114。資料鎖存器112具有一連接至NMOS電晶體N122(亦即，檢查電晶體)之閘極的節點，該電晶體具有經由受檢查信號CHK1控制之NMOS電晶體N121接地的源極，及經由並聯之NMOS電晶體N123、N124連接至由一頁中之感測單元共用之共同信號線COM的汲極。NMOS電晶體N123、N124具有受檢查信號CHK2及節點TDC控制之各別閘極。
只有當因驗證讀取之結果而判定「0」寫入為不足時，執行寫回，以使得資料鎖存器112中之節點PDC變成「L」(「0」)。亦即，在完成一頁寫入之後，資料鎖存器112經驗證控制以展現全「1」。
在資料寫入時，驗證檢查電路114在驗證讀取之後在一頁中之感測單元中接通。若在特定感測單元中未完成寫入，則驗證檢查電路114對先前經充電至「H」的共同信號線COM放電。當一頁中之資料鎖存器112達到全「1」之狀態時，共同信號線COM未經放電且保持「H」，其變成指示寫入完成之通過旗標(pass flag)。
在本發明實施例中，每次可存在4位元之資料輸入，如第一實施例中所描述。在此狀況下，不僅可對4個MAT逐位元地執行資料載入，而且因為每一MAT包括複數個感測放大器電路S/A，所以可執行以下資料輸入。
舉例而言，每一MAT包括16個感測放大器電路，將4位元之輸入資料連續四次地載入至一MAT。順序地對以下MAT重複此操作允許對所有MAT執行資料載入。
在另一實例中，在一特定MAT中載入最先4位元之輸入資料，且在下一MAT中載入其次4位元之輸入資料。重複以上操作使得有可能調整在MAT中所載入之資料片的數目，從而調整在寫入時及在抹除時同時操作之MAT的數目，或感測放大器電路S/A之數目。
可在考慮到直接在MAT下方之配置空間、抹除時之功率消耗、自記憶體胞產生之熱的影響等的情況下任意判定一MAT中所含有之感測放大器電路S/A的數目。另外，可如上文中所描述來控制同時操作之MAT的數目及一MAT中同時操作之記憶體胞(或感測放大器電路S/A)的數目，且因此可達成更靈活之設計。
舉例而言，在該實施例之狀況下，可在考慮到直接在胞陣列下方之空間配置的情況下判定一MAT中所含有之感測放大器電路S/A的數目為約16至32。在此狀況下，在相對小的功率消耗及自記憶體胞產生之熱的較少影響的情況下寫入時，一MAT中同時操作之記憶體胞的數目變成16至32，類似於感測放大器電路S/A。另一方面，在與寫入時相比之較大功率消耗及自記憶體胞產生之熱的較大影響的情況下抹除時，將同時操作之MAT的數目及一MAT中之同時操作之記憶體胞的數目控制地較小，從而確保寫入時之快速操作同時確保抹除時的穩定性。
該實施例使得有可能施加與第一實施例相同的效應，且另外執行比第一實施例快的寫入處理。
該實施例之行控制電路2'類似地可應用於第二至第五實施例。
[其他]
在上文中已描述本發明之實施例，但本發明不限於以上實施例。
舉例而言，若MAT#11、...、#0如圖20中所展示配置於胞陣列中之區塊BLK#0、...、#11中，則可將邏輯位址配置或指派給該等MAT，以使得每一頁中所含有之記憶體胞的相互位置或不同頁中所含有之記憶體胞的相互位置彼此分離。
在以上實施例中，主要描述寫入，但亦類似地執行抹除。
本發明亦可應用於不同於非揮發性記憶體之各種半導體記憶體裝置。
1．．．單元胞陣列(MAT)
1a．．．左邊部分
1b．．．右邊部分
1c．．．上部部分
1d．．．下部部分
1e．．．左上部分
1f．．．右上部分
1g．．．左下部分
1h．．．右下部分
2．．．行控制電路
2'．．．行控制電路
3．．．列控制電路
4．．．資料I/O緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．控制器
8．．．讀取/寫入電路(R/W電路)
11．．．電極層
12．．．記錄層
13．．．電極層
14．．．金屬層
112．．．資料鎖存器
113．．．資料鎖存器
114．．．驗證檢查電路
BDC．．．資料儲存節點
BL．．．位元線
BL0．．．位元線
BL1．．．位元線
BL2．．．位元線
BL3．．．位元線
BLi．．．位元線
BLK#0．．．區塊
BLK#1．．．區塊
BLK#2．．．區塊
BLK#3．．．區塊
BLK#4．．．區塊
BLK#5．．．區塊
BLK#6．．．區塊
BLK#7．．．區塊
BLK#8．．．區塊
BLK#9．．．區塊
BLK#10．．．區塊
BLK#11．．．區塊
CHK1．．．檢查信號
CHK2．．．檢查信號
COM．．．共同信號線
CSL．．．行選擇信號
DDC．．．資料儲存節點
Di．．．二極體
EL1．．．電極
EL2．．．電極
EL3．．．電極
Global Select．．．全域字元線
Global Select 1．．．全域字元線
Global Select 2．．．全域字元線
Global Select 3．．．全域字元線
IDST0．．．共同輸入資料選擇信號
IDST1．．．共同輸入資料選擇信號
IDST2．．．共同輸入資料選擇信號
IO Pad 0．．．IO墊0
IO Pad 1．．．IO墊1
IO Pad 2．．．IO墊2
IO Pad 3．．．IO墊3
IV1．．．反相器
IV2．．．反相器
IV3．．．反相器
IV5．．．反相器
MAT#0．．．MAT
MAT#1．．．MAT
MAT#2．．．MAT
MAT#3．．．MAT
MAT#4．．．MAT
MAT#5．．．MAT
MAT#6．．．MAT
MAT#7．．．MAT
MAT#8．．．MAT
MAT#9．．．MAT
MAT#10．．．MAT
MAT#11．．．MAT
MC．．．記憶體胞
MC1．．．記憶體胞
MC2．．．記憶體胞
MC3．．．記憶體胞
MC4．．．記憶體胞
N1．．．電晶體
N2．．．電晶體
N3．．．電晶體
N4．．．電晶體
N5．．．電晶體
N6．．．電晶體
N8．．．電晶體
N9．．．電晶體
N10．．．電晶體
N11．．．電晶體
N12．．．電晶體
N13．．．電晶體
N14．．．電晶體
N101．．．箝位NMOS電晶體
N102．．．預充電NMOS電晶體
N103．．．傳送NMOS電晶體
N104．．．傳送NMOS電晶體
N105．．．選擇閘電晶體
N106．．．選擇閘電晶體
N111．．．NMOS電晶體
N112．．．電晶體
N114．．．傳送NMOS電晶體
N117．．．NMOS電晶體
N121．．．NMOS電晶體
N122．．．NMOS電晶體(檢查電晶體)
N123．．．NMOS電晶體
N124．．．NMOS電晶體
NO．．．非歐姆元件
P1．．．電晶體
P2．．．電晶體
P3．．．電晶體
PDC．．．資料儲存節點
S1．．．頁
S2．．．頁
S3．．．頁
S4．．．頁
S5．．．頁
S6．．．頁
S7．．．頁
S8．．．頁
S9．．．頁
S10．．．頁
S11．．．頁
S12．．．頁
S13．．．頁
S14．．．頁
S15．．．頁
S16．．．頁
S17．．．頁
S18．．．頁
S19．．．頁
S20．．．頁
SDC．．．資料儲存節點
T0．．．傳送電晶體
T1．．．傳送電晶體
T2．．．傳送電晶體
T3．．．傳送電晶體
T4．．．傳送電晶體
T5．．．傳送電晶體
T6．．．傳送電晶體
T7．．．傳送電晶體
T8．．．傳送電晶體
T9．．．傳送電晶體
T10．．．傳送電晶體
T11．．．傳送電晶體
TDC．．．資料儲存節點
Transfer Gate Select．．．信號
Transfer Gate Select．．．n信號
Vnsbl．．．位元線非選擇電壓
Vnswl．．．字元線非選擇電壓
VPRE．．．汲極電壓
VR．．．可變電阻元件
Vresetbl．．．位元線重設電壓
Vresetwl．．．字元線重設電壓
Vsetbl．．．位元線設定電壓
Vsetwl．．．字元線設定電壓
Vsetwl+α．．．設定電壓
WL．．．字元線
WL0．．．字元線/第一線
WL1．．．字元線/第一線
WL2．．．字元線/第一線
WL3．．．字元線
圖1為根據本發明之第一實施例之非揮發性記憶體的方塊圖；圖2為根據相同實施例之展示非揮發性記憶體中之MAT之部分的透視圖；圖3為沿著I-I'線獲取及自圖2中之箭頭的方向所看見之一記憶體胞的橫截面圖；圖4為展示相同實施例中之可變電阻元件之實例的示意橫截面圖；圖5為展示寫入時之MAT的電路圖；圖6為展示按頁寫入時之MAT的電路圖；圖7為展示按頁寫入序列之實例的簡圖；圖8為展示按頁寫入序列之另一實例的簡圖；圖9提供展示按MAT抹除的簡圖(a)及展示MAT的電路圖(b)；圖10為展示根據第一實施例之非揮發性記憶體中之按頁寫入的簡圖；圖11為展示相同實施例中之胞陣列的方塊圖；圖12為展示相同實施例中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖13(a)至圖13(b)為展示相同實施例中之列控制電路之部分的電路圖；圖14為展示根據第二實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖15為展示根據第三實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖16為展示根據第四實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖17為展示根據第五實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖18為展示根據第六實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖；圖19為相同實施例中之感測放大器電路S/A的電路圖；及圖20為展示根據另一實施例之非揮發性記憶體中之胞陣列中之MAT的配置及記憶體胞的邏輯位址的方塊圖。
1‧‧‧單元胞陣列(MAT)
2‧‧‧行控制電路
3‧‧‧列控制電路
IDST 0~2‧‧‧共同輸入資料選擇信號
MAT#0~11‧‧‧MAT
T0~11‧‧‧傳送電晶體

Claims (16)

  1. 一種非揮發性半導體記憶體裝置，其包含：胞陣列，其包括以矩陣配置之複數個MAT(單元胞陣列)，每一MAT包含複數個第一線、與該複數個第一線交叉之複數個第二線、及在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞包含一串聯電路，該串聯電路包括可電性抹除、程式化之非揮發性地以電阻值作為資料儲存之可變電阻元件；複數個存取電路，其等分別獨立地連接至該等MAT；及數個IO墊，該等IO墊係各自設置於Nm1個上述MAT(Nm1=1或大於1之整數)；其中上述存取電路係組態為執行：自該等IO墊至上述Nm1個MAT之資料輸入/自上述Nm1個MAT至該等IO墊之資料輸出；且該複數個存取電路之Nm個存取電路(Nm=2或大於2之整數)之每一者同時地存取於相應MAT之上述複數個記憶體胞之Nc個記憶體胞(Nc=1或大於1之整數)。
  2. 如請求項1之非揮發性半導體記憶體裝置，其中同時地被存取之上述Nm×Nc個記憶體胞係組態一頁，且某頁中所包含之上述Nc個記憶體胞與邏輯上相鄰於上述某頁的另一頁中所包含之上述記憶體胞實體分離。
  3. 如請求項1之非揮發性半導體記憶體裝置，其中同時地被存取之上述Nm×Nc個記憶體胞係組態一頁，且複數個 邏輯上連續的頁中所包含及屬於相同MAT之上述Nc個記憶體胞彼此實體分離。
  4. 如請求項2之非揮發性半導體記憶體裝置，其中該存取電路在複數個資料輸入/輸出循環中執行一頁資料輸入/輸出。
  5. 如請求項4之非揮發性半導體記憶體裝置，其中該等資料輸入/輸出循環中之一特定者及隨後的資料輸入/輸出循環具有不同的多個存取目標MAT。
  6. 如請求項1之非揮發性半導體記憶體裝置，其中該存取電路包括操作以按MAT來感測/放大資料之複數個感測放大器電路。
  7. 如請求項1之非揮發性半導體記憶體裝置，其中該存取電路包括一操作以儲存關於該MAT是否失效之資訊的鎖存器電路。
  8. 如請求項1之非揮發性半導體記憶體裝置，其中上述複數個記憶體胞之每一者包含有非歐姆元件，且該非歐姆元件為一二極體。
  9. 一種非揮發性半導體記憶體裝置，其特徵在於包含：胞陣列，其包括以矩陣配置之複數個MAT(單元胞陣列)，每一MAT包含複數個第一線、與該複數個第一線交叉之複數個第二線、及在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞包含一串聯電路，該串聯電路包括可電性抹除、程式化之非揮發性地以電阻值作為資料儲存之可 變電阻元件；及複數個存取電路，其等分別獨立地連接至該等MAT；其中由上述記憶體胞中同時被存取之複數個記憶體胞構成一個群；且包含：特定之上述群所包括之上述複數個記憶體胞、及具有與上述特定之群邏輯上相鄰之位址的其他之上述群所包括之上述複數個記憶體胞；上述特定之群所包括之上述複數個記憶體胞及上述其他之群所包括之複數個記憶體胞係在特定之方向上相隔一個以上之上述記憶體胞而配置。
  10. 如請求項9之非揮發性半導體記憶體裝置，其進一步包含全域字元線及區域位址線；上述複數個存取電路係各自包含與上述全域字元線及上述區域位址線連接之列控制電路；且上述複數個存取電路係同時選擇上述複數個MAT。
  11. 如請求項9之非揮發性半導體記憶體裝置，其進一步包含緩衝器，且於n位元(n係2以上之整數)之資料被輸入之情形時，該n位元之資料係經由上述緩衝器而每次1位元地逐次傳送至n個之上述存取電路。
  12. 如請求項11之非揮發性半導體記憶體裝置，其中上述n個之存取電路係各自對所對應之上述MAT之1個記憶體胞進行存取。
  13. 一種非揮發性半導體記憶體裝置，其特徵在於包含： 胞陣列，其包括以矩陣配置之複數個MAT(單元胞陣列)，每一MAT包含複數個第一線、與該複數個第一線交叉之複數個第二線、及在該等第一線與該等第二線之間的交叉點處連接在該等兩種線之間的複數個記憶體胞，每一記憶體胞包含一串聯電路，該串聯電路包括可電性抹除、程式化之非揮發性地以電阻值作為資料儲存之可變電阻元件；及複數個存取電路，其等分別獨立地連接至該等MAT；其中上述複數個存取電路係各自對所對應之上述MAT內之相同數目之記憶體胞同時進行存取；由上述同時被存取之複數個記憶體胞構成一個群；且包含：特定之上述群所包括之上述複數個記憶體胞、及具有與上述特定之群邏輯上相鄰之位址的其他之上述群所包括之上述複數個記憶體胞；各上述群之各上述記憶體胞係包含於互相相異之上述MAT中，且在特定之方向上相隔一個以上之上述MAT而配置。
  14. 如請求項13之非揮發性半導體記憶體裝置，其進一步包含全域字元線及區域位址線；上述複數個存取電路係各自包含與上述全域字元線及上述區域位址線連接之列控制電路；且上述複數個存取電路係同時選擇上述複數個MAT。
  15. 如請求項13之非揮發性半導體記憶體裝置，其進一步包 含緩衝器，且於n位元(n係2以上之整數)之資料被輸入之情形時，該n位元之資料係經由上述緩衝器而每次1位元地逐次傳送至n個之上述存取電路。
  16. 如請求項15之非揮發性半導體記憶體裝置，其中上述n個之存取電路係各自對所對應之上述MAT之1個記憶體胞進行存取。
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