TW201331942A - 半導體記憶電路及裝置 - Google Patents

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Abstract

本發明提供一種具備不受臨限值電壓之偏差之影響而可謀求高性能化之氧化物半導體絕緣閘極型FET而構成之半導體記憶電路。該半導體記憶電路MC包含：絕緣閘極型FET之第1電晶體元件T1，其閘極電極與記憶節點N1連接，汲極電極與中間節點N2連接，源極電極與資料輸出入端子DIO連接；氧化物半導體絕緣閘極型FET之第2電晶體元件T2，其閘極電極與第1控制端子CIN1連接，汲極電極與中間節點N2連接，源極電極與記憶節點N1連接；電容元件C1，其一端與第1電壓端子VIN1連接，另一端與記憶節點N1連接；及開關元件S1，其至少根據第2控制端子CIN2之電壓位準，控制第2控制端子CIN2或第2電壓端子VIN2或第1電壓端子VIN1與中間節點N2之間之導通狀態。

Description

半導體記憶電路及裝置
本發明係關於包含氧化物半導體絕緣閘極型FET(場效應電晶體)而構成之半導體記憶電路、及具備該半導體記憶電路之半導體記憶裝置，尤其關於適於多值資訊之記憶之半導體記憶電路及裝置。
半導體記憶裝置大致分為RAM(隨機存取記憶體)與ROM(唯讀記憶體)。RAM雖不限制重寫次數，但因電源切斷時保持資料會消失，故存在待機時之資料保持用之電力消耗變大之問題。另一方面，ROM雖然在電源切斷時亦可保持資料，但因重寫次數有限制，故不可使用於要求頻繁重寫之用途。因此，早前已進行不限制重寫次數、且可以超低電力消耗保持所寫入之資料之理想之記憶體即NVRAM(非揮發性隨機存取記憶體)之研究開發，但尚未達到商品化。
採用與矽相比能帶間隙較寬之氧化物半導體之MOSFET等絕緣閘極型FET，因可期待可使洩漏電流與矽MOSFET相比非常小，故在下述非專利文獻1中揭示有使用採用該氧化物半導體之MOSFET之NVRAM之開發。
非專利文獻1揭示之記憶體單元係如圖15所示，具備通常之矽MOSFET30、一端與矽MOSFET30之閘極FN連接之電容元件31、及源極或汲極之一者與該閘極FN連接之氧化物半導體MOSFET32而構成。藉由矽MOSFET30與電容元 件31，而模擬化地形成有重疊先前之快閃記憶體之記憶體單元所使用之浮動閘極與控制閘極之閘極堆疊構造之矽MOSFET(記憶元件)。在先前之快閃記憶體中，對浮動閘極存取電荷係藉由熱電子佈值或FN穿隧等，通過較薄之閘極絕緣膜進行，而在圖15所示之電路構成之記憶體單元中，則變為經由氧化物半導體MOSFET32進行之構成。其結果，無須為對浮動閘極FN存取電荷而產生高電場，而可以低電壓且高速地進行資料重寫，對重寫次數無限制。又，因氧化物半導體MOSFET32之洩漏電流非常小，故可長時間穩定保持浮動閘極FN之累積電荷。
〔先前技術文獻〕 〔非專利文獻〕
〔非專利文獻1〕Takanori Matsuzaki, et al.,「1Mb Non-Volatile Random Access Memory Using Oxide Semiconductor」, Memory Workshop (IMW), 2011 3rd IEEE International, May 2011.
上述非專利文獻1所揭示之記憶體單元，根據浮動閘極FN之累積電荷之多少，而控制包含將電容元件31之另一端作為控制閘極之矽MOSFET30與電容元件31之浮動閘極型MOSFET(記憶元件)之臨限值電壓，藉此記憶資訊，該點與先前之快閃記憶體單元完全相同。因此，若在記憶體單元間，矽MOSFET30自身之臨限值電壓產生偏差，則即使 浮動閘極FN之累積電荷相同之記憶體單元，記憶元件之臨限值電壓仍會產生偏差，從而產生動作裕度下降等之異常。此外，若臨限值電壓之偏差較大，則在一個記憶體單元中記憶3個值以上之多值資訊之情形時，必需抑制該臨限值電壓之偏差。於先前之快閃記憶體中，為電路性抵消該臨限值電壓之偏差，而採取如下之方式：階段性地對浮動閘極FN進行電荷佈值，隨時對是否已成為適當之電荷累積狀態進行驗證，進行電荷佈值直至記憶體單元單位中成為適當之電荷累積狀態。若在NVRAM中採用此種寫入方式，則存在寫入時間與讀取時間相比過長之問題。
本發明係鑑於上述問題點而完成者，其目的在於提供一種具備排除臨限值電壓偏差之影響，而可謀求動作裕度之擴大、動作電壓之低電壓化、或記憶資訊之多值化等之高性能化之氧化物半導體絕緣閘極型FET而構成之半導體記憶電路、及具備該半導體記憶電路之半導體記憶裝置之點。
為達成上述目的，本發明提供一種半導體記憶電路，其第1特徵在於具備：絕緣閘極型FET之第1電晶體元件，其閘極電極與記憶節點連接，汲極電極與中間節點連接，源極電極與資料輸出入端子連接；氧化物半導體絕緣閘極型FET之第2電晶體元件，其閘極電極與第1控制端子連接，汲極電極與上述中間節點連接，源極電極與上述記憶節點連接；電容元件，其一端與第1電壓端子連接，另一端與 上述記憶節點連接；及開關元件，其至少根據第2控制端子之電壓位準，控制上述第2控制端子或第2電壓端子或上述第1電壓端子與上述中間節點之間之導通狀態。
再者，較好的是，於上述第1特徵之半導體記憶電路中，上述開關元件為以下任一者：閘極電極與上述第2控制端子連接，汲極電極與上述第2電壓端子或上述第1電壓端子連接，源極電極與上述中間節點連接之絕緣閘極型FET之第3電晶體元件；閘極電極與汲極電極共通地與上述第2控制端子連接，源極電極與上述中間節點連接之絕緣閘極型FET之第4電晶體元件；陽極端子與陰極端子之任一者與上述第2控制端子連接，另一者與上述中間節點連接之二極體元件。
再者，較好的是，上述第1至第3電晶體元件為薄膜電晶體元件。
再者，較好的是，於上述第1特徵之半導體記憶電路中，構成上述第2電晶體元件之氧化物半導體為InGaZnO。
再者，本發明之第2特徵在於：上述第1特徵之半導體記憶電路，於寫入動作時，根據上述第1控制端子及上述第2控制端子之各電壓位準，分別將上述第2電晶體元件控制在接通狀態，將上述開關元件控制在非導通狀態，藉此將與輸入至上述資料輸出入端子之寫入電壓具有一定關係之記憶電壓寫入上述記憶節點。
再者，本發明之第3特徵在於：上述第2特徵之半導體記 憶電路，於較上述寫入動作更早之初始化動作時，根據上述第1控制端子及上述第2控制端子之各電壓位準，分別將上述第2電晶體元件控制在接通狀態，將上述開關元件控制在導通狀態，藉此使上述記憶節點之電壓位準初始化。
再者，本發明之第4特徵在於：上述第2或第3特徵之半導體記憶電路，於上述寫入動作後，根據上述第1控制端子之電壓位準，將上述第2電晶體元件控制在斷開狀態，使上述記憶節點成為浮動狀態，藉此持續保持記憶於上述記憶節點之上述記憶電壓。
再者，本發明之第5特徵在於：上述第1至第4之任一特徵之半導體記憶電路，於讀取動作時，根據上述第1控制端子之電壓位準，將上述第2電晶體元件控制在斷開狀態，且施加讀取控制電壓至上述第2控制端子，而將根據記憶於上述記憶節點之記憶電壓之讀取電壓或讀取電流輸出至上述資料輸出入端子。
再者，為達成上述目的，本發明係提供一種半導體記憶裝置，其第1特徵在於具備將上述任一特徵之半導體記憶電路作為記憶體單元而於列方向及行方向上分別排列複數個而成之記憶體單元陣列，且將排列於同一列之上述半導體記憶電路之上述第1控制端子連接至共通之第1控制訊號線，將排列於同一列之上述半導體記憶電路之上述第2控制端子連接至共通之第2控制訊號線，將排列於同一行之上述半導體記憶電路之上述資料輸出入端子連接至共通之資料訊號線，將排列於同一列或同一行之上述半導體記憶 電路之上述第1電壓端子連接至共通之固定電壓線。
再者，本發明之第2特徵在於上述第1特徵之半導體記憶裝置具備：資料訊號線驅動電路，其個別驅動上述資料訊號線；第1控制訊號線驅動電路，其個別驅動上述第1控制訊號線；第2控制訊號線驅動電路，其個別驅動上述第2控制訊號線；及讀取電路，其檢測根據記憶於上述記憶節點之上述記憶電壓而輸出至上述資料訊號線之讀取電壓或讀取電流。
再者，本發明之第3特徵在於上述第2特徵之半導體記憶裝置之上述資料訊號線驅動電路，在寫入動作時，於寫入對象即選擇行之上述資料訊號線上，個別施加根據記憶之資料之寫入電壓，且於非寫入對象之非選擇行之上述資料訊號線上，個別施加在排列於上述非選擇行之上述半導體記憶電路中上述第2電晶體元件成為接通狀態之情形時使上述第1電晶體元件成為斷開狀態之寫入禁止電壓。
再者，本發明之第4特徵在於上述第2或第3特徵之半導體記憶裝置之上述第1控制訊號線驅動電路在寫入動作時及較上述寫入動作更早之初始化動作時，於動作對象之選擇列之上述第1控制訊號線上，施加使上述第2電晶體元件成為接通狀態之第1選擇列電壓，且於非動作對象之非選擇列之上述第1控制訊號線上，施加使上述第2電晶體元件成為斷開狀態之第1非選擇列電壓，在讀取動作時，於所有列之上述第1控制訊號線上，施加使上述第2電晶體元件成為斷開狀態之第1讀取列電壓。
再者，本發明之第5特徵在於上述第2至第4之任一特徵之半導體記憶裝置之上述第2控制訊號線驅動電路在寫入動作時，於所有列之上述第2控制訊號線上，施加使上述開關元件成為非導通狀態之第2寫入列電壓，在較上述寫入動作更早之初始化動作時，至少於動作對象之選擇列之上述第2控制訊號線上，施加使上述開關元件成為導通狀態之第2初始化選擇列電壓，在讀取動作時，於動作對象之選擇列之上述第2控制訊號線上，施加使上述開關元件成為導通狀態之第2讀取選擇列電壓，於非動作對象之非選擇列之上述第2控制訊號線上，施加使上述開關元件成為非導通狀態之第2讀取非選擇列電壓。
再者，為達成上述目的，本發明係提供一種半導體記憶裝置，其第6特徵在於具備將上述任一特徵之半導體記憶電路作為記憶體單元而於列方向及行方向上分別排列複數個而成之記憶體單元陣列，且將排列於同一列之上述半導體記憶電路之上述第1控制端子連接至共通之第1控制訊號線，將排列於同一行之上述半導體記憶電路之上述第2控制端子連接至共通之第2控制訊號線，將排列於同一行之上述半導體記憶電路之上述資料輸出入端子連接至共通之資料訊號線，將排列於同一列之上述半導體記憶電路之上述第1電壓端子連接至共通之第1電壓控制線，上述半導體記憶電路之上述開關元件為閘極電極與上述第2控制端子連接、汲極電極與上述第2電壓端子連接、源極電極與上述中間節點連接之絕緣閘極型FET之第3電晶體元件。
再者，本發明之第7特徵在於上述第6特徵之半導體記憶裝置具備：資料訊號線驅動電路，其個別驅動上述資料訊號線；第1控制訊號線驅動電路，其個別驅動上述第1控制訊號線；第2控制訊號線驅動電路，其個別驅動上述第2控制訊號線；第1電壓控制線驅動電路，其個別驅動上述第1電壓控制線；及讀取電路，其檢測根據記憶於上述記憶節點之上述記憶電壓而輸出至上述資料訊號線之讀取電壓或讀取電流。
根據上述特徵之半導體記憶電路，將與輸入至資料輸出入端子之寫入電壓有特定關係之記憶電壓記憶於記憶節點。具體而言，藉由使第2電晶體元件成為接通狀態，使開關元件成為導通狀態，而使記憶節點初始化成特定之初始化電壓後，藉由使開關元件成為非導通狀態，將第1電晶體元件之汲極電極與閘極電極經由第2電晶體元件而連接，故第1電晶體元件係作為二極體而發揮作用。第1電晶體元件之導電型為n型之情形時，形成陽極與記憶節點連接、陰極與資料輸出入端子連接之二極體，相反地，p型之情形時，形成陽極與資料輸出入端子連接、陰極與記憶節點連接之二極體。任一情形時，二極體之接通電壓皆與第1電晶體元件之臨限值電壓之絕對值相等。因此，若預先以使記憶節點之初始化電壓與寫入電壓之電壓差無寫入電壓無關而比該二極體之接通電壓更大之方式設定初始化電壓，則藉由寫入動作，將資料輸出入端子驅動成寫入電 壓，且該二極體處於接通狀態之期間，記憶節點之電壓在第1電晶體元件之導電型為n型之情形時，自初始化電壓向寫入電壓下降，直至該二極體關斷，在該導電型為p型之情形時，自初始化電壓向寫入電壓上升，直至該二極體關斷。其結果，於記憶節點中，藉由寫入動作而記憶與寫入電壓存在特定關係之記憶電壓，具體而言，以第1電晶體元件之臨限值電壓之絕對值之程度，於第1電晶體元件之導電型為n型之情形時記憶較高之記憶電壓，在該導電型為p型之情形時記憶較低之記憶電壓。因此，在初始化動作與寫入動作中，以切換開關元件之導通、非導通之操作，於記憶節點記憶與寫入電壓有特定關係之記憶電壓。
記憶節點中記憶有記憶電壓後，藉由使第2電晶體元件亦成為斷開狀態，記憶節點變為浮動狀態，從而可繼續保持根據記憶電壓之電荷。此處，因第2電晶體元件採用與矽電晶體比較可實現極小之洩漏電流之氧化物半導體電晶體，故可長時間穩定地保持根據累積於記憶節點之記憶電壓之電荷，而可大幅降低資料保持之電力消耗，從而作為非揮發性記憶體發揮功能。
再者，在讀取動作中，藉由將開關元件控制在導通狀態，可使電流通過開關元件與第1電晶體元件而流入資料輸出入端子，且將根據記憶節點所記憶之記憶電壓之讀取電壓或讀取電流輸出至資料輸出入端子。
在將讀取電壓輸出至資料輸出入端子之讀取動作中，若將資料輸出入端子以藉由流動於第1電晶體元件之汲極電 極與源極電極間之讀取電流而充電或放電從而電壓位準可能變化之方式預先設定成浮動狀態，且則當資料輸出入端子之電壓充電或放電至與寫入動作時之寫入電壓相同之電壓位準時，第1電晶體元件之閘極電極(記憶節點)與源極電極(資料輸出入端子)間之電壓差與第1電晶體元件之臨限值電壓之絕對值相同，而切斷第1電晶體元件，結束充電或放電，將與寫入電壓同電壓之讀取電壓輸出至資料輸出入端子。
另一方面，在將讀取電流輸出至資料輸出入端子之讀取動作中，藉由於讀取動作時以使第1電晶體元件成為飽和狀態之方式對中間節點調整偏壓條件，流動於第1電晶體元件之汲極電極與源極電極間之讀取電流可作為與閘極電極、源極電極間之電壓及第1電晶體元件之臨限值電壓之電壓差之平方成比例之飽和電流。此處，因記憶於記憶節點之記憶電壓係與寫入動作時所施加之寫入電壓相差第1電晶體元件之臨限值電壓之絕對值之電壓，故上述讀取電流變為與該寫入電壓及讀取動作時施加至資料輸出入端子之電壓之電壓差之平方成比例之電流，且輸出根據該寫入電壓之、即根據記憶於記憶節點之資訊之讀取電流。
此處，應關注之點在於：因記憶於記憶節點之記憶電壓係以各個半導體記憶電路中之第1電晶體元件之臨限值電壓之程度較高或較低之電壓，故，為預先補償第1電晶體元件之臨限值電壓之偏差，而藉由讀取動作而輸出至資料輸出入端子之讀取電壓及讀取電流中，不包含依存於第1 電晶體元件之臨限值電壓之電壓成分及電流成分，從而不會受第1電晶體元件之臨限值電壓之影響。其結果，根據上述特徵之半導體記憶電路，可縮小與多值資訊之各值對應之寫入電壓之相互間之電壓差，從而實現低電壓動作化，或，若為相同動作電壓，則可實現資訊多值化。
構成上述特徵之半導體記憶電路之電晶體元件全部以薄膜電晶體(TFT)構成之情形時，於像素內具備TFT之主動矩陣型之顯示面板之面板上，可配置上述特徵之半導體記憶電路。具體而言，可於各像素內將上述特徵之半導體記憶電路作為記憶體電路而分別形成，且用於以像素單位進行之像素電壓之記憶，或，可將上述特徵之半導體記憶電路排列成複數個矩陣狀且作為記憶體單元陣列，配置於像素陣列之周邊部而保持各種資料。
再者，構成上述特徵之半導體記憶電路之電晶體元件全部以薄膜電晶體(TFT)構成之情形時，可在形成於矽基板上之CPU(中央運算處理裝置)等之邏輯電路之上層側積層形成半導體記憶裝置。即，於形成該邏輯電路之半導體基板上，無需另外設置用以形成半導體記憶裝置之區域，而可於既有之邏輯電路LSI上立體地形成半導體記憶裝置。
根據上述特徵之半導體記憶裝置，因使用上述特徵之半導體記憶電路，而可發揮相同之作用效果，且藉由針對於列方向及行方向分別排列複數個而成之記憶體單元陣列，分別控制第1控制訊號線、第2控制訊號線、及資料訊號線之電壓狀態，可選擇記憶體單元陣列內之特定記憶體單 元，部分地進行資訊之寫入及讀取。
以下，關於本發明之半導體記憶電路及半導體記憶裝置之實施形態，參照圖式加以說明。
[第1實施形態]
在第1實施形態中，對本發明之半導體記憶裝置(以下簡稱為「記憶裝置」)、及作為該記憶裝置中所使用之記憶體單元之本發明之半導體記憶電路(以下簡稱為「記憶體單元」)之電路構成加以說明。
圖1(A)及(B)係顯示2種記憶體單元MC之等價電路圖。任一類型之記憶體單元MC皆具備絕緣閘極型FET之第1電晶體元件T1、氧化物半導體絕緣閘極型FET之第2電晶體元件T2、電容元件C1、及開關元件S1而構成。在本實施形態中，設想第1及第2電晶體元件T1、T2之任一者皆為n通道型之薄膜電晶體(TFT)。
又，如圖1所示，在各記憶體單元MC中，第1電晶體元件T1之閘極電極、第2電晶體元件T2之源極電極、及電容元件C1之一端相互連接而形成記憶節點N1，第1電晶體元件T1之汲極電極、第2電晶體元件T2之汲極電極、及開關元件S1之一端相互連接而形成中間節點N2，第1電晶體元件T1之源極電極與資料輸出入端子DIO連接，第2電晶體元件T2之閘極電極與第1控制端子CIN1連接，電容元件C1之另一端與第1電壓端子VIN1連接。各記憶體單元MC在開關元件S1之具體構成上互不相同。
於圖1(A)所示之第1類型之記憶體單元MC1中，開關元件S1係以與第1電晶體元件T1相同構造及導電型之絕緣閘極型FET之第3電晶體元件T3而構成，且汲極電極連接於第1電壓端子VIN1或其他之第2電壓端子VIN2，閘極電極與第2控制端子CIN2連接，源極電極與中間節點N2連接。第3電晶體元件T3可根據第2控制端子CIN2之電壓位準而控制第1電壓端子VIN1或第2電壓端子VIN2與中間節點N2間之導通、非導通。第3電晶體元件T3之汲極電極與第2電壓端子VIN2連接之情形時，第1電壓端子VIN1與第2電壓端子VIN2之電壓位準可個別設定。該情形時，因第1電壓端子VIN1僅連接於電容元件C1之另一端，故第1電壓端子VIN1之電壓位準可設定成任意之固定電壓(例如接地電壓)。然而，第3電晶體元件T3之汲極電極與第1電壓端子VIN1連接之情形時，第1電壓端子VIN1之電壓位準係設定成適於記憶體單元MC1之後述之初始化動作及讀取動作之電壓。
於圖1(B)所示之第2類型之記憶體單元MC2中，開關元件S1係以陽極與第2控制端子CIN2連接，陰極與中間節點N2連接之二極體D1而形成。另，二極體D1可考慮利用形成第1電晶體元件T1之半導體之pn接合之pn接合二極體、或利用該半導體之pin構造之pin二極體等之二極體元件，及圖1(C)所示之以與第1電晶體元件T1相同構造及導電型之絕緣閘極型FET之第4電晶體元件T4而構成，且汲極電極及閘極電極共通地與第2控制端子CIN2連接，源極電極 與中間節點N2連接而構成之二極體電路等之各種具體化。二極體D1可根據第2控制端子CIN2之電壓位準，控制第2控制端子CIN2與中間節點N2間之導通、非導通。若第2控制端子CIN2與中間節點N2間之電壓差超過二極體D1之接通電壓，則二極體D1成為導通狀態，電流自第2控制端子CIN2向中間節點N2流動。另，圖1(C)所示之二極體D1之接通電壓成為第4電晶體元件T4之臨限值電壓。
圖1所示之各記憶體單元MC，開關元件S1之具體構成不同，開關元件S1之基本功能、即藉由第2控制端子CIN2之電壓位準而控制開關元件S1之導通、非導通之點係共通，故各記憶體單元MC發揮之作為記憶電路之功能係相同。
圖2及圖3係顯示將圖1(A)所示之第1類型之記憶體單元MC1於列方向及行方向分別排列複數個而成之第1類型之記憶體單元陣列MA1之等價電路圖。圖2及圖3係分別圖示有記憶體單元MC1不具備第2電壓端子VIN2且第3電晶體元件T3之汲極電極與第1電壓端子VIN1連接之情形、及第3電晶體元件T3之汲極電極與第2電壓端子VIN2連接之情形。圖4係顯示將圖1(B)所示之第2類型之記憶體單元MC2於列方向及行方向分別排列複數個而成之第2類型之記憶體單元陣列MA2之等價電路圖。於圖2至圖4中，為便於說明而將圖示之X方向規定為列方向，將圖示之Y方向規定為行方向。任一記憶體單元陣列MA1、MA2皆具備：於行方向延伸之m條資料線(DL1、DL2、……、DLm)、於列方向延伸之n條第1字元線(WL1、WL2、……、WLn)、於列 方向延伸之n條第2字元線(GL1、GL2、……、GLn)、及第1固定電壓線V1L。如圖3所示，記憶體單元MC1具備第2電壓端子VIN2之情形時，記憶體單元陣列MA1進而具有第2固定電壓線V2L。另，m、n各自為2以上之自然數。又，將第1及第2類型之記憶體單元陣列MA1、MA2總稱為記憶體單元陣列MA。
另，為便於說明，將各資料線(DL1、DL2、……、DLm)總稱為資料線DL，將各第1字元線(WL1、WL2、……、WLn)總稱為第1字元線WL，將各第2字元線(GL1、GL2、……、GLn)總稱為第2字元線GL。此處，資料線DL對應「資料訊號線」，第1字元線WL對應「第1控制訊號線」，第2字元線GL對應「第2控制訊號線」。
如圖2至圖4所示，排列於同一行之記憶體單元MC之各資料輸出入端子DIO係連接於共通之資料線DL，排列於同一列之記憶體單元MC之各第1控制端子CIN1係連接於共通之第1字元線WL，排列於同一列之記憶體單元MC之各第2控制端子CIN2係連接於共通之第2字元線GL，排列於同一列或同一行之記憶體單元MC之各第1電壓端子VIN1係連接於共通之第1固定電壓線V1L。又，如圖3所示，記憶體單元MC1具備第2電壓端子VIN2之情形時，排列於同一列或同一行之記憶體單元MC之各第2電壓端子VIN2係連接於共通之第2固定電壓線V2L。
圖5係顯示具備記憶體單元陣列MA之記憶裝置1之一構成例之概略之區塊構成圖。在本實施形態中，記憶裝置1 係具備控制電路2、行解碼器電路3、資料線驅動電路4、第1列解碼器電路5、第2列解碼器電路6、及讀取電路7而構成。資料線驅動電路4、第1列解碼器電路5、第2列解碼器電路6分別對應於「資料訊號線驅動電路」、「第1控制訊號線驅動電路」、及「第2控制訊號線驅動電路」。
控制電路2與記憶裝置1之外部進行位址訊號ADD、資料輸入訊號DIN、資料輸出訊號DOUT、及後述之控制寫入、初始化、讀取等之各種記憶體動作之控制訊號CNTL等之授受，產生用以選擇作為寫入或讀取之對象之資料線DL之行位址訊號CA，供給至行解碼器電路3，且產生用以選擇作為寫入或讀取之對象之第1字元線WL及第2字元線GL之列位址訊號RA，供給至第1列解碼器電路5及第2列解碼器電路6，指示對所選擇之資料線DL施加與資料輸入訊號DIN對應之寫入電壓VW，並將讀取電路7中檢測出之資訊RD轉換成資料輸出訊號DOUT而輸出。進而，控制電路2基於自外部輸入之控制訊號CNTL，進行後述之各種記憶體動作之控制。又，控制電路2於記憶體單元陣列MA為圖3所示之記憶體單元陣列MA1之情形時，對第1固定電壓線V1L與第2固定電壓線V2L之各者供給特定之固定電壓，在記憶體單元陣列MA為圖2所示之記憶體單元陣列MA1之情形時，對第1固定電壓線V1L供給特定之固定電壓。在記憶體單元陣列MA為圖4所示之記憶體單元陣列MA2之情形時，無需供給該固定電壓。如上所述，控制電路2係將一般之半導體記憶電路中之位址輸入緩衝器、資料輸出入電 路、控制訊號輸入緩衝器、及記憶動作之控制電路等加以總合者，可應用周知之半導體記憶電路之電路構成而實現，因具體之電路構成並非本發明之主旨，故省略詳細說明。
行解碼器電路3係基於行位址訊號CA而選擇作為寫入動作及讀取動作之對象之資料線DL之電路。寫入動作時，對於行解碼器電路3所選擇之選擇資料線DL，藉由資料線驅動電路4而施加根據輸入資料之寫入電壓VW。又，於讀取動作時，將輸出至連接於行解碼器電路3所選擇之選擇資料線DL之記憶體單元MC之資料輸出入端子DIO的讀取電壓或讀取電流，選擇性地傳送至讀取電路7。行解碼器電路3之上述功能係可應用周知之行解碼器電路之電路構成而實現，因具體之電路構成並非本發明之主旨，故省略詳細說明。
資料線驅動電路4對行解碼器電路3所選擇之選擇資料線DL，施加根據輸入資料之寫入電壓VW，且對行解碼器電路3未選擇之非寫入對象之非選擇資料線DL，施加後述之寫入禁止電壓VIW。輸入資料與寫入電壓VW之對應關係、寫入禁止電壓VIW之具體例等係於後述之寫入動作說明中予以詳述。另，資料線驅動電路4係可應用周知之訊號線驅動電路等而實現，因具體之電路構成並非本發明之主旨，故省略詳細說明。
第1列解碼器電路5係基於列位址訊號RA而選擇作為寫入動作及初始化動作之對象之第1字元線WL之電路。具體 而言，在連接於作為寫入或初始化對象之一個選擇列之記憶體單元MC之第1字元線WL上，施加第1選擇列電壓VRSL1，而將該選擇列之記憶體單元MC之第2電晶體元件T2控制在接通狀態，在連接於寫入或初始化對象外之非選擇列之記憶體單元MC之第1字元線WL上，施加第1非選擇列電壓VRUS1，而將該非選擇列之記憶體單元MC之第2電晶體元件T2控制在斷開狀態。另，初始化動作可以列單位執行，亦可複數列一起執行。在複數列(例如所有列)一起執行初始化動作之情形時，選擇列為複數列。又，第1列解碼器電路5於讀取動作時，在所有列之第1字元線WL上，施加使第2電晶體元件成為斷開狀態之第1讀取列電壓VRR1。另，第1非選擇列電壓VRUS1與第1讀取列電壓VRR1亦可為相同電壓。第1列解碼器電路5係可應用周知之列解碼器電路等而實現，因具體之電路構成並非本發明之主旨，故省略詳細說明。
第2列解碼器電路6於寫入動作時，在所有列之第2字元線GL上，施加使開關元件S1成為非導通狀態之第2寫入列電壓VRW2。第2列解碼器電路6於初始化動作時，在連接於作為初始化對象之1個或複數個選擇列之記憶體單元MC之第2字元線GL上，施加第2初始化選擇列電壓VRSE2，而將該選擇列之記憶體單元MC之開關元件S1控制在導通狀態，在連接於初始化對象外之非選擇列之記憶體單元MC之第2字元線GL上，施加第2初始化非選擇列電壓VRUSE2，而將該非選擇列之記憶體單元MC之開關元件S1 控制在非導通狀態。再者，第2列解碼器電路6於讀取動作時，在連接於讀取對象之1個選擇列之記憶體單元MC之第2字元線GL上，施加第2讀取選擇列電壓VRSR2，而將該選擇列之記憶體單元MC之開關元件S1控制在導通狀態，在連接於讀取對象外之非選擇列之記憶體單元MC之第2字元線GL上，施加第2讀取非選擇列電壓VRUSR2，而將該非選擇列之記憶體單元MC之開關元件S1控制在非導通狀態。另，第2初始化選擇列電壓VRSE2與第2讀取選擇列電壓VRSR2亦可為相同電壓，又，第2寫入列電壓VRW2、第2初始化非選擇列電壓VRUSE2、及第2讀取非選擇列電壓VRUSR2亦可為相同電壓。第2列解碼器電路6係可應用周知之列解碼器電路等而實現，因具體之電路構成並非本發明之主旨，故省略詳細說明。
讀取電路7於讀取動作時，在自第2列解碼器電路6所選擇之選擇列之記憶體單元輸出至資料線DL之讀取電壓或讀取電流內，選擇性地檢測輸出至行解碼器電路3所選擇之選擇行之選擇資料線DL之讀取電壓或讀取電流，且讀取位於選擇列及選擇行之選擇記憶體單元所記憶之資訊。讀取電路7於檢測讀取電壓之情形時，係以電壓檢測型之感應放大器構成，在檢測讀取電流之情形時，係以電流檢測型之感應放大器構成。讀取電路7之具體電路構成，因可利用作為電壓檢測型及電流檢測型之感應放大器周知之感應放大器之電路構成，且並非本發明之主旨，故而省略詳細說明。
[第2實施形態]
在第2實施形態中，對上述第1實施形態所說明之記憶裝置及記憶體單元之電路構成中之對記憶體單元陣列MA之初始化動作、寫入動作、及讀取動作加以詳細說明。於以下說明中，設想將由資料輸入訊號DIN所輸入之複數位元輸入資料以2位元為單位進行分解，且將各2位元之4值資料(0~3)寫入1個記憶體單元MC，進而讀取寫入各記憶體單元MC之4值資料之情形。另，於本實施形態中，雖然將藉由初始化動作而初始化之記憶節點N1之電壓狀態分配為4值資料內之一個資料值「3」，但經初始化之電壓狀態並非必須指定為一個資料值。
又，在以下說明中，作為一例，設想第1至第4電晶體元件T1~T4之臨限值電壓之標準值為1.0 V，且其偏差為±0.2 V以內之情形。
〈初始化動作與寫入動作〉
初始化動作係將相當於較記憶於記憶體單元MC之記憶節點N1之資料值「0」~「2」所對應之3個記憶電壓VM0~VM2更高電壓之資料值「3」所對應之記憶電壓VM3之初始化電壓VME寫入記憶節點N1之動作。因此，在本實施形態中，初始化動作係將記憶體單元之記憶狀態初始化成資料值「3」之動作。在記憶有資料值「0」~「2」之記憶體單元MC中，初始化動作係將記憶體單元MC之記憶節點N1之電壓狀態，自記憶電壓VM0~VM2之任一者之電壓狀態，提高(充電)至初始化電壓VME之動作。另，在記 憶有資料值「3」之記憶體單元MC中，初始化動作係校正記憶體單元MC之記憶節點N1之電壓狀態之變動，而刷新至原本之初始化電壓VME之動作。在以下說明中，記憶電壓VM0~VM2及初始化電壓VME之間之關係係設想為以下數1所示之關係。
(數1) VM0<VM1<VM2<VME
初始化動作係以列單位執行。於以下之說明中，雖然說明對所選擇之1個選擇列之記憶體單元MC執行初始化動作之情形，但將複數列之記憶體單元MC一起初始化之情形時，選擇之列為複數個而亦可同樣執行。
寫入動作係於經初始化之記憶體單元MC之記憶節點N1中，寫入資料值「0」~「2」所對應之3個記憶電壓VM0~VM2內任一者之記憶電壓之動作。具體而言，寫入動作係將記憶體單元MC之記憶節點N1之電壓狀態，自初始化電壓VME下降(放電)至記憶電壓VM0~VM2內任一者之電壓狀態之動作。
寫入動作係以記憶體單元單位而執行。且，可同時執行對同一列之複數個記憶體單元MC之個別之寫入動作。該情形時，可對所選擇之一列之所有行之記憶體單元MC同時進行寫入動作，又，可對所選擇之1行或複數行之記憶體單元MC選擇性地進行寫入動作。
圖6係顯示在某1選擇列中，進行初始化動作及依序選擇複數個資料線DL而進行寫入動作之情形之時序圖。作為 一例，設想寫入動作將已進行初始化動作之列之所有行之記憶體單元MC(1)~MC(m)區分成4個組，且對各組之記憶體單元MC同時進行寫入動作之情形。將各組之行數設為k(=m/4)。以下，為便於說明，將第1組設為行序號為4j+1(j=0~k-1)之組，第2組設為行序號為4j+2(j=0~k-1)之組，第3組設為行序號為4j+3(j=0~k-1)之組，第4組設為行序號為4j+4(j=0~k-1)之組。又，將第1列作為選擇列，將第2列~第n列作為非選擇列。
圖6中顯示選擇列(第1列)之第1字元線WL1、非選擇列(第2列)之第1字元線WL2、選擇列(第1列)之第2字元線GL1、非選擇列(第2列)之第2字元線GL2、代表第1組之第1行之資料線DL1、代表第2組之第2行之資料線DL2、代表第3組之第3行之資料線DL3、代表第4組之第4行之資料線DL4、代表第1組之第1行之記憶體單元MC之記憶節點N1(1，1)、代表第2組之第2行之記憶體單元MC之記憶節點N1(1，2)、代表第3組之第3行之記憶體單元MC之記憶節點N1(1，3)、及代表第4組之第4行之記憶體單元MC之記憶節點N1(1，4)之各電壓位準。
於時刻t0~t1之期間，對第1列所有記憶體單元MC進行初始化動作，於時刻t1~t2之期間，對第1組所有記憶體單元MC進行寫入動作，於時刻t2~t3之期間，對第2組所有記憶體單元MC進行寫入動作，於時刻t3~t4之期間，對第3組所有記憶體單元MC進行寫入動作，於時刻t4~t5之期間，對第4組所有記憶體單元MC進行寫入動作。
以下，設想記憶體單元MC為圖1(A)所示之第1類型之記憶體單元MC1之情形，參照圖6至圖8，對初始化動作及寫入動作加以詳細說明。圖7(A)顯示初始化動作時選擇列之記憶體單元MC內之電晶體元件之狀態與初始化電流Ie，圖7(B)顯示初始化動作時非選擇列之記憶體單元MC內之電晶體元件之狀態，圖8(A)顯示寫入動作時所選擇之記憶體單元MC內之電晶體元件之狀態與寫入電流Iw，圖8(B)顯示寫入動作時選擇列之非選擇組內之記憶體單元MC內之電晶體元件之狀態，圖8(C)顯示寫入動作時非選擇列之記憶體單元MC內之電晶體元件之狀態。另，圖7及圖8中標註於電晶體元件之「OFF」之顯示係表示該電晶體元件為斷開狀態。
(初始化動作〉
記憶體單元MC具備第2電壓端子VIN2之情形時，將初始化電壓VME供給至第2固定電壓線V2L，記憶體單元MC不具備第2電壓端子VIN2之情形時，將初始化電壓VME供給至第1固定電壓線V1L。將初始化電壓VME供給至第2固定電壓線V2L之情形時，該初始化電壓VME供給只要在初始化動作時(時刻t0~t1)進行即可。然而，將初始化電壓VME供給至第1固定電壓線V1L之情形時，該初始化電壓VME之供給係於寫入動作、讀取動作、及此外之資料保持期間內維持相同之電壓位準。
在初始化動作開始時(時刻t0)，將第1選擇列電壓VRSL1施加至選擇列(第1列)之第1字元線WL1，將第2初始化選擇 列電壓VRSE2施加至選擇列(第1列)之第2字元線GL1，從而選擇列(第1列)之所有記憶體單元MC之第2電晶體元件T2與第3電晶體元件T3共同成為接通狀態。第1選擇列電壓VRSL1與第2初始化選擇列電壓VRSE2之電壓位準係比於初始化電壓VME中加上第2電晶體元件T2及第3電晶體元件T3之臨限值電壓Vt2、Vt3之變動範圍內之最大值Vtmax(=1.2 V)之電壓值Va(=VME+Vtmax)設定得更高。藉此，經由接通狀態之第2電晶體元件T2與第3電晶體元件T3，所有記憶體單元MC之記憶節點N1之電壓位準被初始化成初始化電壓VME。
另，若各行之資料線DL之電壓係比自初始化電壓VME減去第1電晶體元件T1之臨限值電壓Vt1之變動範圍內之最小值Vt1min(=0.8 V)之電壓值Vb(=VME-Vt1min)更低之電壓，則第1電晶體元件T1成為接通狀態，經由第1電晶體元件T1與第2電晶體元件T2，記憶節點N1之累積電荷被吸引至資料線DL側，而產生無法正確進行初始化動作之可能性。因此，各行之資料線DL之電壓狀態係在初始化動作期間中，設定成比電壓值Vb更高電壓之寫入禁止電壓VIW。作為一例，寫入禁止電壓VIW係設定在初始化電壓VME以上。
初始化前記憶於記憶節點N1之資料值為「0」~「2」之記憶體單元MC中，因記憶節點N1之電壓係較初始化電壓VME更低之電壓，故初始化電流Ie經由第2電晶體元件T2與第3電晶體元件T3而流動，將該記憶節點N1充電至初始 化電壓VME。又，初始化前記憶於記憶節點N1之資料值為「3」之記憶體單元MC中，因記憶節點N1維持有藉由以前之初始化動作而初始化成初始化電壓VME之狀態，故在因洩漏電流等而產生電壓變動之情形時，經由第2電晶體元件T2與第3電晶體元件T3，刷新成初始化電壓VME。
在初始化動作時(時刻t0~t1)，將第1非選擇列電壓VRUS1施加至非選擇列(第2~第n列)之第1字元線WL2~n，將第2初始化非選擇列電壓VRUSE2施加至非選擇列(第2~第n列)之第2字元線GL2~n，而非選擇列(第2~第n列)之所有記憶體單元MC之第2電晶體元件T2與第3電晶體元件T3共同成為斷開狀態。藉此，非選擇列之各記憶體單元MC之記憶節點N1成為浮動狀態，且不進行初始化動作，而維持初始化動作前之電壓狀態。另，即使對非選擇列(第2~第n列)之第2字元線GL2~n，施加與選擇列(第1列)之第2字元線GL1相同之第2初始化選擇列電壓VRSE2，而使第3電晶體元件T3成為接通狀態，若第2電晶體元件T2為斷開狀態，則仍無法進行初始化動作。另，第1非選擇列電壓VRUS1及第2初始化非選擇列電壓VRUSE2之電壓位準只要設定成比記憶節點N1及中間節點N2取得之電壓範圍之下限值加上第2電晶體元件T2與第3電晶體元件T3之臨限值電壓Vt2、Vt3之變動範圍內之最小值Vtmin(=0.8 V)之電壓更低即可。
在時刻t1，若施加於選擇列(第1列)之第2字元線GL1之訊號位準自第2初始化選擇列電壓VRSE2轉變成第2初始化 非選擇列電壓VRUSE2，則初始化動作結束。初始化動作結束，且對初始化動作之對象即選擇列(第1列)繼續進行寫入動作之情形時，對選擇列(第1列)之第1字元線WL1，在該狀態下繼續施加第1選擇列電壓VRSL1。初始化動作結束，而進行其他列之初始化動作之情形、對其他初始化動作結束之列進行寫入動作之情形、在任意列中進行讀取動作之情形、或不進行任何記憶動作而保持各記憶體單元MC所記憶之資料之情形時，於時刻t1中，施加於選擇列(第1列)之第1字元線WL1之訊號位準自第1選擇列電壓VRSL1轉變成第1非選擇列電壓VRUS1。在圖6所例示之時序圖中，為於相同選擇列(第1列)中繼續進行寫入動作，而如上所述，在第1字元線WL1上繼續施加第1選擇列電壓VRSL1。
〈寫入動作〉
在圖6所例示之時序圖中，寫入動作係在時刻t1~t2、時刻t2~t3、時刻t3~t4、時刻t4~t5之4個連續之寫入動作期間，以每組依序執行對4個組之記憶體單元MC之寫入動作。對相同組之記憶體單元MC之寫入動作係在1個寫入動作期間內統一同時執行。且，對寫入對象之1個組內之各記憶體單元MC，與應寫入之資料對應之寫入電壓VW係經由資料線D1，以記憶體單元單位個別輸入至各記憶體單元MC。
在圖6所例示之時序圖中，在初始化動作之對象即相同之選擇列(第1列)中，為在初始化動作後連續進行寫入動 作，而於時刻t1~時刻t5之4個寫入動作期間內，在第1字元線WL1上繼續施加第1選擇列電壓VRSL1。對非選擇列(第2~第n列)之第1字元線WL2~n，與初始化動作時(時刻t0~t1)同樣施加第1非選擇列電壓VRUS1。在所有列之第2字元線GL2上，施加與第2初始化非選擇列電壓VRUSE2以相同之基準而設定之第2寫入列電壓VRW2。藉此，在4個寫入動作期間內，選擇列(第1列)之所有組之記憶體單元MC之第2電晶體元件T2成為接通狀態，非選擇列之所有組之記憶體單元MC之第2電晶體元件T2成為斷開狀態。此外，選擇列(第1列)及非選擇列(第2~第n列)之所有組之記憶體單元MC之第3電晶體元件T3皆變為斷開狀態。因此，於寫入動作中，在作為寫入對象之列之選擇中，控制第2電晶體元件T2之接通、斷開。
在本實施形態中，如圖6所例示，將記憶體單元MC分成4個組且依序進行寫入動作之情形時，對寫入對象之選擇組內之記憶體單元MC之各資料線DL，在應寫入之資料為「0」~「2」之情形時，自資料線驅動電路4施加與該資料對應之寫入電壓VW0~VW2之任一者。應寫入之資料為「3」之情形時，由於已藉由初始化動作而寫入，故對資料線DL施加寫入禁止電壓VIW(初始化電壓VME以上)(圖6中以虛線表示)。另一方面，對非寫入對象之非選擇組內之記憶體單元MC之各資料線DL，施加寫入禁止電壓VIW(初始化電壓VME以上)。
如上所述，寫入動作係使選擇組內之記憶體單元MC之 記憶節點N1之電壓狀態自初始化電壓VME下降(放電)至記憶電壓VM0~VM2內任一者之電壓狀態之動作。此處，預先將寫入電壓VW0~VW2設定成比記憶電壓VM0~VM2各自降低第1電晶體元件T1之臨限值電壓Vt1。在寫入動作開始之時點，第2電晶體元件T2為接通狀態，因此第1電晶體元件T1之閘極電極(記憶節點N1)與汲極電極(中間節點N2)之各電壓同為初始化電壓VME，且係與源極電壓自初始化電壓VME降低第1電晶體元件T1之臨限值電壓Vt1之電壓相比更低電壓之寫入電壓VW0~VW2之任一者，故而第1電晶體元件T1成為接通狀態，從而寫入電流Iw自記憶節點N1經由第2電晶體元件T2與第1電晶體元件T1流向資料線DL側。其結果，記憶節點N1與中間節點N2之電壓逐漸下降，且若下降至比寫入電壓VW0~VW2提高進行寫入動作之記憶體單元MC之第1電晶體元件T1之實際臨限值電壓Vt1之電壓位準，則切斷第1電晶體元件T1，從而停止放電，寫入動作自動結束。
記憶電壓VM0~VM2及初始化電壓VME之間之關係設定成數1所示之關係，寫入電壓VW0~VW2與寫入禁止電壓VIW之間之關係設定成以下數2所示之關係。
(數2) VW0<VW1<VW2<VIW
上述寫入動作中應關注之點係臨限值電壓Vt1相對標準值1.0 V在偏差範圍(±0.2 V)內變動之情形時，實際保持於記憶節點N1之記憶電壓VM0~VM2係與寫入電壓 VW0~VW2相比升高加上實際偏差部分之臨限值電壓Vt1之電壓。在後述讀取動作中將詳細說明，在實際保持於記憶節點N1之記憶電壓VM0~VM2中，補償臨限值電壓Vt1之變動部分，從而大幅提高讀取動作時之動作裕度。
應寫入選擇組內之記憶體單元MC之資料為3之情形時，由於對資料線DL施加寫入禁止電壓VIW(初始化電壓VME以上)，故第1電晶體元件T1之源極電壓在保持於記憶節點N1之初始化電壓VME以上，因此，第1電晶體元件T1成為斷開狀態，從而記憶節點N1與資料線DL間任一方向上皆不會流通電流。因此，記憶節點N1可維持初始化後之電壓狀態即初始化電壓VME(圖6中以虛線表示)。
然而，在與選擇組內之記憶體單元MC相同行之非選擇列之記憶體單元MC中，因第2電晶體元件T2為斷開狀態，故即使將寫入電壓VW0~VW2施加於資料線DL，且中間節點N2之電壓亦有放電至該寫入電壓VW0~VW2之可能性，記憶節點N1之電壓狀態仍可維持該時點所保持之記憶電壓VM0~VM2或初始化電壓VME。
對相同選擇列(第1列)之非選擇組內之記憶體單元MC之資料線DL，施加寫入禁止電壓VIW(初始化電壓VME以上)。於初始化動作後且寫入動作前之非選擇組內之記憶體單元MC之記憶節點N1中，保持有初始化電壓VME，且第1電晶體元件T1之源極電壓在閘極電壓即該初始化電壓VME以上，閘極電壓與汲極電壓經由第2電晶體元件T2而為相同電壓，故，第1電晶體元件T1變為斷開狀態，且記 憶節點N1與資料線DL間任一方向上皆不會流通電流。因此，記憶節點N1可維持初始化後之電壓狀態即初始化電壓VME。另一方面，即使在初始化動作後已進行寫入動作之非選擇組內之記憶體單元MC之記憶節點N1中，保持有補償第1電晶體元件T1之臨限值電壓Vt1之變動部分之記憶電壓VM0~VM2、與初始化電壓VME之任一者之電壓，且保持有比初始化電壓VME更低電壓之記憶電壓VM0~VM2之情形時，第1電晶體元件T1之源極電壓仍為高於閘極電壓即該記憶電壓VM0~VM2之電壓，閘極電壓與汲極電壓經由第2電晶體元件T2而為相同電壓，故，第1電晶體元件T1變為斷開狀態，從而記憶節點N1與資料線DL間任一方向上皆不會流通電流。因此，記憶節點N1可維持寫入動作後之電壓狀態即記憶電壓VM0~VM2或初始化電壓VME。
於以上說明中，關於保持於記憶節點N1之記憶電壓VM0~VM2，雖已說明補償有第1電晶體元件T1之臨限值電壓Vt1之變動部分，但保持於記憶節點N1之初始化電壓VME係未補償第1電晶體元件T1之臨限值電壓Vt1之變動部分。然而，因初始化電壓VME可設定成較4值之資料值「0」~「2」所對應之記憶電壓VM0~VM2更高電壓，故藉由預設臨限值電壓Vt1之變動部分，可排除臨限值電壓Vt1變動之影響。
〈讀取動作〉
繼而，對讀取動作加以說明。讀取動作係讀取電路7將記憶於記憶體單元MC之資料值「0」~「3」自讀取對象之 記憶體單元MC讀取之動作。首先，對讀取電路7為電壓檢測型之感應放大器之情形，參照圖9及圖10加以說明。
圖9中顯示在已進行寫入動作之某個選擇列中，選擇1個或複數個資料線DL進行讀取動作之情形之時序圖。作為一例，將第1列作為選擇列，將第2列~第n列作為非選擇列。又，設想讀取動作選擇選擇列之1個或複數個任意行，且同時對所選擇之行之記憶體單元MC進行讀取動作之情形。與上述初始化動作及寫入動作之說明相同，設想記憶體單元MC為圖1(A)所示之第1類型之記憶體單元MC1之情形。
圖9中顯示選擇列(第1列)之第1字元線WL1、非選擇列(第2列)之第1字元線WL2、選擇列(第1列)之第2字元線GL1、非選擇列(第2列)之第2字元線WL2、代表選擇行之第1行之資料線DL1、及代表非選擇行之第m行之資料線DLm之各電壓位準。
圖10(A)顯示有讀取動作時所選擇之記憶體單元MC內之電晶體元件之狀態與讀取電流Ir，圖10(B)顯示有讀取動作時未選擇之選擇列之行之記憶體單元MC內之電晶體元件之狀態，圖10(C)顯示有讀取動作時之非選擇列之記憶體單元MC內之電晶體元件之狀態。另，標註於圖10中之電晶體元件之「OFF」之顯示表示該電晶體元件為斷開狀態。
記憶體單元MC具備第2電壓端子VIN2之情形時，將讀取電源電壓VSR供給至第2固定電壓線V2L，記憶體單元MC 不具備第2電壓端子VIN2之情形時，將讀取電源電壓VSR供給至第1固定電壓線V1L。將讀取電源電壓VSR供給至第2固定電壓線V2L之情形時，該讀取電源電壓VSR之供給只要至少在讀取動作期間內之時刻t7~t9進行即可。然而，將讀取電源電壓VSR供給至第1固定電壓線V1L之情形時，該讀取電源電壓VSR之供給係於寫入動作、讀取動作、及此外之資料保持期間內維持相同之電壓位準。因此，讀取電源電壓VSR與初始化電壓VME係設定成相同電壓。記憶體單元MC具備第2電壓端子VIN2之情形時，讀取電源電壓VSR與初始化電壓VME可不為相同電壓，但為在讀取動作時，使第1電晶體元件T1於飽和區域內進行動作，讀取電源電壓VSR必需為與將第3電晶體元件T3所下降之電壓大小相加至上述電壓值Vb(=VME-Vt1min)之電壓相比更高之電壓。以下，設想讀取電源電壓VSR在初始化電壓VME以上之情形。
於讀取動作期間內之時刻t6~t7，進行將選擇行(第1行)之資料線DL1驅動成最低電壓之寫入電壓VW0以下之讀取行電壓VCR之預備驅動動作。在本實施形態中，作為一例，將讀取行電壓VCR設定成與寫入電壓VW0同電壓。在時刻t7，選擇行(第1行)之資料線DL1之預備驅動停止，其後資料線DL1成為浮動狀態。非選擇行(第m行)之資料線DLm係在讀取動作期間(t6~t9)內，驅動成讀取禁止行電壓VIR。讀取禁止行電壓VIR與讀取電源電壓VSR同樣設定成比上述電壓值Vb(=VME-Vt1min)更高之電壓。在本實施形 態中，作為一例，設想讀取禁止行電壓VIR與初始化電壓VME為相同電壓之情形。
選擇行(第1行)之資料線DL1之預備驅動動作結束後(時刻t7)，將第2讀取選擇列電壓VRSR2施加至選擇列(第1列)之第2字元線GL1。在讀取動作期間(t6~t9)，將第2讀取非選擇列電壓VRUSR2施加至非選擇列(第2~第n列)之第2字元線GL2~n，且將第1讀取列電壓VRUSR1施加至選擇列(第1列)及非選擇列(第2~第n列)之所有第1字元線WL1~n。藉此，於讀取動作期間(時刻t6~t9)，所有記憶體單元MC之第2電晶體元件T2成為斷開狀態，非選擇列(第2~第n列)之記憶體單元MC之第3電晶體元件T3係無關資料線DL之電壓位準而變為斷開狀態。另一方面，選擇列(第1列)之記憶體單元MC之第3電晶體元件T3於時刻t7~t9根據資料線DL之電壓位準而成為接通狀態。
在時刻t7，所選擇之記憶體單元MC之第1電晶體元件T1之源極電壓充電成讀取行電壓VCR(=VW0)。另一方面，閘極電壓係對應記憶資料「0」~「3」之任一者之記憶電壓VM0~VM2、VME(=VM3)。因此，時刻t7之與各記憶資料對應之第1電晶體元件T1之飽和區域內之動作時之汲極電流IDS1(0~3)係分別以下述數3~數6表示。另，數3~數6中之係數β為第1電晶體元件T1之跨導。汲極電流IDS1(0~3)係以圖10(A)中之讀取電流Ir表示。
(數3)IDS1(0)=β×(VM0-VCR-Vt1)2/2=β×(VW0-VCR)2/2=0
(數4)IDS1(1)=β×(VM1-VCR-Vt1)2/2=β×(VW1-VCR)2/2
(數5)IDS1(2)=β×(VM2-VCR-Vt1)2/2=β×(VW2-VCR)2/2
(數6)IDS1(3)=β×(VME-VCR-Vt1)2/2
根據數1所示之關係，汲極電流IDS1(0~3)變為下述數7所示之關係。此處，施加於選擇列(第1列)之第2字元線GL1之第2讀取選擇列電壓VRSR2，較好以即使第3電晶體元件T3流通汲極電流IDS1(3)，第1電晶體元件T1仍於飽和區域內進行動作之方式設定。假設，藉由降低第3電晶體元件T3之電壓，第1電晶體元件T1在線形區域(3極管區域)內進行動作之情形時，藉由預先較高地設定初始化電壓VME，可抑制汲極電流IDS1(3)之減少，從而維持下述數7之關係。
(數7)IDS1(3)>IDS1(2)>IDS1(1)>IDS1(0)=0
時刻t7以後，資料線DL1之電壓位準在記憶資料為「0」之情形時，保持讀取行電壓VCR不變，在記憶資料為「1」~「3」之情形時，藉由對應記憶資料之汲極電流IDS1(1~3)進行充電而上升。又，因資料線DL1之電壓位準上升，且第1電晶體元件T1之閘極電極與源極電極間之電壓差下降，故汲極電流IDS1(1~3)逐漸減少，資料線DL1之電壓位準在記憶資料為「1」之情形時，將寫入電壓VW1作為上限，在記憶資料為「2」之情形時，將寫入電壓 VW2作為上限，在記憶資料為「3」之情形時，將自初始化電壓VME減去臨限值電壓Vt1之電壓VW3(=VME-Vt1)作為上限而上升。因此，在記憶資料為「1」之情形時，資料線DL1之電壓位準超過寫入電壓VW0與寫入電壓VW1之中間之基準電壓Vref1之時點；記憶資料為「2」之情形時，資料線DL1之電壓位準超過寫入電壓VW1與寫入電壓VW2之中間之基準電壓Vref2之時點；及記憶資料為「3」之情形時，資料線DL1之電壓位準超過寫入電壓VW2與上述電壓VW3之中間之基準電壓Vref3之時點中最遲之時點(時刻t8)以後，藉由檢測由行解碼器電路3選擇且輸入至電壓檢測型之感應放大器(讀取電路7)之資料線DL1之電壓位準，可讀取資料線DL1之電壓位準是否對應記憶資料之「0」~「3」之任一者。
此處，應關注之點係：數3~數5所示之汲極電流IDS1(0~2)，因具有於閘極電壓VM0~VM2中包含偏差之實際之第1電晶體元件T1之臨限值電壓Vt1，故在各數式之右邊，該臨限值電壓Vt1被抵消，從而補償臨限值電壓Vt1之偏差之影響。即，因記憶資料為「0」~「2」之情形時，時刻t8之資料線DL1之電壓位準不受臨限值電壓Vt1之偏差之影響，故可擴大讀取動作時之動作電壓裕度，且於相同動作電壓中，雜訊耐受性提高，或，藉由縮小寫入電壓VW0~VW2與電壓VW3之鄰接之電壓差，可實現記憶資料之進一步多值化。另，雖然數6所示之汲極電流IDS1(3)於數6之右邊未抵消臨限值電壓Vt1而留下，但藉由將初始化 電壓VME設定成與記憶電壓VM2相比，超出臨限值電壓Vt1之變動範圍而充分地高，可排除臨限值電壓Vt1之偏差之影響。
在電壓檢測型之感應放大器檢測資料線DL1之電壓位準而讀取出記憶資料後之時刻t9，選擇列(第1列)之第2字元線GL1之電壓位準自第2讀取選擇列電壓VRSR2轉變成第2讀取非選擇列電壓VRUSR2，選擇列(第1列)之第3電晶體元件T3無關資料線DL之電壓位準而變為斷開狀態，從而結束讀取動作。
在本實施形態中，因非選擇行之資料線DLm被驅動成讀取禁止行電壓VIR，故在讀取動作期間(t6~t9)內，非選擇行之記憶體單元MC之第1電晶體元件T1成為斷開狀態，讀取電流Ir不流動。另，在本實施形態中，由於選擇行之資料線DL係由行解碼器電路3選擇，且與電壓檢測型之感應放大器(讀取電路7)連接，非選擇行之資料線DL藉由行解碼器電路3而與讀取電路7分離，故可對非選擇行之資料線DL進行與選擇行之資料線DL相同之預備驅動動作，此外，亦可不進行該預備驅動動作而閒置。
[第3實施形態]
在上述第2實施形態中，已對讀取電路7為電壓檢測型之感應放大器之情形之讀取動作加以說明，而在第3實施形態中，則對讀取電路7為電流檢測型之感應放大器之情形之讀取動作，參照圖10及圖11加以說明。初始化動作及寫入動作係如第2實施形態所說明。圖11中顯示以與圖9相同 之要領，在已進行寫入動作之某一選擇列中，選擇1個或複數個資料線DL而進行讀取動作之情形之時序圖。圖10亦適用於讀取電路7為電流檢測型之感應放大器之情形。
在讀取電路7為電流檢測型之感應放大器之情形中，除選擇行之資料線DL1之電壓驅動條件以外，施加於各訊號線之電壓條件與電壓檢測型之感應放大器之情形相同。
電流檢測型之感應放大器之情形時，在讀取動作期間(t6~t9)內，將選擇行(第1行)之資料線DL1驅動成最低電壓之寫入電壓VW0以下之讀取行電壓VCR。因此，在讀取動作期間(t6~t9)內，雖然資料線DL1之電壓位準係無關記憶資料「0」~「3」而特定，但讀取電流Ir係對應記憶資料「0」~「3」分別以數3~數6表示之第1電晶體元件T1之飽和動作時之汲極電流IDS1(0~3)。
在時刻t7以後、汲極電流IDS1(1~3)穩定流動之時點(時刻t8)之後，藉由檢測自記憶體單元MC輸出至資料線DL1，且由行解碼器電路3選擇，並輸入至電流檢測型之感應放大器(讀取電路7)之讀取電流Ir，可讀取讀取電流Ir之電流位準是否對應記憶資料之「0」~「3」之任一者。
此處，應關注之點係：數3~數5所示之汲極電流IDS1(0~2)，因具有於閘極電壓VM0~VM2中包含偏差之實際之第1電晶體元件T1之臨限值電壓Vt1，故在各數式之右邊，該臨限值電壓Vt1被抵消，從而補償臨限值電壓Vt1之偏差之影響。即，因記憶資料為「0」~「2」之情形時，在時刻t8之讀取電流Ir之電流位準不受臨限值電壓Vt1之偏 差之影響，故可擴大讀取動作時之動作電壓裕度，且於相同動作電壓中，提高雜訊耐受性，或，藉由縮小寫入電壓VW0~VW2與電壓VW3之鄰接之電壓差，可實現記憶資料之進一步多值化。另，雖然數6所示之汲極電流IDS1(3)於數6之右邊，臨限值電壓Vt1未抵消而剩餘，但藉由將初始化電壓VME設定成與記憶電壓VM2相比，超出臨限值電壓Vt1之變動範圍而充分高，可排除臨限值電壓Vt1之偏差之影響。
在電流檢測型之感應放大器檢測讀取電流Ir之電流位準而讀取記憶資料後之時刻t9，選擇列(第1列)之第2字元線GL1之電壓位準自第2讀取選擇列電壓VRSR2轉變成第2讀取非選擇列電壓VRUSR2，選擇列(第1列)之第3電晶體元件T3無關資料線DL之電壓位準而變為斷開狀態，從而結束讀取動作。
在本實施形態中，因非選擇行之資料線DLm驅動成讀取禁止行電壓VIR，故在讀取動作期間(t6~t9)內，非選擇行之記憶體單元MC之第1電晶體元件T1成為斷開狀態，而讀取電流Ir不流動。另，在本實施形態中，由於選擇行之資料線DL係由行解碼器電路3選擇，且與電流檢測型之感應放大器(讀取電路7)連接，非選擇行之資料線DL藉由行解碼器電路3而與讀取電路7分離，故可對非選擇行之資料線DL，與選擇行之資料線DL同樣驅動成讀取行電壓VCR，此外，亦可不進行該驅動而閒置。
[第4實施形態]
在上述第2及第3實施形態中，在初始化動作、寫入動作、及讀取動作之說明中，設想記憶體單元MC為圖1(A)所示之第1類型之記憶體單元MC1之情形。在第4實施形態中，在記憶體單元MC為圖1(B)及(C)所示之第2類型之記憶體單元MC2之情形中，對與上述第2及第3實施形態所說明之記憶體單元MC為第1類型之記憶體單元MC1之情形不同之點補充說明。即，對開關元件S1自第3電晶體元件T3變更成二極體D1所產生之不同點加以說明。
首先，第3電晶體元件T3之接通狀態係對應在二極體D1中第2控制端子CIN2與中間節點N2間之電壓差超過二極體D1之接通電壓而變為導通狀態之狀態，第3電晶體元件T3之斷開狀態對應第2控制端子CIN2與中間節點N2間之電壓差小於二極體D1之接通電壓而變為非導通狀態之狀態。
第2類型之記憶體單元MC2之情形時，雖然初始化動作中之初始化電壓VME係自第2控制端子CIN2供給，但在二極體D1中會產生接通電壓大小之電壓下降，故在初始化動作期間，將初始化電壓VME加上接通電壓之電壓作為第2初始化選擇列電壓VRSE2，施加至選擇列之第2字元線GL。換言之，自第2初始化選擇列電壓VRSE2以二極體D1減去接通電壓之電壓為初始化電壓VME。另一方面，對非選擇列之第2字元線GL，施加與各記憶體單元MC2之中間節點取得之電壓範圍之下限值加上接通電壓之電壓相比電壓較低之第2初始化非選擇列電壓VRUSE2。
第2類型之記憶體單元MC2之情形時，在寫入動作期 間，對所有列之第2字元線GL，施加與各記憶體單元MC2之中間節點取得之電壓範圍之下限值加上接通電壓之電壓相比電壓較低之第2寫入列電壓VRW2。
在讀取動作中，第1類型之記憶體單元MC1之情形時，將讀取電源電壓VSR供給至第1固定電壓線V1L或第2固定電壓線V2L，對選擇列之第2字元線GL施加第2讀取選擇列電壓VRSR2，並經由第3電晶體元件T3將讀取電流Ir供給至第1電晶體元件T1，第2類型之記憶體單元MC2之情形時，取代上述，對選擇列之第2字元線GL施加第2讀取選擇列電壓VRSR2，令二極體D1成為導通狀態，從而將讀取電流Ir供給至第1電晶體元件T1。因此，必需以使二極體D1中流動最大之讀取電流Ir(=IDS1(3))之情形之中間節點N2之電壓變為可令第1電晶體元件T3在飽和區域內進行動作之電壓之方式，將第2讀取選擇列電壓VRSR2設定成足夠高之電壓。另，對非選擇列之第2字元線GL，施加與各記憶體單元MC2之中間節點取得之電壓範圍之下限值加上接通電壓之電壓相比電壓較低之第2讀取非選擇列電壓VRUSR2。
[其他實施形態]
以下，對其他實施形態加以說明。
〈1〉在上述第2至第4實施形態中，設想將藉由初始化動作而初始化之記憶節點N1之電壓狀態分配為4值資料內之1個資料值「3」之情形，在未將4值之資料值「0」~「3」之一分配給經初始化之電壓狀態之情形時，藉由將 初始化電壓VME如以下數8所示般設定成與資料值「0」~「3」所對應之4個記憶電壓VM0~VM3相比更高之電壓，可以相同要領執行上述所說明之初始化動作、寫入動作、及讀取動作。另，在寫入動作中寫入資料值「3」之情形時，對資料線DL施加與記憶電壓VM3對應之寫入電壓VW3，而並非施加寫入禁止電壓VIW(初始化電壓VME以上)。
(數8)VM0<VM1<VM2<VM3<VME
又，記憶電壓VM0~VM3及初始化電壓VME之間之關係設定成數8所示之關係，寫入電壓VW0~VW3與寫入禁止電壓VIW之間之關係設定成以下數9所示之關係。
(數9)VW0<VW1<VW2<VW3<VIW
再者，在上述第2至第4實施形態中，雖然設想並說明於一個記憶體單元MC寫入、及讀取2位元之4值資料(0~3)之情形，但記憶於一個記憶體單元MC之資料並非限定為4值，亦可為2值、3值、或5值以上。
〈2〉在上述第2實施形態中，雖對在某1選擇列中進行初始化動作及依序選擇複數個資料線DL而進行寫入動作之情形加以詳細說明，但亦可在對記憶體單元陣列MA內之所有記憶體單元MC以1或複數列單位或所有列統一進行初始化動作後，選擇記憶體單元陣列MA內之任意記憶體單元MC進行寫入動作。
〈3〉在上述第2實施形態中，雖已說明以列單位進行初 始化動作之情形，但在記憶體單元MC之電路構成中，並非以單體之第3電晶體元件T3或二極體元件D1構成開關元件S1，例如圖12所示，藉由以2個第3電晶體元件T3之串聯電路或第3電晶體元件T3與二極體元件D1之串聯電路而構成，且對一元件以延伸於列方向之第2字元線GL控制接通斷開，對另一元件以延伸於行方向之行選擇線CSL控制接通斷開，而可以記憶體單元MC單位控制開關元件S1之導通、非導通。其結果，初始化動作亦可以記憶體單元單位執行。進而，藉由連續進行以該記憶體單元單位進行之初始化動作與上述以記憶體單元單位進行之寫入動作，可選擇任意記憶體單元MC，進行以記憶體單元單位進行之資料重寫動作。
〈4〉再者，作為以記憶體單元單位執行初始化動作之方法，對記憶體單元MC使用圖1(A)所示之第1類型之記憶體單元MC1，進而採用該記憶體單元MC1具備第2電壓端子VIN2，且第2電壓端子VIN2連接於第2固定電壓線V2L之構成，且以使第2字元線GL延伸於行方向而非列方向之方式進行變更，並於各行上各配置1條，進而，以第1固定電壓線V1L取代第1電壓控制線V1L(V1L1~V1Ln)，於各列上各配置1條並延伸於列方向之方式進行配置。
在上述構成中，對作為初始化動作對象之記憶體單元MC1所位於之選擇列之第1字元線WL，施加第1選擇列電壓VRSL1，而使選擇列之記憶體單元MC1之第2電晶體元件T2成為接通狀態，對作為初始化動作對象之記憶體單元 MC1所位於之選擇行之第2字元線WL，施加第2初始化選擇列電壓VRSE2，而使選擇行之記憶體單元MC1之第3電晶體元件T3成為接通狀態，藉由使位於選擇列與選擇行之作為初始化動作之對象之記憶體單元MC1之第2電晶體元件T2與第3電晶體元件T3同時成為接通狀態，可以記憶體單元單位執行初始化動作。
另，上述構成之寫入動作，因第3電晶體元件T3於所有記憶體單元MC1中變為斷開狀態，故藉由對所有行之第2字元線GL施加以與第2初始化非選擇列電壓VRUSE2相同之基準設定之第2寫入列電壓VRW2，可以與上述第2實施形態所說明之寫入動作相同之要領而執行。
以上之結果，藉由連續進行以該記憶體單元單位進行之初始化動作、與以上述記憶體單元單位進行之寫入動作，可選擇任意之記憶體單元MC，而進行以記憶體單元單位進行之資料重寫動作。
另，上述構成之讀取動作與上述第2至第4實施形態所說明之讀取動作不同。在本實施形態之其他構成中，因第2字元線GL配置於每行，故在作為初始化動作之對象之記憶體單元MC1所位於之選擇列之第1電壓控制線V1L上，施加與初始化動作時及寫入動作時所施加之電壓相同之電壓(第3讀取列選擇電壓)，對非選擇列之第1電壓控制線V1L，施加與第3讀取列選擇電壓VRSR3相比更低電壓之第3讀取列非選擇電壓VRUR3。其結果，在非選擇列之記憶體單元MC1中，經由電容元件C1，產生第1電壓端子 VIN1之電壓變化△VIN1(=VRSR3-VRUR3)乘以電容比C1/CN1之電壓下降-△VN1(=-△VIN1×C1/CN1)。其中，CN1係以寄生於記憶節點之全部電容包含電容元件C1之電容C1。藉由以使該電壓下降之絕對值(△VN1)在初始化電壓VME以上之方式進行設定，非選擇列之記憶體單元MC1之第1電晶體T1不論記憶於記憶節點N1之資料，皆成為斷開狀態。
另一方面，對作為讀取動作之對象之記憶體單元MC1所位於之選擇行之第2字元線GL施加第2讀取選擇行電壓VCSR2，使選擇行之記憶體單元MC1之第3電晶體元件T3成為接通狀態，對非選擇行之第2字元線GL施加第2讀取非選擇行電壓VCUR2，使非選擇行之記憶體單元MC1之第3電晶體元件T3成為斷開狀態。其結果，可使位於選擇列與選擇行之作為讀取動作之對象之記憶體單元MC1之第3電晶體元件T2成為接通狀態，使第1電晶體元件T1成為根據記憶資料之接通狀態，從而可以記憶體單元單位執行寫入動作。
然而，在本實施形態之其他構成中，如圖13所示，使第2列解碼器電路6在讀取動作時，取代第2字元線GL，以列單位驅動第1電壓控制線V1L，而在初始化動作時及讀取動作時，有必要另外設置將第2字元線GL以行單位驅動之第2行解碼器電路8。另，在本實施形態之其他構成中，讀取電路7亦可使用上述第2至第4實施形態及以下之其他實施形態〈5〉~〈7〉所說明之任一電路構成。
〈5〉在上述第2實施形態所說明之讀取電路7為電壓檢測型之感應放大器之情形之讀取動作中，雖然於圖9所示之時序圖之時刻t6~t7，進行將選擇行(第1行)之資料線DL1驅動成最低電壓之寫入電壓VW0以下之讀取行電壓VCR之預備驅動動作，但亦可取代該預備驅動動作，至少在時刻t7~t9之期間，於資料線DL1與較寫入電壓VW0更低電壓之固定電壓之間，設置定電流電路或負載電路，且以使流動於定電流電路之定電流或流動於負載電路之負載電流、與流動於根據記憶節點N1所保持之記憶電壓VM0~VM2、及初始化電壓VME(=VM3)之第1電晶體元件T1中之讀取電流Ir平衡之方式，變化資料線DL1之電壓。
例如，在設置定電流電路之情形時，若將流動於定電流電路之定電流設定成如以下數10所示之參照電流Iref，且第1電晶體元件T1在飽和區域內進行動作時之汲極電流IDS1(0~3)如以下數11~數14各自所示般與參照電流Iref平衡，則根據各記憶資料，資料線DL1之電壓(源極電壓)VDL1(0~3)如以下述數15~數18各自所示般產生變化。
(數10)Iref=β×(VM0-Vref-Vt1)2/2=β×(VW0-Vref)2/2
(數11)IDS1(0)=β×(VM0-VDL1(0)-Vt1)2/2=β×(VW0-VDL1(0))2/2=β×(VW0-Vref)2/2
(數12)IDS1(1)=β×(VM1-VDL1(1)-Vt1)2/2=β×(VW1-VDL1(1))2/2=β×(VW0-Vref)2/2
(數13)IDS1(2)=β×(VM2-VDL1(2)-Vt1)2/2=β×(VW2-VDL1(2))2/2=β×(VW0-Vref)2/2
(數14)IDS1(3)=β×(VME-VDL1(3)-Vt1)2/2=β×(VW0-Vref)2/2
(數15)VDL1(0)=Vref
(數16)VDL1(1)=Vref+(VW1-VW0)
(數17)VDL1(2)=Vref+(VW2-VW0)
(數18)VDL1(3)=Vref+(VME-Vt1-VW0)
因此，在資料線DL1之電壓(源極電壓)VDL1(0~3)變化至上述數15~數18所示之電壓或其附近之時點以後，藉由檢測由行解碼器電路3選擇且輸入至電壓檢測型之感應放大器(讀取電路7)之資料線DL1之電壓位準，可讀取資料線DL1之電壓位準是否對應記憶資料之「0」~「3」之任一者。
再者，由於即使在資料線DL1與上述固定電壓之間設置負載電路之情形時，若流動於負載電路之負載電流、與第1電晶體元件T1在飽和區域內進行動作時之汲極電流IDS1(0~3)平衡，則根據各記憶資料，資料線DL1之電壓(源極電壓)VDL1(0~3)變化，故在該變化之時點以後，藉由檢測由行解碼器電路3選擇且輸入至電壓檢測型之感應放大器(讀取電路7)之資料線DL1之電壓位準，可讀取資料線DL1之電壓位準是否對應記憶資料之「0」~「3」之任一者。
〈6〉在上述第2至第4實施形態中，雖然設想讀取電路7 係經由行解碼器電路3與資料線DL1連接之電路構成，但讀取電路7為電流檢測型之感應放大器之情形，且記憶體單元MC為圖1(A)所示之第1類型之記憶體單元MC1，且記憶體單元MC1具備第2電壓端子VIN2之情形時，可如圖14所示般，設為將電流檢測型之感應放大器連接至第2固定電壓線V2L之電路構成。該情形時，將記憶體單元陣列MA與同時讀取之記憶體單元MC之數量同數地進行區塊分割，且於每個區塊設置第2固定電壓線V2L，並將相同區塊內之記憶體單元MC之第2電壓端子VIN2連接至共通之第2固定電壓線V2L。
〈7〉在上述第2至第4實施形態及上述各不同實施形態中，雖然對以電壓檢測型之感應放大器或電流檢測型之感應放大器之任一者構成讀取電路7之情形加以說明，但例如，讀取電路7亦可為將電流檢測型之感應放大器所檢測出之電流進行電壓轉換後，電壓檢測型之感應放大器檢測該轉換後之電壓之構成。
〈8〉在上述各實施形態中，雖然設想構成記憶體單元MC之第1電晶體元件T1為n通道型之薄膜電晶體之情形而進行說明，但第1電晶體元件T1亦可為p通道型之絕緣閘極型FET。然而，第1電晶體元件T1為p通道型之情形時，初始化電流Ie、寫入電流Iw、及讀取電流Ir之方向與上述實施形態所說明之各電流之方向相反。因此，數1、數2、數7、數8、及數9所示之各數式中之不等號之方向亦反向。由於初始化動作、寫入動作、及讀取動作之基本思路係除 各動作時之電流方向相反以外，與n通道型之情形相同，故省略詳細說明。另，記憶體單元MC為圖1(B)及(C)所示之第2類型之記憶體單元MC2之情形時，必須將二極體D1之陽極電極置於中間節點N2側。
再者，除第1電晶體元件T1以外，第2及第3電晶體元件T2、T3亦可以p通道型之絕緣閘極型FET構成。又，在第2類型之記憶體單元MC2之情形下以第4電晶體元件T4構成二極體D1之情形時，亦可以p通道型之絕緣閘極型FET構成第4電晶體元件T4。再者，第1至第4電晶體元件T1~T4並非限定於薄膜電晶體者。
1‧‧‧記憶裝置(半導體記憶裝置)
2‧‧‧控制電路
3‧‧‧行解碼器電路
4‧‧‧資料線驅動電路
5‧‧‧第1列解碼器電路
6‧‧‧第2列解碼器電路
7‧‧‧讀取電路
ADD‧‧‧位址訊號
C1‧‧‧電容元件
CA‧‧‧行位址訊號
CIN1‧‧‧第1控制端子
CIN2‧‧‧第2控制端子
CNTL‧‧‧控制訊號
CSL‧‧‧行選擇線
D1‧‧‧二極體(開關元件)
DIN‧‧‧資料輸入訊號
DIO‧‧‧資料輸出入端子
DL(DL1、DL2、…、DLm)‧‧‧資料線(資料訊號線)
DOUT‧‧‧資料輸出訊號
GL(GL1、GL2、…、GLm)‧‧‧第2字元線(第2控制訊號線)
GL(GL1、GL2、…、GLn)‧‧‧第2字元線(第2控制訊號線)
MA‧‧‧記憶體單元陣列
MA1‧‧‧記憶體單元陣列
MA2‧‧‧記憶體單元陣列
MC‧‧‧記憶體單元(半導體記憶電路)
MC1‧‧‧記憶體單元(半導體記憶電路)
MC2‧‧‧記憶體單元(半導體記憶電路)
N1‧‧‧記憶節點
N2‧‧‧中間節點
RA‧‧‧列位址訊號
RD‧‧‧檢測資訊
S1‧‧‧開關元件
T1‧‧‧第1電晶體元件
T2‧‧‧第2電晶體元件
T3‧‧‧第3電晶體元件(開關元件)
T4‧‧‧第4電晶體元件(開關元件)
V1L‧‧‧第1固定電壓線
V1L(V1L1、V1L2、…、V1Ln)‧‧‧第1電壓控制線
V2L‧‧‧第2固定電壓線
VIN1‧‧‧第1電壓端子
VIN2‧‧‧第2電壓端子
WL(WL1、WL2、…、WLn)‧‧‧第1字元線(第1控制訊號線)
圖1(A)-(C)係顯示本發明之半導體記憶電路之電路構成例之等價電路圖。
圖2係顯示以圖1(A)所示之第1類型之記憶體單元構成之記憶體單元陣列之一電路構成例之等價電路圖。
圖3係顯示以圖1(A)所示之第1類型之記憶體單元構成之記憶體單元陣列之其他電路構成例之等價電路圖。
圖4係顯示以圖1(B)所示之第2類型之記憶體單元構成之記憶體單元陣列之一電路構成例之等價電路圖。
圖5係顯示本發明之半導體記憶裝置之概略構成之一例之方塊圖。
圖6係顯示初始化動作及寫入動作之動作順序之一例之時序圖。
圖7(A)、(B)係顯示初始化動作時之選擇列及非選擇列 之記憶體單元內之電晶體元件之狀態之電路圖。
圖8(A)-(C)係顯示寫入動作時之選擇記憶體單元及非選擇記憶體單元內之電晶體元件之狀態之電路圖。
圖9係顯示讀取電路為電壓檢測型之感應放大器之情形之讀取動作之動作順序之一例之時序圖。
圖10(A)-(C)係顯示讀取動作時之選擇記憶體單元及非選擇記憶體單元內之電晶體元件之狀態之電路圖。
圖11係顯示讀取電路為電流檢測型之感應放大器之情形之讀取動作之動作順序之一例之時序圖。
圖12(A)-(D)係顯示本發明之半導體記憶電路之其他電路構成例之等價電路圖。
圖13係顯示本發明之半導體記憶裝置之概略構成之另一例之方塊圖。
圖14係顯示本發明之半導體記憶體裝置之概略構成之讀取電路為電流檢測型之感應放大器之情形之另一例之方塊圖。
圖15係顯示具備先前之氧化物半導體絕緣閘極型FET而構成之半導體記憶電路之一例之等價電路圖。
C1‧‧‧電容元件
CIN1‧‧‧第1控制端子
CIN2‧‧‧第2控制端子
D1‧‧‧二極體(開關元件)
DIO‧‧‧資料輸出入端子
MC1‧‧‧記憶體單元(半導體記憶電路)
MC2‧‧‧記憶體單元(半導體記憶電路)
N1‧‧‧記憶節點
N2‧‧‧中間節點
S1‧‧‧開關元件
T1‧‧‧第1電晶體元件
T2‧‧‧第2電晶體元件
T3‧‧‧第3電晶體元件(開關元件)
T4‧‧‧第4電晶體元件(開關元件)
VIN1‧‧‧第1電壓端子
VIN2‧‧‧第2電壓端子

Claims (15)

  1. 一種半導體記憶電路，其特徵在於包含：絕緣閘極型FET之第1電晶體元件，其閘極電極與記憶節點連接，汲極電極與中間節點連接，源極電極與資料輸出入端子連接；氧化物半導體絕緣閘極型FET之第2電晶體元件，其閘極電極與第1控制端子連接，汲極電極與上述中間節點連接，源極電極與上述記憶節點連接；電容元件，其一端與第1電壓端子連接，另一端與上述記憶節點連接；及開關元件，其至少根據第2控制端子之電壓位準，控制上述第2控制端子或第2電壓端子或上述第1電壓端子與上述中間節點之間之導通狀態。
  2. 如請求項1之半導體記憶電路，其中上述開關元件為以下任一者：閘極電極與上述第2控制端子連接，汲極電極與上述第2電壓端子或上述第1電壓端子連接，源極電極與上述中間節點連接之絕緣閘極型FET之第3電晶體元件；閘極電極與汲極電極共通地與上述第2控制端子連接，源極電極與上述中間節點連接之絕緣閘極型FET之第4電晶體元件；陽極端子與陰極端子之任一者與上述第2控制端子連接，另一者與上述中間節點連接之二極體元件。
  3. 如請求項2之半導體記憶電路，其中上述第1至第4電晶體元件為薄膜電晶體元件。
  4. 如請求項1至3中任一項之半導體記憶電路，其中構成上述第2電晶體元件之氧化物半導體為InGaZnO。
  5. 如請求項1至4中任一項之半導體記憶電路，其中於寫入動作時，根據上述第1控制端子及上述第2控制端子之各電壓位準，分別將上述第2電晶體元件控制在接通狀態，將上述開關元件控制在非導通狀態，藉此將與輸入至上述資料輸出入端子之寫入電壓具有一定關係之記憶電壓寫入上述記憶節點。
  6. 如請求項5之半導體記憶電路，其中於較上述寫入動作更早之初始化動作時，根據上述第1控制端子及上述第2控制端子之各電壓位準，分別將上述第2電晶體元件控制在接通狀態，將上述開關元件控制在導通狀態，藉此使上述記憶節點之電壓位準初始化。
  7. 如請求項5或6之半導體記憶電路，其中於上述寫入動作後，根據上述第1控制端子之電壓位準，將上述第2電晶體元件控制在斷開狀態，使上述記憶節點成為浮動狀態，藉此持續保持記憶於上述記憶節點之上述記憶電壓。
  8. 如請求項1至7中任一項之半導體記憶電路，其中於讀取動作時，根據上述第1控制端子之電壓位準，將上述第2電晶體元件控制在斷開狀態，且施加讀取控制電壓至上述第2控制端子，而將根據記憶於上述記憶節點之記憶電壓之讀取電壓或讀取電流輸出至上述資料輸出入端子。
  9. 一種半導體記憶裝置，其特徵在於包含將如請求項1至8中任一項之半導體記憶電路作為記憶體單元而於列方向及行方向上分別排列複數個而成之記憶體單元陣列；且將排列於同一列之上述半導體記憶電路之上述第1控制端子連接至共通之第1控制訊號線；將排列於同一列之上述半導體記憶電路之上述第2控制端子連接至共通之第2控制訊號線；將排列於同一行之上述半導體記憶電路之上述資料輸出入端子連接至共通之資料訊號線；將排列於同一列或同一行之上述半導體記憶電路之上述第1電壓端子連接至共通之固定電壓線。
  10. 如請求項9之半導體記憶裝置，其包含：資料訊號線驅動電路，其個別驅動上述資料訊號線；第1控制訊號線驅動電路，其個別驅動上述第1控制訊號線；第2控制訊號線驅動電路，其個別驅動上述第2控制訊號線；及讀取電路，其檢測根據記憶於上述記憶節點之上述記憶電壓而輸出至上述資料訊號線之讀取電壓或讀取電流。
  11. 如請求項10之半導體記憶裝置，其中上述資料訊號線驅動電路在寫入動作時，於寫入對象即選擇行之上述資料訊號線上，個別施加根據記憶之資料之寫入電壓，於非寫入對象之非選擇行之上述資料訊號線上，個別施加排 列於上述非選擇行之上述半導體記憶電路中上述第2電晶體元件成為接通狀態之情形時使上述第1電晶體元件成為斷開狀態之寫入禁止電壓。
  12. 如請求項10或11之半導體記憶裝置，其中上述第1控制訊號線驅動電路在寫入動作時及較上述寫入動作更早之初始化動作時，於動作對象之選擇列之上述第1控制訊號線上，施加使上述第2電晶體元件成為接通狀態之第1選擇列電壓，於非動作對象之非選擇列之上述第1控制訊號線上，施加使上述第2電晶體元件成為斷開狀態之第1非選擇列電壓；在讀取動作時，於所有列之上述第1控制訊號線上，施加使上述第2電晶體元件成為斷開狀態之第1讀取列電壓。
  13. 如請求項10至12中任一項之半導體記憶裝置，其中上述第2控制訊號線驅動電路在寫入動作時，於所有列之上述第2控制訊號線上，施加使上述開關元件成為非導通狀態之第2寫入列電壓；在較上述寫入動作更早之初始化動作時，至少於動作對象之選擇列之上述第2控制訊號線上，施加使上述開關元件成為導通狀態之第2初始化選擇列電壓；在讀取動作時，於動作對象之選擇列之上述第2控制訊號線上，施加使上述開關元件成為導通狀態之第2讀取選擇列電壓，於非動作對象之非選擇列之上述第2控制訊號線上，施加使上述開關元件成為非導通狀態之第 2讀取非選擇列電壓。
  14. 一種半導體記憶裝置，其特徵在於包含將如請求項1至8中任一項之半導體記憶電路作為記憶體單元而於列方向及行方向上分別排列複數個而成之記憶體單元陣列；且將排列於同一列之上述半導體記憶電路之上述第1控制端子連接至共通之第1控制訊號線；將排列於同一行之上述半導體記憶電路之上述第2控制端子連接至共通之第2控制訊號線；將排列於同一行之上述半導體記憶電路之上述資料輸出入端子連接至共通之資料訊號線；將排列於同一列之上述半導體記憶電路之上述第1電壓端子連接至共通之第1電壓控制線；上述半導體記憶電路之上述開關元件為閘極電極與上述第2控制端子連接、汲極電極與上述第2電壓端子連接、源極電極與上述中間節點連接之絕緣閘極型FET之第3電晶體元件。
  15. 如請求項14之半導體記憶裝置，其包含：資料訊號線驅動電路，其個別驅動上述資料訊號線；第1控制訊號線驅動電路，其個別驅動上述第1控制訊號線；第2控制訊號線驅動電路，其個別驅動上述第2控制訊號線；第1電壓控制線驅動電路，其個別驅動上述第1電壓控制線；及 讀取電路，其檢測根據記憶於上述記憶節點之上述記憶電壓而輸出至上述資料訊號線之讀取電壓或讀取電流。
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