TW514936B - Semiconductor memory device - Google Patents

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TW514936B
TW514936B TW090114677A TW90114677A TW514936B TW 514936 B TW514936 B TW 514936B TW 090114677 A TW090114677 A TW 090114677A TW 90114677 A TW90114677 A TW 90114677A TW 514936 B TW514936 B TW 514936B
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TW
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data
circuit
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TW090114677A
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Hiroyuki Sadakata
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Matsushita Electric Ind Co Ltd
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Description

五、發明說明（1) 【發明所屬技術領域】 本發明係有關於半導體記憶裝置。 【習知技術】 電容Γ之 個記憶體單元具備了2個電晶體及1個 元1〇〇之半導體二a;lc :an/om Access Memory)記憶體單 圖。圖2 : ? :Ί： 憶體單元陣列200周邊之電路 有第雷ϋ;憶體單元100以其中一個為例說明之，具 一位-曰f f a ’閘極和第一字線孔1&連接，汲極和第 連接，4 + MLlb連接，汲極和第二位元線BLlb 2 j和儲存節點SN連接；以及電容器ι〇2，一方之 電極=存節點SN連接，另—方之電極成為單㈣。 之黛二ί 1 i憶體單元100對於1個電容器具有可獨立控制 元100可曰曰和第"電晶體101b。因此，在記憶體單 -位-飧RM “康第一字線WLla、第一電晶體1〇la以及第 位兀線BLla之存取和依據第二字線 i〇ib以及第二位元線BLlb之存取之間進行交㈡-體 ⑽一、下將這種δ己彳思體單元1 0 0稱為2 T r 1 c型之記情體 記憶體單元100，將使用第-電晶體“
埠。糸稱為八埠，將使用第二電晶體101b存取之系稱為B ，使用每一個記憶體單元具備丨個電晶體及丨個電容哭 、之、又之0己憶體單元之SDRAM(Synchronous Dynamic Kandom Access Memory)等，採用多排構造，藉著令在排
第5頁 五、發明說明（2) 之間進打交錯動作，在輪出入時町連續的傳送資料。可 是，向同一排之記憶體單元連續的存取之情況，資料傳送 因需要預充電•等化期間而停土。 k 在具有2Tr 1 C型之記憶體單元之半導體記憶裝置，使 用一方之埠進行資料、級動作時，因另一方之埠係準備狀 態，可使用該另一方之埠可進行預充電動作。藉著考慮到 負料組長度及餐料之等待時間之命令輸入，對於同一排内 之記憶體單元也可連續的輸出入資料。 # 圖6係表示在具有2TrlC型之記惇體單元100之半導體 記憶裝置進行資料組資料讀出動作之情況之時序圖。設資 料等待時間為2、隨機存取週期為4、資料組長度係4。在 圖6，以WL1 a表示變成動作之字線之中之第一字線、以 WL1 b表示第二字線。 在圖6 ’在時間τ 1，輸入讀出命令RD。例如第一字線 W L1 a上升，使用第一位元線b l 1 a經由A埠進行資料讀出動 作。在時間T3〜丁7之間連續的輸出資料Da〇〜Da3。 在可輸入下一命令之時間T5，再輸入讀出命令時， 例如第二字線WLlb上升，使用第二位元線BUb等經由B埠 二行資二讀出動作。在時間T7〜TU之間連續的輸出資料 對於和Β蜂連接之第二位开始只了 1 u 資料1 rb 、、l L 1 b等，因在經由A瑋之 貞付碩出動作中進杆箱奋雷；5榮& i 杳料夕 > 山— 專化，在經由A埠之資料組 貝枓之頊出元了後，可繼續自B璋讀 „ , ^ ^ 送資料。 平°貝出貝料，可連續的傳
於是 因 〜方之埠向記憶體單元10。之存埠取進行本預充電之間’可使j 迷的進行讀出動作及寫入動作。…、預充電日守間 L發明要解決之課題】 使用另 重、生4 k種具有2個璋之半導體記憶裝置，也需要 = 憶體單元未進行讀出動作或寫入動作:::進订重清動作。因而，因需要考慮到重清時序之系李：i 1及為了重清動作必須暫時停止資料輸出入動作， ==變得複雜。又，為了重清動作，有無法充分發撢 曰曰7〇本來具有之性能之問題。 本發明之目的在於在半導體 進行重清動作而中斷讀出動作及 傳送資料。
記憶裝置，使得不會為了 寫入動作，使得可連續的 【解決課題之方式】 具體而言，本發明在半導體記憶裝置上，具備記憶體 單元陣列，第一感測放大器串，和該記憶體單元陣列之第 一埠相關；第二感測放大器串，和該記憶體單元陣列之第 一埠相關’以及選擇恭，響應埠選擇信號，選擇該第一及 第二埠之中進行資料組資料傳送之埠後，將該第一及第二 感測放大器串之中和所選擇之璋相關之感測放大器串和資 料輸入電路或資料輸出電路結合；在構造上在利用該選擇 器選擇。亥第一埠後進行資料組資料傳送之期間，使用該第 二感測放大為串進行該S己憶體單元陣列之重清動作，而在 利用该選擇器選擇讀第一埠後進行資料組資料傳送之期
第7頁
^14936 五、發明說明（4) 門使用該第一感測放大 清動作。 若依據本發明，在使 之期間，可使用另一方之 了進行重清動作而中斷資 声資料。 士又’在本半導體記憶 應讀出或寫入命令之輸入 據本發明，每輸入讀出或 作之埠用於資料組資料傳 又’在本半導體記憶 重凊要求信號；及重清控 出或寫入命令之輸入，產 路響應該重清要求信號及 •隐體單元陣列之重清動作 發明，不必自外部控制進 又，在本半導體記憶 清期間之設定裝置，響應 可重清期間之期間之重清 4重清啟動信號及該重清 好。若依據本發明，在不 不產生重清命令。 又，在本半導體記憶 輪入，經由所選擇之埠以
器串進行該記憶體單元陣列之重 用一方之埠進行資粗4 ^ 蜂進行重清動；：::賢料傳送 料傳送，可連續的汽 不必為 7阿逮傳送資料 裝】生：包含命令產生電 寫；號較好。若； 送。…可使得將完成重清動 K路更iif清定時器，輪出 生命以命令產生電路響應讀 該命=;ΐ;;該重清控制電 慨冽诣旒，產峰推―斗 2之重清命令較好 仃重清動从> + 右依據本 3動作之時序。 命令檢C:電路具備可重 啟動信j f，產生表示可成為 要求信i:遂ΐ清控制器，響應 可進行重主f生該重清命令較 重 > 動作之期間，可使得 襄置，樂虛 既定之次=μ "貝出或寫入命令之 貝；斗組長度進行資料組傳 514936 五、發明說明（5) 送較好。 又’在本半導體記憶裝置，該可重清期間之設定裝置 具備计數器’依據該命令檢測信號起始化，計數控制該半 導體§己憶裝置之動作之時計之脈衝數後，作為計數值輪 f丄及解竭電路，在該計數值係既定值時，將重清啟動信 唬=為動作後輸出較好。若依據本發明，可令和時計同步 的適當的控制進行重清動作之時序。 雜雷在本半導體記憶裝置，該重清控制電路更包含閂 而響摩1 f =重清要求信號後，向該重清控制器輸出， 而響應该重清命令，清除其輸出較好。 *備ΐ個半置，該記憶體單元陣列 源極和該電容器之一方二貝料用之零容器及各自之 多條第一位元線，“將嗜；$接之第-及第二電晶體； 極和第-感測放大器串結‘：體早兀，第-電晶體之汲 將該記憶體單元之第二雷=鹏1及多條第二位元線，各自 結合較好。 一电曰曰體之沒極和第二感測放大器串 【發明之最佳實施例】 以下邊參照圖面邊說 圖1係表示本發明之實之-實施例。 圖。圖1之半導體記憶裝之+導體記憶裝置之方塊 衝器12、時_ 置具備位址緩衝器11、輸入用缓 第二感測放大器串40a 4止广:器31、選擇器32、第一及 4Ub、具有多個21>1(：型之DRAM記
if ίϊ100之記憶體單元陣列2 00、作為資料輸入電路之 二Ii二用緩衝器51以及作為資料輸出電路之輸出資料用 緩衝1§ 5 2。 圖2係圖1之半導體記憶裝置之記憶體單元陣列2 〇 〇周 一之，路圖。如圖2所示，記憶體單元100之中之一具有第 一電B曰體1 0 1 a，閘極和第一字線WL1 a連接，汲極和第一位 元線BL 1 a連接，源極和儲存節點別連接；第二電晶體
^ lb，閘極和第二字線WLlb連接，汲極和第二位元線BLlb 連接，源極和儲存節點SN連接；以及電容器1〇2，一方之 電極和儲存節點別連接，另一方之電極成為單元板。其他 之記憶體單元也一樣具備2個電晶體和1個電容器，和對應 之2條字線及2條位元線連接。 第一及第一位元線BL1 a、WL 1 b各自和感測放大器 41a、、41b連接。一樣的，其他之第一位元線BL2a、讥3&等 和感測放大器42a、43a等連接，其他之第二位元線BL2b、 BL3b等和感測放大器42b、43b等連接。感測放大器串4〇a 具有感測放大器41a、42a等，感測放大器串4〇b具有感測 放大器41b、42b等。 在以下，將向各記憶體單元1 〇 Q存取時使用之第一字 線WLla、WL2a等、第一電晶體i〇la、第一位元線BLla、 BL2a等以及感測放大器串4〇a稱為a埠（第一埠），將第一字 線WLlb、WL2b等、第一電晶體1 〇 lb、第一位元線BLlb、 BL2b等以及感測放大器串4〇b稱為B埠（第二埠）。即，記憶 體單元陣列2 0 0在構造上經由a埠或b埠選擇變成動作之記
514936 五、發明說明（7) 又，將資料組 憶體單元，而且經由A埠或B埠輪出入資料 S料之凟出或寫入稱為資料組資料傳送。 又，將重清控制電路2〇不可輸出重清命令RF之期間， 即禁止重清動作開始之期間稱為不可重清之期間。將不可 重清之期間以外之期間設為可重清之期間，重清控制電路 20可輸出重清命令rf。 在圖1，位址ADRS經由位址緩衝器丨丨輸入位址解碼器 31及選擇器32，命令COM經由輸入用缓衝器12輸入命令產 生電路1 4。又，時計CLK經由時計緩衝器丨3輸入命令產生 電路14、重清控制電路2〇、輸入資料用緩衝器51以及 資料用緩衝器5 2。 ^
上命令產生電路14向位址解碼器31及選擇器32輸出 擇信號ΕΝΑ、ENB及命令COM。埠選擇，信號ΕΝΑ、ΕΝβ如、 之信號位準為高電位（以下記為” Η")時另一方之 為低電位(以下記為Τ)般具有相反之信號位準 生電路14輸入指示讀出或寫入之命令c〇M 號纽、麵各自反轉後輸出。又.，命令產生 令COM時，向重清控制電路2{)輸出作為命 ^ p 設信號RST及命令COM。 1口 U重 重清定時器15按照在記憶體單元1〇〇需要 向重清控制電路20輸出重清要求信號RFR。 巧之間隔 重清控制電路20輸入重清要求信號rfr 設信號RST開始之時間係既定之可重清之期間自 命令輸人時⑽GP簡⑽時），向位址解喝器31及感測放
I 514936 五、發明說明（8)
大器串40a、40b輸出重法人八D 放大器串40a、4 0b輪入二I ί向士位址解石馬器3 1及感測 單元10G進行重清動作。，對應重清之記憶體 、在：1主之半導體記憶裝置進行資料組資料傳送之情 二：f ’月ΐ期間係依據在該期間内輸出之重清命令計之 :組:f料傳送之資料組長度預先決定。又，二之半導 體=裝置未進订讀出或寫入動作之備準狀態之情況，因 不需要特殊之時序控制，成為可重清之期間。 4址解碼器31知照埠選擇信號㈣人、ΕΝΒ將 1之2條字線U列如字線WLmWLlb)之中屬於人埠或^車 字線設為動作’使得可對記憶體單元陣列200 之S憶體早元100進行讀出、寫入以及重清動作。 選擇器32按照蟑選擇信EENA、ENB選擇和位址ADRS對 f Ϊ宜70線（例如位元線BUa规113)之中屬於A埠或B 方之位元線。感測放大器串4 0a、40b對和戶斤選擇 之位二線連接之記憶體單元1〇〇進行讀出或寫入動作。、 ^ =資料用緩衝器51向選擇器32輸出所輸入之資料， 輸出貧料用緩衝器52輸出選擇器32輸出之自古己_髀罝开 10 0^ , , t ^ # , t ^ 貝；斗用緩衝态51或輸出育料用緩衝器52連續輸出入資 料0 、 η β培換"之，選擇器32響應埠選擇信號ENA、ENB，自A埠 及β車之中選擇進行資料組資料傳送之埠，將第一及第二
第12頁 ^14936 五、發明說明（9) 感測放大器串40a、40b之中和所選搂 器串和輸入資料用緩衝器51或輸出次u關之感測放大 圖3係在圖1之半導體記憶：枓用緩衝器52結合。 讀出及重清動作之情況之時ϋ夂歹1的進行資料組資料 "r、在L此時例::由A埠埠選進擇_信” 重清動作；而S蟬選擇信細A:E: I作，經由B埠進行 "L” '"H"時，經由A埠進行舌清動^之^虎位準分別為 寫入動作。 早、仃a動作_，經由β埠進行讀出或 在以下，將時計CU之脈衝 期。又，設位址輸入係非多工方式個為-個週 為資料組資料傳送方式。設^ 輸出入方式設 存取週期係4個週期，在重清動作需長個期週期1機士 之期間係資料組長度為4之情況：而f個；1期。不可重清 —字魂之^^ 例。在圖3，將多條第 子線之仏諕位準重疊後優先表示係"H動 號的鳴表示，一樣的對於多條第二字 >|> ° 在時間T0〜T1之間重清定時器15輸出重清要求信號
JnW在該期間自外部經由輪入用緩衝器12將讀：命 7 RD作為命令com輸入命令產生電^ 。 在時間T1，命令產生電路14在剛輸入讀出命令RD後和 時計CLK上升同步的分別將埠選擇信eena、enb設為"H„、 "L"。位址解碼器31將第一字線WUa等之中以位址adrs指 514936 五、發明說明（10) —— _____ 二的；為：使用/ 一位元線讥18等開始讀出資料組資 ' 用A璋之讀出動作開始。因資料袓 二貝料組讀出持續至時間Τ5〜τ 、、山長度係 本 ^52 ， 1 b之間為止。輪出資料用缓衝 買出之資料Da〇〜Da3的係時間T3〜丁7之間。 組資料傳=:〜間所輸入之讀出命令仙之資料 人在=5内之重間以^ 而，將時間T1〜T2之間設為重清控 ^二了 = 命帽之不可重清之期間電路2〇不可輸出重清 重清控制電路2〇和時計cu - 令RF。因在重清動作需要2 上：=輸出重清命 間T2或T3必須輸a重清命令RF ；"因/，W制電路20在時 設為可重清之期間，將時 ；日守間T2〜T4之間 間。 ’將日寸間T4〜T5之間設為不可重清之期 在時間Τ2，因可重清之期門 出重清命令RF。在時間開始’重清㈣電路20輸 出未使用之第二字線WL1 b等之中之m將在項 測放大器串40b使甩第二位元線仳“等進回又為^作，感 清動作。即，進行使用B埠之重产柞。设貝料之重 成重清動作，變成準備狀能' 牯間Τ5，B埠完 COM之動作。 +備狀，可進行按照新輸入之命令 控
I 細，但是因時間丁"5之月要求# 制電路20不輸出重清命令RF „ 了月之』間，重清
第14頁 514936 五、發明說明（11) 間T5在ΪΓ產5ii前’再輸入讀出命令RD時，-樣的在時 "L" „ 路14將埠選擇信號ΕΝΑ、ENB分別設為 L 、 Η丨丨。位址解《哭w^ adrs指定的設為動作。，使用$ ::線中以位址 衝器52輸出所讀2資\^\動作開始。輸出資料用緩 、〜=的蔣：她，之間]8.之間設為不？重 /月之，間，將時間丁6]8之間設為可重清之期間。不了重 在時間Τ6 ’因位於可重清之期間， 出重清命令RF。扃04戸弓Τβ - 巧 取•电路2 0輸 出不。：第4=〜二之Λ，位址解碼器31使在讀 士卯^ 4之其中之一設為動作，感測放 =串40a使用第一位元_Lla等進行回復資料之重清動 即’進行使用A埠之重清動作。纟時間Tg，— >月動作而變成準備狀態。 隼兀成重 圖4係表示在圖1之重清控制電路20之構造之方換圖。 ，圖4，重清控制電路2。具備作為計數器之β位數， ^碼電路22、閃鎖電路23以及重清控制器“。在； 產生電路U、6位元計數器21以及重清控制器24輸入時計 裝置動^計數器2 1和解碼電路2 2作為可重清期間之設定 _/令產生電路14 f/卜部經由輸入用緩衝^輸入命令 夺，向6位70S十數裔21輸出重設信號RST， =出命令COM’又’將璋選擇信細、二= “準反轉後’和命令COM-起向位址解碼器31及選擇器 514936 五、發明說明（12) 一"—— 32輸出。 6位元計數器2 1每當時計CLK之脈衝上升就令計數值增 加1，而輸入重設信號RST時將計數值設為〇。6位元計數^ 21之計數值達到5時，以後至輸入重設信號RST為止保持 解碼電路22向重清控制器24輸出重清啟動信號RFE。 解碼電路22按照6位元計數器21之計數值改變重清啟動信 唬RFE之信號位準。在此，例如解碼電路22在6位元計數器 21之計數值為2及3時將重清啟動信號rfe之信號位準設為器 nL”（不動作），而在6位元計數器21之計數值為〇、工、=二 及5日$设為u η ’’（動作）。 重清啟動信號R F Ε當其信號位準為n H ’’時，表示自下一 時計CLK之上升緣開始一個週期之期間係可成為可重清之 期間。係在時計CLK之上升時讀出命令RD及寫入命令^都 未輸入之情況（NO OPERATION時），而重清啟動信號RFE之 信號位準係"H”之情況，自該時計CLK之上升緣 成為可重清之期間。 心期 閃鎖電路2 3向重清控制器2 4輸出重清要求閂鎖传號 RFL。閃鎖電路23將重清定時器15輸出之重清要求俨°號^fr 時將重清要求閂鎖信號RFL設為” Η”（動作），重清控°制;器Μ 輸出重清命令RF將重清要求閂鎖信號RFL設為” L”（不動 作）。 重清控制器24在重清啟動信號rfe及重清要求問鎖作 號RFL都係設為"η”而且在命令c〇M上輸入讀出命令⑽及&
514936
五、發明說明（13) 入命令WR都未輸入時（N0 OPERATION時），時計CLK脈衝上 升後，向閂鎖路23、位址解碼器3 1以及感測放大器串 40a、40b輸出重清命令RF。 圖5係說明重清控制電路2 0之動作例之時序圖。在圖5 之時間T 0〜T1 1 ’表示和在圖3之時間相同的。參照圖3及圖 5，說明自外部向命令產生電路14輸入命令COM之讀出命令 RD之情況。在圖5 ’N0P表示在命令COM上輸入讀出命令Rj) 及寫入命令WR都未輸入（NO OPERATION)。 在時間TO〜T1之間，重清定時器15輸出重清要求信號 RFR，P-]鎖電路23將重清要求問鎖信號設為"H，，。又， 在時間T0〜T1之間，自外部輸入之讀出命令經由輸入用 緩衝器12輸入命令產生電路14。命令產生電路μ輸入讀出 命令RD後，在時間T1〜T2輪出重設信號RST，將6位元計數 器2 1之計數值重設為〇。 在時間T 1 ’時計CLK之脈衝上升時，重清要求閂鎖信 號RFL係"Ηπ ，但是因輸入讀出命令RD，重清控制器24未輸 出重清命令RF。 在時間T2，時計CLK之脈衝上升時，因重清啟動信號 RFE及重清要求問鎖信號RFL都係” H” ，而且命令⑶％係 Ν0Ρ，重清控制器2 4輸出重清命令。於是，使用Α埠及^ $之中在頊出未使用之埠開始進行重清動作。輸出重清命 7 RF時’閃鎖電路23將重清要求閂鎖信號RFL設為"L”。 又’在1間T2，6位元計數器21之計數值變成1。 在k間T 3，時計CLK之脈衝上升時，6位元計數器2 1之
第17頁 514936
Μ Τ Π 两 L ° 於疋’解碼電路22將重清啟動信號RFE設 計數值變成2 時計CLK之脈衝上升時，6位元計數器2丨之 在時間T4 計數值變成3。 RFRB士在時舌間I[T5之間，重清定時器15輪出重清要求信號 寸 /月要求閃鎖k號R F L變成"Η"。又，在時間τ 4〜Τ 5 =丄自外部經由輸人用緩衝器12向命令產生電路“輸入 碩出〒令RD時，命令產生電路14在時間Τ5〜τ6之間輸出重 没信號RST，將6位元計數器21重設。
在時間Τ5，重清要求問鎖信號〇[係，，ΗΠ，但是重清啟 動信號RFE係” L” ，重清控制器24不輸出重清命令心。又， 在時間Τ5〜Τ6，因6位元計數器21之計數值變成〇，解碼電 路22將重清啟動信號設為π Η”。 在時間Τ 6 ’日守什C L Κ之脈衝上升時，因重清啟動信號 RFE及重清要求閃鎖信號RFL都是” Η” ，而且命令c〇M係 NOP，重清控制器24輸出重清命令RF。於是，和時間T2 一 樣使用在謂出未使用之璋開始進行重清動作。
在時間Τ 7、Τ 8、Τ 9以及Τ1 0，6位元計數器2 1之計數值 分別變成2、3、4以及5。然後，未進行讀出動作或寫入動 作之準備狀態，因6位元計數器21之計數值保持5，解碼電 路22將重清啟動信號RFE保持在” Ηπ。因此，例如在時間 Τ10〜ΤΙ 1之間，輸出重清要求信號rfr後，接著在時計CLK 之脈衝上升之時間T11，重清控制器24輸出重清命令RF。 於是，若依據圖4所示之重清控制電路2 〇，因按照6位
^14936 五、發明說明（15) 計數值改變重清啟動信號RFE之信號位準， / h*12等不可重清之期間，可使得重清_ M f 路20不輸出重凊命令RF。 β桉制電 叶數ί ί ^用可計數至6以上為止之時計CU之脈衝數之 ;:”6位元計數器21，解碼電路 =之 情況-樣…計數器之計數值為6以上之情：數值為5之 又’可重清之期間之設定裴置上， :路’使用6位元計數器21及解碼電路22以外之電路也樣之 是在在命令⑽上輸入讀出命令仙之情況，作 疋在輸入寫入命令WR之情況也一樣。 这所示’右依據本實施例之半導體 在使用屬於Α埠之你一二， 隐裝置，可 使用另一方、之中之一方進仃資料組資料傳送之期間中， 止讀出動作或作；！此’不必為了重清動作而停 不必為了箱ϋ 行連續之資料傳送。又，也 了預充電而中斷資料傳送。 元之:施例，、說明了具有2Trlc型之記憶體單 赫抑-\體思凌置，但是只要係具備具有2個埠之記憶 體早兀陣列且具備對這歧各埠獨 °丄皆 體記憶裳置…樣的應用：：明之4測放…之半導 又，在本實施例，說明了具有控制重清動作之重 Κΐί:導體記憶裝置，但是使得依據自外部輸入之i 7直接拴制重清之時序也可。在此情況，可簡化電路構
第19頁 514936 五、發明說明（16) 造。 又，在本實施例，命令產生電路丨4在輸出埠選擇信號 ΕΝΑ、ENB而選擇在重清動作使用之埠，但是自外部輸入埠 選擇信號或位址解碼器3 1及選擇器3 2選擇在重清動 人人 貝 J不口日寻計CLK之上升同步的輪Ψ舌、士 :，但是為了令時序具有餘裕，令只延 /月 半個週期後輸出也可。 于°+CLK之 【發明之效果】 如上述所示，若依據本發明，可實現一種 裝置，不必為了重清動作而中斷資料組資料：導體記憶 :有控制重清動作之電•，不必自外部輸以：而且因 令。 月所需之命
第20頁 514936 圖式簡單說明 圖1係表示本發明之實施例之半導體記憶裝置之方塊 圖。 圖2係圖1之半導體記憶裝置之記憶體單元陣列周邊之 電路圖。 圖3係在圖1之半導體記憶裝置並列的進行資料組資料 讀出及重清動作之情況之時序圖。 圖4係表示在圖1之重清控制電路之構造之方塊圖。 圖5係說明重清控制電路之動作例之時序圖。 圖6係表示在具有2TrlC型之記憶體單元之半導體記憶 裝置進行資料組資料讀出動作之情況之時序圖。 【符號說明】 11 位址緩衝器 1 2 輸入用緩衝器 1 3 時計緩衝器 14 命令產生電路 1 5 重清定時器 2 0重清控制電路 21 6位元計數器（計數器） 2 2 解碼電路 23 閂鎖電路 24 重清控制器 31 位址解碼器 32 選擇器
第21頁 514936 圖式簡單說明 4 0 a第一感測放大器串 4 0 b第二感測放大器串 41a〜44a、41b〜44b感測放大器 51輸入資料用緩衝器（資料輸入電路） 52輸出資料用緩衝器（資料輸出電路） 1 0 0 記憶體單元 1 0 1 a第一電晶體 1 0 1 b第二電晶體 1 0 2 電容器 2 0 0 記憶體單元陣列 WLla、WL2a 第一字線 WLlb、WL2b 第二字線 BLla、BL2a、BL3a、BL4a 第一位元線 BLlb、BL2b、BL3b、BL4b 第二位元線 RFR重清要求信號 RST重設信號（命令檢測信號） RFE重清啟動信號 RFL重清要求閂鎖信號 RF重清命令 COM命令 RD讀出命令 WR寫入命令 ΕΝΑ、ENB琿選擇信號 CLK時計
第22頁

Claims (1)

  1. 514936 六、申請專利範圍 1. 一種 第 關； 第 關；及 選 埠中之 放大器 入電路 在 之期間 之重清 組資料 體單元2. 中，更 而產生 半導體記憶裝置，包含： 記憶體單元陣列； 一感測放大器串，和該記憶體單元陣列之第一埠相 二感測放大器串，和該記憶體單元陣列之第二埠相 中 3· 更 重 重 該 擇器， 進行資 串之中 或資料 利用該 ，使用 動作， 傳送之 陣列之 如申 包含命 該埠選 如申 包含 清定時 清控制 命令產 響應埠選擇 料組資料傳 與所選擇之 輸出電路結 選擇器選擇 該第二感測 而在利用該 期間，使用 重清動作。 請專利範圍 令產生電路 擇信號。 請專利範圍 信號而選擇該第一埠及第二埠兩 送之埠後，將該第一及第二感測 埠相關之感測放大器串和資料輸 合； 該第一埠後進行資料組資料傳送 放大器串進行該記憶體單元陣列 選擇器選擇該第二埠後進行資料 該第一感測放大器串進行該記憶 第1項之半導體記憶裝置，其 ，響應讀出或寫入命令之輸入， 第2項之半導體記憶裝置，其 器，輸出重清要求信號；及 電路； 生電路響應讀出或寫入命令之輸入，而產生
    第23頁 514936 六、申請專利範圍 命令檢測信號； 該重清控制電路響應該重清要求信號及該命令檢測信 號，產生進行該記憶體單元陣列之重清動作所需之重清命 令0 4. 如申請專利範圍第3項之半導體記憶裝置，其 中，該重清控制電路包含： 可重清期間之設定裝置，響應命令檢測信號，而產生 表示可成為可重清期間之期間的重清啟動信號；及 重清控制器，響應該重清啟動信號及該重清要求信 號，而產生該重清命令。 _ 5. 如申請專利範圍第4項之半導體記憶裝置，其 中，響應該讀出或寫入命令之輸入，經由所選擇之埠以既 定之資料組長度進行資料組傳送。 6. 如申請專利範圍第5項之半導體記憶裝置，其 中，該可重清期間之設定裝置具備： 計數器，依據該命令檢測信號起始化，計數控制該半 導體記憶裝置之動作之時計之脈衝數後，作為計數值輸 出；及 解碼電路，在該計數值係既定值時，將重清啟動信號 _ 設為動作後輸出。 7. 如申請專利範圍第4項之半導體記憶裝置，其 中，該重清控制電路更包含閂鎖電路，閂鎖該重清要求信 號而向該重清控制器輸出，且響應該重清命令而清除其輸 出0
    第24頁 514936 六、申請專利範圍 8. 如申請專利範圍第1至7項中任一項之半導體記憶 裝置，其中，該記憶體單元陣列具備： 多個記憶體單元，具備儲存資料用之電容器及各自之 源極和該電容器之一方之電極連接之第一及第二電晶體； 多條第一位元線，各自將該記憶體單元之第一電晶體 之汲極和第一感測放大器串結合；及 多條第二位元線，各自將該記憶體單元之第二電晶體 之沒極和第二感測放大器串結合。
    第25頁
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL157512A0 (en) * 2001-02-24 2004-03-28 Ibm A global tree network for computing structures
JP2003257178A (ja) * 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
US6711081B1 (en) * 2002-09-19 2004-03-23 Infineon Technologies Aktiengesellschaft Refreshing of multi-port memory in integrated circuits
JP4827399B2 (ja) * 2004-05-26 2011-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4580800B2 (ja) * 2005-03-29 2010-11-17 ルネサスエレクトロニクス株式会社 半導体装置
KR100838390B1 (ko) * 2005-03-31 2008-06-13 주식회사 하이닉스반도체 의사 에스램
US7957212B2 (en) 2005-03-31 2011-06-07 Hynix Semiconductor Inc. Pseudo SRAM
KR100832020B1 (ko) 2005-09-29 2008-05-26 주식회사 하이닉스반도체 반도체 메모리 장치의 리셋제어회로
JP4848564B2 (ja) 2005-09-29 2011-12-28 株式会社ハイニックスセミコンダクター 半導体メモリ装置のリセット制御回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08129882A (ja) 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
KR100246787B1 (ko) * 1995-11-17 2000-03-15 윤종용 디램 리프레쉬신호 발생장치
JP2882334B2 (ja) * 1996-01-11 1999-04-12 日本電気株式会社 ダイナミックランダムアクセスメモリ
US6256221B1 (en) * 1998-01-30 2001-07-03 Silicon Aquarius, Inc. Arrays of two-transistor, one-capacitor dynamic random access memory cells with interdigitated bitlines
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
JP2000163956A (ja) 1998-11-24 2000-06-16 Sharp Corp 半導体記憶装置
JP4424770B2 (ja) * 1998-12-25 2010-03-03 株式会社ルネサステクノロジ 半導体記憶装置
US6282606B1 (en) * 1999-04-02 2001-08-28 Silicon Aquarius, Inc. Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods

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