TWI660270B - 動態隨機存取記憶體及其操作方法 - Google Patents

Abstract

本揭露提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）及其操作方法。該DRAM包括一記憶體陣列、一更新元件、一存取元件。該更新元件經配置以對該記憶體陣列執行一自更新操作（self-refresh operation），其中該自更新操作因應於一存取命令而被中斷。該存取元件經配置以因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列。

Description

動態隨機存取記憶體及其操作方法

本申請案主張2017年12月22日申請之美國臨時申請案第62/609,721號及2018年1月11日申請之美國正式申請案第15/868,417號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。 本揭露係關於一種動態隨機存取記憶體（dynamic random access memory，DRAM）及其操作方法，尤其係指管理一DRAM的更新操作。

動態隨機存取記憶體（dynamic random access memory，DRAM）是一種隨機存取記憶體的型態。該種型態的隨機存取記憶體將每個位元的資料存儲在單獨的電容器中。最簡單的DRAM單元包括單個N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體和單個電容器。如果電荷存儲在電容器中，則根據所使用的慣例，該單元被稱為存儲邏輯高。如果不存在電荷，則稱該單元存儲邏輯低。由於電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來週期性地更新存儲在電容器中的電荷。由於電容器只能存儲非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線（bit line，BL），其中位元線對中的第一位被稱為位元線真（bit line true，BLT），另一個是位元線補數（bit line complement，BLC）。單個NMOS電晶體的閘極由字元線（word line，WL）控制。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）。該DRAM包括一記憶體陣列、一更新元件、一存取元件。該更新元件經配置以對該記憶體陣列執行一自更新操作（self-refresh operation），其中該自更新操作因應於一存取命令而被中斷。該存取元件經配置以因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列。 在本揭露之一些實施例中，因應於執行完該存取命令，該更新元件經配置以被指示以對該記憶體陣列執行一受控更新操作，其中該更新元件係受到該DRAM外部的一處理器的指示。 在本揭露之一些實施例中，因應於執行完該受控更新操作，該更新元件經配置以重新執行該自更新操作。 在本揭露之一些實施例中，該記憶體陣列包含一更新單元，其中，因應於執行完當前在該更新單元上執行的該自更新操作，中斷該自更新操作。 在本揭露之一些實施例中，該記憶體陣列包括一第一更新單元以及一第二更新單元。該第一更新單元位於一更新時程表的一第一位置。該第二更新單元位於該更新時程表的一第二位置，其中該第二位置在該第一位置之後，其中因應於執行完當前在該第一更新單元上執行的該自更新操作，中斷該自更新操作，其中因應於執行完該存取命令，該更新元件更經配置以被指示以對該第二更新單元執行一受控更新操作，其中該更新元件係受到該DRAM外部的一處理器的指示。 在本揭露之一些實施例中，因應於執行完在該第二更新單元上執行的該受控更新操作，該更新元件經配置以重新執行該自更新操作。 在本揭露之一些實施例中，該DRAM經配置以向該處理器提供與該第二更新單元相關聯的一位址，並且其中因應於接收到執行該受控更新操作的一請求，該DRAM經配置以從該處理器接收該位址，其中該更新元件另經配置以根據該位址被指示對該第二更新單元執行該受控更新操作。 在本揭露之一些實施例中，因應於執行完在該第二更新單元上執行的該受控更新操作，該更新元件經配置以重新執行該自更新操作。 在本揭露之一些實施例中，該DRAM更包括一控制元件。因應於中斷該自更新操作的作動，該控制元件經配置以主動向該處理器提供該位址。 在本揭露之一些實施例中，該DRAM更包括一控制元件。因應於中斷該自更新操作的作動，該控制元件經配置以被動地向該處理器提供該位址。 在本揭露之另一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的操作方法。該操作方法包括：在一記憶體陣列上執行一自更新操作；因應於一存取命令，中斷該自更新操作；以及因應於中斷該自更新操作的作動和因應於該存取命令，存取該記憶體陣列。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完該存取命令，接收一指令以對該記憶體陣列執行一受控更新操作，其中該指令係來自該DRAM外部的一處理器。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完該受控更新操作，重新執行該自更新操作。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完當前在一更新單元上執行的該自更新操作，中斷該自更新操作。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完當前在一第一更新單元上執行的該自更新操作，中斷該自更新操作，該第一更新單元位於一更新時程表的一第一位置；以及因應於執行完該存取命令，從該DRAM外部的一處理器接收對一第二更新單元執行一受控更新操作的一指示，該第二更新單元位於該更新時程表的一第二位置，其中該第二位置在該第一位置後。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完在該第二更新單元上執行的該受控更新操作，重新執行該自更新操作。 在本揭露之一些實施例中，該操作方法更包括：向該處理器提供與該第二更新單元相關聯的一位址；因應於接收到執行該受控更新操作的一請求，從該處理器接收該位址；以及接收根據該位址對該第二更新單元執行該受控更新操作的一指示。 在本揭露之一些實施例中，該操作方法更包括：因應於執行完在該第二更新單元上執行的該受控更新操作，重新執行該自更新操作。 在本揭露之一些實施例中，該操作方法更包括：因應於中斷該自更新操作的作動，主動向該處理器提供該位址。 在本揭露之一些實施例中，該操作方法更包括：因應於中斷該自更新操作的作動，被動提供該位址給該處理器。 在本接露中，該自更新操作能夠被中斷以執行該存取命令。採用該操作方法進行操作的一DRAM的操作相對有效率。此外，因為有了該受控更新操作，該第二更新單元能夠被迅速更新。結果，由該第二更新單元存儲的資料（例如，該第二更新單元的一記憶胞儲存的資料）相對不太可能丟失。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 圖1為根據本揭露的一些實施例的包括一動態隨機存取記憶體（dynamic random access memory，DRAM）14的一種電子系統10的示意圖。參考圖1，除了DRAM 14之外，電子系統10更包括一處理器12。處理器12用於通過例如向DRAM 14傳輸命令和/或其他資訊來控制DRAM 14。在一個實施例中，處理器12包括一中央處理單元（central processing unit，CPU）或計算模組的一部分。 DRAM 14包括一記憶體陣列140、一更新元件142、一存取元件144和一控制元件146。記憶體陣列140用於存儲資料。記憶體陣列140包括以二維陣列佈置的複數個記憶胞160。記憶胞160用於存儲資料。除了記憶胞160之外，記憶體陣列140更包括複數個字元線WL1至WLn和複數個位元線BL1至BLm，其中n和m是正整數。字元線WL1至WLn和位元線BL1至BLm用於控制相關聯的記憶胞160的操作。單列中的記憶胞160和用於存取那些記憶胞160的字元線可以一起被認為是一記憶列。為了討論的方便和簡潔，在以下附圖中示出的實施例中，未示出記憶胞160、字元線WL1至WLn以及位元線BL1至BLm。 更新元件142用於在記憶體陣列140上執行一自更新操作（self-refresh operation）。該自更新操作指的是一種程序，在該程序中，更新元件142通過例如使用一內部的更新計數器來自動執行一更新操作。更新元件142不需要從DRAM 14外部的處理器12獲得任何資訊來執行該自更新操作。更新元件142可以自己生成執行該自更新操作所需的任何資訊。另外，更新元件142以例如從記憶胞160讀取一電荷並且該電荷被立即寫回到記憶胞160的方式更新記憶體陣列140。然而，本揭露不限定於此。該更新操作可以更包括其他詳細的操作。 存取元件144用於存取記憶體陣列140，特別是記憶體陣列140的一記憶列。 控制元件146用於控制更新元件142和存取元件144。更詳細地，控制元件146用於因應於一存取命令（例如一讀取命令、一寫入命令、一熱讀取（burst read）命令或一熱寫入命令（burst write））而中斷由更新元件142執行的一自更新操作。接下來，控制元件146控制存取元件144，使得存取元件144因應於中斷該自更新操作的作動和因應於該存取命令而存取記憶體陣列140。無需等待完成該自更新操作來執行該存取命令。該存取命令被及時執行。結果，DRAM 10的操作相對有效率。 圖2為根據本揭露的一些實施例的一種DRAM的操作方法20的流程圖。參考圖2，操作方法20包括操作22、24和26。 操作方法20從操作22開始，其中因應於一存取命令，中斷一記憶體陣列上的一自更新操作。此外，該記憶體陣列因應於該自更新操作的該中斷和該存取命令而被存取。 操作方法20進行到操作24，其中因應於執行完該存取命令，接收到一指令以執行一受控更新操作。 操作方法20進行到操作26，其中因應於執行完該受控更新操作，重新執行該自更新操作。 操作方法20僅僅是一個例子，並不意圖將本揭露限制在權利要求中明確記載的範圍之外。可以在操作方法20之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。 在本揭露中，該自更新操作能夠被中斷以執行該存取命令。採用操作方法20進行操作的一DRAM的操作相對有效率。此外，由於在完成該存取命令的執行之後執行該受控更新操作，所以由該DRAM存儲的資料相對不太可能丟失。 圖3為根據本揭露的一些實施例的圖1的電子系統 10的示意圖。參考圖3，記憶體陣列14包括一第一更新單元180和一第二更新單元182。 第一更新單元180處於一更新時程表的一第一位置。第一更新單元180包括複數個記憶列。然而，本揭露不限於此。在一些實施例中，第一更新單元180包括單個記憶列。此外，在一些實施例中，第一更新單元180的該等記憶列屬於單個記憶庫。然而，本揭露不限於此。該等記憶列可能屬於不同的記憶庫。也就是說，第一更新單元180可以包括單個記憶庫、複數個記憶庫、單個記憶列或複數個記憶列。本揭露不限於如前所述的任何特定類型。 第二更新單元182位於該更新時程表的一第二位置，第二位置在第一位置之後，這意味著第二更新單元182在更新第一更新單元180之後被更新。第二更新單元182包括複數個記憶列。然而，本揭露不限於此。在一些實施例中，第二更新單元182包括單個記憶列。此外，在一些實施例中，第二更新單元182的記憶列屬於單個記憶庫。然而，本揭露不限於此。記憶列可能屬於不同的記憶庫。即，第二更新單元182可以包括單個記憶庫、複數個記憶庫、單個記憶列或複數個記憶列。本揭露不限於如前所述的任何特定類型。 圖4為示意圖，說明圖3所示的DRAM 14的一自更新操作。參考圖4，在該自更新操作中，更新元件142自動並重複更新第一更新單元180和第二更新單元182。更新元件142能夠自行生成執行該自更新操作所需的任何資訊。 在圖4所示的階段中，更新元件142首先更新在第一位置的第一更新單元180，如實線框所示。 圖5為示意圖，說明圖3所示的DRAM 10的一存取操作。參考圖5，處理器12向控制元件146發出一存取命令COMM。控制元件146控制更新元件142，使得該自更新操作因應於存取命令COMM而中斷。更詳細地說，在當前正在對第一更新單元18執行的該自更新操作完成之後，該自更新操作被中斷。換言之，因應於當前正在對第一更新單元180執行的該自更新操作的完成，中斷該自更新操作。 控制元件146基於例如該更新時程表知道第一更新單元180之前被更新並且第二更新單元182未被更新。該更新時程表的功能可以通過組合邏輯來實現。在一些實施例中，因應於該自更新操作的該中斷，控制元件146主動向處理器12提供與尚未被更新的第二更新單元182相關聯的位址ADDR。在一些實施例中，控制元件146存儲位址ADDR。當處理器12請求位址ADDR時，控制元件146將位址ADDR提供給處理器12，這意味著控制元件146因應於來自處理器12的該請求以及中斷該自更新操作的作動被動地提供位址ADDR給處理器12。因此，處理器12接管對尚未被更新的第二更新單元182的一更新操作，如將參照圖6所描述的。 因應於中斷該自更新操作的作動和因應於存取命令COMM，存取元件144存取記憶體陣列140的第二更新單元182。在本實施例中，存取命令COMM請求存取第二更新單元182。然而，本揭露不限於此。在一些實施例中，當存取命令COMM請求存取第一更新單元180或第一更新單元180的一記憶列時，存取元件144因應於中斷的作動和存取命令COMM存取第一更新單元180。 圖6為示意圖，說明圖3所示的DRAM 10的一受控更新操作。在圖5所示的實施例之後，已經執行存取命令COMM。參考圖6，處理器12指示控制元件146執行該受控更新操作。控制元件146據此控制更新元件142。因應於執行存取命令COMM的完成，由DRAM 14外部的處理器12指示更新元件142在第二更新單元182上執行該受控更新操作。更詳細地，因應於接收到一請求C_REF以執行該受控更新操作，控制元件146從處理器12接收位址ADDR。更新元件142被指示根據位址ADDR在第二更新單元182上執行該受控更新操作。與該自更新操作相比，更新元件142不能自己執行該受控更新操作。執行該受控更新操作的資訊只能由處理器12或DRAM 14外部的其他元件提供。因為有了該受控更新操作，一旦存取命令COMM被執行，第二更新單元182能夠被迅速更新。結果，由第二更新單元182存儲的資料（例如，第二更新單元182的記憶胞儲存的資料）相對不太可能丟失。 圖7為示意圖，說明圖3所示的DRAM 10的一重新執行的自更新操作。在圖6所示的實施例之後，在第二更新單元182上執行的該受控更新操作已完成。參考圖7，因應於執行完該受控更新操作，更新元件142重新執行該自更新操作。在如圖7所示的該自更新操作中，更新元件142首先更新在第一位置的第一更新單元180。 圖8為示意圖，說明圖3所示的DRAM 10的一重新執行的自更新操作。參考圖8，在該自更新操作中，在第一位置的第一更新單元180被更新之後，更新元件142更新第二更新單元182。 圖9為根據本揭露的一些實施例的另一種DRAM的操作方法30的流程圖。參考圖9，操作方法30類似於參考圖2描述和說明的操作方法20，除了例如操作方法30包括操作32和34之外。 操作方法30從操作32開始，其中因應於該存取命令並且因應於執行完當前在一第一位置的一第一更新單元上執行的該自更新操作，中斷一自更新操作。此外，因應於該自更新操作的該中斷和該存取命令而存取一記憶體陣列。 操作方法30進行到操作34，其中因應於執行完該存取命令，接收一指令以對在第二位置的一第二更新單元執行一受控更新操作。 操作方法30僅僅是一個示例，並非旨在將本揭露限制在權利要求中明確記載的範圍之外。可以在操作方法30之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。 在本揭露中，該自更新操作能夠被中斷以執行該存取命令。採用操作方法30進行操作的DRAM的操作相對有效率。此外，由於在完成執行該存取命令之後執行該受控更新操作，所以由該第二更新單元存儲的資料相對不太可能丟失。 圖10為根據本揭露的一些實施例的又另一種DRAM的操作方法40的流程圖。參考圖10，操作方法40與操作方法30相似，除了例如操作方法40更包括操作42、44和46。 在操作42中，將與在一第二位置的一第二更新單元相關聯的一位址提供給該DRAM外部的一處理器。 操作方法40進行到操作44，其中因應於接收到執行一受控更新操作的一請求，從該處理器接收該位址。 操作方法40繼續到操作46，其中因應於執行完該存取命令，接收一指令以根據該位址對該第二更新單元執行該受控更新操作。 操作方法40僅僅是一個示例，並非旨在將本揭露限制在權利要求中明確記載的範圍之外。可以在操作方法40之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。 在本揭露中，不需要等待完成該自更新操作來執行該存取命令COMM。存取命令COMM被及時執行。結果，DRAM 10的操作相對有效率。而且，因為有了該受控更新操作，一旦執行存取命令COMM，第二更新單元182能夠被迅速更新。結果，由第二更新單元182存儲的資料（例如，第二更新單元182的記憶胞儲存的資料）相對不太可能丟失。 本揭露之一實施例中，提供一種隨機存取記憶體（dynamic random access memory，DRAM）。該DRAM包括一記憶體陣列、一更新元件、一存取元件。該更新元件經配置以對該記憶體陣列執行一自更新操作（self-refresh operation），其中該自更新操作因應於一存取命令而被中斷。該存取元件經配置以因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列。 在本揭露之另一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的操作方法。該操作方法包括：在一記憶體陣列上執行一自更新操作；因應於一存取命令而中斷該自更新操作；以及因應於該自更新操作的該中斷和該存取命令的兩者來存取該記憶體陣列。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

10‧‧‧電子系統

12‧‧‧處理器

14‧‧‧DRAM

140‧‧‧記憶體陣列

142‧‧‧更新元件

144‧‧‧存取元件

146‧‧‧控制元件

160‧‧‧記憶胞

BL1‧‧‧位元線

BL2‧‧‧位元線

BLm‧‧‧位元線

WL1‧‧‧字元線

WL2‧‧‧字元線

WLn‧‧‧字元線

20‧‧‧操作方法

22‧‧‧操作

24‧‧‧操作

26‧‧‧操作

180‧‧‧第一更新單元

182‧‧‧第二更新單元

30‧‧‧操作方法

32‧‧‧操作

34‧‧‧操作

40‧‧‧操作方法

42‧‧‧操作

44‧‧‧操作

46‧‧‧操作

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為根據本揭露的一些實施例的包括一動態隨機存取記憶體（dynamic random access memory，DRAM）的一種電子系統的示意圖。 圖2為根據本揭露的一些實施例的一種DRAM的操作方法的流程圖。 圖3為根據本揭露的一些實施例的圖1的該電子系統的示意圖。 圖4為示意圖，說明圖3所示的該DRAM的一自更新操作。 圖5為示意圖，說明圖3所示的該DRAM的一存取操作。 圖6為示意圖，說明圖3所示的該DRAM的一受控更新操作。 圖7為示意圖，說明圖3所示的該DRAM的一重新執行的自更新操作。 圖8為示意圖，說明圖3所示的該DRAM的一重新執行的自更新操作。 圖9為根據本揭露的一些實施例的另一種DRAM的操作方法的流程圖。 圖10為根據本揭露的一些實施例的又另一種DRAM的操作方法的流程圖。

Claims (18)

1. 一種動態隨機存取記憶體(dynamic random access memory，DRAM)，包括：一記憶體陣列，包括一第一更新單元位於一更新時程表的一第一位置以及一第二更新單元位於該更新時程表的一第二位置，其中該第二位置在該第一位置之後；一更新元件，經配置以對該記憶體陣列執行一自更新操作(self-refresh operation)，其中該自更新操作因應於一存取命令及因應於執行完當前在該第一更新單元上執行的該自更新操作而被中斷；以及一存取元件，經配置以因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列。
2. 如請求項1所述之DRAM，其中因應於執行完該存取命令，該更新元件經配置以被指示以對該記憶體陣列執行一受控更新操作，其中該更新元件係受到該DRAM外部的一處理器的指示。
3. 如請求項2所述之DRAM，其中因應於執行完該受控更新操作，該更新元件經配置以重新執行該自更新操作。
4. 如請求項1所述之DRAM，其中因應於執行完該存取命令，該更新元件更經配置以被指示以對該第二更新單元執行一受控更新操作，其中該更新元件係受到該DRAM外部的一處理器的指示，其中該存取元件經配置以，因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列的該第二更新單元。
5. 如請求項4所述之DRAM，其中因應於執行完在該第二更新單元上執行的該受控更新操作，該更新元件經配置以重新執行該自更新操作。
6. 如請求項4所述之DRAM，其中該DRAM經配置以向該處理器提供與該第二更新單元相關聯的一位址，並且其中因應於接收到執行該受控更新操作的一請求，該DRAM經配置以從該處理器接收該位址，其中該更新元件另經配置以根據該位址被指示對該第二更新單元執行該受控更新操作。
7. 如請求項6所述之DRAM，其中因應於執行完在該第二更新單元上執行的該受控更新操作，該更新元件經配置以重新執行該自更新操作。
8. 如請求項6所述之DRAM，更包括：一控制元件，經配置以因應於中斷該自更新操作的作動，主動向該處理器提供該位址。
9. 如請求項6所述之DRAM，更包括：一控制元件，經配置以因應於中斷該自更新操作的作動，被動地向該處理器提供該位址。
10. 一種動態隨機存取記憶體(dynamic random access memory，DRAM)的操作方法，該操作方法包括：在一記憶體陣列上執行一自更新操作，其中該記憶體陣列包括一第一更新單元位於一更新時程表的一第一位置以及一第二更新單元位於該更新時程表的一第二位置，其中該第二位置在該第一位置之後；因應於一存取命令及因應於執行完當前在該第一更新單元上執行的該自更新操作，中斷該自更新操作；以及因應於中斷該自更新操作的作動和因應於該存取命令，存取該記憶體陣列。
11. 如請求項10所述之操作方法，更包括：因應於執行完該存取命令，接收一指令以對該記憶體陣列執行一受控更新操作，其中該指令係來自該DRAM外部的一處理器。
12. 如請求項11所述之操作方法，更包括：因應於執行完該受控更新操作，重新執行該自更新操作。
13. 如請求項10所述之操作方法，更包括：因應於執行完該存取命令，從該DRAM外部的一處理器接收對該第二更新單元執行一受控更新操作的一指示；以及因應於中斷該自更新操作的作動及因應於該存取命令來存取該記憶體陣列的該第二更新單元。
14. 如請求項13所述之操作方法，更包括：因應於執行完在該第二更新單元上執行的該受控更新操作，重新執行該自更新操作。
15. 如請求項13所述之操作方法，更包括：向該處理器提供與該第二更新單元相關聯的一位址；因應於接收到執行該受控更新操作的一請求，從該處理器接收該位址；以及接收根據該位址對該第二更新單元執行該受控更新操作的一指示。
16. 如請求項15所述之操作方法，更包括：因應於執行完在該第二更新單元上執行的該受控更新操作，重新執行該自更新操作。
17. 如請求項15所述之操作方法，更包括：因應於中斷該自更新操作的作動，主動向該處理器提供該位址。
18. 如請求項15所述之操作方法，更包括：因應於中斷該自更新操作的作動，被動提供該位址給該處理器。