TW201719646A - 能夠快速寫入/讀取資料的記憶體電路 - Google Patents

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Abstract

記憶體電路包含複數個記憶區塊和一控制器，該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線。當該控制器致能對應一記憶區段的一字元線的激活指令後，對應該字元線的字元開關開啟且資料依序寫入該記憶區段內耦接於該記憶區段的複數條位元線且對應該字元線的記憶單元；在該資料依序寫入該些記憶單元後且當該控制器致能至少一複製列寫入指令時，該資料被同時寫入與該記憶區段的複數條位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元。

Description

能夠快速寫入/讀取資料的記憶體電路
本發明是有關於一種記憶體電路，尤指一種能夠快速寫入/讀取資料的記憶體電路。
當耦接於記憶體電路的一應用單元欲寫入資料至對應該記憶體電路的一記憶區塊的一記憶區段內一字元線WL1的記憶單元時，該記憶體電路的控制器會先致能對應字元線WL1的激活(active)指令ACTWL1(如第1圖所示)。然後在該控制器致能激活指令ACTWL1後，對應字元線WL1的一字元開關即可根據激活指令ACTWL1開啟。在該控制器致能激活指令ACTWL1後，該控制器接著致能一寫入指令WRC。然後在該控制器致能寫入指令WRC後，該記憶區段內對應字元線WL1的記憶單元的位元開關即可根據寫入指令WRC開啟，其中該些位元開關的數量為M，且M為大於1的整數。因此，在該些位元開關開啟後，該資料即可依序寫入對應字元線WL1的記憶單元。
如第1圖所示，因為該些位元開關是根據寫入指令WRC開啟，所以在激活指令ACT之後，寫入指令WRC必須包含M個使該些位元開關開啟的時脈信號，其中寫入該資料至對應字元線WL1的記憶單元的時間至少包含M個時脈信號的時間和激活指令ACTWL1的時間。另外，在寫入指令WRC之後，該控制器會致能對應字元線WL1的位址的一預充電指令PREC，且對應字元線WL1的字元開關即可根據預充電指令PREC關閉。
如第1圖所示，如果該應用單元欲寫入該資料至對應該記憶區段內一字元線WLM的記憶單元，則上述寫入該資料至對應字元線WL1的記憶單元的步驟必須再重覆一次，亦即雖然該應用單元是寫入同樣資料(該資料)至對應字元線WLM的記憶單元，但寫入該同樣資料(該資料)至對應字元線WLM的記憶單元還是必須要花至少包含M個時脈信號的時間和激活指令ACTWLM的時間，其中第1圖是說明該控制器所致能的激活指令ACTWL1、ACTWLM、寫入指令WRC和預充電指令PREC的時序。因此，對於該記憶體電路而言，現有技術並不是一個好的操作方案。
本發明的一實施例提供一種能夠快速寫入資料的記憶體電路。該記憶體電路包含複數個記憶區塊和一控制器，該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線。在該資料依序寫入一記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的一字元線的記憶單元後且當該控制器致能至少一複製列(copy row)寫入指令時，該資料被同時寫入與該記憶區段的複數條位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元，其中該至少一其他字元線對應該至少一複製列寫入指令。
本發明的另一實施例提供一種能夠快速讀取資料的記憶體電路。該記憶體電路包含複數個記憶區塊和一控制器，該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線。在該資料依序寫入一記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的一字元線的記憶單元後，該控制器控制對應該字元線的字元開關關閉，當該控制器致能對應該字元線的激活指令時，對應該字元線的字元開關開啟，該資料被讀取至耦接該記憶區段的複數條位元線的複數個感測放大器，以及該複數個感測放大器同時將該資料寫入與該記憶區段的複數條位元線共用該複數個感測放大器且對應至少一其他字元線的記憶單元。
本發明的另一實施例提供一種能夠快速寫入資料的記憶體電路。該記憶體電路包含複數個記憶單元和一控制器。該複數個記憶單元共同耦接至一感測放大器，以及該控制器耦接該複數個記憶單元。當該控制器欲寫入相同的一資料至該複數個記憶單元中的一第一組記憶單元以及至少一第二組記憶單元時，該控制器利用該感測放大器直接複製被寫入該第一組記憶單元的資料至該至少一第二組記憶單元。
本發明的另一實施例提供一種能夠快速讀取資料的記憶體電路。該記憶體電路包含複數個記憶單元和一控制器。該複數個記憶單元共同耦接至一感測放大器，以及該控制器耦接該複數個記憶單元。當該控制器欲寫入該複數個記憶單元中的一第一組記憶單元儲存的資料至該複數個記憶單元中的至少一第二組記憶單元時，該控制器控制該第一組記憶單元重新電連接該感測放大器，以及利用該感測放大器直接複製該資料至該至少一第二組記憶單元。
本發明的另一實施例提供一種能夠快速寫入資料的記憶體電路。該記憶體電路包含一命令解碼器、複數組記憶單元和一控制器。該命令解碼器用以接收一組命令控制信號並產生一解碼命令。該複數組記憶單元共同耦接至一感測放大電路，其中該感測放大電路包含複數個感測放大器；該控制器用以接收該解碼命令，並依據該解碼命令選擇性地將該複數組記憶單元中的一第一組記憶單元儲存的資料一次性地複製至該複數組記憶單元中的一第二組記憶單元。
本發明提供一種能夠快速寫入/讀取資料的記憶體電路。該記憶體電路是根據該記憶體電路內複數條位元線共用一感測放大器的特徵，將原來寫入耦接於一記憶區段內的位元線且對應該記憶區段內的一字元線的記憶單元的資料同時寫入與該記憶區段內的位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元。如此，相較於現有技術，本發明可大幅縮短該資料被寫入對應該至少一其他字元線的記憶單元的時間。
請參照第2圖，第2圖是本發明的一第一實施例說明一種記憶體電路的一記憶區塊B1內的記憶區段MS1、MS2的示意圖，其中該記憶體電路包含複數個記憶區塊和一控制器200，BL11-BL1M是記憶區段MS1的位元線，WL11-WL1N是記憶區段MS1的字元線，MC111、MC11M、MC1N1、MC1NM是記憶區段MS1的記憶單元，BL21-BL2M是記憶區段MS2的位元線，WL21-WL2N是記憶區段MS2的字元線，MC211、MC21M、MC2N1、MC2NM是記憶區段MS2的記憶單元，SA11-SA1M、SA21-SA2M、SA31-SA3M是該記憶體電路的感測放大器，每兩條位元線共用一感測放大器(例如記憶區段MS1的位元線BL11和記憶區段MS2的位元線BL21共用感測放大器SA21，以及記憶區段MS1的位元線BL13和記憶區段MS2的位元線BL23共用感測放大器SA23等)，該記憶體電路是一動態隨機存取記憶體(Dynamic random access memory, DRAM)，以及N、M是大於1的整數。但本發明並不受限於兩條位元線共用一感測放大器，亦即在本發明的另一實施例中，複數條位元線共用一感測放大器。
請參照第2-4圖，第3圖是本發明的一第二實施例說明一種能夠快速寫入資料至記憶體電路的操作方法的流程圖。第3圖的操作方法是利用第2圖的記憶區段MS1、MS2和感測放大器SA11-SA1M、SA21-SA2M說明，詳細步驟如下：
步驟300： 開始；
步驟302： 控制器200致能對應記憶區段MS1的字元線WL11的激活指令ACTWL11；
步驟304： 對應字元線WL11的字元開關開啟且一資料依序寫入記憶區段MS1內耦接於記憶區段MS1內的位元線BL11-BL1M且對應字元線WL11的記憶單元MC111-MC11M；
步驟306： 在該資料依序寫入記憶單元MC111-MC11M後，控制器200是否致能至少一複製列(copy row)寫入指令；如果是，進行步驟308；如果否，進行步驟310；
步驟308： 該資料被同時寫入與位元線BL11-BL1M共用複數個感測放大器SA21、SA12、SA23、…、SA2M且對應至少一其他字元線的記憶單元；
步驟310： 控制器200致能對應字元線WL11的位址的預充電指令PREC。
在步驟304中，如第2、4圖所示，控制器200致能激活指令ACTWL11後，對應字元線WL11的字元開關(未繪示於第2圖)即可根據激活指令ACTWL11開啟。在控制器200致能激活指令ACTWL11後，控制器200接著致能一寫入指令WRC。然後在控制器200致能寫入指令WRC後，記憶區段MS1內對應字元線WL11的記憶單元MC111-MC11M的位元開關即可根據寫入指令WRC開啟。在記憶區段MS1內對應字元線WL11的記憶單元MC111-MC11M的位元開關開啟後，該資料即可依序通過感測放大器SA21、SA12、SA23、…、SA2M寫入記憶單元MC111-MC11M。在步驟306中，因為記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM和位元線BL11-BL1M共用感測放大器SA21、SA12、SA23、…、SA2M，所以如果該資料還要被寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM，則控制器200可致能對應字元線WL1N的複製列寫入指令CRWRC(WL1N)，其中因為對應字元線WL11的字元開關尚未關閉，所以感測放大器SA21、SA12、SA23、…、SA2M可栓鎖住該資料，且複製列寫入指令CRWRC(WL1N)可用以開啟對應字元線WL1N的字元開關。在步驟308中，因為對應字元線WL11的字元開關尚未關閉且複製列寫入指令CRWRC(WL1N)開啟對應字元線WL1N的字元開關，所以該資料即可通過感測放大器SA21、SA12、SA23、…、SA2M同時寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM。如第4圖所示，因為該資料是通過感測放大器SA21、SA12、SA23、…、SA2M同時寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM，所以該資料寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM的時間是等於複製列寫入指令CRWRC(WL1N)的時間。如第4圖所示，因為寫入指令WRC包含M個使對應記憶單元MC111-MC11M的位元開關開啟的時脈信號，所以該資料寫入記憶單元MC1N1-MC1NM的時間是小於該資料寫入記憶單元MC111-MC11M的時間。
同理，如果該資料還要被寫入記憶區段MS1內對應字元線WL12的記憶單元，則控制器200可致能對應字元線WL12的複製列寫入指令CRWRC(WL12)；然後因為對應字元線WL11的字元開關尚未關閉且複製列寫入指令CRWRC(WL12)開啟對應字元線WL12的字元開關，所以該資料即可通過感測放大器SA21、SA12、SA23、…、SA2M同時寫入記憶區段MS1內對應字元線WL12的記憶單元。
另外，如第4圖所示，在步驟310中，如果該資料不用再被寫入記憶區段MS1內對應其他字元線的記憶單元，則在複製列寫入指令CRWRC(WL12)之後，控制器200會致能對應字元線WL11的位址的預充電指令PREC，以及對應字元線WL11的字元開關會根據預充電指令PREC關閉。另外，第4圖是說明控制器200所致能的激活指令ACTWL11、寫入指令WRC、複製列寫入指令CRWRC(WL1N)、CRWRC(WL12)和預充電指令PREC的時序。
另外，在本發明的另一實施例中，控制器200耦接該記憶體電路的記憶單元。因此，如第2圖所示，因為對應字元線WL11的字元開關尚未關閉，所以控制器200可通過致能對應字元線WL12的複製列寫入指令CRWRC(WL12)和對應字元線WL1N的複製列寫入指令CRWRC(WL1N)，將儲存在記憶單元MC111的資料通過位元線BL11和感測放大器SA21直接寫入至記憶區段MS1內耦接位元線BL11且對應字元線WL12的記憶單元和記憶區段MS1內耦接位元線BL11且對應字元線WL1N的記憶單元，其中複製列寫入指令CRWRC(WL1N)可開啟對應字元線WL1N的字元開關，複製列寫入指令CRWRC(WL12)可開啟對應字元線WL12的字元開關，以及記憶區段MS1內的記憶單元MC111-MC1N1是通過位元線BL11耦接於感測放大器SA21。
另外，在本發明的另一實施例中，控制器200耦接該記憶體電路的記憶單元，其中該記憶體電路的記憶單元中的複數個記憶單元(例如第2圖所示的記憶單元MC111-MC1N1)共同耦接至一感測放大器(例如感測放大器SA21)，該複數個記憶單元至少包含一第一組記憶單元以及至少一第二組記憶單元(例如將記憶單元MC111-MC1N1區分成該第一組記憶單元以及該至少一第二組記憶單元)，且該第一組記憶單元的記憶單元數目以及該至少一第二組記憶單元的記憶單元數目可相同或不同。因此，當控制器200寫入一資料至該第一組記憶單元後，控制器200可利用上述方式和該感測放大器(例如感測放大器SA21)直接複製被寫入該第一組記憶單元的資料至該至少一第二組記憶單元。
另外，在本發明的另一實施例中，當控制器200寫入該資料至該第一組記憶單元後，控制器200可控制該第一組記憶單元重新電連接該感測放大器(例如感測放大器SA21)，以及利用該感測放大器(例如感測放大器SA21)直接複製被寫入該第一組記憶單元的資料至該至少一第二組記憶單元。
另外，在本發明的另一實施例中，該記憶體電路包含一命令解碼器(未繪示於第2圖)、複數組記憶單元和一控制器。該命令解碼器用以接收一組命令控制信號並產生一解碼命令。該複數組記憶單元(例如第2圖所示的記憶單元MC111-MC11M和記憶單元MC1N1-MC1NM)共同耦接至一感測放大電路，其中該感測放大器包含複數個感測放大器(例如第2圖所示的感測放大器SA21、SA12、SA23、…、SA2M)；控制器200用以接收該解碼命令(例如複製列寫入指令CRWRC(WL1N))，並依據該解碼命令選擇性地將該複數組記憶單元中的一第一組記憶單元(例如第2圖所示的記憶單元MC111-MC11M)儲存的資料一次性地複製至該複數組記憶單元中的一第二組記憶單元(例如第2圖所示的記憶單元MC1N1-MC1NM)。
請參照第5圖，第5圖是本發明的一第三實施例說明一種能夠快速寫入資料的記憶體電路的一記憶區塊B2內的記憶區段MS1、MS2的示意圖，其中如第5圖所示，每兩條位元線共用一感測放大器(例如記憶區段MS1的位元線BL11和記憶區段MS2的位元線BL21共用感測放大器SA21，以及記憶區段MS1的位元線BL12和記憶區段MS2的位元線BL22共用感測放大器SA22等)。因此，在該資料依序通過感測放大器SA21、SA22、SA23、…、SA2M寫入記憶區段MS1內對應字元線WL11的記憶單元MC111-MC11M後，因為對應記憶區段MS2內字元線WL21的記憶單元MC211-MC21M和位元線BL11-BL1M共用感測放大器SA21、SA22、SA23、…、SA2M，所以如果該資料還要被寫入記憶區段MS2內對應字元線WL21的記憶單元MC211-MC21M，則控制器200可致能對應字元線WL21的複製列寫入指令CRWRC(WL21)，其中因為對應字元線WL11的字元開關尚未關閉，所以感測放大器SA21、SA22、SA23、…、SA2M可栓鎖住該資料。因此，因為對應字元線WL11的字元開關尚未關閉且複製列寫入指令CRWRC(WL21)開啟對應字元線WL21的字元開關，所以該資料即可通過感測放大器SA21、SA22、SA23、…、SA2M同時寫入記憶區段MS2內對應字元線WL21的記憶單元MC211-MC21M，其中該資料寫入記憶單元MC211-MC21M的時間是小於該資料寫入記憶單元MC111-MC11M的時間。
請參照第2、6、7圖，第6圖是本發明的一第四實施例說明一種能夠快速讀取記憶體電路的資料的操作方法的流程圖。第6圖的操作方法是利用第2圖的記憶區段MS1、MS2和感測放大器SA11-SA1M、SA21-SA2M說明，詳細步驟如下：
步驟600： 開始；
步驟602： 控制器200致能對應記憶區段MS1的字元線WL11的激活指令ACTWL11；
步驟604： 對應字元線WL11的字元開關開啟且該資料依序寫入記憶區段MS1內耦接於記憶區段MS1內的位元線BL11-BL1M且對應字元線WL11的記憶單元MC111-MC11M；
步驟606： 控制器200致能對應字元線WL11的位址的預充電指令PREC；
步驟608： 是否控制器200再次致能激活指令ACTWL11；如果是，進行步驟610；如果否，進行步驟616；
步驟610： 該資料被讀取至耦接記憶區段MS1內的位元線BL11-BL1M的複數個感測放大器SA21、SA12、SA23、…、SA2M；
步驟612： 耦接記憶區段MS1內的位元線BL11-BL1M的複數個感測放大器SA21、SA12、SA23、…、SA2M同時將該資料寫入與記憶區段MS1內的位元線BL11-BL1M共用複數個感測放大器SA21、SA12、SA23、…、SA2M且對應至少一其他字元線的記憶單元；
步驟614： 控制器200致能對應字元線WL11的位址的預充電指令PREC；
步驟616： 結束。
第四實施例和第二實施例的差別在於在步驟606中，如果該資料暫時不用被寫入記憶區段MS1內對應其他字元線的記憶單元時，則控制器200在該資料依序寫入記憶單元MC111-MC11M後會致能對應字元線WL11的位址的預充電指令PREC(如第7圖所示)，以及對應字元線WL11的字元開關會根據預充電指令PREC關閉。在步驟610中，如果在對應字元線WL11的字元開關關閉後，該資料要再被寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM，則控制器200可再次致能對應字元線WL11的激活指令ACTWL11，導致對應字元線WL11的字元開關再次開啟。因為對應字元線WL11的字元開關再次開啟，所以該資料被讀取至耦接記憶區段MS1內的位元線BL11-BL1M的複數個感測放大器SA21、SA12、SA23、…、SA2M。
如第7圖所示，在該資料被讀取至複數個感測放大器SA21、SA12、SA23、…、SA2M後，如果該資料還要被寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM，則控制器200可在激活指令ACTWL11後致能對應字元線WL1N的複製列寫入指令CRWRC(WL1N)。因此，該資料即可通過感測放大器SA21、SA12、SA23、…、SA2M同時寫入記憶區段MS1內對應字元線WL1N的記憶單元MC1N1-MC1NM。
另外，如第7圖所示，因為該資料還要被寫入記憶區段MS1內字元線WL12的記憶單元，則控制器200可致能對應字元線WL12的複製列寫入指令CRWRC(WL12)，所以該資料即可通過感測放大器SA21、SA12、SA23、…、SA2M同時寫入記憶區段MS1內字元線WL12的記憶單元。另外，第7圖是說明控制器200所致能的激活指令ACTWL11、寫入指令WRC、複製列寫入指令CRWRC(WL1N)、CRWRC(WL12)和預充電指令PREC的時序。
另外，第6圖的操作方法也可利用第5圖所示的記憶區塊B2內的記憶區段MS1、MS2和感測SA21-SA2M說明，在此不再贅述。
綜上所述，本發明所提供的能夠快速寫入/讀取資料的記憶體電路是根據該記憶體電路內複數條位元線共用一感測放大器的特徵，將原來寫入耦接於一記憶區段內的位元線且對應該記憶區段內的一字元線的記憶單元的資料同時寫入與該記憶區段內的位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元。如此，相較於現有技術，本發明可大幅縮短該資料被寫入對應該至少一其他字元線的記憶單元的時間。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200‧‧‧控制器 ACTWL1、ACTWLM、ACTWL11‧‧‧激活指令 B1、B2‧‧‧記憶區塊 BL11-BL1M、BL21-BL2M‧‧‧位元線 CRWRC(WL1N)、CRWRC(WL12)、CRWRC(WL21)‧‧‧複製列寫入指令 MS1、MS2‧‧‧記憶區段 PREC‧‧‧預充電指令 MC111、MC11M、MC1N1、MC1NM、‧‧‧記憶單元 MC211、MC21M、MC2N1、MC2NM SA11-SA1M、SA21-SA2M、SA31-SA3M‧‧‧感測放大器 WRC‧‧‧寫入指令 WL11-WL1N、WL21-WL2N‧‧‧字元線 300-310、600-616‧‧‧步驟
第1圖是說明現有技術所公開的激活指令、寫入指令和預充電指令的時序示意圖。 第2圖是本發明的一第一實施例說明一種記憶體電路的一記憶區塊內的記憶區段的示意圖。 第3圖是本發明的一第二實施例說明一種能夠快速寫入資料的記憶體電路的操作方法的流程圖。 第4圖是說明激活指令、寫入指令、複製列寫入指令和預充電指令的時序示意圖。 第5圖是本發明的一第三實施例說明一種記憶體電路的一記憶區塊內的記憶區段的示意圖。 第6圖是本發明的一第四實施例說明一種能夠快速讀取資料的記憶體電路的操作方法的流程圖。 第7圖是說明激活指令、寫入指令、複製列寫入指令和預充電指令的時序示意圖。
300-310‧‧‧步驟

Claims (10)

  1. 一種能夠快速寫入資料的記憶體電路，包含： 複數個記憶區塊，其中該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線；及 一控制器； 其中在該資料依序寫入一記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的一字元線的記憶單元後且當該控制器致能至少一複製列(copy row)寫入指令時，該資料被同時寫入與該記憶區段的複數條位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元，其中該至少一其他字元線對應該至少一複製列寫入指令。
  2. 如請求項1所述的記憶體電路，其中該至少一複製列寫入指令致能時，對應該字元線的字元開關不會關閉。
  3. 如請求項1所述的記憶體電路，其中該至少一其他字元線包含於該記憶區段或包含於不同該記憶區段的其他記憶區段。
  4. 如請求項1所述的記憶體電路，其中該資料依序寫入該記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的該字元線的記憶單元包含： 當該控制器致能對應該字元線的激活(active)指令後，對應該字元線的字元開關開啟且該資料依序寫入該些記憶單元。
  5. 一種能夠快速讀取資料的記憶體電路，包含： 複數個記憶區塊，其中該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線；及 一控制器； 其中在該資料依序寫入一記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的一字元線的記憶單元後，該控制器控制對應該字元線的字元開關關閉，當該控制器致能對應該字元線的激活指令時，對應該字元線的字元開關開啟，該資料被讀取至耦接該記憶區段的複數條位元線的複數個感測放大器，以及該複數個感測放大器同時將該資料寫入與該記憶區段的複數條位元線共用該複數個感測放大器且對應至少一其他字元線的記憶單元。
  6. 如請求項5所述的記憶體電路，其中該至少一其他字元線包含於該記憶區段或包含於不同該記憶區段的其他記憶區段。
  7. 如請求項5所述的記憶體電路，其中該資料依序寫入該記憶區段內耦接於該記憶區段內的複數條位元線且對應該記憶區段內的該字元線的記憶單元包含： 當該控制器致能對應該字元線的激活指令後，對應該字元線的字元開關開啟且該資料依序寫入該些記憶單元。
  8. 一種能夠快速寫入資料的記憶體電路，包含： 複數個記憶單元，共同耦接至一感測放大器；以及 一控制器，耦接該複數個記憶單元，其中當該控制器欲寫入相同的一資料至該複數個記憶單元中的一第一組記憶單元以及至少一第二組記憶單元時，該控制器利用該感測放大器直接複製被寫入該第一組記憶單元的資料至該至少一第二組記憶單元。
  9. 一種能夠快速讀取資料的記憶體電路，包含： 複數個記憶單元，共同耦接至一感測放大器；以及 一控制器，耦接該複數個記憶單元，其中當該控制器欲寫入該複數個記憶單元中的一第一組記憶單元儲存的資料至該複數個記憶單元中的至少一第二組記憶單元時，該控制器控制該第一組記憶單元重新電連接該感測放大器，以及利用該感測放大器直接複製該資料至該至少一第二組記憶單元。
  10. 一種能夠快速寫入資料的記憶體電路，包含： 一命令解碼器，用以接收一組命令控制信號並產生一解碼命令； 複數組記憶單元，共同耦接至一感測放大電路，其中該感測放大電路包含複數個感測放大器； 一控制器，用以接收該解碼命令，並依據該解碼命令選擇性地將該複數組記憶單元中的一第一組記憶單元儲存的資料一次性地複製至該複數組記憶單元中的一第二組記憶單元。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10606743B2 (en) 2017-12-05 2020-03-31 Micron Technology, Inc. Data movement operations in non-volatile memory
US10636459B2 (en) 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling
US11646066B2 (en) * 2019-12-16 2023-05-09 Etron Technology, Inc. Memory controller and related memory
KR20210157864A (ko) 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법
CN114155896B (zh) * 2020-09-04 2024-03-29 长鑫存储技术有限公司 半导体装置
KR20220133003A (ko) * 2021-03-24 2022-10-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US20220365719A1 (en) * 2021-05-17 2022-11-17 Western Digital Technologies, Inc. Storing Log And User Data In SSD With Independent Plane Operations

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3542649B2 (ja) * 1994-12-28 2004-07-14 株式会社ルネサステクノロジ 半導体記憶装置およびその動作方法
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US5953278A (en) * 1996-07-11 1999-09-14 Texas Instruments Incorporated Data sequencing and registering in a four bit pre-fetch SDRAM
US6023745A (en) 1996-08-08 2000-02-08 Neomagic Corporation Scoreboarding for DRAM access within a multi-array DRAM device using simultaneous activate and read/write accesses
TW349196B (en) * 1996-10-18 1999-01-01 Ibm Cached synchronous DRAM architecture having a mode register programmable cache policy
US5991904A (en) * 1997-02-28 1999-11-23 Micron Technology, Inc. Method and apparatus for rapidly testing memory devices
JPH11306758A (ja) * 1998-04-27 1999-11-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2000132969A (ja) * 1998-10-28 2000-05-12 Nec Corp ダイナミックメモリ装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
CA2345845C (en) * 2001-04-30 2012-03-27 Mosaid Technologies Incorporated Bitline precharge
US6621759B1 (en) * 2002-06-06 2003-09-16 William K. Waller Memory wordline decoder having signal-driving amplifier
US6836419B2 (en) * 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture
JP2004086970A (ja) * 2002-08-26 2004-03-18 Renesas Technology Corp 半導体記憶装置
JPWO2004042821A1 (ja) * 2002-11-08 2006-03-09 株式会社日立製作所 半導体記憶装置
JP4370100B2 (ja) * 2003-01-10 2009-11-25 パナソニック株式会社 半導体記憶装置
US6990036B2 (en) * 2003-12-30 2006-01-24 Intel Corporation Method and apparatus for multiple row caches per bank
US7050351B2 (en) * 2003-12-30 2006-05-23 Intel Corporation Method and apparatus for multiple row caches per bank
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
US7342835B2 (en) * 2005-04-14 2008-03-11 Winbond Electronics Corp. Memory device with pre-fetch circuit and pre-fetch method
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
CN101178931A (zh) * 2006-11-09 2008-05-14 天利半导体（深圳）有限公司 一种可实现高速写和窗口写的低功耗sram电路结构设计
US7502255B2 (en) 2007-03-07 2009-03-10 Sandisk Corporation Method for cache page copy in a non-volatile memory
US7499320B2 (en) * 2007-03-07 2009-03-03 Sandisk Corporation Non-volatile memory with cache page copy
US8228749B2 (en) * 2010-06-04 2012-07-24 Texas Instruments Incorporated Margin testing of static random access memory cells
TWI457760B (zh) 2012-02-23 2014-10-21 Macronix Int Co Ltd 具有冗餘記憶體之記憶體陣列的資料複製方法及裝置
US8730722B2 (en) * 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
US20140177347A1 (en) * 2012-12-20 2014-06-26 Advanced Micro Devices, Inc. Inter-row data transfer in memory devices
US9922695B2 (en) * 2015-03-25 2018-03-20 Intel Corporation Apparatus and method for page copying within sections of a memory
JP6538496B2 (ja) * 2015-09-11 2019-07-03 東芝メモリ株式会社 メモリシステム

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