JP2011070727A - 半導体記憶装置 - Google Patents

Abstract

【課題】３個のトランジスタを含むゲインセルからＤＲＡＭが構成されている場合においても、読み出しデータを反転せずに記憶ノードに書き戻すことを可能としつつ、記憶ノードに記憶されたデータを正しく読み出す。
【解決手段】メモリセルＭＣ１のリフレッシュ回数が偶数か奇数かを記憶する偶奇記憶セルＭＣ２を設け、読み書き制御回路１１は、メモリセルＭＣ１のリフレッシュごとに偶奇記憶セルＭＣ２から反転して読み出された読み出しデータを偶奇記憶セルＭＣ２に書き込み、偶奇記憶セルＭＣ２からの読み出しデータを偶奇判定信号ＳＫとして読み書き制御回路１２に出力し、読み書き制御回路１２、メモリセルＭＣ１のリフレッシュごとにメモリセルＭＣ１から反転して読み出された読み出しデータをメモリセルＭＣ１に書き込み、偶奇判定信号ＳＫに基づいてメモリセルＭＣ１の読み出しデータを反転して出力する。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に、３個のトランジスタを含むゲインセルからなるＤＲＡＭに適用して好適なものである。

ＤＲＡＭとして動作する半導体記憶装置には、３個のトランジスタを含むゲインセルを設けたものがある。このゲインセルには、電荷を保持するための記憶ノードを持つノードトランジスタと、データを読み出すための読み出しトランジスタと、データを書き込むための書き込みトランジスタが設けられている。

ここで、ノードトランジスタに設けられた記憶ノードには電荷のリークパスが存在するため、リフレッシュ動作が行われる。このリフレッシュ動作では、記憶ノードに記憶されたデータを一旦読み出し、そのデータを元の記憶ノードに書き戻すことで、記憶ノードに記憶されたデータの消失が防止される。

また、例えば、特許文献１には、ワード線の各々に対応して設けられたカウンタセルを含み、メモリセルのデータを読み出すためにワード線を活性化させた回数を記憶するカウンタセルアレイを設けることで、チャージポンピング現象を防止する方法が開示されている。

特開２００５−２５１２５６号公報

しかしながら、３個のトランジスタを含むゲインセルからなるＤＲＡＭでは、記憶ノードに論理値‘１’が記憶されていると、論理値‘０’として読み出され、記憶ノードに論理値‘０’が記憶されていると、論理値‘１’として読み出される。このため、このＤＲＡＭのリフレッシュ動作では、記憶ノードに記憶されたデータがリフレッシュ時に変化しないようにするには、読み出しデータを反転して書き戻す必要があり、リフレッシュ電流の増大を招いたり、リフレッシュ速度の低下を招いたりするという問題があった。

本発明の目的は、３個のトランジスタを含むゲインセルからＤＲＡＭが構成されている場合においても、読み出しデータを反転せずに記憶ノードに書き戻すことを可能としつつ、記憶ノードに記憶されたデータを正しく読み出すことが可能な半導体記憶装置を提供することである。

本発明の一態様によれば、記憶データが反転して読み出されるメモリセルと、前記メモリセルのリフレッシュ回数が偶数か奇数かを記憶する偶奇記憶セルと、前記メモリセルのリフレッシュごとに前記偶奇記憶セルから反転して読み出された読み出しデータを前記偶奇記憶セルに書き込み、前記読み出しデータを偶奇判定信号として出力する第１の読み書き制御回路と、前記メモリセルのリフレッシュごとに前記メモリセルから反転して読み出された読み出しデータを前記メモリセルに書き込み、前記偶奇判定信号に基づいて前記メモリセルの読み出しデータを反転して出力するかどうかを判定する第２の読み書き制御回路とを備えることを特徴とする半導体記憶装置を提供する。

本発明によれば、３個のトランジスタを含むゲインセルからＤＲＡＭが構成されている場合においても、読み出しデータを反転せずに記憶ノードに書き戻すことを可能としつつ、記憶ノードに記憶されたデータを正しく読み出すことが可能となる。

図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図。 図２は、図１のメモリセルＭＣ１の回路構成を示す図。 図３は、図１の読み書き制御回路１１の概略構成を示すブロック図。 図４は、図２のメモリセルＭＣ１の動作時の各部の波形を示すタイミングチャート。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイＭＡ１、偶奇記憶セルアレイＭＡ２および読み書き制御回路１１、１２が設けられている。ここで、メモリセルアレイＭＡ１には、メモリセルＭＣ１がロウ方向およびカラム方向にマリトックス状に配置されている。偶奇記憶セルアレイＭＡ２には、偶奇記憶セルＭＣ２がロウ方向およびカラム方向にマリトックス状に配置されている。なお、メモリセルＭＣ１および偶奇記憶セルＭＣ２は、記憶データが反転して読み出されるように構成されている。

また、メモリセルアレイＭＡ１および偶奇記憶セルアレイＭＡ２には、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞および書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞がロウ方向に沿って配置されている。また、メモリセルアレイＭＡ１には、ビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・がカラム方向に沿って配置され、偶奇記憶セルアレイＭＡ２には、ビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・がカラム方向に沿って配置されている。

なお、偶奇記憶セルＭＣ２は、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞および書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞を共有する同一カラムアドレスが割り当てられる複数のメモリセルＭＣ１に共通に設けることができる。例えば、同一のロウアドレスが割り付けられるメモリセルＭＣ１の１／８または１／１６に同一のカラムアドレスを割り付けることができ、これらのメモリセルＭＣ１に共通に偶奇記憶セルＭＣ２を割り当てることができる。

図１の例では、ビット線ＢＬ＜０＞、ＢＬ＜４＞、ＢＬ＜８＞に接続されたメモリセルＭＣ１に対応して、ビット線ＢＬ＜ｍ＞に接続された偶奇記憶セルＭＣ２が設けられている。また、ビット線ＢＬ＜１＞、ＢＬ＜５＞、ＢＬ＜９＞に接続されたメモリセルＭＣ１に対応して、ビット線ＢＬ＜ｍ＋１＞に接続された偶奇記憶セルＭＣ２が設けられている。また、ビット線ＢＬ＜２＞、ＢＬ＜６＞、ＢＬ＜１０＞に接続されたメモリセルＭＣ１に対応して、ビット線ＢＬ＜ｍ＋２＞に接続された偶奇記憶セルＭＣ２が設けられている。また、ビット線ＢＬ＜３＞、ＢＬ＜７＞、ＢＬ＜１１＞に接続されたメモリセルＭＣ１に対応して、ビット線ＢＬ＜ｍ＋３＞に接続された偶奇記憶セルＭＣ２が設けられている。

図２は、図１のメモリセルＭＣ１の回路構成を示す図である。
図２において、メモリセルＭＣ１には、３個のトランジスタＭ１〜Ｍ３が設けられている。ここで、トランジスタＭ１のゲートは読み出しワード線ＲＷＬ（図１の読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞のうちのいずれか１本）に接続されている。トランジスタＭ１のドレインはビット線ＢＬ（図１のビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・のうちのいずれか１本）に接続されている。トランジスタＭ２のゲートは書き込みワード線ＷＷＬ（図１の書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞のうちのいずれか１本）に接続されている。トランジスタＭ２のドレインはビット線ＢＬに接続されている。トランジスタＭ３のゲートはトランジスタＭ２のソースに接続されている。トランジスタＭ３のドレインはトランジスタＭ１のソースに接続されている。トランジスタＭ３のソースはソース電位ＶＳに接続されている。そして、トランジスタＭ３のゲートとトランジスタＭ２のソースとの接続点には記憶ノードＳＮが構成されている。なお、図１の偶奇記憶セルＭＣ２もメモリセルＭＣ１と同様に構成することができる。

また、図１において、読み書き制御回路１１は、メモリセルＭＣ１のリフレッシュごとに偶奇記憶セルＭＣ２から反転して読み出された読み出しデータを偶奇記憶セルＭＣ２に書き込み、偶奇記憶セルＭＣ２からの読み出しデータを偶奇判定信号ＳＫとして読み書き制御回路１２に出力することができる。また、読み書き制御回路１１は、書き込みデータＷＤ＜ｋ＞がメモリセルＭＣ１に書き込まれる場合、偶奇記憶セルＭＣ２に初期値‘１’を書き込むことができる。

読み書き制御回路１２は、メモリセルＭＣ１のリフレッシュごとにメモリセルＭＣ１から反転して読み出された読み出しデータをメモリセルＭＣ１に書き込み、偶奇判定信号ＳＫに基づいてメモリセルＭＣ１の読み出しデータを反転して出力するかどうかを判定することができる。例えば、読み書き制御回路１２は、偶奇記憶セルＭＣ２から読み出された読み出しデータが‘１’の場合、その偶奇記憶セルＭＣ２に対応するメモリセルＭＣ１の読み出しデータを反転して出力し、偶奇記憶セルＭＣ２から読み出された読み出しデータが‘０’の場合、その偶奇記憶セルＭＣ２に対応するメモリセルＭＣ１の読み出しデータを反転することなく出力することができる。

ここで、読み書き制御回路１１は、ビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・ごとに設けられ、読み書き制御回路１２は、ビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・ごとに設けられている。そして、読み書き制御回路１１は、ビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・にそれぞれ接続され、読み書き制御回路１２は、ビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・にそれぞれ接続されている。また、読み書き制御回路１１、１２には、読み出し指示信号ＷＲＥＡＤ、書き込み指示信号ＷＲＩＴＥおよびリフレッシュ指示信号ＲＥＦが入力される。

また、個々の読み書き制御回路１１、１２に対応して書き込みカラムスイッチ１３および読み出しカラムスイッチ１４が設けられている。ここで、書き込みカラムスイッチ１３には、同一カラムアドレスが割り当てられるメモリセルＭＣ１に対応した読み書き制御回路１１、１２ごとに書き込みカラム選択線ＷＣＳＬ＜０＞〜ＷＣＳＬ＜３＞が接続されている。また、読み出しカラムスイッチ１４には、同一カラムアドレスが割り当てられるメモリセルＭＣ１に対応した読み書き制御回路１１、１２ごとに読み出しカラム選択線ＲＣＳＬ＜０＞〜ＲＣＳＬ＜３＞が接続されている。

そして、読み書き制御回路１１からは、読み出しカラムスイッチ１４を介して偶奇判定信号ＳＫが出力され、バッファ１５を介して読み書き制御回路１２に入力される。また、読み書き制御回路１１には、読み書き制御回路１２に入力される偶奇判定信号ＳＫに代えてハイレベル電位ＶＤＤが入力される。また、読み書き制御回路１１には、ハイレベル電位ＶＤＤが書き込みカラムスイッチ１３を介して入力される。また、読み書き制御回路１２には、読み出しカラムスイッチ１４を介して読み出しデータＲＤ＜ｋ＞が出力される。また、読み書き制御回路１２には、書き込みデータＷＤ＜ｋ＞が書き込みカラムスイッチ１３を介して入力される。

図３は、図１の読み書き制御回路１１の概略構成を示すブロック図である。
図３において、読み書き制御回路１１には、書き込みスイッチ２１、読み出しスイッチ２２、論理和回路２３、２４、読み出しアンプ２５、セレクタ２６、偶奇判定回路２７およびタイミング調整回路２８が設けられている。ここで、書き込みスイッチ２１は、論理和回路２３からの出力に基づいてオン／オフ動作することができる。読み出しスイッチ２２は、論理和回路２４からの出力に基づいてオン／オフ動作することができる。論理和回路２３は、書き込み指示信号ＷＲＩＴＥとリフレッシュ指示信号ＲＥＦの論理和を出力することができる。論理和回路２４は、読み出し指示信号ＷＲＥＡＤとリフレッシュ指示信号ＲＥＦの論理和を出力することができる。読み出しアンプ２５は、ビット線ＢＬにて伝送される信号を増幅することができる。

セレクタ２６は、論理和回路２３、２４からの出力に基づいて、読み出しアンプ２５からの出力または書き込みデータＷＤ＜ｋ＞を選択し、書き込みスイッチ２１に出力することができる。具体的には、セレクタ２６は、論理和回路２３、２４からの出力が両方とも‘１’の時は読み出しアンプ２５からの出力を書き込みスイッチ２１に出力することができる。また、セレクタ２６は、論理和回路２３からの出力が‘１’かつ論理和回路２４からの出力が‘０’の時は書き込みデータＷＤ＜ｋ＞を書き込みスイッチ２１に出力することができる。それ以外の時は、セレクタ２６は、読み出しアンプ２５からの出力および書き込みデータＷＤ＜ｋ＞のいずれも選択しないようにすることができる。

偶奇判定回路２７は、偶奇判定信号ＳＫに基づいてメモリセルＭＣ１の読み出しデータを反転して出力するかどうかを判定することができる。具体的には、偶奇判定回路２７は、偶奇判定信号ＳＫが‘１’の場合、読み出しアンプ２５の出力を反転して読み出しカラムスイッチ１４に出力し、偶奇判定信号ＳＫが‘０’の場合、読み出しアンプ２５の出力を反転することなく読み出しカラムスイッチ１４に出力することができる。タイミング調整回路２８は、メモリセルＭＣ１のリフレッシュ時にメモリセルＭＣ１からデータを読み出した後に、メモリセルＭＣ１にデータが書き込まれるように、セレクタ２６の切替タイミングを調整することができる。

そして、ビット線ＢＬは、読み出しスイッチ２２を介して読み出しアンプ２５の入力側に接続されている。読み出しアンプ２５の出力側は、セレクタ２６の一方の入力側に接続されるとともに、偶奇判定回路２７を介して読み出しカラムスイッチ１４に接続されている。書き込みカラムスイッチ１３は、セレクタ２６の他方の入力側に接続され、セレクタ２６の出力は、書き込みスイッチ２１を介してビット線ＢＬに接続されている。

なお、読み書き制御回路１１では、書き込みカラムスイッチ１３には、書き込みデータＷＤ＜ｋ＞の代わりにハイレベル電位ＶＤＤが入力され、読み出しカラムスイッチ１４からは偶奇判定信号ＳＫが出力される。また、読み書き制御回路１１の偶奇判定回路２７には、偶奇判定信号ＳＫの代わりにハイレベル電位ＶＤＤが入力される。

図４は、図２のメモリセルＭＣ１の動作時の各部の波形を示すタイミングチャートである。なお、期間Ｈ１は書き込み動作を示し、期間Ｈ２はリフレッシュ動作（読み出し動作→書き込み動作）を示す。
図４において、図１のメモリセルＭＣ１の書き込み動作では、書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞およびビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・を介して書き込み対象となる同一カラムのメモリセルＭＣ１が一括して選択される。また、書き込みカラム選択線ＷＣＳＬ＜０＞〜ＷＣＳＬ＜３＞を介して書き込み対象となる同一カラムのメモリセルＭＣ１に対応した書き込みカラムスイッチ１３が選択され、書き込みデータＷＤ＜ｋ＞が書き込みカラムスイッチ１３を介して読み書き制御回路１２に入力される。また、読み書き制御回路１２には、書き込み指示信号ＷＲＩＴＥが入力される。

そして、書き込み指示信号ＷＲＩＴＥが読み書き制御回路１２に入力されると、図３の論理和回路２３から書き込みスイッチ２１およびセレクタ２６に‘１’が出力され、書き込みスイッチ２１がオンするとともに、書き込みカラムスイッチ１３の出力がセレクタ２６にて選択される。この結果、書き込みデータＷＤ＜ｋ＞がセレクタ２６および書き込みスイッチ２１を介してビット線ＢＬに出力される。

ここで、図２のメモリセルＭＣ１に‘１’を書き込む場合、ビット線ＢＬの電位ＶＢＬがハイレベルになる（時刻ｔ１）。そして、書き込みワード線ＷＷＬの電位ＶＷＷＬがロウレベルからハイレベルに変化すると（時刻ｔ２）、トランジスタＭ２がオンし、記憶ノードＳＮがビット線ＢＬと導通することで、記憶ノードＳＮの電位ＶＳＮがハイレベルになる（時刻ｔ３）。そして、記憶ノードＳＮの電位ＶＳＮがハイレベルになった状態で、書き込みワード線ＷＷＬの電位ＶＷＷＬがハイレベルからロウレベルに変化すると（時刻ｔ４）、記憶ノードＳＮがビット線ＢＬと遮断され、記憶ノードＳＮに‘１’が記憶される。

一方、図２のメモリセルＭＣ１に‘０’を書き込む場合、ビット線ＢＬの電位ＶＢＬがロウレベルになる。そして、書き込みワード線ＷＷＬの電位ＶＷＷＬがロウレベルからハイレベルに変化すると、トランジスタＭ２がオンし、記憶ノードＳＮがビット線ＢＬと導通することで、記憶ノードＳＮの電位ＶＳＮがロウレベルになる。そして、記憶ノードＳＮの電位ＶＳＮがロウレベルになった状態で、書き込みワード線ＷＷＬの電位ＶＷＷＬがハイレベルからロウレベルに変化すると、記憶ノードＳＮがビット線ＢＬと遮断され、記憶ノードＳＮに‘０’が記憶される。

また、図１のメモリセルＭＣ１の書き込み動作では、書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞およびビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・を介して書き込み対象となる同一カラムのメモリセルＭＣ１に対応した偶奇記憶セルＭＣ２が選択される。また、書き込みカラム選択線ＷＣＳＬ＜０＞〜ＷＣＳＬ＜３＞を介して書き込み対象となる同一カラムのメモリセルＭＣ１に対応した偶奇記憶セルＭＣ２の書き込みカラムスイッチ１３が選択され、ハイレベル電位ＶＤＤが書き込みカラムスイッチ１３を介して読み書き制御回路１１に入力される。また、読み書き制御回路１１には、書き込み指示信号ＷＲＩＴＥが入力される。

そして、書き込み指示信号ＷＲＩＴＥが読み書き制御回路１１に入力されると、図３の論理和回路２３から書き込みスイッチ２１およびセレクタ２６に‘１’が出力され、書き込みスイッチ２１がオンするとともに、書き込みカラムスイッチ１３の出力がセレクタ２６にて選択される。この結果、ハイレベル電位ＶＤＤがセレクタ２６および書き込みスイッチ２１を介してビット線ＢＬに出力され、偶奇記憶セルＭＣ２に‘１’が書き込まれることで、偶奇記憶セルＭＣ２が初期化される。

また、図１のメモリセルＭＣ１のリフレッシュ動作では、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞および書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞を介してリフレッシュ対象となる同一ロウのメモリセルＭＣ１が一括して選択される。また、読み書き制御回路１２には、リフレッシュ指示信号ＲＥＦが入力される。

そして、リフレッシュ指示信号ＲＥＦが読み書き制御回路１２に入力されると、図３の論理和回路２３から書き込みスイッチ２１およびセレクタ２６に‘１’が出力されるとともに、理和回路２４から読み出しスイッチ２２およびセレクタ２６に‘１’が出力される。このため、書き込みスイッチ２１および読み出しスイッチ２２がオンするとともに、読み出しアンプ２５の出力がセレクタ２６にて選択される。

そして、図２のメモリセルＭＣ１の読み出しワード線ＲＷＬの電位ＶＲＷＬがロウレベルからハイレベルに変化し（時刻ｔ５）、トランジスタＭ１がオンする。ここで、記憶ノードＳＮに‘１’が記憶されているものとすると、トランジスタＭ３はオン状態にあるため、ビット線ＢＬがソース電位ＶＳに接続される。そして、ソース電位ＶＳがロウレベルにある場合、ビット線ＢＬがハイレベルからロウレベルに変化し、記憶ノードＳＮに記憶されていた‘１’が反転された‘０’というデータが読み出される。

そして、メモリセルＭＣ１から読み出された読み出しデータは読み出しスイッチ２２を介して読み出しアンプ２５に入力され、読み出しアンプ２５にて増幅された後、セレクタ２６および書き込みスイッチ２１を介してビット線ＢＬに出力される。

そして、書き込みワード線ＷＷＬの電位ＶＷＷＬがロウレベルからハイレベルに変化し（時刻ｔ６）、トランジスタＭ２がオンすることで、記憶ノードＳＮがビット線ＢＬと導通し、記憶ノードＳＮの電位ＶＳＮがロウレベルになる。そして、記憶ノードＳＮの電位ＶＳＮがロウレベルになった状態で、書き込みワード線ＷＷＬの電位ＶＷＷＬがハイレベルからロウレベルに変化すると、記憶ノードＳＮがビット線ＢＬと遮断され、記憶ノードＳＮに‘０’が記憶される。

また、図１のメモリセルＭＣ１のリフレッシュ動作では、書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞およびビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・を介してリフレッシュ対象となる同一ロウのメモリセルＭＣ１に対応した偶奇記憶セルＭＣ２が選択される。また、読み書き制御回路１１には、リフレッシュ指示信号ＲＥＦが入力される。

そして、リフレッシュ指示信号ＲＥＦが読み書き制御回路１１に入力されると、図３の論理和回路２３から書き込みスイッチ２１に‘１’が出力されるとともに、論理和回路２３からタイミング調整回路２８を介してセレクタ２６に‘１’が出力される。また、論理和回路２４から読み出しスイッチ２２およびセレクタ２６に‘１’が出力される。このため、読み出しスイッチ２２および書き込みスイッチ２１がオンし、読み出しアンプ２５に読み出しデータが読み込まれた後、読み出しアンプ２５の出力がセレクタ２６にて選択され、ビット線ＢＬに出力される。この結果、偶奇記憶セルＭＣ２に記憶されていたデータが反転されたデータがセレクタ２６および書き込みスイッチ２１を介してビット線ＢＬに出力され、偶奇記憶セルＭＣ２に記憶されていたデータが反転される。

これにより、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞および書き込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜ｎ＞を共有するメモリセルＭＣ１が１回だけリフレッシュされるごとに偶奇記憶セルＭＣ２に記憶されていたデータが反転される。このため、メモリセルＭＣ１のリフレッシュ回数が偶数の場合は、そのメモリセルＭＣ１に対応する偶奇記憶セルＭＣ２には‘１’が書き込まれ、メモリセルＭＣ１のリフレッシュ回数が奇数の場合は、そのメモリセルＭＣ１に対応する偶奇記憶セルＭＣ２には‘０’が書き込まれることから、偶奇記憶セルＭＣ２に記憶されたデータを読み出すことで、メモリセルＭＣ１のリフレッシュ回数が偶数か奇数かを判定することができる。

また、図１のメモリセルＭＣ１の読み出し動作では、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞およびビット線ＢＬ＜０＞、ＢＬ＜１＞、・・・を介して読み出し対象となる同一カラムのメモリセルＭＣ１が一括して選択される。また、読み出しカラム選択線ＲＣＳＬ＜０＞〜ＲＣＳＬ＜３＞を介して読み出し対象となる同一カラムのメモリセルＭＣ１に対応した読み出しカラムスイッチ１４が選択される。また、読み書き制御回路１２には、読み出し指示信号ＷＲＥＡＤが入力される。

そして、読み出し指示信号ＷＲＥＡＤが読み書き制御回路１２に入力されると、図３の論理和回路２４から読み出しスイッチ２２に‘１’が出力され、読み出しスイッチ２２がオンする。この結果、メモリセルＭＣ１から読み出されたデータが読み出しスイッチ２２を介して読み出しアンプ２５に入力され、読み出しアンプ２５にて増幅された後、偶奇判定回路２７に出力される。そして、偶奇判定信号ＳＫが‘１’の場合、読み出しアンプ２５の出力が偶奇判定回路２７にて反転され、読み出しカラムスイッチ１４を介して読み出しデータＲＤ＜ｋ＞として出力される。一方、偶奇判定信号ＳＫが‘０’の場合、読み出しアンプ２５の出力が偶奇判定回路２７にて反転されることなく、読み出しカラムスイッチ１４を介して読み出しデータＲＤ＜ｋ＞として出力される。

また、図１のメモリセルＭＣ１の読み出し動作では、読み出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜ｎ＞およびビット線ＢＬ＜ｍ＞、ＢＬ＜ｍ＋１＞、・・・を介して読み出し対象となる同一カラムのメモリセルＭＣ１に対応した偶奇記憶セルＭＣ２が選択される。また、読み出しカラム選択線ＲＣＳＬ＜０＞〜ＲＣＳＬ＜３＞を介して読み出し対象となる同一カラムのメモリセルＭＣ１に対応した偶奇記憶セルＭＣ２の読み出しカラムスイッチ１４が選択される。また、読み書き制御回路１１には、読み出し指示信号ＷＲＥＡＤが入力される。

そして、読み出し指示信号ＷＲＥＡＤが読み書き制御回路１１に入力されると、図３の論理和回路２４から読み出しスイッチ２２に‘１’が出力され、読み出しスイッチ２２がオンする。この結果、偶奇記憶セルＭＣ２から読み出されたデータが読み出しスイッチ２２を介して読み出しアンプ２５に入力され、読み出しアンプ２５にて増幅された後、偶奇判定回路２７に出力される。ここで、読み書き制御回路１１の偶奇判定回路２７には、偶奇判定信号ＳＫの代わりにハイレベル電位ＶＤＤが入力されるため、読み出しアンプ２５の出力が偶奇判定回路２７にて反転され、読み出しカラムスイッチ１４を介して偶奇判定信号ＳＫとしてバッファ１５に出力される。

これにより、図２の３個のトランジスタＭ１〜Ｍ３を含むゲインセルからＤＲＡＭが構成されている場合においても、読み出しデータを反転せずに記憶ノードＳＮに書き戻すことを可能としつつ、記憶ノードＳＮに記憶されたデータを正しく読み出すことが可能となる。このため、リフレッシュ電流の増大およびリフレッシュ速度の低下を抑制しつつ、ＤＲＡＭのリフレッシュ動作を実現することができる。

ＭＡ１ メモリセルアレイ、ＭＡ２ 偶奇記憶セルアレイ、ＭＣ１ メモリセル、ＭＣ２ 偶奇記憶セル、１１、１２ 読み書き制御回路、１３ 書き込みカラムスイッチ、１４ 読み出しカラムスイッチ、１５ バッファ、Ｍ１〜Ｍ３ トランジスタ、２１ 書き込みスイッチ、２２ 読み出しスイッチ、２３、２４ 論理和回路、２５ 読み出しアンプ、２６ セレクタ、２７ 偶奇判定回路、２８ タイミング調整回路

Claims (5)

1. 記憶データが反転して読み出されるメモリセルと、
   前記メモリセルのリフレッシュ回数が偶数か奇数かを記憶する偶奇記憶セルと、
   前記メモリセルのリフレッシュごとに前記偶奇記憶セルから反転して読み出された読み出しデータを前記偶奇記憶セルに書き込み、前記読み出しデータを偶奇判定信号として出力する第１の読み書き制御回路と、
   前記メモリセルのリフレッシュごとに前記メモリセルから反転して読み出された読み出しデータを前記メモリセルに書き込み、前記偶奇判定信号に基づいて前記メモリセルの読み出しデータを反転して出力するかどうかを判定する第２の読み書き制御回路とを備えることを特徴とする半導体記憶装置。
2. 前記メモリセルは、
   読み出しワード線にゲートが接続され、ビット線にドレインが接続された第１のトランジスタと、
   書き込みワード線にゲートが接続され、前記ビット線にドレインが接続された第２のトランジスタと、
   前記第２のトランジスタのソースにゲートが接続され、前記第１のトランジスタのソースにドレインが接続された第３のトランジスタとを備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の読み書き制御回路は、前記偶奇記憶セルから読み出された読み出しデータが１の場合、前記メモリセルの読み出しデータを反転して出力し、前記偶奇記憶セルから読み出された読み出しデータが０の場合、前記メモリセルの読み出しデータを反転することなく出力することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１の読み書き制御回路は、前記メモリセルの書き込み動作が行われる場合、前記偶奇記憶セルに初期値を書き込むことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記偶奇記憶セルは、ワード線を共有する同一カラムアドレスが割り当てられる複数のメモリセルに共通に設けられていることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。

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