CN116486866A - 半导体装置、半导体存储器装置和偏移校准方法 - Google Patents

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CN116486866A CN202211087709.0A CN202211087709A CN116486866A CN 116486866 A CN116486866 A CN 116486866A CN 202211087709 A CN202211087709 A CN 202211087709A CN 116486866 A CN116486866 A CN 116486866A
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Abstract

公开了一种半导体装置、一种半导体存储器装置和一种偏移校准方法。根据实施例的半导体装置包括：多个采样器电路，被配置为接收多个偏移时钟信号或多个分频时钟信号，并且响应于多个分频时钟信号中的每个对数据信号进行采样。校准电路将第一偏移时钟信号施加到第一采样器电路，将具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到第二采样器电路，并且基于响应于第一偏移时钟信号而输出的第一采样器电路的输出来产生用于调整第一采样器电路的偏移的第一偏移调整信号。

Description

半导体装置、半导体存储器装置和偏移校准方法
本申请要求于2022年1月13日在韩国知识产权局提交的第10-2022-0005468号韩国专利申请和于2022年4月20日在韩国知识产权局提交的第10-2022-0049002号韩国专利申请的优先权和权益，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置。
背景技术
由于半导体装置被设计为在低电力下操作，所以半导体装置的接收电路必须精确地处理具有小幅度的输入数据信号。接收电路包括用于放大输入数据信号的采样器电路。然而，由于由过程偏斜或采样器电路的晶体管之间的失配引起的偏移，采样器电路难以检测到精准的信号。因此，采样器电路包括补偿采样器电路的偏移的偏移调整电路。
发明内容
实施例在于提供一种可以消除采样器电路的偏移校准操作中的反冲噪声的半导体装置。
实施例在于提供一种可以将精确的偏移电压施加到采样器电路的半导体装置。
根据实施例的半导体装置包括：多个采样器电路，被配置为接收多个偏移时钟信号或多个分频时钟信号，并且响应于所述多个分频时钟信号中的每个对数据信号进行采样；以及校准电路，被配置为将所述多个偏移时钟信号之中的第一偏移时钟信号施加到多个采样器电路之中的第一采样器电路，将所述多个偏移时钟信号之中的具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到所述多个采样器电路之中的第二采样器电路，并且基于响应于第一偏移时钟信号输出的第一采样器电路的输出来产生用于调整第一采样器电路的偏移的第一偏移调节信号。
根据实施例的半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；时钟控制电路，被配置为接收数据时钟信号并且对数据时钟信号进行分频以产生多个分频时钟信号；多个采样器电路，被配置为接收数据信号并且与所述多个分频时钟信号同步地对数据信号进行采样；读出放大器，被配置为将被采样的数据信号写入到多个存储器单元；以及校准电路，被配置为将具有彼此相反相位的多个偏移时钟信号施加到所述多个采样器电路，以基于与所述多个偏移时钟信号同步产生的多个采样器电路的输出来执行多个采样器电路的偏移校准。
根据实施例的偏移校准方法可以包括：将第一电压和第二电压施加到第一放大器的两个输入端子和与第一放大器不同的第二放大器的两个输入端子；将第一时钟信号施加到第一放大器的时钟输入端子，并且将具有与第一时钟信号的相位相反的相位的第二时钟信号施加到第二放大器的时钟输入端子；以及在施加第一时钟信号和第二时钟信号的同时，通过使用从第一放大器的输出端子输出的电压产生调整第一放大器的偏移的第一偏移调整信号来执行第一放大器的偏移校准。
根据实施例的接收器包括：多个采样器电路，每个采样器电路包括偏移调整电路和放大器，偏移调整电路被配置为接收偏移调整信号并且输出偏移电压，放大器感测并且放大输入到输入端子并且输出到被施加偏移电压的输出端子的数据信号；以及校准电路，被配置为在将第一时钟信号施加到所述多个采样器电路之中的第一采样器电路的放大器的同时，将具有与第一时钟信号的相位相反相位的第二时钟信号施加到所述多个采样器电路中的第二采样器电路的放大器，并且被配置为基于第一采样器电路的放大器的输出端子中的输出来产生第一采样器电路的偏移调整信号。
附图说明
图1是根据示例性实施例的存储器系统的框图。
图2是示出根据实施例的半导体存储器装置的框图。
图3是示出根据实施例的半导体存储器装置的时钟控制电路、接收器和校准电路的框图。
图4是示意性地示出图3的采样器电路的电路图。
图5是示出输入到图4的放大器的信号的波形的曲线图。
图6是示出根据实施例的施加到读出放大器的时钟信号的时序图。
图7是示出根据实施例的在读出放大器的偏移校准时段期间施加的时钟信号的示图。
图8是示出根据另一实施例的半导体存储器装置的时钟控制电路、接收器和校准电路的框图。
图9是示出根据另一实施例的分相器的示例的框图。
图10是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的CMOS缓冲器的补偿电路的连接状态的示图。
图11是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的CMOS分频器的补偿电路的连接状态的示图。
图12是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的分相器的示图。
图13是示出根据实施例的计算系统的框图。
具体实施方式
图1是根据实施例的存储器系统的框图。
参照图1，存储器系统100包括存储器装置110和存储器控制器120。在一些实施例中，存储器装置110和存储器控制器120可以通过存储器接口连接，以通过存储器接口发送和接收信号。
存储器装置110包括存储器单元阵列111和数据输入/输出(I/O)电路112。存储器单元阵列111包括以多个行和多个列连接的多个存储器单元。在一些实施例中，行可以由字线限定，并且列可以由位线限定。数据I/O电路112存储从外部传输到存储器单元阵列111的数据DATA，或者将存储在存储器单元阵列111中的数据DATA输出到存储器装置110外部(即，存储器控制器120等)。
在实施例中，数据I/O电路112可以使用采样器电路113来放大数据DATA。数据I/O电路112可以执行偏移校准，使得数据DATA可以被精确地放大。数据I/O电路112可以通过同时向采样器电路113提供相位相反的时钟信号来执行偏移校准。在一些实施例中，数据I/O电路112可以使用存储器装置110的内部时钟信号产生相位相反的时钟信号。例如，数据I/O电路112可以产生待提供到采样器电路113的具有相反相位的第一内部时钟信号和第二内部时钟信号。作为另一示例，数据I/O电路112可以将待提供到采样器电路113的内部时钟信号分频为相位相反的时钟信号。
存储器控制器120通过向存储器装置110提供信号来控制存储器装置110的存储器操作。该信号可以包括指令CMD和地址ADDR。在一些实施例中，存储器控制器120可以将指令CMD和地址ADDR提供到存储器装置110以访问存储器单元阵列111并且控制存储器操作(诸如读取或写入)。根据读取操作，数据可以从存储器单元阵列111被传输到存储器控制器120，并且根据写入操作，数据可以从存储器控制器120被传输到存储器单元阵列111。
指令CMD可以包括激活指令、读取/写入指令和刷新指令。在一些实施例中，指令CMD还可以包括预充电指令。激活指令可以是用于将存储器单元阵列111的目标行切换到激活状态以将数据写入到存储器单元阵列111或从存储器单元阵列111读取数据的指令。目标行的存储器单元可以响应于激活指令而被激活(例如，被驱动)。读取/写入指令可以是用于对转换为激活状态的所述行的目标存储器单元执行读取操作或写入操作的指令。在一些实施例中，读取指令可以是激活强调驱动(emphasis driving)的指令。刷新指令可以是用于在存储器单元阵列111中执行刷新操作的指令。
存储器控制器120将系统时钟信号CK和数据时钟信号WCK施加到存储器装置110以控制数据输入/输出。系统时钟信号CK可以以具有彼此互补相位的差分信号的形式提供。另外，数据时钟信号WCK也可以以具有彼此互补相位的差分信号的形式提供。系统时钟信号CK是与被应用为执行数据输入/输出操作的指令CMD或地址ADDR的传输速率相关的时钟。另一方面，数据时钟信号WCK是与数据DATA的输入/输出速率相关的时钟信号。在一些实施例中，指令CMD和地址ADDR基于系统时钟信号CK和CKB而传输。数据DATA基于数据时钟信号WCK而传输。
在一些实施例中，存储器控制器120可以根据来自存储器系统100外部的主机的请求来访问存储器装置110。存储器控制器120可以使用各种协议与主机通信。
存储器装置110可以是基于半导体元件的存储装置。在一些实施例中，存储器装置110可以包括动态随机存取存储器(DRAM)装置。在一些实施例中，存储器装置110可以包括其中使用读出放大器的另一易失性或非易失性存储器装置。
图2是示出根据实施例的半导体存储器装置的框图。
参照图2，存储器装置200包括存储器单元阵列210、读出放大器211、控制逻辑电路220、地址缓冲器230、行解码器250、列解码器260、I/O门控电路270、时钟控制电路280和数据I/O电路290。
存储器单元阵列210包括多个存储器单元MC。在一些实施例中，存储器单元阵列210可以包括多个存储器组(memory bank)210a到210h。图2示出了八个存储器组BANK0至BANK7以及210a至210h，但是存储器组的数量不限于此。存储器组210a到210h中的每个可以包括多个行、多个列以及布置在多个行与多个列的交叉点上的多个存储器单元MC。在一些实施例中，多个行可以由多条字线WL限定，并且多个列可以由多条位线BL限定。
控制逻辑电路220控制存储器装置200的操作。例如，控制逻辑电路220可以产生控制信号CONT，使得存储器装置200执行读取操作、写入操作、偏移校准操作等。在一些实施例中，控制逻辑电路220可以包括指令解码器221。指令解码器221可以通过对从存储器控制器(例如，图1的120)接收的指令CMD进行解码来产生控制信号CONT。在一些实施例中，控制逻辑电路220还可以包括用于设定存储器装置200的操作模式的模式寄存器222。
地址缓冲器230接收从存储器控制器120提供的地址ADDR。地址ADDR包括指示存储器单元阵列210的行的行地址RA和指示存储器单元阵列210的列的列地址CA。行地址RA被提供到行解码器250，列地址CA被提供到列解码器260。行地址RA还可以被提供到刷新控制电路(未示出)。在一些实施例中，行地址RA可以通过行地址多路复用器(RA MUX)251被提供到行解码器250。在一些实施例中，地址ADDR还可以包括指向存储器组的组地址(bankaddress)BA。组地址BA可以被提供到组控制逻辑(bank control logic)240。
在一些实施例中，组控制逻辑240可以响应于组地址BA而产生组控制信号。响应于组控制信号，组控制逻辑240可以激活多个行解码器250之中的与组地址BA对应的行解码器250，并且可以激活多个列解码器260之中的与组地址BA对应的列解码器260。
行解码器250基于行地址从存储器单元阵列210的多个行选择待激活的行。为此，行解码器250可以将驱动电压施加到与待激活的行对应的字线。在一些实施例中，可提供与多个存储器组210a至210h对应的多个行解码器250a至250h。
列解码器260基于列地址从存储器单元阵列210的多个列之中选择待激活的列。为此，列解码器260可以通过I/O门控电路270激活与列地址CA对应的读出放大器211。在一些实施例中，可以提供分别与多个存储器组210a至210h对应的多个列解码器260a至260h。在一些实施例中，I/O门控电路270门控输入/输出数据，并且可以包括用于存储从存储器单元阵列210读取的数据的数据锁存器和用于将数据写入到存储器单元阵列210的写入驱动器。从存储器单元阵列210读取的数据可以由读出放大器211感测并且被存储在I/O门控电路270(例如，数据锁存器)中。在一些实施例中，可以提供分别与多个存储器组210a至210h对应的多个读出放大器211a至211h。
在一些实施例中，从存储器单元阵列210读取的数据(例如，存储在数据锁存器中的数据)可以通过数据I/O电路290被提供到存储器控制器120。待写入到存储器单元阵列210中的数据可以从存储器控制器120被提供到数据I/O电路290，并且被提供到数据I/O电路290的数据可以被提供到I/O门控电路270。
时钟控制电路280可以接收系统时钟信号CK和数据时钟信号WCK。时钟控制电路280可以使用系统时钟信号CK和数据时钟信号WCK产生具有多个相位的分频时钟信号DCKa、……、DCKh。在一些实施例中，时钟控制电路280通过使用系统时钟信号CK来分频数据时钟信号WCK，由此可以产生分频时钟信号DCKa、……、DCKh。另外，时钟控制电路280可以通过使用系统时钟信号CK产生内部时钟信号。
数据I/O电路290包括接收器291和校准电路294。接收器291可以对从DQ信号线接收的数据DATA进行采样。接收器291可以包括多个采样器电路(SA)292a、……、292h和多个锁存器293a、……、293h。分频时钟信号DCKa、……、DCKh可以分别被施加到多个采样器电路292a、……、292h，并且多个采样器电路292a、……、292h可以与所施加的分频时钟信号DCKa、……、DCKh同步地对数据DATA进行采样。锁存器293可以锁存并输出被采样的数据DATA。
校准电路294可以执行偏移校准以补偿采样器电路292的偏移。具体地，校准电路294可以执行产生用于补偿采样器电路292的偏移的偏移调整信号CAL_DATA的偏移校准。当输入信号和参考信号被施加到采样器电路292时，可以通过利用从采样器电路292的两个输出端子输出的电压之间的电压差来执行偏移校准。在一些实施例中，校准电路294能够产生偏移调整信号CAL_DATA，使得从两个输出端子输出的电压的电压差最小化。校准电路294可以产生补偿偏移电压的偏移调整信号CAL_DATA，使得从两个输出端子输出的电压具有在预定范围内的电压差。当执行对采样器电路292a的偏移校准时，施加到采样器电路292a的时钟信号通过寄生电容器产生影响输入到采样器电路292a的其他信号的反冲噪声。由时钟信号引起的反冲噪声会影响施加到采样器电路292a的参考信号。在接收数据DATA的一般操作期间，具有相位差的分频时钟信号DCKa、……、DCKh被同时施加到多个采样器电路292a、……、292h，并且由相位相反的时钟信号产生的反冲噪声可以彼此偏移，因此时钟信号对参考信号的反冲噪声影响很小。然而，如果时钟信号在执行偏移校准时被施加到采样器电路292a、……、292h中的每个，则参考信号会受到一个时钟信号的反冲噪声的影响。使用受反冲噪声影响的参考信号产生的偏移调整信号CAL_DATA没有精确地补偿在接收数据DATA的正常操作中的偏移电压。根据实施例的校准电路294可以在偏移校准时段期间向采样器电路292提供具有相反相位的两个时钟信号。由于具有相反相位的两个时钟信号被提供到采样器电路292，因此反冲噪声可以被抵消。即，由于校准电路294使用受反冲噪声影响较小的参考信号产生偏移调整信号CAL_DATA，因此能够精确地补偿在接收数据DATA的正常操作期间发生的偏移电压。
图3是示出根据实施例的半导体存储器装置的时钟控制电路、接收器和校准电路的框图。
参照图3，时钟控制电路300可以包括时钟缓冲器301和302以及分相器303。校准电路310可以包括内部时钟产生器311和偏移校准电路312。接收器320可以包括多个采样器电路321_1、……、321_n(例如，统称为SA 332)和多个锁存器332_1、……、332_n(例如，统称为锁存器332)。
时钟缓冲器301接收通过数据时钟焊盘WCK_T和WCK_C传输的数据时钟信号WCK和WCKB。时钟缓冲器301可以对接收到的数据时钟信号WCK、WCKB进行缓冲并且将它们提供到分相器303。
时钟缓冲器302接收通过时钟焊盘CK_T和CK_C传输的系统时钟信号CK和CKB。时钟缓冲器302可以对待提供到分相器303的所接收的系统时钟信号CK和CKB进行缓冲。时钟缓冲器302可以将缓冲的系统时钟信号ICK和ICKB提供到内部时钟产生器311以及其他电路。
分相器303可以接收时钟缓冲器301中缓冲的系统时钟信号ICK和ICKB以及数据时钟信号WCK和WCKB，并且可以产生分频时钟信号DCK1、……、DCKn。分相器303可以产生n个分频时钟信号DCK1、……、DCKn。分频时钟信号DCK1、……、DCKn可以具有不同的相位。例如，n个分频时钟信号DCK1、……、DCKn的各自相位可以是360/n×0、……、360/n×(n-1)。分频时钟信号DCK1、……、DCKn可以施加到采样器电路321的时钟输入端子PH1、……、PHn。分相器303可以将分频时钟信号DCK1、……、DCKn之中的第一分频时钟信号DCK1的相位匹配到系统时钟信号ICK。
内部时钟产生器311可以在偏移校准时段期间接收系统时钟信号ICK和ICKB，并且可以产生偏移时钟信号OCK1、……、OCKn以执行偏移校准。偏移时钟信号OCK1、……、OCKn可以施加到采样器电路321的时钟输入端子PH1、……、PHn。
多个采样器电路321_1、……、321_n可以接收数据DATA。多个采样器电路321_1、……、321_n可以分别同步于被施加的分频时钟信号DCK1、……、DCKn对数据DATA进行采样。多个采样器电路321_1、……、321_n可以将被采样的信号SAD1、……、SADn输出到多个锁存器322_1、……、322_n。
多个锁存器322_1、……、322_n可以锁存采样器电路321的输出信号SAD1、……、SADn以作为采样数据SPD1、……、SPDn输出。
当执行偏移校准时，偏移校准电路312可以接收采样器电路321的输出信号SAD1、……、SADn以产生偏移调整信号CAL1、……、CALn。偏移调整信号CAL1、……、CALn可以分别用于调整采样器电路321_1、……、321_n的偏移电压。在一些实施例中，当由偏移校准电路312执行偏移校准时，内部时钟产生器311可以产生多个偏移时钟信号OCK1、……、OCKn以输出到多个采样器电路321_1、……、321_n。如果采样器电路321_1、……、321_n的个数是n，则多个偏移时钟信号OCK、……、OCKn具有360/n度的相位差，n可以是大于0的自然数。内部时钟产生器311可以将具有相反相位的偏移时钟信号输出到多个采样器电路321_1、……、321_n。内部时钟产生器311可以将第一偏移时钟信号施加到利用其执行偏移校准的第一采样器电路，并且可以将具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到第二采样器电路。例如，内部时钟产生器311可以将具有180度相位的偏移时钟信号施加到第二采样器电路，同时将具有0度相位的偏移时钟信号施加到第一采样器电路。偏移校准电路312可以通过使用从第一采样器电路输出的信号来执行偏移校准。按照施加到多个采样器电路321_1、……、321_n中的每个的多个偏移时钟信号OCK、……、OCKn中的每个的相位差的顺序，偏移校准电路312可以顺序地对多个采样器电路321_1、……、321_n执行偏移校准。
图4是示意性地示出图3的采样器电路的电路图。
参照图4，采样器电路400包括放大器410和偏移调整电路420。放大器410可以将输入信号DATA和VREF彼此进行比较，并且可以放大信号DATA和VREF之间的电压差。放大器410可以分别从节点N1和N2输出输出信号SAD1和SAD1B。放大器410可以根据数据DATA和参考信号VREF的比较结果来确定输出信号SAD1和SAD1B的电压电平。在一些实施例中，参考信号VREF在其中实现采样器电路400的集成电路内部产生，或者可以从外部装置(其中实现采样器电路400的集成电路或单独的电子装置，例如，存储器控制器等)提供。
放大器410可以包括晶体管P1、P2、P3、M1和M2。数据DATA可以被输入到晶体管P2的栅极。参考信号VREF可以被输入到晶体管P3的栅极。分频时钟信号DCK1可以被输入到晶体管P1、M1和M2的栅极。第一工作电压VDDL被施加到晶体管P1的一个端子，并且另一端子在节点N0处连接到晶体管P2和P3的一个端子。晶体管P2和M1串联连接在节点N0和被供应电压VSSL的电源端子之间，并且晶体管P2和M1所连接到的节点是输出节点N2。晶体管P3和M2串联连接在节点N0与被供应电压VSSL的电源端子之间，并且晶体管P3和M2所连接到的节点是输出节点N1。
当分频时钟信号DCK1被施加到晶体管P1、M1和M2时，由于晶体管P1、M2和P3的寄生电容，会发生反冲噪声。反冲噪声影响参考信号VREF。参照图5对此进行描述。
图5是示出输入到图4的放大器的信号的波形的曲线图。
在时刻t1，分频时钟信号DCK1从低电平L转变到高电平H。然后，晶体管P1截止，晶体管M2导通。截止的晶体管P1的漏极电压(即，晶体管P3的源极电压)降低。导通的晶体管M2的漏极电压(即，第三晶体管P3的漏极电压)降低。当晶体管P3的源极电压降低时，输入到晶体管P3的栅极的参考信号VREF的电压由于晶体管P3的栅极和源极之间的寄生电容而降低。此外，如果晶体管P3的漏极电压降低，则输入到晶体管P3的栅极的参考信号VREF的电压由于晶体管P3的栅极和漏极之间的寄生电容而降低。由于这种反冲噪声，在参考信号VREF中会产生电压Vd1的电压变化。
在时刻t2，分频时钟信号DCK1从高电平H转变到低电平L。然后，晶体管P1导通，晶体管M2截止。导通的晶体管P1的漏极电压(即，晶体管P3的源极电压)升高。截止的晶体管M2的漏极电压(即，第三晶体管P3的漏极电压)升高。当晶体管P3的源极电压升高时，输入到晶体管P3的栅极的参考信号VREF的电压由于晶体管P3的栅极和源极之间的寄生电容而增大。此外，当晶体管P3的漏极电压升高时，输入到晶体管P3的栅极的参考信号VREF的电压由于晶体管P3的栅极和漏极之间的寄生电容而增大。由于这种反冲噪声，在参考信号VREF中会产生电压Vd2的电压变化。
再次，参照图4，偏移调整电路420可以根据偏移调整信号CAL1_L[1]、CAL1_R[1]、CAL1_L[0]和CAL1_R[0]将偏移调整电压施加到放大器410的输出节点N1和N2。偏移调整电压可以用于消除单个放大器的输入处的例如由于单个放大器内的晶体管失配和/或其他原因引起的偏移电压。
偏移调整电路420可以包括晶体管P4、……、P11。晶体管P4和P6串联结合在节点N0与输出节点N2之间。晶体管P5和P7串联结合在节点N0与输出节点N1之间。晶体管P8和P10串联结合在节点N0与输出节点N2之间。晶体管P9和P11串联结合在节点N0与输出节点N1之间。
参考信号VREF可以施加到晶体管P4、P5、P8和P9的栅极。偏移调整信号CAL1_L[1]、CAL1_R[1]、CAL1_L[0]和CAL1_R[0]可以分别施加到晶体管P6、P7、P10和P11的栅极。通过偏移调整信号CAL1_L[1]、CAL1_R[1]、CAL1_L[0]和CAL1_R[0]不同地调整晶体管P4、P5、P8和P9的电流量，并且根据输入信号DATA和VREF将调整后的电流与流过晶体管P2和P3的电流组合以控制节点N1和N2的电压。因此，在由偏移调整电路420调整放大器410的输出节点N1和N2的偏移电压的状态下，当在放大器410中执行信号放大时，可以在输出节点N1和N2处输出精确放大的输出信号SAD1和SAD1B。
图6是示出根据实施例的施加到读出放大器的时钟信号的时序图，图7是示出根据实施例的在读出放大器的偏移校准时段期间施加的时钟信号的示图。
图6和图7示出了在偏移校准时段期间施加到四个采样器电路的四个偏移时钟信号OCK1、……、OCK4。四个偏移时钟信号OCK1、……、OCK4的每个相位是360/4×0、……、360/4×3(即，0、90、180和270)。在图6和图7中，描述了四个采样器电路，但是在n个采样器电路的情况下，n个偏移时钟信号OCK1、……、OCKn的每个相位是360/n×0、……、360/n×(n-1)，并且以下描述可以同样适用。
参照图6中的(a)，在接收到数据DATA的同时，施加到采样器电路的分频时钟信号DCK1、……、DCK4可以在彼此具有恒定的相位差的同时全部被切换。在时刻t01，当分频时钟信号DCK1从高电平H转变到低电平L时，数据DATA可以由被施加了分频时钟信号DCK1的采样器电路采样。在时刻t01，随着分频时钟信号DCK1从高电平H转变到低电平L，产生反冲噪声，然而，随着具有相反相位的分频时钟信号DCK3从低电平L转变到高电平H，可以产生抵消由分频时钟信号DCK1引起的反冲噪声的反冲噪声。在时刻t02，随着分频时钟信号DCK2从高电平H转变到低电平L，产生反冲噪声，然而，随着具有相反相位的分频时钟信号DCK4从低电平L转变到高电平H，可以产生抵消由分频时钟信号DCK2引起的反冲噪声的反冲噪声。在时刻t03，随着分频时钟信号DCK3从高电平H转变到低电平L，产生反冲噪声，然而，随着具有相反相位的分频时钟信号DCK1从低电平L转变到高电平H，可以产生抵消由分频时钟信号DCK3引起的反冲噪声的反冲噪声。在时刻t04，随着分频时钟信号DCK4从高电平H转变到低电平L，产生反冲噪声，然而，随着具有相反相位的分频时钟信号DCK2从低电平L转变到高电平H，可以产生抵消由分频时钟信号DCK4引起的反冲噪声的反冲噪声。因此，在采样器电路对数据进行采样的同时，由分频时钟信号DCK1、…、DCK4产生的反冲噪声相对于参考信号的影响非常小。
参照图6中的(b)，在偏移校准时段期间，输入到执行偏移校准的采样器电路的偏移时钟信号OCK1被切换，输入到剩余采样器电路的偏移时钟信号OCK2、……、OCK4不被切换并且保持在高电平H。随着偏移时钟信号OCK1在时刻t11从高电平H转变到低电平L，会产生反冲噪声。该反冲噪声会影响施加到采样器电路的参考信号，并且会导致不精确的偏移调整信号的产生。
参照图6中的(c)，在偏移校准时段期间，输入到对其执行偏移校准的采样器电路的偏移时钟信号OCK1被切换，输入到另一采样器电路的偏移时钟信号OCK3被切换，并且剩余的偏移时钟信号OCK2和OCK4不被切换并且保持在高电平H。随着偏移时钟信号OCK1在时刻t21从高电平H转变到低电平L，产生反冲噪声，然而，具有相反相位的偏移时钟信号OCK3从低电平L转变到高电平H，因此可以产生抵消由偏移时钟信号OCK1引起的反冲噪声的反冲噪声。根据实施例的接收器将具有与施加到对其执行偏移校准操作的采样器电路的偏移时钟信号OCK1的相位相反的相位的偏移时钟信号OCK3施加到另一采样器电路，从而使由偏移时钟信号OCK1引起的反冲噪声偏移。因此，对于参考信号，正如采样器电路对数据进行采样一样，由偏移时钟信号OCK1、……、OCK4产生的反冲噪声的影响非常小。因此，可以产生补偿在接收数据DATA的操作中的偏移电压的偏移调整信号。
在一些实施例中，如图6中的(b)中所示，在偏移校准时段期间，输入到执行偏移校准的采样器电路的偏移时钟信号OCK1可以被切换，并且剩余的偏移时钟信号OCK2、OCK3和OCK4可以全部被切换。在这种情况下，如当采样器电路对数据进行采样时，对于参考信号，由偏移时钟信号OCK1、……、OCK4产生的反冲噪声的影响非常小。因此，可以产生补偿在接收数据DATA的操作中的偏移电压的偏移调整信号。
参照图7中的(a)，可以顺序地执行对于采样器电路SA1、采样器电路SA2、采样器电路SA3和采样器电路SA4的偏移校准。例如，在执行采样器电路SA1的偏移校准之后，可以执行接收与施加到采样器电路SA1的偏移时钟信号(下文称为“偏移校准时钟信号”)OCK1具有预定相位差(例如，90度)的偏移校准时钟信号OCK2的采样器电路SA2的偏移校准。在执行对于采样器电路SA2的偏移校准之后，可以执行接收与施加到采样器电路SA2的偏移校准时钟信号OCK2具有预定相位差(例如，90度)的偏移校准时钟信号OCK3的采样器电路SA3的偏移校准。偏移校准时钟信号OCK2与偏移校准时钟信号OCK1之间的相位差以及偏移校准时钟信号OCK3与偏移校准时钟信号OCK2之间的相位差之和可以是180度。即，可以对多个采样器电路SA1、……、SA4顺序地执行偏移校准。
在对于采样器电路SA1的偏移校准时段期间，施加到采样器电路SA1的偏移校准时钟信号OCK1和与偏移校准时钟信号OCK1相位相反的偏移校准时钟信号OCK3被切换。类似地，在对于采样器电路SA2的偏移校准时段期间，施加到采样器电路SA2的偏移校准时钟信号OCK2和与偏移校准时钟信号OCK2相位相反的偏移校准时钟信号OCK4被切换。在对于采样器电路SA3的偏移校准时段期间，施加到采样器电路SA3的偏移校准时钟信号OCK3和与偏移校准时钟信号OCK3相位相反的偏移校准时钟信号OCK1被切换。类似地，在对于采样器电路SA4的偏移校准时段期间，施加到采样器电路SA4的偏移校准时钟信号OCK4和与偏移校准时钟信号OCK4相位相反的偏移校准时钟信号OCK2被切换。
参照图7中的(b)，随着成对的相位彼此相反的偏移校准时钟信号OCK1、OCK3/OCK2、OCK4被施加，可以对被施加偏移校准时钟信号对的采样器电路对SA1、SA3/SA2、SA4执行偏移校准。当偏移校准时钟信号对OCK1和OCK3被施加时，对采样器电路SA1的偏移校准可以被执行，并且对采样器电路SA3的偏移校准可以被执行。当偏移校准时钟信号对OCK2和OCK4被施加时，对采样器电路SA2的偏移校准可以被执行，并且对采样器电路SA4的偏移校准可以被执行。
即，在图7中的(a)中，用于采样器电路SA1的偏移校准时段、用于采样器电路SA2的偏移校准时段、用于采样器电路SA3的偏移校准时段和用于采样器电路SA4的偏移校准时段被描述为是顺序的；然而，与图7中的(b)类似，可以按照用于采样器电路SA1的偏移校准时段、用于采样器电路SA3的偏移校准时段、用于采样器电路SA2的偏移校准时段和用于采样器电路SA4的偏移校准时段的顺序来执行偏移校准。
在上文中，描述了偏移校准时钟信号OCK1被施加到采样器电路SA1，并且与偏移校准时钟信号OCK1相位相反的偏移校准时钟信号OCK3被施加到采样器电路SA3，然而，偏移校准时钟信号OCK3可以被施加到其他采样器电路SA2、SA3和SA4之中的至少一个。
图8是示出根据另一实施例的半导体存储器装置的时钟控制电路、接收器和校准电路的框图。
参照图8，时钟控制电路800可以包括时钟缓冲器801和802以及分相器803。校准电路810可以包括内部时钟产生器811和偏移校准电路840。接收器820可以包括多个采样器电路821_1、……、821_n(例如，统称为SA 821)和多个锁存器822_1、……、822_n(例如，统称为锁存器822)。
时钟缓冲器801和802、多个采样器电路821_1、……、821_n、多个锁存器822_1、……、822_n和校准电路810的描述与图3中的类似或相同，因此被省略。
内部时钟产生器811可以在偏移校准时段期间产生待提供到分相器803的内部时钟信号SCK1、……、SCKn。
在接收数据DATA的时段期间，分相器803可以接收在时钟缓冲器802中缓冲的系统时钟信号ICK和ICKB以及在时钟缓冲器801中缓冲的数据时钟信号WCK和WCKB，并且可以产生分频时钟信号DCK1、……、DCKn。在偏移校准时段期间，分相器803可以使用内部时钟信号SCK1、……、SCKn来产生偏移时钟信号OCK1、……、OCKn。在一些实施例中，在偏移校准期间，分相器803可以在分相器803的内部信号路径上从内部时钟产生器811接收具有相反相位的内部时钟信号对，以输出偏移时钟信号OCK1、……、OCKn。参照图10和图11对此进行描述。在一些实施例中，分相器803可以将偏移时钟信号OCK1、……、OCKn施加到采样器电路821的时钟输入端子PH1、……、PHn。在一些实施例中，在偏移校准期间，分相器803可以将具有相反相位的内部时钟信号对从内部时钟产生器811接收到分相器803的输入端子，以输出偏移时钟信号OCK1、……、OCKn。这将在稍后参照图12进行描述。
图9是示出根据另一实施例的分相器的示例的框图。
参照图9，分相器900可以包括缓冲器910和920、第一分频器911、第二分频器921和转换器930。
缓冲器910可以接收数据时钟信号WCK和互补数据时钟信号WCKB，并且对数据时钟信号WCK和互补数据时钟信号WCKB进行差分地放大。第一分频器911可以对缓冲器910的输出进行分频，以产生具有不同相位的多个第一时钟信号W01、……、W04。例如，第一分频器911可以通过对缓冲器910的输出的频率进行四路分频来产生第一时钟信号W01、……、W04。第一分频器911的输出端子可以连接到第一缓冲器931的输入端子。例如，第一时钟信号W01、……、W04中的每个可以被施加到第一缓冲器931_1、……、931_4中的每个。
缓冲器920可以接收数据时钟信号WCK和互补数据时钟信号WCKB，并且可以对数据时钟信号WCK和互补数据时钟信号WCKB进行差分地放大。
第二分频器921可以对缓冲器920的输出进行分频，以产生具有不同相位的多个第二时钟信号W11、……、W14。例如，第二分频器921可以通过对缓冲器920的输出的频率进行四路分频来产生第二时钟信号W11、……、W14。第二分频器921的输出端子可以连接到第二缓冲器932的输入端子。例如，第二时钟信号W11可以施加到第二缓冲器932_1。第二时钟信号W12可以施加到第二缓冲器932_2。第二时钟信号W13可以施加到第二缓冲器932_3。第二时钟信号W14可以施加到第二缓冲器932_4。
在一些实施例中，当高频的数据时钟信号WCK和WCKB被施加时，缓冲器910和第一分频器911可以操作，并且当低频的数据时钟信号WCK和WCKB被施加时，缓冲器920和第二分频器921可以操作。当数据时钟信号WCK的频率相对高时，接收器激活缓冲器910，缓冲器910可以操作以对数据时钟信号WCK和互补数据时钟信号WCKB进行差分地放大并且可以接收数据时钟信号WCK和互补数据时钟信号WCKB。缓冲器910可以包括用于放大频率高的时钟信号的电流模式逻辑(CML)放大器。缓冲器920可以包括用于放大精确信号的互补金属-氧化物半导体(CMOS)放大器，尽管操作速度相对慢。
补偿电路922可以将补偿信号CP1和CP1B提供到第二分频器921。如果施加到包括在第二分频器921中的晶体管之中的可以在高电压电平区域中操作的一些晶体管的栅极的电压继续具有恒定的电压电平，则会发生由于BTI(偏置温度不稳定性)现象引起的劣化。通过使用补偿信号CP1和CP1B改变一些晶体管的栅极的电压电平，补偿电路922可以防止晶体管的劣化并且增加芯片寿命和操作的可靠性。
转换器930可以包括多个第一缓冲器931_1、……、931_4和多个第二缓冲器932_1、……、932_4。转换器930可以放大第一时钟信号W01、……、W04以作为分频时钟信号DCK1、……、DCK4输出。例如，一对第一缓冲器931_1和第二缓冲器932_1可以通过相对于第一时钟信号W03的相位检测并放大第一时钟信号W01的相位来产生分频时钟信号DCK1。一对第一缓冲器931_1和第二缓冲器932_1可以产生基本上等于第一时钟信号W01的相位并且具有比第一时钟信号W01的幅度大的幅度的分频时钟信号DCK1。
多个第一缓冲器931_1、……、931_4可以分别接收以CML电平摆动的两个第一时钟信号W01、……、W04，并且可以输出为以CML电平摆动的一个信号BCK1、……、BCK4。多个第一缓冲器931_1、……、931_4中的每个可以接收从第一分频器911输出的第一时钟信号W01、……、W04之中的两个第一时钟信号，并且对它们进行缓冲以输出一个信号BCK1、……、BCK4。例如，第一缓冲器931_1可以接收具有相反相位的第一时钟信号W01和W03，并且可以输出以CML电平摆动的一个信号BCK1。第一缓冲器931_2可以接收具有相反相位的第一时钟信号W02和W04，并且可以输出以CML电平摆动的一个信号BCK2。第一缓冲器931_3也可以接收具有相反相位的第一时钟信号W03和W01，并且可以输出以CML电平摆动的一个信号BCK3。第一缓冲器931_4也可以接收具有相反相位的第一时钟信号W04和W02，并且可以输出以CML电平摆动的一个信号BCK4。多个第二缓冲器932_1、……、932_4可以放大并输出从多个第一缓冲器931_1、……、931_4输出并以CML电平摆动的一个信号BCK1、……、BCK4，作为以CMOS电平摆动的一个分频时钟信号DCK1、……、DCK4。
补偿电路933可以将补偿信号CP2和CP2B提供到第二缓冲器932。如果施加到包括在第二缓冲器932中的晶体管之中的可以在高电压电平区域中操作的一些晶体管的栅极的电压继续具有恒定的电压电平，则会发生由于BTI现象引起的劣化。补偿电路933可以通过使用补偿信号CP2和CP2B来改变一些晶体管的栅极的电压电平。
在一些实施例中，补偿电路933可以在偏移校准期间将偏移时钟信号施加到转换器930的输出端子，即，采样器电路的时钟输入端子PH1、……、PH4。将一起参照图10对此进行描述。
图10是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的CMOS缓冲器的补偿电路的连接状态的视图。
参照图10，第二缓冲器1010_1的输出端子可以通过具有零个或多个反相器1030的路径连接到采样器电路的时钟输入端子PH1。补偿电路1020的输出端子也可以通过具有零个或多个反相器1030的路径连接到采样器电路的时钟输入端子PH1。补偿电路1020可以接收内部时钟信号SCK1并通过对内部时钟信号SCK1缓冲来输出补偿信号CP。补偿信号CP可以被提供到第二缓冲器1010_1的输出端子，以作为偏移时钟信号OCK1输出到采样器电路的时钟输入端子PH1。类似地，补偿电路1021可以接收内部时钟信号SCK3且通过对内部时钟信号SCK3缓冲来输出补偿信号CPB。补偿信号CPB可以被提供到第二缓冲器1010_3的输出端子，以通过具有零个或更多个反相器1031的路径输出到采样器电路的时钟输入端子PH3作为偏移时钟信号OCK3。由于内部时钟信号SCK1和内部时钟信号SCK3具有相反的相位，所以偏移时钟信号OCK1和偏移时钟信号OCK3也可以具有相反的相位。根据该实施例，通过使用彼此连接以提供分频时钟信号DCK1和DCK3的第二缓冲器1010_1和1010_3与采样器电路的时钟输入端子PH1和PH3之间的信号路径，可以提供偏移时钟信号OCK1和OCK3。
在一些实施例中，补偿电路922可以通过在偏移校准期间将补偿信号CP1和CP1B应用于第二分频器921的输出端子来输出偏移时钟信号。将参照图11一起对此描述。
图11是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的CMOS分频器的补偿电路的连接状态的示图。
参照图11，第二分频器1110的输出端子可以通过具有零个或多个反相器1130和1131的路径连接到第二缓冲器1140_1和1140_3的输入端子。第二缓冲器1140_1的输出端子可以通过具有零个或多个反相器1150的路径连接到采样器电路的时钟输入端子PH1。第二缓冲器1140_3的输出端子可以通过具有零个或多个反相器1151的路径连接到采样器电路的时钟输入端子PH3。补偿电路1120的输出端子也可以通过具有零个或多个反相器1130的路径连接到第二缓冲器1140_1的输入端子。补偿电路1120可以接收内部时钟信号SCK1，并且可以通过对内部时钟信号SCK1缓冲来将补偿信号CP输出到第二缓冲器1140_1的输入端子。第二缓冲器1140_1可以放大输入的补偿信号CP以作为偏移时钟信号OCK1输出到采样器电路的时钟输入端子PH1。
类似地，补偿电路1121可以接收内部时钟信号SCK3，并且可以通过对内部时钟信号SCK3缓冲来将补偿信号CPB输出到第二缓冲器1140_3的输入端子。第二缓冲器1140_3可以放大输入的补偿信号CPB以作为偏移时钟信号OCK3输出到采样器电路的时钟输入端子PH3。由于内部时钟信号SCK1和内部时钟信号SCK3具有相反的相位，所以偏移时钟信号OCK1和偏移时钟信号OCK3也可以具有相反的相位。根据本实施例，通过使用彼此连接以提供分频时钟信号DCK1和DCK3的第二分频器1110、第二缓冲器1140_1和1140_3与采样器电路的时钟输入端子PH1和PH3之间的信号路径，能够提供相位相反的偏移时钟信号OCK1和OCK3。
图12是示出根据另一实施例的在读出放大器的偏移校准时段期间输出时钟信号的分相器的示图。
参照图12，缓冲器1220的输入端子可以被输入内部时钟信号SCK和SCKB。内部时钟信号SCK和SCKB可以具有相反的相位。然后，缓冲器1220的输出信号可以被提供到第二分频器1221以进行分频，并且可以随后作为偏移时钟信号OCK1、……、OCK4输出。在偏移时钟信号OCK1、……、OCK4之中，具有相反相位的偏移时钟信号对OCK1、OCK3/OCK2、OCK4可以被施加到采样器电路的时钟输入端子PH1、PH3/PH2和PH4。根据该实施例，可以通过使用彼此连接以提供分频时钟信号DCK1和DCK3的分相器1200的信号路径来提供相位相反的偏移时钟信号OCK1、OCK3/OCK2和OCK4。特征1200、1210、1211、1222、1231(例如，1231_1、……、1231_4)、1232(例如，1232_1、……、1232_4)和1233与图9的900、910、911、922、931(例如，931_1、……、931_4)、932(例如，932_1、……、932_4)和933的特征相同或相似，因此将不再重复这些特征的描述。
图13是示出根据实施例的计算系统的框图。
参照图13，计算系统1300包括处理器1310、存储器1320、存储器控制器1330、存储装置1340、通信接口1350和总线1360。计算系统1300还可以包括其他通用组成元件。
处理器1310控制计算系统1300的每个组件的整体操作。处理器1310可以被实现为诸如中央处理单元(CPU)、应用处理器(AP)和图形处理单元(GPU)的各种处理单元中的至少一个。
存储器1320存储各种数据和指令。存储器1320可以用参照图1至图12描述的存储器装置来实现。存储器控制器1330控制数据或指令传送到存储器1320和从存储器1320传送。存储器控制器1330可以用参照图1至图12描述的存储器控制器来实现。在一些实施例中，存储器控制器1330可以被设置为与处理器1310分离的芯片。在一些实施例中，存储器控制器1330可以被设置为处理器1310的内部构造。
存储装置1340非临时地存储程序和数据。在一些实施例中，存储装置1340可以被实现为非易失性存储器。通信接口1350支持计算系统1300的有线/无线互联网通信。另外，通信接口1350可以支持除了互联网通信之外的各种通信方法。总线1360提供计算系统1300的组成元件之间的通信功能。总线1360可以包括根据组成元件之间的通信协议的至少一种类型的总线。
在一些实施例中，参照图1至图12描述的每个组成元件或者两个或更多个组成元件的组合可以实现为数字电路、可编程或不可编程逻辑装置或阵列、专用集成电路(ASIC)等。
如本领域中传统的，可以根据执行所描述的一个或更多个功能的块来描述和示出实施例。在这里可以被称为单元或模块等的这些块由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以体现在一个或更多个半导体芯片中，或者可以体现在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者可以由处理器(例如，一个或更多个编程的微处理器和相关联的电路)实现，或者可以由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实现。在不脱离公开的范围的情况下，实施例的每个块可以物理地分成两个或更多个相互作用且离散的块。同样地，在不脱离公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的一方面可以通过存储在非暂时性存储介质内并由处理器执行的指令来实现。
虽然已经结合目前被认为是实际的实施例描述了本公开，但是将理解的是，公开不限于所公开的实施例。相反，其旨在覆盖包括在所附权利要求的精神和范围内的各种修改和等同布置。

Claims (23)

1.一种半导体装置，所述半导体装置包括：
多个采样器电路，被配置为：接收多个偏移时钟信号或多个分频时钟信号，并且响应于所述多个分频时钟信号中的每个对数据信号进行采样；以及
校准电路，被配置为：将所述多个偏移时钟信号之中的第一偏移时钟信号施加到所述多个采样器电路之中的第一采样器电路，将所述多个偏移时钟信号之中的具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到所述多个采样器电路之中的第二采样器电路，并且基于响应于第一偏移时钟信号而输出的第一采样器电路的输出来产生用于调整第一采样器电路的偏移的第一偏移调整信号。
2.根据权利要求1所述的半导体装置，其中，校准电路包括被配置为产生第一偏移时钟信号和第二偏移时钟信号的时钟产生器。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：分相器，被配置为通过对同步于数据信号而接收到的数据时钟信号进行分频来产生所述多个分频时钟信号。
4.根据权利要求3所述的半导体装置，其中：
校准电路包括被配置为产生第一内部时钟信号和第二内部时钟信号的时钟产生器，并且
分相器通过对第一内部时钟信号进行缓冲来产生第一时钟信号，并且通过对第二内部时钟信号进行缓冲来产生第二时钟信号。
5.根据权利要求4所述的半导体装置，其中，分相器包括：
分频器，被配置为：以预定相位差对输入到分频器输入端子的时钟信号进行分频以产生多个第一时钟信号，并且将所述多个第一时钟信号输出到分频器输出端子；以及
缓冲器，被配置为对输入到缓冲器输入端子以输出到缓冲器输出端子的所述多个第一时钟信号进行缓冲。
6.根据权利要求5所述的半导体装置，其中：
分相器还包括补偿电路，补偿电路被配置为将劣化补偿信号施加到包括在分频器中的晶体管之中的至少一个栅极，并且
补偿电路对待施加到分频器输出端子作为第一偏移时钟信号和第二偏移时钟信号的第一内部时钟信号和第二内部时钟信号进行缓冲。
7.根据权利要求5所述的半导体装置，其中：
分相器还包括补偿电路，补偿电路被配置为将劣化补偿信号施加到包括在缓冲器中的晶体管之中的至少一个栅极，并且
补偿电路对待施加到缓冲器输出端子作为第一偏移时钟信号和第二偏移时钟信号的第一内部时钟信号和第二内部时钟信号进行缓冲。
8.根据权利要求3所述的半导体装置，其中：
校准电路包括被配置为产生内部时钟信号的时钟产生器，并且
分相器对内部时钟信号进行分频以产生第一偏移时钟信号和第二偏移时钟信号。
9.根据权利要求1所述的半导体装置，其中，所述多个采样器电路中的每个包括：
放大器，被配置为对数据信号与参考信号之间的电压差进行放大并输出；以及
偏移调整电路，被配置为当数据信号被输入到放大器时，根据第一偏移调整信号施加对放大器的偏移进行调整的电压。
10.根据权利要求9所述的半导体装置，其中，参考信号被共同施加到第一采样器电路的放大器和第二采样器电路的放大器。
11.根据权利要求9所述的半导体装置，其中，当第一偏移时钟信号被施加到第一采样器电路的放大器并且第二偏移时钟信号被施加到第二采样器电路的放大器时，校准电路产生第一偏移调整信号。
12.根据权利要求11所述的半导体装置，其中，当第一偏移时钟信号被施加到第一采样器电路的放大器并且第二偏移时钟信号被施加到第二采样器电路的放大器时，校准电路在距第一偏移调整信号的一个时段内产生调整第二采样器电路的放大器的偏移的第二偏移调整信号。
13.根据权利要求1所述的半导体装置，其中：
校准电路在产生第一偏移调整信号之后，将所述多个偏移时钟信号之中的第三偏移时钟信号施加到所述多个采样器电路之中的第三采样器电路，并且基于响应于第三偏移时钟信号而输出的第三采样器电路的输出来产生用于调整第三采样器电路的偏移的第三偏移调整信号，并且
第三偏移时钟信号和第一偏移时钟信号之间的相位差与第二偏移时钟信号和第三偏移时钟信号之间的相位差之和为180度。
14.根据权利要求1所述的半导体装置，其中：
对于n个采样器电路，所述多个偏移时钟信号具有360/n度的相位差，其中，n是大于零的自然数，并且
校准电路按施加到所述多个采样器电路中的每个的所述多个偏移时钟信号中的每个的相位差顺序来顺序地执行对于所述多个采样器电路的偏移校准。
15.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，包括多个存储器单元；
时钟控制电路，被配置为接收数据时钟信号并且对数据时钟信号进行分频以产生多个分频时钟信号；
多个采样器电路，被配置为接收数据信号并且同步于所述多个分频时钟信号对数据信号进行采样；
读出放大器，被配置为将被采样的数据信号写入到所述多个存储器单元；以及
校准电路，被配置为将具有彼此相反相位的多个偏移时钟信号施加到所述多个采样器电路，以基于同步于所述多个偏移时钟信号产生的所述多个采样器电路的输出来执行所述多个采样器电路的偏移校准。
16.根据权利要求15所述的半导体存储器装置，其中：
所述时钟控制电路还接收系统时钟信号并且对待提供到校准电路的系统时钟信号进行缓冲，并且
校准电路基于缓冲的系统时钟信号来产生所述多个偏移时钟信号。
17.根据权利要求15所述的半导体存储器装置，其中：
时钟控制电路的输出端子连接到所述多个采样器电路的时钟输入端子，并且
校准电路通过时钟控制电路的输出端子将多个偏移时钟信号施加到所述多个采样器电路的时钟输入端子。
18.根据权利要求17所述的半导体存储器装置，其中：
时钟控制电路还接收系统时钟信号并且对待提供到校准电路的系统时钟信号进行缓冲，并且
校准电路将缓冲的系统时钟信号提供到时钟控制电路，使得时钟控制电路将所述多个偏移时钟信号输出到时钟控制电路的输出端子。
19.根据权利要求15所述的半导体存储器装置，其中，校准电路将所述多个偏移时钟信号之中的第一偏移时钟信号施加到所述多个采样器电路之中的第一采样器电路，并且在将所述多个偏移时钟信号之中的具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到第二采样器电路的同时，顺序地执行所述多个采样器电路之中的第一采样器电路和第二采样器电路的偏移校准。
20.根据权利要求15所述的半导体存储器装置，其中：
对于n个采样器电路，所述多个偏移时钟信号具有360/n度的相位差，其中，n是大于0的自然数，并且
校准电路按施加到所述多个采样器电路中的每个的所述多个偏移时钟信号中的每个的相位差顺序来顺序地执行对于所述多个采样器电路的偏移校准。
21.一种偏移校准方法，所述偏移校准方法包括：
将第一电压和第二电压施加到第一放大器的两个输入端子和与第一放大器不同的第二放大器的两个输入端子；
将第一时钟信号施加到第一放大器的时钟输入端子，并且将具有与第一时钟信号的相位相反的相位的第二时钟信号施加到第二放大器的时钟输入端子；以及
在施加第一时钟信号和第二时钟信号的同时，通过使用从第一放大器的输出端子输出的电压产生调整第一放大器的偏移的第一偏移调整信号来执行第一放大器的偏移校准。
22.根据权利要求21所述的偏移校准方法，所述偏移校准方法还包括：在施加所述第一时钟信号和所述第二时钟信号的同时，通过使用从第二放大器的输出端子输出的电压产生调整第二放大器的偏移的第二偏移调整信号来执行第二放大器的偏移校准。
23.根据权利要求21所述的偏移校准方法，所述偏移校准方法还包括：将第一偏移调整信号施加到与第一放大器的两个输出端子连接的第一偏移调整电路，并且调整第一放大器的偏移。
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