KR101282275B1 - 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치 - Google Patents

반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치 Download PDF

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Abstract

본 발명은, 용이하게 시험을 행할 수 있는 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치를 제공하는 것을 과제로 한다.
본 발명의 반도체 기억 장치는, 데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT 회로와, 상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와, 상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부와, 상기 ODT 회로에 접속되는 발진기를 포함하고, 상기 메모리 블럭의 시험시에, 상기 발진기로부터 상기 ODT 회로에 시험용의 신호가 공급된다.

Description

반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치{SEMICONDUCTOR MEMORY DEVICE AND INFORMATION PROCESSING APPARATUS INCLUDING THE SAME}
본 발명은, 반도체 기억 장치 및 반도체 기억 장치를 포함하는 정보 처리 장치에 관한 것이다.
종래로부터, RAM(Random Access Memory)과, ODT(On Die Termination) 회로와, JTAG(Joint Test Action Group) 회로를 포함하는 반도체 기억 장치가 있었다. RAM은, 데이터 입출력 포트에 접속되어 있고, ODT 회로는, 데이터 입출력 포트와 종단(終端) 포트 사이에 설치되어 있다. JTAG 회로는, 명령에 따라, 데이터 입출력 포트와 종단 포트가 연결되도록 ODT 회로를 제어한다.
또한, 종단 저항을 가지는 종단 저항 회로에 상기 종단 저항에 병렬로 부가된 종단 저항보다 큰 시험용 저항을 가지는 시험용 저항 회로와, 상기 시험용 저항 회로에 고전압(H) 또는 저전압(L)을 인가하는 제어 회로를 포함하는 종단 저항 회로가 있었다. 시험용 저항 회로는, 종단 저항 회로가 정상으로 동작하고 있는 경우와 고장나 있는 경우에 다른 전압을 출력한다.
일본국 특허공개 제2009-252307호 공보 일본국 특개평 11-264856호 공보
그런데, 종래의 반도체 기억 장치에 있어서, 예를 들면, 반도체 기억 장치 단독으로 노이즈 마진 시험을 행하기 위해서는, 반도체 기억 장치의 전원 전압을 바꾸거나 또는 변동시킬 필요가 있었다.
또한, 반도체 기억 장치를 CPU(Central Processing Unit : 중앙 연산 처리 장치) 등과 함께 회로 기판에 실장(實裝)한 상태에서는, 동작 주파수 이외의 주파수의 클럭을 반도체 기억 장치에 인가할 수 없기 때문에, 노이즈 마진 시험을 행하는 것이 곤란했다.
또한, 종래의 반도체 기억 장치에 있어서, 예를 들면, 온도 시험을 행할 경우에는, 반도체 기억 장치를 고온조(槽)에 넣어서 시험을 행할 필요가 있었다.
또한, 종래의 종단 저항 회로는, LSI(Large Scale Integrated circuit : 대규모 집적 회로)의 시험 결과에 따른 전압을 출력하는 것이며, 예를 들면, LSI의 노이즈 마진 시험 또는 온도 시험을 행하려면, 전원 전압의 변경, 또는, 고온조에서의 승온(昇溫)이 필요했다.
이와 같이, 종래의 반도체 기억 장치 또는 종단 저항 회로에는, 용이하게 시험을 행할 수 없다는 문제가 있었다.
그래서, 용이하게 시험을 행할 수 있는 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예의 반도체 기억 장치는, 데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT 회로와, 상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와, 상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부와, 상기 ODT 회로에 접속되는 발진기를 포함하고, 상기 메모리 블럭의 시험시에, 상기 발진기로부터 상기 ODT 회로에 시험용 신호가 공급된다.
용이하게 시험을 행할 수 있는 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치를 제공할 수 있다.
도 1은 실시예 1의 반도체 기억 장치를 포함하는 PC(1)의 내부 구성을 나타내는 도면.
도 2는 실시예 1의 메모리(100)의 구성을 나타내는 블럭도.
도 3은 통상 모드와 시험 모드에 있어서의 각 스위치의 온/오프의 설정을 나타내는 도면.
도 4는 실시예 1의 메모리(100)의 시험 수순을 나타내는 도면.
도 5는 실시예 2의 메모리(200)의 구성을 나타내는 블럭도.
도 6은 실시예 2의 메모리(200)의 시험 수순을 나타내는 도면.
이하, 본 발명의 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치를 적용한 실시예에 대해서 설명한다.
<실시예 1>
도 1은 실시예 1의 반도체 기억 장치를 포함하는 PC(Personal Computer)(1)의 내부 구성을 나타내는 도면이다.
PC(1)는, 실시예 1의 반도체 기억 장치를 포함하는 정보 처리 장치의 일례이다. PC(1)는, CPU(Central Processing Unit : 중앙 연산 처리 장치)(2), 칩셋(3, 4), X-Bus용 버퍼(5), 메모리(100), 및 PCI(Peripheral Components Interconnect) 슬롯(6)을 포함한다. PC(1)는, USB(Universal Serial Bus) 커넥터(7), 그래픽부(8), 하드 디스크(9), 및 BIOS(Basic Input Output System) R0M(Read Only Memory :판독 전용 메모리)(10)을 더 포함한다.
CPU(2)는, 칩셋(3)에 접속되어 있고, 칩셋(3)을 통해, 칩셋(4), 주기억 장치인 메모리(100), 및 그래픽부(8)와 접속되어 있다. CPU(2)는, 예를 들면, 칩셋(3)을 통해 메모리(100)와의 사이에서 데이터의 판독 또는 기입을 행하면서, 연산 처리를 실행한다.
칩셋(3)은, 소위 노스 브리지(North Bridge)로서의 칩셋이며, 메모리 컨트롤러 및 그래픽 인터페이스 등의 제어 회로를 포함한다. 칩셋(3)에는, CPU(2), 메모리(100), PCI 슬롯(6), 및 그래픽부(8)가 버스를 통해 접속된다.
칩셋(4)은, 소위 사우스 브리지(South Bridge)로서의 칩셋이며, X-Bus용 버퍼(5), PCI 슬롯(6), USB 커넥터(7), 및 하드 디스크(9)를 접속하는 I/O(Input/Output) 포트 등을 포함한다.
칩셋(4)에는, X-Bus용 버퍼(5), PCI 슬롯(6), USB 커넥터(7), 및 하드 디스크(9)가 버스를 통해 접속된다. PCI 슬롯(6)은, 칩셋(3)과 칩셋(4) 사이의 버스에 접속되어 있다.
X-Bus용 버퍼(5)는, 칩셋(4)과 BIOS ROM(10) 사이에 접속되어 있고, BIOS ROM(10)과 X-Bus용 버퍼(5) 사이를 접속하는 X-Bus용 버퍼이다.
메모리(100)는, PC(1)의 주기억 장치이며, 예를 들면, DRAM(Dynamic Random Access Memory)을 사용할 수 있다. 메모리(100)는, 칩셋(3)을 통해 CPU(2)에 접속되어 있고, CPU(2)에 의해 데이터의 판독 또는 기입이 행해진다.
PCI 슬롯(6)은, PCI 규격의 커넥터 또는 단자 등을 가지는 외부 메모리 또는 무선 카드 등을 접속하기 위한 슬롯이다.
USB 커넥터(7)는, USB 규격의 커넥터 또는 단자 등을 가지는 외부 기기(예를 들면, 메모리 등)를 접속하기 위한 커넥터이다.
그래픽부(8)는, 액정 모니터 등의 모니터가 접속되어, 모니터로의 표시를 제어하는 제어부이다.
하드 디스크(9)는, 외부 기억 장치이며, CPU(2)가 연산 처리를 행하기 위해서 필요한 데이터, CPU(2)가 연산 처리에 의해 생성한 데이터, 혹은, PCI 슬롯(6), 또는 USB 커넥터(7) 등을 통해서 서버에 입력된 데이터를 보관한다.
BIOS ROM(10)은, BIOS 프로그램을 저장하는 ROM이며, X-Bus용 버퍼(5)를 통해 칩셋(4)에 접속되어 있다.
또한, 도 1에는, 정보 처리 장치의 일례로서 PC(1)를 나타내지만, 정보 처리 장치는, 서버여도 된다.
다음에, 도 2를 이용하여, 실시예 1의 메모리(100)에 대해서 설명한다.
도 2는 실시예 1의 메모리(100)의 구성을 나타내는 블럭도이다.
메모리(100)는, 반도체 기억 장치의 일례이며, 여기에서는, 일례로서 메모리(100)가 DRAM인 형태에 대해서 설명한다.
메모리(100)는, 단자(100A~100I), 모드 제어부(101), ODT(On Die Termination) 컨트롤러(102), 발진기(103), 스위치부(104), 컨트롤러(Control Logic)(110), 모드 레지스터(Mode Register)(111), 및 어드레스 레지스터(Address Register)(120)를 포함한다. 단자(100A~100I)는, 칩셋(3)(도 1 참조)에 접속되어 있다.
메모리(100)는, 버스(121), 로우 디코더(Row Decoder)(130), 리프레시 카운터(Refresh Counter)(131), 컬럼 디코더(Co1umn Decoder)(132), I/O(Input/Output) 포트(133), 및 메모리 어레이(Memory Array)(140)를 더 포함한다.
메모리(100)는, 리드 드라이버(Read Driver)(150), DLL(De1ay Locked Loop)(151), 및 라이트 드라이버(Write Driver)(152)를 더 포함한다.
메모리(100)는, 버스(160, 161, 162, 163, 164, 165), 스위치부(170A, 170B), 데이터 입출력 단자(180A), 데이터 스트로브 신호 입출력 단자(180B), 및 ODT 회로(190A, 190B)를 더 포함한다.
한편, 도 2에 나타내는 메모리(100)는, 예를 들면, LSI(Large Scale Integrated circuit : 대규모 집적 회로)에 의해 실현되며, 반도체 제조 기술에 의해 하나의 메모리 칩으로서 제조하는 것이 가능하다.
모드 제어부(101)는, 메모리(100)의 시험을 행하는 모드(시험 모드)와, DRAM으로서의 통상의 동작을 행하는 모드(통상 모드)의 선택을 행한다. 모드 제어부(101)는, CPU(2)(도 1 참조)로부터 단자(100A)를 통해 입력되는 모드 선택 지령에 기초하여, 시험 모드 또는 통상 모드를 선택하고, 선택한 모드를 나타내는 모드 선택 신호를 ODT 컨트롤러(102)에 출력한다.
모드 제어부(101)로서는, 예를 들면, 칩셋(3)을 통해 CPU(2)(도 l 참조)로부터 입력되는 모드 선택 지령에 기초하여, 모드 선택 신호를 출력하는 조합 회로를 이용하면 된다.
여기에서, 메모리(100)의 시험이란, 메모리(100)의 노이즈 마진 시험 또는 온도 시험을 말한다. 메모리(100)의 노이즈 마진 시험 또는 온도 시험을 행할 때를 시험시라 칭하고, 메모리(100)의 시험을 행하기 위해서 모드 제어부(101)가 설정하는 모드를 시험 모드라 칭한다. 시험 모드에는, 노이즈 마진 시험을 행하는 노이즈 마진 시험 모드와, 온도 시험을 행하는 온도 시험 모드가 있다.
시험 모드에서는, 메모리(100)는 데이터의 판독 동작 및 기입 동작을 행할 수 없고, 메모리 어레이(140)에 저장된 데이터를 변경할 수 없다. 단, 데이터의 리프레시는 행해진다.
또한, 메모리(100)의 통상의 동작이란, 메모리(100)의 시험을 행하지 않고, 메모리(100)가 DRAM으로서 데이터의 판독 동작 또는 기입 동작을 행하는 것을 말한다. 메모리(100)가 데이터의 판독 동작 또는 기입 동작을 행할 수 있을 때를 통상 동작시라 칭하고, 메모리(100)에 통상의 동작을 행하게 하기 위해서 모드 제어부(101)가 설정하는 모드를 통상 모드라 칭한다.
ODT 컨트롤러(102)는, 입력 측이 모드 제어부(101)에 접속되어 있고, 출력 측이 스위치부(104), 스위치부(170A, 170B), 및 ODT 회로(190A, 190B)에 접속되어 있다.
ODT 컨트롤러(102)는, 모드 제어부(101)로부터 입력되는 모드 선택 신호에 기초하여, 스위치부(104) 및 스위치부(170A, 170B)의 온/오프의 제어와, ODT 회로(190A, 190B)에 각각 포함되는 스위치부(1911~191n, 1911~191m)의 온/오프의 제어를 행한다.
ODT 컨트롤러(102)로서는, 예를 들면, 모드 제어부(101)로부터 입력되는 모드 선택 신호에 기초하여, 각 스위치부(104, 170A, 170B, 1911~191n, 1911~191m)의 온/오프의 제어를 행할 수 있는 조합 회로를 사용하면 된다.
여기에서, n은 2 이상의 자연수이며, ODT 회로(190A)에 포함되는 스위치부(1911~191n)의 개수를 나타낸다. 또한, m은 2 이상의 자연수이며, ODT 회로(190A)에 포함되는 스위치부(1911~191m)의 개수를 나타낸다. n과 m은 동일한 수이어도 되고, 다른 수이어도 된다.
발진기(103)는, 임의의 주파수의 클럭 신호를 발진할 수 있는 발진기이다. 발진기(103)는, 컨트롤러(110) 내의 모드 레지스터(111)로부터 시험 모드 신호가 입력되면, 시험 모드 신호에 의해 특정되는 주파수의 클럭 신호를 발진한다.
발진기(103)의 출력 단자는, 스위치부(104) 및 버스(161)를 통해 ODT 회로(19OA)에 접속되어 있고, 발진기(103)가 출력하는 클럭 신호는, 메모리(100)의 시험시에 스위치부(170A)가 오프로 된 상태에서, ODT 회로(190A)에 공급된다.
스위치부(104)는, 발진기(103)와 버스(161) 사이에 접속되어 있고, ODT 컨트롤러(102)에 의해 온/오프의 제어가 행해진다. 스위치부(104)는, 메모리(100)의 시험을 행할 때는 온으로 되고, 메모리(100)가 DRAM으로서의 통상 동작을 행할 때에는 오프로 된다. 스위치부(104)는, 예를 들면, ODT 컨트롤러(102)에 의해 온/오프가 전환되는 트랜지스터를 사용하면 된다.
컨트롤러(110)는, 모드 레지스터(111)를 포함하고, DRAM으로서의 메모리(100)의 동작 제어를 행하는 제어부이며, 예를 들면, 조합 회로에 의해 실현된다.
컨트롤러(110)에는, 모드 제어부(101)로부터 모드 선택 신호가 입력됨과 함께, CPU(2)로부터 칩셋(3)(도 1 참조)을 통해, 리셋 신호(RESET), 클럭 이네이블 신호(CKE(Clock Enable)), 및 차동 클럭(CK/CK#)이 입력된다.
리셋 신호(RESET), 클럭 이네이블 신호(CKE), 및 차동 클럭(CK/CK#)은, 각각, 단자(100B, 100C, 100D)를 통해, 칩셋(3)으로부터 메모리(100) 내의 컨트롤러(110)에 입력된다.
또한, 컨트롤러(110)에는, 또한, CPU(2)로부터 칩셋(3)(도 1 참조)을 통해, 칩 셀렉트 신호(CS(Chip Select)#), 로우 어드레스 스트로브 신호(RAS(Row Address Strobe)#), 컬럼 어드레스 스트로브 신호(CAS(Column Address Strobe)#), 및 라이트 이네이블 신호(WE(Write Enable)#)가 입력된다.
칩 셀렉트 신호(CS#), 로우 어드레스 스트로브 신호(RAS#), 컬럼 어드레스 스트로브 신호(CAS#), 및 라이트 이네이블 신호(WE#)는, 각각, 단자(100D, 10OE, 100F, 100H)를 통해, 칩셋(3)으로부터 메모리(100) 내의 컨트롤러(110)에 입력된다.
모드 레지스터(111)는, 시험 모드 신호를 ODT 컨트롤러(102) 및 발진기(103)에 출력한다.
한편, 신호명의 말미에 #이 붙는 신호는, L(Low) 레벨에서 동작이 행해지는 신호를 나타낸다.
어드레스 레지스터(120)는, CPU(2)로부터 칩셋(3)(도 1 참조)을 통해 입력되는 어드레스 신호(AD(Address))를 보유하는 레지스터이다. 어드레스 신호(AD)에는, 로우 어드레스 신호와 컬럼 어드레스 신호가 포함된다. 어드레스 신호(AD)는, 단자(100I)를 통해, 칩셋(3)으로부터 메모리(100) 내의 컨트롤러(110)에 입력된다.
어드레스 레지스터(120)가 출력하는 로우 어드레스 신호와 컬럼 어드레스 신호는, 버스(121)를 통해, 로우 디코더(130)와 컬럼 디코더(132)에 입력된다.
버스(121)는, 컨트롤러(110), 어드레스 레지스터(120), 로우 디코더(130), 컬럼 디코더(132), 및 I/O 포트(133)를 접속한다.
로우 디코더(130)는, 어드레스 레지스터(120)로부터 버스(121)를 통해 입력되는 로우 어드레스 신호를 디코딩해서 로우 어드레스 데이터를 출력한다. 로우 어드레스 데이터에 의해, 메모리 어레이(140) 내에 있어서의 로우 선택이 행해진다.
또한, 로우 데이터(130)는, 리프레시 카운터(131)로부터 카운트 업 신호가 입력되면, 로우마다 로우 어드레스 스트로브 신호를 출력해서 리프레시 동작을 행한다.
리프레시 카운터(131)는, DRAM의 리프레시 동작을 행하기 위한 소정의 시간을 카운트하고 있고, 소정 시간마다 로우 데이터(130)에 카운트 업 신호를 출력한다. 이에 따라, 로우 디코더(130)에 의해 리프레시 동작이 행해진다.
컬럼 디코더(132)는, 어드레스 레지스터(120)로부터 버스(121)를 통해 입력되는 컬럼 어드레스 신호를 디코딩해서 컬럼 어드레스 데이터를 출력한다. 컬럼 어드레스 데이터에 의해, 메모리 어레이(140) 내에 있어서의 컬럼 선택이 행해진다.
I/O 포트(133)는, 컨트롤러(110)로부터 버스(121)를 통해 입력되는 라이트 이네이블 신호(W/E)에 기초하여, 메모리 어레이(140)로부터의 데이터의 판독, 또는, 메모리 어레이(140)로의 데이터의 기입을 행한다.
메모리 어레이(140)에는 다수의 비트 셀이 있고, 데이터의 판독 또는 기입이 행해지는 비트 셀은, 로우 어드레스 데이터와 컬럼 어드레스 데이터에 의해 지정된다.
데이터(DQ)를 기입할 때는, 데이터(DQ)는, 데이터 입출력 단자(180A)로부터 버스(161, 165)를 통해 라이트 드라이버(152)에 입력되고, 데이터 스트로브 신호는, 데이터 스트로브 신호 입출력 단자(180B)로부터 버스(164)를 통해 라이트 드라이버(152)에 입력된다.
그리고, I/O 포트(133)는, 라이트 드라이버(152)로부터 버스(163)를 통해 입력되는 데이터 스트로브 신호(DQS)의 상승의 타이밍에서, 데이터(DQ)를 메모리 어레이(140)에 기입한다.
I/O 포트(133)는, 데이터를 판독할 때는, 메모리 어레이(140)로부터 출력되는 데이터 스트로브 신호의 상승의 타이밍에서, 메모리 어레이(140)로부터 데이터를 판독한다.
메모리 어레이(140)로부터 판독된 데이터(DQ)와 데이터 스트로브 신호(DQS)는, 버스(160)를 통해 리드 드라이버(150)에 입력된다. 그리고, 데이터(DQ)는, 버스(161)를 통해 데이터 입출력 단자(180A)로부터 출력되고, 데이터 스트로브 신호(DQS)는, 버스(162, 164)를 통해 데이터 스트로브 신호 입출력 단자(180B)로부터 출력된다.
한편, 메모리 어레이(140)로부터 데이터를 판독할 때와, 데이터를 기입할 때에는, 센스 앰프(Sense Amplifier)(141)에서, 데이터의 증폭 및 파형 정형이 행해진다.
메모리 어레이(140)는, 어레이 형상으로 배열된 다수의 비트 셀을 포함한다. 각 비트 셀은, 워드 라인과 비트 라인의 교점에 배치되고, 로우 어드레스에 의해 특정되는 워드 라인과, 컬럼 어드레스에 의해 특정되는 비트 라인의 교점에 있는 비트 셀이 지정된다.
도 2에는, 1개의 메모리 어레이(140)를 나타내지만, 메모리 어레이(140)는 여러 개 있어도 된다. 메모리 어레이(140)가 여러 개 있는 경우에는, 메모리 어레이(140)의 하나하나를 뱅크라 칭해서 구별하고, 뱅크 어드레스를 부여하면 된다.
그리고, 뱅크 어드레스를 나타내는 뱅크 어드레스 신호를 어드레스 레지스터(120)에 입력하는 어드레스 신호에 포함시켜, 어드레스 레지스터(120)로부터 출력되는 뱅크 어드레스 신호를 뱅크 디코더에서 디코딩한 뱅크 데이터를 I/O 포트(133)에 입력하고, I/O 포트(133)에서 뱅크의 선택을 행하면 된다.
이 경우, 뱅크의 수만큼 데이터(DQ) 및 데이터 스트로브 신호(DQS)의 비트 수가 늘어난다. 예를 들면, 뱅크의 수가 8개인 경우에는, 비트 라인(160~164)을 8개로 함과 함께, 데이터 입출력 단자(180A) 및 데이터 스트로브 신호 입출력 단자(180B)에서 8비트의 데이터를 입출력할 수 있도록 하면 된다.
리드 드라이버(150)에는, DLL(151)이 접속되어 있다. DLL(151)은, 칩셋(3)(도 1 참조)으로부터 입력되는 차동 클럭(CK/CK#)에 기초하여, 소정의 타이밍의 클럭을 리드 드라이버(150)에 출력한다.
리드 드라이버(150)는, 메모리 어레이(140)로부터 판독된 데이터(DQ)와 데이터 스트로브 신호(DQS)의 파형 정형 및 증폭을 행하고, DLL(151)로부터 입력되는 클럭에 따라, 데이터(DQ)와 데이터 스트로브 신호(DQS)를 출력한다.
라이트 드라이버(152)는, 데이터 입출력 단자(180A)로부터 버스(161, 165)를 통해 입력되는 데이터(DQ)와, 데이터 스트로브 신호 입출력 단자(180B)로부터 버스(164)를 통해 입력되는 데이터 스트로브 신호의 파형 정형 및 증폭을 행하고, I/O 포트(133)에 출력한다.
버스(160)는, I/O 포트(133)와 리드 드라이버(150)를 접속한다. 버스(161)는, 리드 드라이버(150)와 데이터 입출력 단자(180A)를 접속한다. 버스(162)는, 리드 드라이버(150)와 버스(164)를 접속한다. 스위치부(170A)는, 리드 드라이버(150)와 데이터 입출력 단자(180A) 사이에서 버스(161)에 삽입되어 있다.
버스(163)는, I/O 포트(133)와 라이트 드라이버(152)를 접속한다. 버스(164)는, 라이트 드라이버(152)와 데이터 스트로브 신호 입출력 단자(180B)를 접속한다. 버스(165)는, 버스(161)와 라이트 드라이버(152)를 접속한다. 스위치부(170B)는, 라이트 드라이버(152)와 데이터 스트로브 신호 입출력 단자(180B) 사이에서 버스(164)에 삽입되어 있다.
스위치부(170A)는, 리드 드라이버(150)와 데이터 입출력 단자(180A) 사이에서 버스(161)에 삽입되어 있고, ODT 컨트롤러(102)에 의해 온/오프의 제어가 행해진다. 스위치부(170A)는, 메모리(100)의 시험시에는 오프(개방)로 되고, 메모리(100)의 통상 동작시에는 온(폐쇄)으로 된다.
스위치부(170B)는, 라이트 드라이버(152)와 데이터 스트로브 신호 입출력 단자(18OB) 사이에서 버스(164)에 삽입되어 있고, ODT 컨트롤러(102)에 의해 온/오프의 제어가 행해진다. 스위치부(170B)는, 메모리(100)의 시험시에는 오프(개방)로 되고, 메모리(100)의 통상 동작시에는 온(폐쇄)으로 된다.
데이터 입출력 단자(180A)는, 메모리 어레이(140)에 기입하는 데이터의 메모리(100)로의 입력과, 메모리 어레이(140)로부터 판독한 데이터(DQ)의 메모리(100)로부터의 출력을 행하는 단자이다. 데이터 입출력 단자(180A)는, 칩셋(3)(도 1)에 접속된다.
데이터 스트로브 신호 입출력 단자(180B)는, 메모리 어레이(140)에 데이터를 기입할 때에 필요한 데이터 스트로브 신호(DQS)의 메모리(100)로의 입력과, 메모리 어레이(140)로부터 데이터(DQ)를 판독할 때에 메모리 어레이(140)로부터 출력되는 데이터 스트로브 신호(DQS)의 출력을 행하는 단자이다. 데이터 스트로브 신호 입출력 단자(180B)는, 칩셋(3)(도 1)에 접속된다.
ODT 회로(190A, 190B)는, 각각, 버스(161, 164)에 접속된다. ODT 회로(190A)는, 스위치부(1911~191n)와 저항기(1921~192n)를 포함한다. ODT 회로(190B)는, 스위치부(1911~191m)와 저항기(1921~192m)를 포함한다.
ODT 회로(190A)의 스위치부(1911~191n)와, ODT 회로(190B)의 스위치부(1911~191m)는, 각각, ODT 컨트롤러(102)에 의해 온/오프의 제어가 행해진다.
스위치부(1911~191n, 1911~191m)로서는, 예를 들면, ODT 컨트롤러(102)에 의해 온/오프가 전환되는 트랜지스터를 사용하면 된다.
ODT 회로(190A)의 저항기(1921~192n)와, ODT 회로(190B)의 저항기(1921~192m)는, 각각, 전원 전압(VDDQ/2)의 전원에 접속되어 종단되어 있다.
여기에서, 컨트롤러(110), 어드레스 레지스터(120), 로우 디코더(130), 리프레시 카운터(131), 컬럼 디코더(132), I/O 포트(133), 및 메모리 어레이(140)에는, 전원 전압(VDD)의 전원이 접속되어 있다.
또한, 리드 드라이버(150)와 라이트 드라이버(152)에는, 전원 전압(VDDQ)의 전원이 접속되어 있다.
전원 전압(VDD)의 전원과, 전원 전압(VDDQ)의 전원은, 전원의 라인이 다르다. 리드 드라이버(150)와 라이트 드라이버(152)에 접속되는 전원과, ODT 회로(190A, 190B)의 저항기(1921~192n, 1921~192m)에 접속되는 전원은, 동일한 전원 라인에 접속되어 있다.
또한, n은 2 이상의 자연수이며, ODT 회로(190A)에 포함되는 스위치부(1911~191n)와 저항기(1921~192n)의 개수를 나타낸다. 또한, m은 2 이상의 자연수이며, ODT 회로(190A)에 포함되는 스위치부(1911~191m)와 저항기(1921~192m)의 개수를 나타낸다. n과 m은 동일한 수이어도 되고, 다른 수이어도 된다.
또한, 메모리 어레이(140)가 여러 개 설치되어 있는 경우에는, 메모리 어레이(140)의 각 뱅크에 대응하는 버스(161, 164)에, 각각, ODT 회로(190A, 190B)를 접속하고, 스위치부(1911~191n)와 스위치부(1911~191m)의 온/오프를 ODT 컨트롤러(102)에서 제어하면 된다.
예를 들면, 메모리 어레이(140)의 뱅크 수가 8인 경우에는, 8개의 버스(161)의 각각에 ODT 회로(190A)를 1개씩 접속하고, 8개의 버스(164)의 각각에 ODT 회로(190B)를 1개씩 접속하고, 모든 스위치부(1911~191n, 1911~191m)의 온/오프를 ODT 컨트롤러(102)에서 제어하면 된다.
다음에, 실시예 1의 메모리(100)에 있어서의 온도 시험과 노이즈 마진 시험에 대해서 설명한다.
여기에서, 일례로서, 뱅크 수가 1이며, n이 3이며, m이 2라고 한다. 즉, ODT 회로(190A)는, 스위치부(1911, 1912, 1913)와 저항기(1921, 1922, 1923)를 포함하고, ODT 회로(190B)는, 스위치부(1911, 1912)와 저항기(1921, 1922)를 포함하는 것으로 한다.
그리고, 일례로서, ODT 회로(190A, 190B)의 저항기(1921와 1922)의 저항값은, 각각, 50Ω과 75Ω이며, ODT 회로(190A)의 저항기(1923)의 저항값은 10Ω인 것으로 한다.
이러한 경우에는, 메모리(100)의 통상 동작시에 있어서의 버스(161, 164)의 종단 저항을 조정하기 위해서, ODT 회로(190A, 190B)에서는, 저항값이 각각 50Ω과 75Ω의 저항기(1921와 1922) 중 어느 것을 이용하면 된다. 저항기(1921와 1922) 중 어느 것을 이용하는지는, 버스(161, 164)의 임피던스에 따라 적정하게 미리 선택해서, ODT 컨트롤러(102)에 의해 스위치부(1911와 1912)의 온/오프가 설정되도록 하면 된다.
또한, ODT 회로(190A) 내의 저항값이 10Ω인 저항기(1923)는, 종단 저항 조정용의 저항기(1921와 1922)보다 저항값이 낮으므로, 저항기(1921와 1922)보다도 많은 전류가 흐른다.
이 때문에, 발진기(103)로부터 저항값이 낮은 저항기(1923)에 클럭 형상의 전류를 공급하는 것에 의해, 메모리 어레이(140)를 효율적으로 가열할 수 있다.
실시예 1에서는, 이와 같이 ODT 회로(190A)의 저항기(1923)에 클럭 형상의 전류를 공급해서 메모리 어레이(140)를 가열하는 것에 의해, 메모리(100)의 온도 시험을 행한다.
메모리 어레이(140)에 시험용의 데이터를 기입하고, 스위치부(170A, 170B)를 오프로 해서 메모리 어레이(140)를 버스(161, 164)로부터 분리하고나서, ODT 회로(19OA)의 저항기(1923)에서 메모리 어레이(140)를 가열하면, 가열 전후의 데이터를 비교할 수 있다.
한편, 여기에서는, 저항기(1923)의 저항값을 10Ω으로 설정하는 형태에 대해서 설명하지만, 저항기(1923)의 저항값은 10Ω에 한정되지 않고, 메모리 어레이(140)의 온도 시험을 행하는 온도의 설정값에 따라 결정하면 된다.
또한, 여기에서는, 종단 저항 조정용의 저항기(1921와 1922)보다 저항값이 낮은 저항기(1923)를 ODT 회로(190A)에 설치하는 형태에 대해서 설명하지만, 이러한 저항기(1923)를 설치하는 대신에, 여러 개의 저항기의 저항기(1921, 1922)를 병렬로 접속하는 것에 의해, 온도 시험용의 낮은 저항값을 실현해도 된다. 저항기(1921, 1922)를 병렬로 접속하려면, 스위치부(1911, 1912)를 함께 온으로 하면 된다.
또한, 실시예 1에서는, 메모리 어레이(140)에 시험용의 데이터를 기입하고, 메모리 어레이(140)를 버스(161, 164)로부터 분리하고나서, 발진기(103)로부터 ODT 회로(190A)에 클럭을 공급하고, 그 후에 메모리 어레이(140)로부터 데이터를 판독하면, 메모리(100)의 노이즈 마진 시험을 행할 수 있다.
이러한 노이즈 마진 시험시에는, ODT 회로(190A) 내의 스위치부(1911~1913) 중 어느 1개만을 온으로 해서, 저항기(1921~1923) 중 어느 것에 클럭을 공급하면 된다.
예를 들면, 메모리(100)의 동작 주파수가 100㎒일 경우, 컨트롤러(110)에 입력되는 차동 클럭(CK/CK#)의 주파수는 100㎒이다. 이러한 경우에, 발진기(103)에서, 200㎒ 또는 300㎒의 클럭을 발진하여, 노이즈로서 ODT 회로(190A)에 입력한다.
ODT 회로(190A)의 저항기(1921~1923)는, 전원 전압(VDDQ/2)의 전원에 접속되어 있고, 이 전원은, 리드 드라이버(150)와 라이트 드라이버(152)의 전원과 공통이다.
스위치부(170A, 170B)를 오프로 하여 메모리 어레이(140)를 버스(161, 164)로부터 분리한 상태에서, 발진기(103)가 발진하는 클럭을 노이즈로서 ODT 회로(190A)에 입력하면, 리드 드라이버(150)와 라이트 드라이버(152)의 전원을 통해서, 메모리 어레이(140)의 데이터에 노이즈의 영향이 생기는지의 여부를 확인할 수 있다.
또한, 컨트롤러(110), 어드레스 레지스터(120), 로우 디코더(130), 리프레시 카운터(131), 컬럼 디코더(132), I/O 포트(133), 및 메모리 어레이(140)의 전원과, 리드 드라이버(150)와 라이트 드라이버(152)의 전원은, 전원의 라인이 다르다.
그러나, 양쪽의 전원의 근원은 같다. 이 때문에, 컨트롤러(110), 어드레스 레지스터(120), 로우 디코더(130), 리프레시 카운터(131), 컬럼 디코더(132), I/O 포트(133), 및 메모리 어레이(140)의 전원을 통해서 메모리 어레이(140)의 데이터에 노이즈의 영향이 생기는지의 여부를 확인할 수 있다.
실시예 1의 메모리(100)에서는, 상술한 바와 같이 스위치부(170A, 170B)를 오프로 한 상태에서, ODT 회로(190A)에 발진기(103)로부터 메모리 어레이(140)의 동작 주파수와는 다른 주파수의 클럭을 노이즈로서 입력하는 것에 의해, 노이즈 마진 시험을 행할 수 있다.
메모리(100)는, 도 1에 나타내는 바와 같이 PC(1)에 합체된 후에는, 자기의 동작 주파수와는 동작 주파수가 다른 기기(예를 들면, CPU(2), 칩셋(3) 등)에 접속되는 경우가 있다. 이러한 경우에는, 자기와는 동작 주파수가 다른 기기로부터 노이즈를 받는 경우가 있기 때문에, 노이즈 마진 시험에 있어서, 메모리(100)의 동작 주파수와는 다른 주파수의 클럭을 사용하는 것에 의해, 동작 확인을 행해두면 된다.
이 때문에, 노이즈 마진 시험을 행할 때에, 모드 레지스터(111)로부터 입력되는 시험 모드 신호에 의해, 발진기(103)는, 메모리(100)의 동작 주파수와는 다른 주파수의 클럭을 발진하는 것으로 한다. 이 경우에 시험 모드 신호에 기초하여 발진기(103)가 발진하는 클럭의 주파수는, 여러 종류 있어도 되고, 또한, 시험 중에 클럭의 주파수를 변동시키도록 해도 된다.
한편, ODT 회로(190A)의 저항기(1923)를 선택하면, 온도 시험과 노이즈 마진시험을 병합한 시험을 행할 수도 있다.
이상으로부터, 실시예 1의 메모리(100)에 있어서, 온도 시험과 노이즈 마진 시험을 행하기 위해서는, 스위치부(104, 170A, 170B), ODT 회로(190A) 내의 스위치부(1911~1913), ODT 회로(190B) 내의 스위치부(1911, 1912)의 온/오프의 설정은, 도 3에 나타내는 바와 같이 행하면 된다.
이러한 온/오프의 설정은, 모드 제어부(101)가 출력하는 모드 선택 신호에 기초하여, ODT 컨트롤러(102)에 의해 행해진다.
도 3은 통상 모드, 노이즈 마진 시험 모드, 및 온도 시험 모드에 있어서의 스위치부(104, 170A, 170B), ODT 회로(190A) 내의 스위치부(1911~1913), ODT 회로(190B) 내의 스위치부(1911, 1912)의 온/오프의 설정을 나타내는 도면이다.
도 3에 나타내는 바와 같이, 통상 모드에서는, 스위치부(104)를 오프, 스위치부(170A 및 170B)를 온, ODT 회로(190A) 내의 스위치부(1911 또는 1912)를 온, ODT 회로(190B) 내의 스위치부(1911 또는 1912)를 온으로 하면 된다.
이에 따라, 발진기(103)는 버스(161)로부터 분리되고, 데이터 입출력 단자(180A)와 데이터 스트로브 신호 입출력 단자(180B)는 메모리 어레이(140)에 접속된다.
이 때문에, 메모리(100)는, 메모리 어레이(140)로부터의 데이터의 판독, 및 메모리 어레이(140)로의 데이터의 기입을 행할 수 있다.
또한, 노이즈 마진 시험 모드에서는, 도 3에 나타내는 바와 같이, 스위치부(104)를 온, 스위치부(170A 및 170B)를 오프, ODT 회로(190A) 내의 스위치부(1911, 1912 또는 1913)를 온, ODT 회로(190B) 내의 스위치부(1911 또는 1912)를 온으로 하면 된다.
이에 따라, 발진기(103)는 버스(161)를 통해 ODT 회로(190A)에 접속되고, 메모리 어레이(140)는, ODT 회로(190A), 버스(161, 164)로부터 분리된다.
이 때문에, 메모리 어레이(140)를 ODT 회로(190A), 버스(161, 164)로부터 분리한 상태에서, ODA 회로(190A)의 저항기(1921, 1922, 또는 1923) 중 어느 하나에 발진기(103)로부터 노이즈 마진 시험용의 클럭을 공급하는 것에 의해, 메모리(100)의 노이즈 마진 시험을 행할 수 있다.
또한, 온도 시험 모드에서는, 도 3에 나타내는 바와 같이, 스위치부(104)를 온, 스위치부(170A 및 170B)를 오프, ODT 회로(190A) 내의 스위치부(1913)를 온, ODT 회로(190B) 내의 스위치부(1911 또는 1912)를 온으로 하면 된다.
이에 따라, 발진기(103)는 버스(161)를 통해 ODT 회로(190A)에 접속되고, 메모리 어레이(140)는, ODT 회로(190A), 버스(161, 164)로부터 분리된다.
이 때문에, 메모리 어레이(140)를 ODT 회로(190A), 버스(161, 164)로부터 분리한 상태에서, ODA 회로(190A)의 저항기(1923)에 발진기(103)로부터 온도 시험용의 클럭을 공급하는 것에 의해, 메모리(100)의 온도 시험을 행할 수 있다.
온도 시험을 행할 때의 메모리(100)의 온도는, ODT 회로(190A) 내의 저항기(1923)의 저항값, 및 클럭의 출력 등에 기초하여 설정하면 된다. 이 경우에, ODT 회로(190A)에 시험용의 저항기(1923)를 여러 개 설치하는 것에 의해, 수 종류의 온도에 있어서의 온도 시험을 실행하도록 해도 된다.
다음에, 도 4를 이용해서, 실시예 1의 메모리(100)의 시험 수순에 대해서 설명한다.
도 4는 실시예 1의 메모리(100)의 시험 수순을 나타내는 도면이다.
메모리(100)의 노이즈 마진 시험 또는 온도 시험을 행할 때에는, 우선, 메모리 어레이(140)에 시험용의 데이터(이하, 시험 데이터)를 기입한다(스텝 S1).
스텝 S1의 처리는, CPU(2)(도 1 참조)가 칩셋(3)을 통해 메모리(100)에 액세스하고, 시험 데이터를 기입하는 것에 의해 실행된다. 한편, 시험 데이터는, 예를 들면, 미리 하드 디스크(9)(도 1 참조)에 저장시켜 두면 된다.
다음에, 시험 모드로 설정하기 위해, ODT 컨트롤러(102)가, 모드 제어부(101)로부터 입력되는 모드 선택 신호에 기초하여, 도 3의 시험 모드와 같이 각 스위치부의 온/오프를 설정한다(스텝 S2).
구체적으로는, 노이즈 마진 시험 모드에서는, 스위치부(104)는 온, 스위치부(170A 및 170B)는 오프, ODT 회로(190A) 내의 스위치부(1911, 1912 또는 1913)는 온, ODT 회로(190B) 내의 스위치부(1911 또는 1912)는 온으로 설정된다.
또한, 온도 시험 모드에서는, 스위치부(104)는 온, 스위치부(170A 및 170B) 는 오프, ODT 회로(190A) 내의 스위치부(1913)는 온으로 설정된다.
한편, 실시예 1의 메모리(100)의 온도 시험에서는, ODT 회로(190B)는 이용되지 않기 때문에, ODT 회로(190B) 내의 스위치부(1911, 1912)는 온이라도 오프라도 어느 것이라도 상관없다.
다음에, 노이즈 마진 시험 또는 온도 시험을 실행한다(스텝 S3).
노이즈 마진 시험과 온도 시험은, 컨트롤러(110) 내의 모드 레지스터(111)로부터 시험 모드 신호가 입력된 발진기(103)가, 시험 모드 신호에 의해 특정되는 주파수의 클럭 신호를 발진하는 것에 의해 행해진다.
노이즈 마진 시험 모드의 경우에는, 발진기(103)는, 모드 레지스터(111)로부터 입력되는 시험 모드 신호에 의해, 메모리(100)의 동작 주파수와는 다른 주파수의 클럭을 발진하여, 스텝 S2에서 온으로 된 ODT 회로(190A) 내의 스위치부(1911, 1912, 또는 1913)에 공급한다.
또한, 온도 시험 모드의 경우에는, 발진기(103)는, 모드 레지스터(111)로부터 입력되는 시험 모드 신호에 의해, 온도 시험용의 클럭을 발진하여, 스텝 S2에서 온으로 된 ODT 회로(190A)의 저항기(1923)에 공급한다.
최후에, CPU(2)(도 1 참조)를 통해서, 메모리 어레이(140)로부터 시험 데이터를 판독하고, 시험 전에 메모리 어레이(140)에 기입한 시험 데이터와 대조한다(스텝 S4).
시험 전에 기입한 시험 데이터와, 시험 후에 판독한 데이터가 일치하는지의 여부를 확인하는 것에 의해, 실시예 1의 메모리(100)에 있어서의 시험은 종료한다.
한편, 시험의 전후에서 데이터가 일치하지 않는 비트 셀이 발견된 경우에는, 메모리(100)를 교환 등 하면 된다.
상술한 바와 같이, 실시예 1의 메모리(100)에 의하면, 메모리(100)의 ODT 회로(190A)를 이용하여, 노이즈 마진 시험과 온도 시험을 행할 수 있다.
이상, 실시예 1의 메모리(100)에 의하면, 스위치부(170A, 170B)를 오프로 한 상태에서, 발진기(103)로부터 메모리(100)의 동작 주파수와 다른 주파수의 클럭을 ODT 회로(190A)에 입력하는 것에 의해, 용이하게 노이즈 마진 시험을 행할 수 있다.
종래에는, 반도체 기억 장치를 회로 기판에 실장한 상태에서는, 동작 주파수이외의 주파수의 클럭을 반도체 기억 장치에 인가할 수 없어, 노이즈 마진 시험을 행하는 것이 곤란했지만, 실시예 1의 메모리(100)에 의하면, PC(1)에 실장한 상태에서, 상술한 바와 같이 용이하게 노이즈 마진 시험을 행할 수 있다.
또한, 발진기(103)가 발진하는 클럭의 주파수를 설정하는 것에 의해, 다양한 주파수의 클럭을 ODT 회로(190A)에 공급할 수 있으므로, 다양한 주파수대에서 노이즈 마진 시험을 행할 수 있다.
또한, 이상에서는, 실시예 1의 메모리(100)를 PC(1) 내에 실장한 상태에서 시험을 행하는 형태에 대해서 설명했지만, 메모리(100)의 데이터의 기입 및 판독을 행할 수 있는 LSI 테스터에 접속한 상태에서, 노이즈 마진 시험 또는 온도 시험을 행해도 된다.
이러한 경우에는, 메모리(100)의 시험을 PC(1)에 실장하기 전의 상태(메모리(100) 단독의 상태)에서 행할 수 있다. 이 때문에, 예를 들면, 메모리(100)의 출하 전의 노이즈 마진 시험 또는 온도 시험을 ODT 회로(190A)를 이용해서 용이하게 행할 수 있다.
종래에는, 반도체 기억 장치 단독으로 노이즈 마진 시험을 행하려면, 전원 전압을 바꾸거나 또는 변동시킬 필요가 있었지만, 실시예 1의 메모리(100)에 의하면, 상술한 바와 같이, 단독으로도 용이하게 노이즈 마진 시험을 행할 수 있다.
또한, 종래에는, 고온조에 넣지 않으면 온도 시험을 할 수 없었지만, 실시예 1의 메모리(100)에 의하면, 고온조를 사용하지 않고 온도 시험을 행할 수 있다.
이상과 같이, 실시예 1에 의하면, 용이하게 노이즈 마진 시험과 온도 시험을 행할 수 있는 메모리(100)를 제공할 수 있다.
한편, 이상에서는, 시험시에 ODT 회로(190A)에 발진기(103)로부터 클럭을 공급하는 경우에, 스위치부(170A 및 170B)의 양쪽을 오프로 했지만, ODT 회로(190A)에 접속되어 있지 않은 스위치부(170B)에 대해서는, 온으로 해 두어도 된다.
또한, 이상에서는, 시험시에 ODT 회로(190A)에만 발진기(103)로부터 클럭을 공급했지만, ODT 회로(190B)에도 발진기(103)로부터 클럭을 공급해도 된다. 또한, ODT 회로(190A) 대신에 ODT 회로(190B)에 발진기(103)로부터 클럭을 공급해도 된다.
<실시예2>
도 5는 실시예 2의 메모리(200)의 구성을 나타내는 블럭도이다.
메모리(200)는, 반도체 기억 장치의 일례이며, 여기에서는, 일례로서 메모리(200)가 DRAM인 형태에 대해서 설명한다.
메모리(200)는, 모드 제어부(101), ODT(On Die Termination) 컨트롤러(102), 스위치부(104), 컨트롤러(110), 모드 레지스터(111), 어드레스 레지스터(120), 및 버스(121)를 포함한다.
메모리(200)는, 로우 디코더(130), 리프레시 카운터(131), 컬럼 디코더(132), I/O(Input/Output) 포트(133), 메모리 어레이(140), 리드 드라이버(150), DLL(Delay Locked Loop)(151), 및 라이트 드라이버(152)를 더 포함한다.
메모리(200)는, 버스(160, 161, 162, 163, 164, 165), 스위치부(170A, 170B), 데이터 입출력 단자(180A), 데이터 스트로브 신호 입출력 단자(180B), 및 ODT 회로(190A, 190B)를 더 포함한다.
이러한 실시예 2의 메모리(200)에 있어서의 실시예 1의 메모리(100)와의 상이점은, 주로 이하의 점이다.
메모리(200)는, 실시예 1의 메모리(100)와 같이 발진기(103)를 내장하지 않는다. 시험시에는, 칩셋(3)(도 1 참조)의 커넥터를 데이터 입출력 단자(180A)로부터 제거하고, 데이터 입출력 단자(180A)에 메모리(200)의 외부에 있는 발진기 (203)를 접속한다.
발진기(203)에는 PC(1)로부터 시험 모드 신호가 직접적으로 입력되고, 발진기(203)는, PC(1)에 의해 직접적으로 제어되며, 노이즈 마진 시험용의 클럭과, 온도 시험용의 클럭을 발진한다.
한편, 노이즈 마진 시험용의 클럭 및 온도 시험용의 클럭은, 실시예 1에 있어서의 노이즈 마진 시험용의 클럭 및 온도 시험용의 클럭과 각각 마찬가지이다.
시험 후에 메모리 어레이(140)의 데이터를 판독할 때에는, 데이터 입출력 단자(180A)로부터 발진기(203)를 제거해서 칩셋(3)(도 1 참조)의 커넥터를 장착하여, CPU(2)를 통해서 데이터를 판독한다.
그 밖의 구성은, 실시예 1의 메모리(100)와 마찬가지이기 때문에, 이하에서는, 실시예 2의 메모리(200)의 시험 수순에 대해서, 실시예 1에 있어서의 시험 수순과의 차이점을 중심으로 설명한다.
도 6은 실시예 2의 메모리(200)의 시험 수순을 나타내는 도면이다.
메모리(200)의 노이즈 마진 시험 또는 온도 시험을 행할 때는, 우선, 메모리 어레이(140)에 시험용의 데이터(이하, 시험 데이터)를 기입한다(스텝 S21). 이 스텝 S21의 처리는, 실시예 1에 있어서의 스텝 S1의 처리와 마찬가지이다.
다음에, 칩셋(3)(도 1 참조)의 커넥터를 데이터 입출력 단자(180A)로부터 제거하고, 데이터 입출력 단자(180A)에 메모리(200)의 외부에 있는 발진기(203)를 접속한다.
그리고, 메모리(200)를 시험 모드로 설정하기 위해, ODT 컨트롤러(102)가, 모드 제어부(101)로부터 입력되는 모드 선택 신호에 기초하여, 도 3의 시험 모드와 같이 각 스위치부의 온/오프를 설정한다(스텝 S22). 이 스텝 S22의 처리는, 실시예 1에 있어서의 스텝 S2의 처리와 마찬가지이다.
다음에, 노이즈 마진 시험 또는 온도 시험을 실행한다(스텝 S23).
노이즈 마진 시험과 온도 시험은, PC(1)로부터 시험 모드 신호가 입력된 발진기(203)가, 시험 모드 신호에 의해 특정되는 주파수의 클럭 신호를 발진하는 것에 의해 행해진다.
노이즈 마진 시험 모드의 경우에는, 발진기(203)는, 모드 레지스터(111)로부터 입력되는 시험 모드 신호에 의해, 메모리(200)의 동작 주파수와는 다른 주파수의 클럭을 발진하여, 스텝 S2에서 온으로 된 ODT 회로(190A) 내의 스위치부(1911, 1912, 또는 1913)에 공급한다.
또한, 온도 시험 모드의 경우에는, 발진기(203)는, 모드 레지스터(111)로부터 입력되는 시험 모드 신호에 의해, 온도 시험용의 클럭을 발진하여, 스텝 S2에서 온으로 된 ODA 회로(190A)의 저항기(1923)에 공급한다.
최후에, 발진기(203)를 데이터 입출력 단자(180A)로부터 제거하고, 칩셋(3)(도1 참조)의 커넥터를 데이터 입출력 단자(180A) 및 데이터 스트로브 신호 입출력 단자(180B)에 접속한다.
그리고, CPU(2)(도 1참조)를 통해서, 메모리 어레이(140)로부터 시험 데이터를 판독하고, 시험 전에 메모리 어레이(140)에 기입한 시험 데이터와 대조한다(스텝 S24).
이상에서, 실시예 2의 메모리(200)에 있어서의 시험이 종료한다.
상술한 바와 같이, 실시예 2의 메모리(200)에 의하면, 메모리(200)의 ODT 회로(190A)를 이용하여, 노이즈 마진 시험과 온도 시험을 행할 수 있다.
종래에는, CPU(2) 등과 함께 PC(1)에 실장하지 않으면 노이즈 마진 시험을 행할 수 없었지만, 실시예 2의 메모리(200)에 의하면, 단독으로 노이즈 마진 시험을 행할 수 있다.
또한, 발진기(203)가 발진하는 클럭의 주파수를 설정하는 것에 의해, 다양한 주파수의 클럭을 ODT 회로(190A)에 공급할 수 있으므로, 다양한 노이즈 마진 시험을 행할 수 있다.
또한, 종래에는, 고온조에 넣지 않으면 온도 시험을 할 수 없었지만, 실시예 2의 메모리(200)에 의하면, 고온조를 사용하지 않고 온도 시험을 행할 수 있다.
이상과 같이, 실시예 2에 의하면, 용이하게 노이즈 마진 시험과 온도 시험을 행할 수 있는 메모리(200)를 제공할 수 있다.
이상, 실시예 2의 메모리(200)에 의하면, 스위치부(170A, 170B)를 오프로 한 상태에서, 발진기(103)로부터 메모리(200)의 동작 주파수와 다른 주파수의 클럭을 ODT 회로(190A)에 입력하는 것에 의해, 용이하게 노이즈 마진 시험을 행할 수 있다.
종래에는, 반도체 기억 장치를 회로 기판에 실장한 상태에서는, 동작 주파수 이외의 주파수의 클럭을 반도체 기억 장치에 인가할 수 없어, 노이즈 마진 시험을 행하는 것이 곤란했지만, 실시예 2의 메모리(200)에 의하면, PC(1)에 실장한 상태에서, 상술한 바와 같이 용이하게 노이즈 마진 시험을 행할 수 있다.
또한, 발진기(103)가 발진하는 클럭의 주파수를 설정하는 것에 의해, 다양한 주파수의 클럭을 ODT 회로(190A)에 공급할 수 있으므로, 다양한 주파수대에서 노이즈 마진 시험을 행할 수 있다.
또한, 이상에서는, 실시예 2의 메모리(200)를 PC(1) 내에 실장한 상태에서 시험을 행하는 형태에 대해서 설명했지만, 메모리(200)의 데이터의 기입 및 판독을 행할 수 있는 LSI 테스터에 접속한 상태에서, 노이즈 마진 시험 또는 온도 시험을 행해도 된다.
이러한 경우에는, 메모리(200)의 시험을 PC(1)에 실장하기 전의 상태(메모리(200) 단독의 상태)에서 행할 수 있다. 이 때문에, 예를 들면, 메모리(200)의 출하 전의 노이즈 마진 시험 또는 온도 시험을 ODT 회로(190A)를 이용해서 용이하게 행할 수 있다.
종래에는, 반도체 기억 장치 단독으로 노이즈 마진 시험을 행하려면, 전원 전압을 바꾸거나 또는 변동시킬 필요가 있었지만, 실시예 2의 메모리(200)에 의하면, 상술한 바와 같이, 단독으로도 용이하게 노이즈 마진 시험을 행할 수 있다.
또한, 종래에는, 고온조에 넣지 않으면 온도 시험을 할 수 없었지만, 실시예 2의 메모리(200)에 의하면, 고온조를 사용하지 않고 온도 시험을 행할 수 있다.
이상과 같이, 실시예 2에 의하면, 용이하게 노이즈 마진 시험과 온도 시험을 행할 수 있는 메모리(200)를 제공할 수 있다.
또한, 실시예 2의 메모리(200)는, 발진기(203)를 내장하지 않으므로, 실시예 1의 메모리(100)보다도 구성을 간이하게 할 수 있다.
한편, 이상에서는, 발진기(203)에 PC(1)를 접속하고, PC(1)로부터 시험 모드 신호를 발진기(203)에 입력하는 형태에 대해서 설명했지만, 발진기(203)에 시험 모드 신호를 입력하는 장치는, 발진기(203)의 클럭의 주파수를 조정할 수 있는 장치라면, PC(1)에 한정되지 않는다. 또한, PC(1)와는 다른 PC 또는 서버 등을 사용하여 발진기(203)에 시험 모드 신호를 입력해도 된다. 또한, 발진기(203) 자체가 클럭의 주파수를 조정하는 기능을 가지고 있으면, PC(1)를 접속할 필요는 없다.
한편, 실시예 1, 2에서는, 메모리(100, 200)가 DRAM인 경우에 대해서 설명했지만, 메모리(100, 200)는, SRAM(Static Random Access Memory), 또는 플래쉬 메모리 등의 DRAM 이외의 메모리여도 된다.
이상, 본 발명의 예시적인 실시예의 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치에 대해서 설명했지만, 본 발명은, 구체적으로 개시된 실시예에 한정되는 것이 아니라, 특허청구범위로부터 일탈하지 않고, 각종의 변형이나 변경이 가능하다. 이상의 실시예에 관하여, 이하의 부기를 더 개시한다.
(부기 1)
데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT 회로와,
상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와,
상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부와,
상기 ODT 회로에 접속되는 발진기
를 포함하며, 상기 메모리 블럭의 시험시에, 상기 발진기로부터 상기 ODT 회로에 시험용의 신호가 공급되는, 반도체 기억 장치.
(부기 2)
데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT 회로와,
상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와,
상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부
를 포함하며, 상기 메모리 블럭의 시험시에, 상기 입출력 단자에 접속되는 발진기로부터 상기 ODT 회로에 시험용의 신호가 공급되는, 반도체 기억 장치.
(부기 3)
상기 ODT 회로와 상기 발진기 사이에 삽입되는 제2 스위치부를 더 포함하며,
상기 모드 제어부는, 상기 메모리 블럭의 통상 동작시에는 상기 제2 스위치부를 오프로 하고, 상기 메모리 블럭의 시험시에는 상기 제2 스위치부를 온으로 하는, 부기 1 기재의 반도체 기억 장치.
(부기 4)
상기 모드 제어부는, 상기 메모리 블럭의 시험시에, 상기 ODT 회로 내의 스위치부를 전환하는 것에 의해, 상기 ODT 회로의 저항값을 시험용의 저항값으로 설정하는, 부기 1 내지 3 중 어느 한 항 기재의 반도체 기억 장치.
(부기 5)
상기 메모리 블럭의 시험은 온도 시험이며, 상기 시험용의 저항값은, 상기 메모리 블럭의 통상 동작시에 있어서의 상기 ODT 회로의 저항값보다도 낮은 저항값인, 부기 4 기재의 반도체 기억 장치.
(부기 6)
상기 ODT 회로는, 상기 메모리 블럭의 통상 동작시에 사용하는 저항기보다도 저항값이 낮은 시험용의 저항기를 포함하며,
상기 모드 제어부는, 상기 메모리 블럭의 시험시에, 상기 ODT 회로의 스위치부를 전환해서 상기 시험용의 저항기를 선택하는 것에 의해, 상기 ODT 회로의 저항값을 시험용의 저항값으로 설정하는, 부기 4 기재의 반도체 기억 장치.
(부기 7)
상기 메모리 블럭의 시험은 노이즈 마진 시험이며, 상기 발진기는, 상기 메모리 블럭의 노이즈 마진 시험시에, 상기 메모리 블럭의 동작 주파수와는 다른 주파수의 신호를 발진하는, 부기 1 내지 6 중 어느 한 항 기재의 반도체 기억 장치.
(부기 8)
부기 1 내지 7 중 어느 한 항 기재의 반도체 기억 장치와,
상기 반도체 기억 장치에 접속되어, 상기 반도체 기억 장치로의 데이터의 기입, 또는 상기 반도체 기억 장치로부터의 데이터의 판독을 행하는 연산 처리 장치
를 포함하는 정보 처리 장치.
1 : PC
2 : CPU
3, 4 : 칩셋
5 : X-Bus용 버퍼
6 : PCI 슬롯
7 : USB 커넥터
8 : 그래픽부
9 : 하드 디스크
10 : BIOS ROM
100 : 메모리
100A~100I : 단자
101 : 모드 제어부
102 : ODT 컨트롤러
103, 203 : 발진기
104 : 스위치부
110 : 컨트롤러
111 : 모드 레지스터
120 : 어드레스 레지스터
121 : 버스
130 : 로우 디코더
131 : 리프레시 카운터
132 : 컬럼 디코더
133 : I/O 포트
140 : 메모리 어레이
150 : 리드 드라이버
151 : DLL
152 : 라이트 드라이버
160, 161, 163, 164 : 버스
170A, 170B : 스위치부
180A : 데이터 입출력 단자
180B : 데이터 스트로브 신호 입출력 단자
190A, 190B : ODT 회로
1911~191n, 1911~191m, 1912, 1913 : 스위치부
1921~192n, 1921~192m, 1922, 1923 : 저항기
300 : PC

Claims (8)

  1. 데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT(On Die Termination) 회로와,
    상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와,
    상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부와,
    상기 ODT 회로에 접속되는 발진기
    를 포함하고, 상기 메모리 블럭의 시험시에, 상기 발진기로부터 상기 ODT 회로에 시험용의 신호가 공급되는 반도체 기억 장치.
  2. 데이터 신호 또는 데이터 스트로브 신호를 메모리 블럭과 입출력 단자 사이에서 전송하는 버스에 접속되는 ODT 회로와,
    상기 메모리 블럭과 상기 ODT 회로 사이에서 상기 버스에 삽입되는 스위치부와,
    상기 메모리 블럭의 시험시에, 상기 스위치부를 오프로 하는 모드 제어부
    를 포함하고, 상기 메모리 블럭의 시험시에, 상기 입출력 단자에 접속되는 발진기로부터 상기 ODT 회로에 시험용의 신호가 공급되는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 ODT 회로와 상기 발진기 사이에 삽입되는 제2 스위치부를 더 포함하고,
    상기 모드 제어부는, 상기 메모리 블럭의 통상 동작시에는 상기 제2 스위치부를 오프로 하고, 상기 메모리 블럭의 시험시에는 상기 제2 스위치부를 온으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 모드 제어부는, 상기 메모리 블럭의 시험시에, 상기 ODT 회로 내의 스위치부를 전환하는 것에 의해, 상기 ODT 회로의 저항값을 시험용의 저항값으로 설정하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 메모리 블럭의 시험은 온도 시험이며, 상기 시험용의 저항값은, 상기 메모리 블럭의 통상 동작시에 있어서의 상기 ODT 회로의 저항값보다도 낮은 저항값인 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 ODT 회로는, 상기 메모리 블럭의 통상 동작시에 사용하는 저항기보다도 저항값이 낮은 시험용의 저항기를 포함하고,
    상기 모드 제어부는, 상기 메모리 블럭의 시험시에, 상기 ODT 회로의 스위치부를 전환해서 상기 시험용의 저항기를 선택하는 것에 의해, 상기 ODT 회로의 저항값을 시험용의 저항값으로 설정하는 반도체 기억 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 블럭의 시험은 노이즈 마진 시험이며, 상기 발진기는, 상기 메모리 블럭의 노이즈 마진 시험시에, 상기 메모리 블럭의 동작 주파수와는 다른 주파수의 신호를 발진하는 반도체 기억 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 기억 장치와,
    상기 반도체 기억 장치에 접속되어, 상기 반도체 기억 장치로의 데이터의 기입, 또는 상기 반도체 기억 장치로부터의 데이터의 판독을 행하는 연산 처리 장치
    를 포함하는 정보 처리 장치.
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