JPH0831187A - フラッシュメモリ - Google Patents
フラッシュメモリInfo
- Publication number
- JPH0831187A JPH0831187A JP15611794A JP15611794A JPH0831187A JP H0831187 A JPH0831187 A JP H0831187A JP 15611794 A JP15611794 A JP 15611794A JP 15611794 A JP15611794 A JP 15611794A JP H0831187 A JPH0831187 A JP H0831187A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- heater wire
- memory chip
- chip
- heating means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フラッシュメモリにおけるデータの消去／書
き込み動作により劣化したゲート酸化膜のダメージを回
復させる機能を有するフラッシュメモリを提供すること
を目的とする。 【構成】 フラッシュメモリチップ１がダイボンドされ
たダイパッド２の裏面にヒーター線７を設け、フラッシ
ュメモリチップ１内のメモリセルのゲード酸化膜が劣化
した際に、このヒーター線７にリード３を介して電流を
供給してフラッシュメモリチップ１を加熱し、劣化した
ゲード酸化膜を復活させる。
き込み動作により劣化したゲート酸化膜のダメージを回
復させる機能を有するフラッシュメモリを提供すること
を目的とする。 【構成】 フラッシュメモリチップ１がダイボンドされ
たダイパッド２の裏面にヒーター線７を設け、フラッシ
ュメモリチップ１内のメモリセルのゲード酸化膜が劣化
した際に、このヒーター線７にリード３を介して電流を
供給してフラッシュメモリチップ１を加熱し、劣化した
ゲード酸化膜を復活させる。
Description
【０００１】
【産業上の利用分野】この発明は、一括消去が可能なフ
ラッシュメモリに関し、特に、書き込み・消去動作によ
り劣化したゲート酸化膜を回復させることに関するもの
である。
ラッシュメモリに関し、特に、書き込み・消去動作によ
り劣化したゲート酸化膜を回復させることに関するもの
である。
【０００２】
【従来の技術】図７は従来のパッケージされたフラッシ
ュメモリの構造を概略的に示す断面図である。図におい
て、１０はパッケージされたフラッシュメモリ、１はフ
ラッシュメモリチップ、２はこのフラッシュメモリチッ
プ１がダイボンドされたダイパッド、３はこのダイパッ
ド２の周囲(両側２辺あるいあ四方の４辺)に沿って多数
設けられ、外部との電気的接続を行うリード、４はこれ
らのリード３とチップ１上の周縁に多数設けられた電極
(図示せず)との間を電気的に接続する金属線、５は各リ
ード３のアウターリード部を除く上記各部分を封止して
保護する例えば樹脂等からなるパッケージである。
ュメモリの構造を概略的に示す断面図である。図におい
て、１０はパッケージされたフラッシュメモリ、１はフ
ラッシュメモリチップ、２はこのフラッシュメモリチッ
プ１がダイボンドされたダイパッド、３はこのダイパッ
ド２の周囲(両側２辺あるいあ四方の４辺)に沿って多数
設けられ、外部との電気的接続を行うリード、４はこれ
らのリード３とチップ１上の周縁に多数設けられた電極
(図示せず)との間を電気的に接続する金属線、５は各リ
ード３のアウターリード部を除く上記各部分を封止して
保護する例えば樹脂等からなるパッケージである。
【０００３】次にフラッシュメモリの耐久性について説
明する。フラッシュメモリチップ１内にマトリックス状
に形成された各メモリセルは、フローティングゲートの
電荷の有無により、変動するしきい値電圧Ｖthにより、
“０"情報か“１"情報かを設定している(特に図示せ
ず)。しかし、データの消去／書き込み動作を繰り返す
ことにより、ゲート酸化膜に正孔がトラップされ、高電
界時のＦ−Ｎ電流(Fowler-Nordheim Tunnel電流)が減少
する。このため、フローティングゲートの電荷の移動が
起りにくくなり、消去／書き込み動作によるしきい値Ｖ
thの変動が小さくなり、最後には、消去／書き込み動作
を行っても０、１情報が変化しなくなってしまう。これ
がチャネルのナローイングと呼ばれるものである。図７
に示す従来のフラッシュメモリ１０には、このようにゲ
ード酸化膜が劣化した際にこれを救済する手段は何等設
けられていなかった。
明する。フラッシュメモリチップ１内にマトリックス状
に形成された各メモリセルは、フローティングゲートの
電荷の有無により、変動するしきい値電圧Ｖthにより、
“０"情報か“１"情報かを設定している(特に図示せ
ず)。しかし、データの消去／書き込み動作を繰り返す
ことにより、ゲート酸化膜に正孔がトラップされ、高電
界時のＦ−Ｎ電流(Fowler-Nordheim Tunnel電流)が減少
する。このため、フローティングゲートの電荷の移動が
起りにくくなり、消去／書き込み動作によるしきい値Ｖ
thの変動が小さくなり、最後には、消去／書き込み動作
を行っても０、１情報が変化しなくなってしまう。これ
がチャネルのナローイングと呼ばれるものである。図７
に示す従来のフラッシュメモリ１０には、このようにゲ
ード酸化膜が劣化した際にこれを救済する手段は何等設
けられていなかった。
【０００４】
【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されているため、データの消去／
書き込みを繰り返すことによりゲート酸化膜にトラップ
された正孔(固定チャージ)を回復させる手段がなく、消
去／書き込み動作が、数万回〜数十万回でチャネルのナ
ローイングが生じ、フラッシュメモリが正常に機能しな
くなると、そのフラッシュメモリは廃品にするしかなか
った。従来のフラッシュメモリにはこのような問題点が
あった。
リは以上のように構成されているため、データの消去／
書き込みを繰り返すことによりゲート酸化膜にトラップ
された正孔(固定チャージ)を回復させる手段がなく、消
去／書き込み動作が、数万回〜数十万回でチャネルのナ
ローイングが生じ、フラッシュメモリが正常に機能しな
くなると、そのフラッシュメモリは廃品にするしかなか
った。従来のフラッシュメモリにはこのような問題点が
あった。
【０００５】この発明は、上記のような問題点を解決す
るためになされたもので、消去／書き込み動作によるゲ
ート酸化膜のダメージを回復させ、メモリ寿命を延ばす
と共に信頼性を向上させたフラッシュメモリを提供する
ことを目的とする。
るためになされたもので、消去／書き込み動作によるゲ
ート酸化膜のダメージを回復させ、メモリ寿命を延ばす
と共に信頼性を向上させたフラッシュメモリを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、一括消去が可能なフラッシュメモ
リにおいて、書き込み・消去動作により劣化したゲート
酸化膜を加熱して回復させる加熱手段を備えたことを特
徴とするフラッシュメモリにある。
発明の第１の発明は、一括消去が可能なフラッシュメモ
リにおいて、書き込み・消去動作により劣化したゲート
酸化膜を加熱して回復させる加熱手段を備えたことを特
徴とするフラッシュメモリにある。
【０００７】また、この発明の第２の発明は、上記加熱
手段が、フラッシュメモリチップを搭載したダイパッド
の裏面に設けられたヒーター線からなる請求項１のフラ
ッシュメモリにある。
手段が、フラッシュメモリチップを搭載したダイパッド
の裏面に設けられたヒーター線からなる請求項１のフラ
ッシュメモリにある。
【０００８】また、この発明の第３の発明は、上記加熱
手段が、フラッシュメモリチップを封止したパッケージ
の表面に設けられたヒーター線からなる請求項１のフラ
ッシュメモリにある。
手段が、フラッシュメモリチップを封止したパッケージ
の表面に設けられたヒーター線からなる請求項１のフラ
ッシュメモリにある。
【０００９】また、この発明の第４の発明は、上記加熱
手段が、フラッシュメモリチップのパッシベーション膜
上に設けられたヒーター線からなる請求項１のフラッシ
ュメモリにある。
手段が、フラッシュメモリチップのパッシベーション膜
上に設けられたヒーター線からなる請求項１のフラッシ
ュメモリにある。
【００１０】また、この発明の第５の発明は、上記ヒー
ター線が、導電性セラミックでできたヒーター線からな
る請求項２ないし４のいずれかに記載のフラッシュメモ
リにある。
ター線が、導電性セラミックでできたヒーター線からな
る請求項２ないし４のいずれかに記載のフラッシュメモ
リにある。
【００１１】
【作用】この発明の第１の発明では、書き込み・消去動
作により劣化したゲート酸化膜を加熱して回復させる加
熱手段を設け、チャネルのナローイングが生じた時点で
加熱手段を動作させ、ゲート酸化膜のダメージを回復さ
せるようにした。
作により劣化したゲート酸化膜を加熱して回復させる加
熱手段を設け、チャネルのナローイングが生じた時点で
加熱手段を動作させ、ゲート酸化膜のダメージを回復さ
せるようにした。
【００１２】また、この発明の第２の発明では、加熱手
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリチップの裏面に沿って広い面積を有するダイパッ
ドに設け、フラッシュメモリチップをダイパッドを介し
て裏面から加熱するようにした。
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリチップの裏面に沿って広い面積を有するダイパッ
ドに設け、フラッシュメモリチップをダイパッドを介し
て裏面から加熱するようにした。
【００１３】また、この発明の第３の発明では、加熱手
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリのパッケージの表面に設け、フラッシュメモリチ
ップをパッケージの外側から加熱するようにした。
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリのパッケージの表面に設け、フラッシュメモリチ
ップをパッケージの外側から加熱するようにした。
【００１４】また、この発明の第４の発明では、加熱手
段をヒーター線で構成し、このヒーター線を、回路が形
成されているフラッシュメモリチップのおもて側のパッ
シベーション膜上に設け、フラッシュメモリチップを直
接加熱するようにした。
段をヒーター線で構成し、このヒーター線を、回路が形
成されているフラッシュメモリチップのおもて側のパッ
シベーション膜上に設け、フラッシュメモリチップを直
接加熱するようにした。
【００１５】また、この発明の第５の発明では、ヒータ
ー線を導電性セラミックを材料とするものとした。
ー線を導電性セラミックを材料とするものとした。
【００１６】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の一実施例によるパッケージ
されたフラッシュメモリの構造を概略的に示す断面図で
ある。図において、１０ａはパッケージされたフラッシ
ュメモリであり、１はフラッシュメモリチップ、２はこ
のフラッシュメモリチップ１がダイボンドされたダイパ
ッド、３はこのダイパッド２の周囲(両側２辺あるいあ
四方の４辺)に沿って多数設けられ、外部との電気的接
続を行うリード、４はこれらのリード３とチップ１上の
周縁に多数設けられた電極(図示せず)との間を電気的に
接続する金属線、７はダイパッド２の裏面に設けられた
加熱手段を構成するヒーター線、６はこのヒーター線７
のための絶縁層、５は各リード３のアウターリード部を
除く上記各部分を封止して保護するパッケージである。
る。 実施例１．図１はこの発明の一実施例によるパッケージ
されたフラッシュメモリの構造を概略的に示す断面図で
ある。図において、１０ａはパッケージされたフラッシ
ュメモリであり、１はフラッシュメモリチップ、２はこ
のフラッシュメモリチップ１がダイボンドされたダイパ
ッド、３はこのダイパッド２の周囲(両側２辺あるいあ
四方の４辺)に沿って多数設けられ、外部との電気的接
続を行うリード、４はこれらのリード３とチップ１上の
周縁に多数設けられた電極(図示せず)との間を電気的に
接続する金属線、７はダイパッド２の裏面に設けられた
加熱手段を構成するヒーター線、６はこのヒーター線７
のための絶縁層、５は各リード３のアウターリード部を
除く上記各部分を封止して保護するパッケージである。
【００１７】上述のようにフラッシュメモリチップ１中
のゲート酸化膜の劣化は、書き込み時のチャネル・ホッ
トエレクトロンおよび消去時のＦ−Ｎ電流により、ゲー
ト酸化膜に固定チャージ(正孔)が形成されるために起こ
る。しかし、この固定チャージは高温(約１５０℃)で１
００時間程度、加熱することで消滅し、酸化膜の劣化は
回復する。そこでこの発明では、フラッシュメモリチッ
プ１中の各メモリセルのゲート酸化膜が劣化した時に、
チップ１を加熱してゲート酸化膜を復活させるためのヒ
ーター線７を設けた。図１の実施例ではヒータ線７をダ
イパッド２の裏面に設けた。
のゲート酸化膜の劣化は、書き込み時のチャネル・ホッ
トエレクトロンおよび消去時のＦ−Ｎ電流により、ゲー
ト酸化膜に固定チャージ(正孔)が形成されるために起こ
る。しかし、この固定チャージは高温(約１５０℃)で１
００時間程度、加熱することで消滅し、酸化膜の劣化は
回復する。そこでこの発明では、フラッシュメモリチッ
プ１中の各メモリセルのゲート酸化膜が劣化した時に、
チップ１を加熱してゲート酸化膜を復活させるためのヒ
ーター線７を設けた。図１の実施例ではヒータ線７をダ
イパッド２の裏面に設けた。
【００１８】図２には、図１のヒーター線７が取り付け
られたダイパッド２の裏面の斜視図を示した。ヒーター
線７はダイパッド２の裏面に絶縁層６を介して設けられ
ている。ヒーター線７の両端は使用されていないリード
３ａ(或はヒーター線の電源用として新たに設けられた
リード３ａ)に金属線４ａにより接続され、これから電
源供給を受ける。ヒーター線７は例えば、導電性セラミ
ックスＰＧ(PyrolyticGraphite)の材料で形成される。
られたダイパッド２の裏面の斜視図を示した。ヒーター
線７はダイパッド２の裏面に絶縁層６を介して設けられ
ている。ヒーター線７の両端は使用されていないリード
３ａ(或はヒーター線の電源用として新たに設けられた
リード３ａ)に金属線４ａにより接続され、これから電
源供給を受ける。ヒーター線７は例えば、導電性セラミ
ックスＰＧ(PyrolyticGraphite)の材料で形成される。
【００１９】またフラッシュメモリは、消去、書き込み
に対しては、チップ内でベリファイ電圧が設定されてお
り、ベリファイ電圧に達っしている間は消去動作、書き
込み動作が行われる。一方、チップ内では消去動作、書
き込み動作の最大回数が設定されている。そして最大回
数内にベリファイ電圧まで達しなくなったチップはＮＧ
信号を発生する。そこで、このＮＧ信号が出力された時
点でチップが劣化したことを判断し、この様なフラッシ
ュメモリ１０ａに対してリード３ａを介してヒータ線７
に電流を供給してヒートアップを行えば、酸化膜中に形
成された固定チャージをなくすことが可能となり、劣化
を回復することができる。
に対しては、チップ内でベリファイ電圧が設定されてお
り、ベリファイ電圧に達っしている間は消去動作、書き
込み動作が行われる。一方、チップ内では消去動作、書
き込み動作の最大回数が設定されている。そして最大回
数内にベリファイ電圧まで達しなくなったチップはＮＧ
信号を発生する。そこで、このＮＧ信号が出力された時
点でチップが劣化したことを判断し、この様なフラッシ
ュメモリ１０ａに対してリード３ａを介してヒータ線７
に電流を供給してヒートアップを行えば、酸化膜中に形
成された固定チャージをなくすことが可能となり、劣化
を回復することができる。
【００２０】実施例２．図３はこの発明の別の実施例に
よるフラッシュメモリ１０ｂの構造を概略的に示す断面
図である。上記図１および２の実施例ではダイパッド２
の裏面にヒーター線を設けたが、この実施例においては
モールド後のパッケージ５の表面にヒーター線７を設け
ている。
よるフラッシュメモリ１０ｂの構造を概略的に示す断面
図である。上記図１および２の実施例ではダイパッド２
の裏面にヒーター線を設けたが、この実施例においては
モールド後のパッケージ５の表面にヒーター線７を設け
ている。
【００２１】図４には、図３のパッケージ５のヒータ線
７が取り付けられた部分を示す斜視図を示す。ヒーター
線７はパッケージ５の上面に固着され、ヒーター線７の
両端は使用されていないリード３ａ(或はヒータ線の電
源用として新たに設けられたリード３ａ)に金属線４ｂ
により接続され、これから電源供給を受ける。ヒーター
線７の材質は上記実施例と同じものでよい。このように
しても同様の効果を奏する。
７が取り付けられた部分を示す斜視図を示す。ヒーター
線７はパッケージ５の上面に固着され、ヒーター線７の
両端は使用されていないリード３ａ(或はヒータ線の電
源用として新たに設けられたリード３ａ)に金属線４ｂ
により接続され、これから電源供給を受ける。ヒーター
線７の材質は上記実施例と同じものでよい。このように
しても同様の効果を奏する。
【００２２】実施例３．図５はこの発明のさらに別の実
施例によるフラッシュメモリ１０ｃの構造を概略的に示
す断面図である。この実施例においてはフラッシュメモ
リチップ１の回路が形成されているおもて面のパッシベ
ーション膜１ａ上にヒーター線７を設けている。
施例によるフラッシュメモリ１０ｃの構造を概略的に示
す断面図である。この実施例においてはフラッシュメモ
リチップ１の回路が形成されているおもて面のパッシベ
ーション膜１ａ上にヒーター線７を設けている。
【００２３】図６には、図５のフラッシュメモリチップ
１のおもて面のヒーター線７が取り付けられた部分を示
す斜視図を示す。フラッシュメモリチップ１のおもて面
は、電極１ｃの部分を除いてパッシベーション膜１ａで
保護されている。ヒーター線７はこのパッシベーション
膜１ａ上に固着され、ヒーター線７の両端は使用されて
いないリード３ａ(或はヒータの電源用として新たに設
けられたリード３ａ)に金属線４ａにより接続され、こ
れから電源供給を受ける。ヒーター線７の材質は上記実
施例と同じものでよい。このようにしても同様の効果を
奏する。また、この実施例が最も加熱の効率がよい。
１のおもて面のヒーター線７が取り付けられた部分を示
す斜視図を示す。フラッシュメモリチップ１のおもて面
は、電極１ｃの部分を除いてパッシベーション膜１ａで
保護されている。ヒーター線７はこのパッシベーション
膜１ａ上に固着され、ヒーター線７の両端は使用されて
いないリード３ａ(或はヒータの電源用として新たに設
けられたリード３ａ)に金属線４ａにより接続され、こ
れから電源供給を受ける。ヒーター線７の材質は上記実
施例と同じものでよい。このようにしても同様の効果を
奏する。また、この実施例が最も加熱の効率がよい。
【００２４】
【発明の効果】以上のように、第１の発明では、書き込
み・消去動作により劣化したゲート酸化膜を加熱して回
復させる加熱手段を設け、チャネルのナローイングが生
じた時点で加熱手段を動作させ、ゲート酸化膜のダメー
ジを回復させるようにしたので、従来のメモリに比べて
寿命が長く、かつより信頼性の高いフラッシュメモリを
提供できる効果が得られる。
み・消去動作により劣化したゲート酸化膜を加熱して回
復させる加熱手段を設け、チャネルのナローイングが生
じた時点で加熱手段を動作させ、ゲート酸化膜のダメー
ジを回復させるようにしたので、従来のメモリに比べて
寿命が長く、かつより信頼性の高いフラッシュメモリを
提供できる効果が得られる。
【００２５】また、この発明の第２の発明では、加熱手
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリチップの裏面に沿って広い面積を有するダイパッ
ド上に設けたので、既存の配線等に影響を与えることな
く、かつチップ全面に渡って効率良く加熱が行える、よ
り信頼性の高いゲード酸化膜劣化回復機能を有するフラ
ッシュメモリを提供できる効果が得られる。
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリチップの裏面に沿って広い面積を有するダイパッ
ド上に設けたので、既存の配線等に影響を与えることな
く、かつチップ全面に渡って効率良く加熱が行える、よ
り信頼性の高いゲード酸化膜劣化回復機能を有するフラ
ッシュメモリを提供できる効果が得られる。
【００２６】また、この発明の第３の発明では、加熱手
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリのパッケージの表面に設けたので、ゲード酸化膜
劣化回復用の加熱手段を備えていない従来のフラッシュ
メモリにも容易に適用でき、ゲード酸化膜劣化回復機能
の後付けができるという効果が得られる。
段をヒーター線で構成し、このヒーター線をフラッシュ
メモリのパッケージの表面に設けたので、ゲード酸化膜
劣化回復用の加熱手段を備えていない従来のフラッシュ
メモリにも容易に適用でき、ゲード酸化膜劣化回復機能
の後付けができるという効果が得られる。
【００２７】また、この発明の第４の発明では、加熱手
段をヒーター線で構成し、このヒーター線を、回路が形
成されているフラッシュメモリチップのおもて側のパッ
シベーション膜上に設け、フラッシュメモリチップを直
接加熱するようにしたので、フラッシュメモリチップ内
のゲード酸化膜をより効率的に加熱でき、より信頼性の
高いゲード酸化膜劣化回復機能を有するフラッシュメモ
リを提供できる効果が得られる。
段をヒーター線で構成し、このヒーター線を、回路が形
成されているフラッシュメモリチップのおもて側のパッ
シベーション膜上に設け、フラッシュメモリチップを直
接加熱するようにしたので、フラッシュメモリチップ内
のゲード酸化膜をより効率的に加熱でき、より信頼性の
高いゲード酸化膜劣化回復機能を有するフラッシュメモ
リを提供できる効果が得られる。
【００２８】また、この発明の第５の発明では、ヒータ
ー線を導電性セラミックで形成したので、ヒーター線の
製造および取り付けおよび配線を容易に行え、かつ加熱
効率のよいゲード酸化膜劣化回復機能を有するフラッシ
ュメモリを提供できる効果が得られる。
ー線を導電性セラミックで形成したので、ヒーター線の
製造および取り付けおよび配線を容易に行え、かつ加熱
効率のよいゲード酸化膜劣化回復機能を有するフラッシ
ュメモリを提供できる効果が得られる。
【図１】 この発明の一実施例によるフラッシュメモリ
の構造を概略的に示す断面図である。
の構造を概略的に示す断面図である。
【図２】 図１のフラッシュメモリのヒーター線を取り
付けた部分の斜視図である。
付けた部分の斜視図である。
【図３】 この発明の他の実施例によるフラッシュメモ
リの構造を概略的に示す断面図である。
リの構造を概略的に示す断面図である。
【図４】 図３のフラッシュメモリのヒーター線を取り
付けた部分の斜視図である。
付けた部分の斜視図である。
【図５】 この発明のさらに別の実施例によるフラッシ
ュメモリの構造を概略的に示す断面図である。
ュメモリの構造を概略的に示す断面図である。
【図６】 図５のフラッシュメモリのヒーター線を取り
付けた部分の斜視図である。
付けた部分の斜視図である。
【図７】 従来のフラッシュメモリの構造を概略的に示
す断面図である。
す断面図である。
１ フラッシュメモリチップ、１ａ パッシベーション
膜、１ｃ 電極、２ ダイパッド、３、３ａ リード、
４、４ａ、４ｂ 金属線、５ パッケージ、６ 絶縁
層、７ ヒーター線、１０ａ、１０ｂ、１０ｃ フラッ
シュメモリ。
膜、１ｃ 電極、２ ダイパッド、３、３ａ リード、
４、４ａ、４ｂ 金属線、５ パッケージ、６ 絶縁
層、７ ヒーター線、１０ａ、１０ｂ、１０ｃ フラッ
シュメモリ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (5)
- 【請求項１】 一括消去が可能なフラッシュメモリにお
いて、書き込み・消去動作により劣化したゲート酸化膜
を加熱して回復させる加熱手段を備えたことを特徴とす
るフラッシュメモリ。 - 【請求項２】 上記加熱手段が、フラッシュメモリチッ
プを搭載したダイパッドの裏面に設けられたヒーター線
からなる請求項１のフラッシュメモリ。 - 【請求項３】 上記加熱手段が、フラッシュメモリチッ
プを封止したパッケージの表面に設けられたヒーター線
からなる請求項１のフラッシュメモリ。 - 【請求項４】 上記加熱手段が、フラッシュメモリチッ
プのパッシベーション膜上に設けられたヒーター線から
なる請求項１のフラッシュメモリ。 - 【請求項５】 上記ヒーター線が、導電性セラミックで
できたヒーター線からなる請求項２ないし４のいずれか
に記載のフラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611794A JPH0831187A (ja) | 1994-07-07 | 1994-07-07 | フラッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611794A JPH0831187A (ja) | 1994-07-07 | 1994-07-07 | フラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831187A true JPH0831187A (ja) | 1996-02-02 |
Family
ID=15620695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611794A Pending JPH0831187A (ja) | 1994-07-07 | 1994-07-07 | フラッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831187A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066338A (ja) * | 2006-09-04 | 2008-03-21 | Denso Corp | 不揮発性半導体記憶装置 |
| JP2008084977A (ja) * | 2006-09-26 | 2008-04-10 | Denso Corp | 不揮発性半導体記憶装置のデータ書き換え方法 |
| JP2010538497A (ja) * | 2007-09-05 | 2010-12-09 | ラムバス・インコーポレーテッド | 不揮発性半導体メモリ・デバイスにおける欠陥を修復するための方法および装置 |
| JP2012208978A (ja) * | 2011-03-29 | 2012-10-25 | Fujitsu Ltd | 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置 |
| JP2023067686A (ja) * | 2021-10-29 | 2023-05-16 | 旺宏電子股▲ふん▼有限公司 | ３ｄフラッシュメモリモジュールチップおよびその製造方法 |
-
1994
- 1994-07-07 JP JP15611794A patent/JPH0831187A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066338A (ja) * | 2006-09-04 | 2008-03-21 | Denso Corp | 不揮発性半導体記憶装置 |
| JP2008084977A (ja) * | 2006-09-26 | 2008-04-10 | Denso Corp | 不揮発性半導体記憶装置のデータ書き換え方法 |
| JP2010538497A (ja) * | 2007-09-05 | 2010-12-09 | ラムバス・インコーポレーテッド | 不揮発性半導体メモリ・デバイスにおける欠陥を修復するための方法および装置 |
| JP2012208978A (ja) * | 2011-03-29 | 2012-10-25 | Fujitsu Ltd | 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置 |
| JP2023067686A (ja) * | 2021-10-29 | 2023-05-16 | 旺宏電子股▲ふん▼有限公司 | ３ｄフラッシュメモリモジュールチップおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3061924B2 (ja) | 不揮発性記憶装置の消去方法 | |
| US8247862B2 (en) | Method of enhancing charge storage in an E2PROM cell | |
| EP0228761B1 (en) | Semiconductor non-volatile memory | |
| JPH05299615A (ja) | 半導体記憶装置 | |
| JPH0831187A (ja) | フラッシュメモリ | |
| JP2794974B2 (ja) | 不揮発性半導体記憶装置の起動方法 | |
| JPS61500939A (ja) | Ｅ２ｐｒｏｍメモリ装置 | |
| EP0432792B1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP3375087B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| JP4636464B2 (ja) | フラッシュメモリ素子のコードアドレス指定可能なメモリセル及びその動作方法 | |
| JP2755781B2 (ja) | 半導体記憶装置およびその製造方法 | |
| TW476981B (en) | Semiconductor memory and manufacturing method of the same | |
| US5612561A (en) | Involatile semiconductor memory | |
| JP2713901B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4544733B2 (ja) | フラッシュメモリ素子のｃａｍセル | |
| JPH10334677A (ja) | 不揮発性半導体メモリ | |
| EP0112078A3 (en) | A semiconductor memory element and a method for manufacturing it | |
| EP0294989A2 (en) | Non-volatile semi-conductor memory device | |
| JPH06350097A (ja) | 不揮発性半導体記憶装置 | |
| JP2725086B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JP2954278B2 (ja) | 半導体集積回路装置 | |
| JP3073725B2 (ja) | 半導体集積回路装置 | |
| JP3069358B2 (ja) | 半導体集積回路装置 | |
| JPS63166A (ja) | 不揮発性半導体記憶装置 | |
| JPH0793412B2 (ja) | 半導体集積回路装置 |