JP2023067686A - ３ｄフラッシュメモリモジュールチップおよびその製造方法 - Google Patents

３ｄフラッシュメモリモジュールチップおよびその製造方法 Download PDF

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Abstract

【課題】フラッシュメモリの性能は、複数回の動作後に著しく低下するため、フラッシュメモリに対して修復プロセスを実行する３Ｄフラッシュメモリモジュール及びその製造方法を提供する。【解決手段】３Ｄフラッシュメモリモジュールチップ５０００は、メモリチップ１０００及び制御チップ２０００を含む。メモリチップは、複数のタイル及び複数のヒータ１２００を含む。タイルはそれぞれ、複数の３Ｄフラッシュメモリ構造を含む。ヒータは、タイルのそれぞれの３Ｄフラッシュメモリ構造の周りに配置されている。制御チップは、ヒータうちの少なくとも１つを駆動するためにメモリチップと接合されている。メモリチップでは、制御チップがヒータを駆動してメモリチップのローカルセクタに対して修復プロセスを行うことができるように制御チップと接合されている。【選択図】図１Ａ

Description

本開示の実施形態は、半導体モジュールおよびその製造方法に関し、詳細には３Ｄフラッシュメモリモジュールおよびその製造方法に関する。
不揮発性メモリは、電源オフ時に記憶データが消失しないという利点を有するため、パーソナルコンピュータまたは他の電子機器に広く使用されるメモリとなっている。現在、業界で一般的に使用されている３次元（３Ｄ）メモリは、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリを含む。加えて、別のタイプの３Ｄメモリは、ＡＮＤフラッシュメモリであり、これは、高集積および高面積利用率を有する多次元メモリアレイに適用することができ、動作速度が速いという利点を有する。したがって、３Ｄメモリデバイスの開発が徐々に現在のトレンドになってきている。
本開示は、フラッシュメモリに対して局所修復プロセスを行うことができる３Ｄフラッシュメモリモジュールチップおよびその製造方法を提供する。
本開示の一実施形態において、３Ｄフラッシュメモリモジュールチップは、メモリチップおよび制御チップを含む。メモリチップは、複数のタイルおよび複数のヒータを含む。タイルはそれぞれ、複数の３Ｄフラッシュメモリ構造を含む。ヒータは、タイルのそれぞれの３Ｄフラッシュメモリ構造の周りに配置されている。制御チップは、ヒータのうちの少なくとも１つを駆動するためにメモリチップと接合されている。
本開示の一実施形態において、３Ｄフラッシュメモリモジュールチップを製造する方法は、以下のステップを含む。メモリチップが形成され、本ステップは、第１の基板上に、それぞれが複数の３Ｄフラッシュメモリ構造を含む複数のタイルを形成すること、およびタイルのそれぞれの３Ｄフラッシュメモリ構造の周りに複数のヒータを形成すること、を含む。制御チップが形成される。制御チップとメモリチップとが接合され、制御チップは、ヒータを駆動するように構成される。
上記に基づいて、本開示による３Ｄフラッシュメモリモジュールチップおよびその製造方法では、追加の制御チップを使用してヒータを駆動し、フラッシュメモリの各セクタに対して局所修復プロセスを実行する。制御チップは、ヒータコントローラがメモリチップの面積を占有することを防止するために別個に製造されてもよく、制御チップは、プロセスのコストを削減するためにそれほど高度でないプロセスによって製造されてもよい。
本開示の一実施形態による３Ｄフラッシュメモリモジュールチップの概略斜視図である。 本開示の一実施形態による３Ｄフラッシュメモリモジュールチップの概略斜視図である。 本開示の一実施形態によるメモリチップの３Ｄフラッシュメモリ構造の部分上面図である。 図２ＡのＩ－Ｉ’線に沿った断面図である。 本開示の別の実施形態によるヒータを有するメモリチップの部分上面図である。 図３ＡのＩ－Ｉ’線に沿った断面図である。 本開示の別の実施形態によるヒータを有するメモリチップの部分上面図である。 本開示の別の実施形態によるメモリチップのヒータおよびパッドの部分上面図である。 図４ＢのＩＩ－ＩＩ’線に沿った断面図である。 本開示の一実施形態による制御チップの概略斜視図である。 本開示の一実施形態による制御チップの概略斜視図である。 本開示の一実施形態による制御チップの概略斜視図である。 本開示の一実施形態による制御チップの概略斜視図である。 本開示の一実施形態による制御チップの概略斜視図である。 本開示の一実施形態によるメモリチップおよび制御チップの概略斜視図である。 図６Ａの概略回路図である。 本開示の３Ｄフラッシュメモリモジュールチップを製造するプロセスの概略断面図である。 本開示の３Ｄフラッシュメモリモジュールチップを製造するプロセスの概略断面図である。 本開示の３Ｄフラッシュメモリモジュールチップを製造するプロセスの概略断面図である。 本開示の別の実施形態による制御チップの概略斜視図である。
フラッシュメモリの性能は、複数回の動作後に著しく低下するため、フラッシュメモリに対して修復プロセスを実行する必要がある。修復プロセスでは、フラッシュメモリの電荷蓄積構造（例えば、窒化物層）を修復するために、ヒータを使用してフラッシュメモリを加熱することがある。現在の技術では、ワード線がヒータとして最も一般的に使用されている。しかしながら、ワード線の数が多く、他の構成要素（例えば、ワード線デコーダ）との構成関係が複雑であるため、フラッシュメモリ構造のレイアウト設計がより困難になる場合がある。
本開示の実施形態は、いくつかの３Ｄフラッシュメモリモジュールチップを提供しており、メモリチップの３Ｄフラッシュメモリ構造の上方または側壁の周りにヒータが配置され、メモリチップは、制御チップがヒータを駆動してメモリチップのローカルセクタに対して修復プロセスを行うことができるように制御チップと接合されている。
図１Ａおよび図１Ｂは、本開示の一実施形態による３Ｄフラッシュメモリモジュールチップの概略斜視図である。図２Ａは、本開示の一実施形態によるメモリチップの３Ｄフラッシュメモリ構造の部分上面図である。図２Ｂは、図２ＡのＩ－Ｉ’線に沿った断面図である。図３Ａは、本開示の別の実施形態によるヒータを有するメモリチップの部分上面図である。図３Ｂは、図３ＡのＩ－Ｉ’線に沿った断面図である。
図１Ａおよび図１Ｂを参照すると、本開示の一実施形態による３Ｄフラッシュメモリモジュールチップ（３Ｄ集積回路（３Ｄ ＩＣ）とも呼ばれる）５０００は、メモリチップ１０００および制御チップ２０００を含む。メモリチップ１０００は、複数の３Ｄフラッシュメモリ構造１１００および複数のヒータ１２００を含む。ヒータ１２００は、３Ｄフラッシュメモリ構造１１００の周りに配置されている。一部の実施形態では、ヒータ１２００は、図１Ａに示すように、３Ｄフラッシュメモリ構造１１００の上方に配置されている。他の実施形態では、ヒータ１２００は、図１Ｂに示すように、３Ｄフラッシュメモリ構造１１００間のスリットトレンチ１１１０内に配置されている。制御チップ２０００は、メモリチップ１０００の上方に配置され、メモリチップ１０００内のヒータ１２００を駆動する。制御チップ２０００とメモリチップ１０００は、接合構造３０００によって互いに接合されてもよい。
図１Ａおよび図１Ｂを参照すると、メモリチップ１０００の３Ｄフラッシュメモリ構造１１００は、（図２Ａおよび図２Ｂに示すような）３Ｄ ＡＮＤフラッシュメモリ構造、３Ｄ ＮＡＮＤフラッシュメモリ構造（図示せず）、または３Ｄ ＮＯＲフラッシュメモリ構造（図示せず）であってもよい。３Ｄ ＡＮＤフラッシュメモリ構造を例として、本開示の３Ｄフラッシュメモリ構造１１００を説明するが、本開示の実施形態はこれに限定されない。
図２Ａおよび図２Ｂを参照すると、メモリチップ１０００は、複数のタイルＴを含むことができる。タイルＴは、複数の列および複数の行を含むアレイ状に配置されてもよい。本実施形態では、例示のために４つのタイルＴ（例えば、Ｔ１～Ｔ４）が示されている。４つのタイルＴのうち、タイルＴ１とタイルＴ２とが１つの行に配置され、タイルＴ３とタイルＴ４とが別の行に配置されている。タイルＴ１とタイルＴ３とが１つの列に配置され、タイルＴ２とタイルＴ４とが別の列に配置されている。各タイルＴは、複数のセクタＢ（例えば、Ｂ１～Ｂ４）を含むことができる。各セクタＢは、３Ｄフラッシュメモリ構造１１００を含む。３Ｄフラッシュメモリ構造１１００は、Ｘ方向に延在し、Ｙ方向に配列されている。２つの隣接する３Ｄフラッシュメモリ構造１１００は、スリットトレンチ１１１０によって互いに分離されている。
図２Ｂを参照すると、３Ｄフラッシュメモリ構造１１００のそれぞれは、複数のメモリセルによって形成されたメモリアレイを少なくとも含むことができる。具体的には、３Ｄフラッシュメモリ構造１１００は、第１の基板（例えば、半導体基板）１０１０上の１つまたは複数の能動デバイス（例えば、第１のトランジスタ１０２０）の上方に配置されてもよい。第１のトランジスタ１０２０は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタである。したがって、本アーキテクチャは、アレイ下相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ ｕｎｄｅｒ Ａｒｒａｙ（ＣＵＡ））アーキテクチャと呼ばれることもある。
図２Ｂを参照すると、３Ｄフラッシュメモリ構造１１００は、半導体ダイのバックエンドオブライン（ＢＥＯＬ）において配置されてもよい。例えば、３Ｄフラッシュメモリ構造１１００は、第１の相互接続構造１０３０に埋め込まれてもよい。第１の相互接続構造１０３０は、例えば、下部相互接続構造１０３２および上部相互接続構造１０３４を含む。下部相互接続構造１０３２は、第１の基板（例えば、半導体基板）１０１０上の１つまたは複数の能動デバイス（例えば、第１のトランジスタ１０２０）の上方で、３Ｄフラッシュメモリ構造１１００のメモリアレイの下方に配置されている。上部相互接続構造１０３４は、３Ｄフラッシュメモリ構造１１００のメモリアレイの上方に配置されている。下部相互接続構造１０３２は、例えば、下部第１金属層ＢＭ１、下部第２金属層ＢＭ２、および下部第３金属層ＢＭ３、ならびにそれらの間のビアＢＶ１およびＢＶ２を含む。上部相互接続構造１０３４は、例えば、上部第１金属層ＴＭ１および上部第２金属層ＴＭ２、ならびにそれらの間のビアＴＶ１を含む。下部相互接続構造１０３２および上部相互接続構造１０３４の金属層とビアの数は、上記に限定されない。
図２Ｂを参照すると、３Ｄフラッシュメモリ構造１１００は、複数のゲートスタック構造５２を含む。ゲートスタック構造５２のそれぞれは、下部相互接続構造１０３２上に形成されている。ゲートスタック構造５２のそれぞれは、第１の基板１０１０のアレイ領域ＡＲから階段領域ＳＲまでＸ方向に延在する。ゲートスタック構造５２は、第１の基板１０１０の表面上に垂直に積み重ねられた複数のゲート層（ワード線とも呼ばれる）３８および複数の絶縁層５４を含む。Ｚ方向において、ゲート層３８は、間に配置された絶縁層５４によって互いに電気的に絶縁されている。ゲート層３８は、タングステンなどの金属層を含む。一部の実施形態では、ゲート層３８は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、またはそれらの組合せなどのバリア層３７をさらに含む。絶縁層５４は、例えば酸化ケイ素である。
ゲート層３８は、（図２Ｂに示す）第１の基板１０１０の表面に平行な方向に延在する。階段領域ＳＲ内のゲート層３８は、（図２Ｂに示す）階段構造ＳＣを有することができ、それにより、下側ゲート層３８は、上側ゲート層３８よりも長く、下側ゲート層３８の端部は、上側ゲート層３８の端部を越えて横方向に延在する。ゲート層３８を接続するためのコンタクトＣ１は、階段領域ＳＲ内のゲート層３８の端部上に着地して、ゲート層３８のそれぞれを、コンタクトＣ１および上部相互接続構造１０３４を介して下部相互接続構造１０３２の導電線（例えば、下部第３金属層ＢＭ３の導電線）に接続することができる。
図２Ｂを参照すると、３Ｄフラッシュメモリ構造１１００は、複数のチャネルピラー１６をさらに含む。チャネルピラー１６は、アレイ領域ＡＲのゲートスタック構造５２を貫いて連続的に延びている。一部の実施形態では、チャネルピラー１６は、上面図においてリング形状のプロファイルを有してもよい。チャネルピラー１６の材料は、ドープされていないポリシリコンなどの半導体であってもよい。
図２Ｂを参照すると、３Ｄフラッシュメモリ構造１１００は、絶縁性充填層２４、絶縁性ピラー２８、複数の導電性ピラー（例えば、ソースピラーとして機能する）３２ａ、および複数の導電性ピラー（例えば、ドレインピラーとして機能する）３２ｂをさらに含む。導電性ピラー３２ａ、３２ｂおよび絶縁性ピラー２８は、チャネルピラー１６内に配置されており、それぞれ、ゲート層３８に対して垂直な方向（Ｚ方向）に延在している。導電性ピラー３２ａおよび３２ｂは、絶縁性充填層２４および絶縁性ピラー２８によって互いに分離され、チャネルピラー１６に電気的に接続されている。導電性ピラー３２ａ、３２ｂは、例えばドープされたポリシリコンである。絶縁性充填層２４は、例えば酸化ケイ素であり、絶縁性ピラー２８は、例えば窒化ケイ素である。
図２Ｂを参照すると、電荷蓄積構造４０は、チャネルピラー１６とゲート層３８との間に配置されている。電荷蓄積構造４０は、トンネル層（またはバンドギャップ工学設計されたトンネル酸化物層と呼ばれる）１４、電荷蓄積層１２、およびブロッキング層３６を含むことができる。電荷蓄積層１２は、トンネル層１４とブロッキング層３６との間に配置されている。一部の実施形態では、トンネル層１４、電荷蓄積層１２、およびブロッキング層３６は、例えば、酸化ケイ素、窒化ケイ素、および酸化ケイ素である。一部の実施形態では、図２Ｂに示すように、電荷蓄積構造４０の一部（例えば、トンネル層１４）は、ゲート層３８に垂直な方向（すなわち、Ｚ方向）に連続的に延在し、電荷蓄積構造４０の他の部分（例えば、電荷蓄積層１２およびブロッキング層３６）は、ゲート層３８を取り囲む。他の実施形態では、電荷蓄積構造４０（例えば、トンネル層１４、電荷蓄積層１２、およびブロッキング層３６）は、ゲート層３８を取り囲む（図示せず）。ゲート層３８のそれぞれと、ゲート層３８によって取り囲まれた電荷蓄積構造４０、チャネルピラー１６、ソースピラー３２ａ、およびドレインピラー３２ｂとがメモリセル２０を画定する。したがって、３Ｄフラッシュメモリ構造１１００のそれぞれは、複数のメモリセル２０から構成されるメモリアレイを少なくとも含む。
３Ｄフラッシュメモリ構造１１００は、ローカルビット線ＬＢＬn、ローカルソース線ＬＳＬn、グローバルビット線ＧＢＬn、およびグローバルソース線ＧＳＬnをさらに含む。ローカルビット線ＬＢＬnおよびローカルソース線ＬＳＬnは、上部相互接続構造１０３４の上部第１金属層ＴＭ１内に位置し、コンタクトＣ２を介してソースピラー３２ａおよびドレインピラー３２ｂにそれぞれ電気的に接続されている。グローバルビット線ＧＢＬnおよびグローバルソース線ＧＳＬnは、上部相互接続構造１０３４内の上部ビア（図示せず）を介して、ローカルビット線ＬＢＬnおよびローカルソース線ＬＳＬnにそれぞれ電気的に接続されている。
異なる動作方法によると、メモリセル２０で１ビット動作または２ビット動作を行うことができる。例えば、ソースピラー３２ａおよびドレインピラー３２ｂに電圧が印加されると、ソースピラー３２ａおよびドレインピラー３２ｂがチャネルピラー１６に接続されているため、電子は、チャネルピラー１６に沿って移動し、電荷蓄積構造４０全体に蓄積され得る。したがって、メモリセル２０で１ビット動作を行うことができる。加えて、ファウラー・ノルトハイムトンネリングを伴う動作の場合、電子または正孔は、ソースピラー３２ａとドレインピラー３２ｂとの間の電荷蓄積構造４０内にトラップされ得る。ソース側注入、チャネルホットエレクトロン注入、またはバンド間トンネリングホットキャリア注入を伴う動作の場合、電子または正孔は、ソースピラー３２ａおよびドレインピラー３２ｂの一方に隣接する電荷蓄積構造４０内に局所的にトラップされ得る。したがって、メモリセル２０で、シングルレベルセル（ＳＬＣ、１ビット）またはマルチレベルセル（ＭＬＣ、２ビット以上）動作を行うことができる。
動作中、選択されたワード線（ゲート層）３８に電圧が印加され、例えば、対応するメモリセル２０の対応する閾値電圧（Ｖth）よりも高い電圧が印加されると、選択されたワード線３８と交差するチャネルピラー１６のチャネル領域がオンになり、電流がローカルビット線ＬＢＬnからドレインピラー３２ｂに入り、オンしたチャネル領域を介してソースピラー３２ａに流れ、最終的にローカルソース線ＬＳＬnに流れるようになる。
図３Ａおよび図３Ｂを参照すると、メモリチップ１０００は、複数のヒータ１２００をさらに含む。ヒータ１２００は、３Ｄフラッシュメモリ構造１１００の上方の誘電体層１０４０内に配置されてもよい。誘電体層１０４０の材料は、例えば、酸化ケイ素である。ヒータ１２００は、銅またはタングステンなどの金属層１２０２を含む。一部の実施形態では、ヒータ１２００は、チタン、タンタル、窒化チタン、窒化タンタル、またはそれらの組合せなどのバリア層１２０４をさらに含む。
図３Ａを参照すると、一部の実施形態では、１つのヒータ１２００が各セクタＢ上に配置され、任意の２つの隣接するセクタＢの２つのヒータ１２００は、互いに分離されている。ヒータ１２００は、Ｘ方向に延在することができる。一実施形態において、ヒータ１２００は、（図３Ａおよび図３Ｂに示すように）アレイ領域ＡＲ内に配置され、階段領域ＳＲまで延在する。一実施形態において、ヒータ１２００は、アレイ領域ＡＲ内に配置されてもよいが、階段領域ＳＲには配置されない（図示せず）。言い換えれば、ヒータ１２００の長さは、３Ｄフラッシュメモリ構造１１００のＸ方向の長さよりも大きくても、等しくても、または小さくてもよい。
加えて、各セクタＢに複数のヒータ１２００を配置してもよく、例えば、アレイ領域ＡＲと階段領域ＳＲにそれぞれ１つのヒータ１２００を配置してもよく、別々に加熱を行ってもよい（図示せず）。しかしながら、本開示の実施形態は、これに限定されない。別の実施形態では、隣接する２つ、３つ、またはそれ以上のセクタＢの複数のヒータ１２００を１つのヒータ（図示せず）にまとめて、複数のセクタＢの３Ｄフラッシュメモリ構造１１００を同時に加熱することもできる。
図３Ａを参照すると、上面図におけるヒータ１２００の形状は、例えば、矩形または別の形状である。複数のセクタＢ上のヒータ１２００は、同じ幅または異なる幅を有することができる。アレイ領域ＡＲにおけるヒータ１２００の幅Ｗ１は、階段領域ＳＲにおけるヒータ１２００の幅Ｗ２と同じである。しかしながら、本開示は、これに限定されない。ヒータ１２００の形状は、実際の要件または設計に従って変更されてもよい。アレイ領域ＡＲにおけるヒータ１２００の幅Ｗ１は、階段領域ＳＲにおけるヒータ１２００の幅Ｗ２よりも大きくても、等しくても、または小さくてもよい。
図１Ａ、図１Ｂ、および図３Ｂを参照すると、メモリチップ１０００は、接合層１３００をさらに含む。接合層１３００は、パッド１３０２および絶縁層１３０４を有する。絶縁層１３０４は、ヒータ１２００上に配置されている。絶縁層１３０４の材料は、例えば、酸化ケイ素である。パッド１３０２は、各ヒータ１２００の表面の絶縁層１３０４に配置されている。パッド１３０２の材料は、例えば、銅である。パッド１３０２は、パッド１３０２ａ、１３０２ｂを有する。パッド１３０２ａ、１３０２ｂは、ヒータ１２００の第１の端部Ｅ１および第２の端部Ｅ２にそれぞれ接続されている。
上記の実施形態では、３Ｄフラッシュメモリ構造１１００は、３Ｄ ＡＮＤフラッシュメモリ構造であり、ヒータ１２００は、（図３Ａ、図３Ｂ、および図６Ａに示すように）３Ｄ ＡＮＤフラッシュメモリ構造の上方に配置されている。他の実施形態では、３Ｄフラッシュメモリ構造１１００は、３Ｄ ＡＮＤフラッシュメモリ構造であり、ヒータ１２００は、（図４Ａ～図４Ｃに示すように）３Ｄ ＡＮＤフラッシュメモリ構造間のスリットトレンチ１１１０内に配置されている。
図４Ａは、本開示の別の実施形態によるヒータを有するメモリチップの部分上面図である。図４Ｂは、本開示の別の実施形態によるメモリチップのヒータおよびパッドの部分上面図である。図４Ｃは、図４ＢのＩＩ－ＩＩ’線に沿った断面図である。
図４Ａおよび図４Ｃを参照すると、複数のヒータ１２００が、３Ｄフラッシュメモリ構造１１００間のスリットトレンチ１１１０内に配置されている。ヒータ１２００は、ゲートスタック構造５２の複数のゲート層３８および複数の絶縁層５４の周りに配置されている。ヒータ１２００は、（図４Ｃに示すように）絶縁ライナ層１１１２によってゲート層３８および絶縁層５４から分離されている。絶縁ライナ層１１１２は、酸化ケイ素または窒化ケイ素などの絶縁材料を含む。ヒータ１２００は、銅またはタングステンなどの金属層１２０２を（図４Ｃに示すように）含む。一部の実施形態では、ヒータ１２００は、（図４Ｃに示すように）バリア層１２０４をさらに含む。バリア層１２０４は、絶縁ライナ層１１１２と金属層１２０２との間に配置されている。バリア層１２０４は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、またはそれらの組合せである。
一部の実施形態では、１つのヒータ１２００がスリットトレンチ１１１０のそれぞれに配置されている。例えば、ヒータ１２００は、Ｘ方向に延在することができる。一実施形態において、ヒータ１２００は、（図４Ａおよび図４Ｂに示すように）アレイ領域ＡＲ内に配置され、階段領域ＳＲまで延在する。一実施形態において、ヒータ１２００は、アレイ領域ＡＲ内に配置されてもよいが、階段領域ＳＲには配置されない（図示せず）。言い換えれば、ヒータ１２００の長さは、３Ｄフラッシュメモリ構造１１００のＸ方向の長さよりも大きくても、等しくても、または小さくてもよい。
あるいは、複数のヒータ１２００がスリットトレンチ１１１０のそれぞれに配置されてもよい。例えば、アレイ領域ＡＲおよび階段領域ＳＲにそれぞれ１つのヒータ１２００を設けてもよく、別々に加熱が行われてもよい（図示せず）。しかしながら、本開示の実施形態は、これに限定されない。
加えて、図４Ａを参照すると、上面図におけるヒータ１２００の形状は、例えば、矩形または別の形状である。複数のスリットトレンチ１１１０内のヒータ１２００は、同じ幅または異なる幅を有することができる。しかしながら、本開示は、これに限定されない。ヒータ１２００の形状は、実際の要件または設計に従って変更されてもよい。
図４Ｂおよび図４Ｃを参照すると、コンタクトＣ３が各ヒータ１２００の２つの端部（すなわち、Ｅ１およびＥ２）の表面上にそれぞれ配置されている。コンタクトＣ３は、上部相互接続構造１０３４を介して上方のパッド１３０２ａおよび１３０２ｂに接続されてもよく、それにより、メモリチップ１０００のヒータ１２００は、上部相互接続構造１０３４ならびにパッド１３０２ａおよび１３０２ｂを介して制御チップ２０００に電気的に接続され得る。パッド１３０２ａ、１３０２ｂの材料は、例えば、銅である。
図５Ａ～図５Ｅは、本開示の一実施形態による制御チップの概略斜視図である。図６Ａは、本開示の一実施形態によるメモリチップおよび制御チップの概略斜視図である。図６Ｂは、図６Ａの概略回路図である。
図５Ａを参照すると、制御チップ２０００は、複数のタイルＴ’を含むことができる。タイルＴ’は、アレイ状に配置されてもよい。本実施形態では、４つのタイルＴ’（例えば、Ｔ１’～Ｔ４’）が説明のための例として取り上げられる。４つのタイルＴ’のうち、タイルＴ１’とタイルＴ２’は、１つの行に配置され、タイルＴ３’とタイルＴ４’は、別の行に配置されている。タイルＴ１’とタイルＴ３’は、１つの列に配置され、タイルＴ２’とタイルＴ４’は、別の列に配置されている。
図５Ａおよび図５Ｅを参照すると、各タイルＴ’は、複数の駆動行２０００Ｒおよび駆動列２０００Ｃを含む。図５Ｅに示すように、駆動行２０００Ｒのそれぞれは、第２のトランジスタ２０２０と、第２の相互接続構造２０３０と、パッド２０５２と、を含む。第２のトランジスタ２０２０は、第２の基板２０１０の活性領域２０１２上に配置されている。第２の基板２０１０は、シリコン基板などの半導体基板であってもよい。第２のトランジスタ２０２０は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタであってもよい。第２のトランジスタ２０２０は、（図５Ａ～図５Ｅに示すような）プレーナトランジスタ、または（図８に示すような）フィントランジスタであってよい。
図５Ｅおよび図８を参照すると、第２のトランジスタ２０２０は、ゲート誘電体層２０２４、ゲート層２０２８、ソース領域２０２２ａ、およびドレイン領域２０２２ｂを含む。ゲート誘電体層２０２４は、例えば、酸化ケイ素または高誘電率材料である。ゲート層２０２８は、例えば、ドープされたポリシリコンまたはタングステンである。ゲート層２０２８は、ゲート誘電体層２０２４上に位置する。ゲート層２０２８は、ストリップ形状を有し、その延在方向は、例えば、図６Ａに示すように、（例えば、Ｘ方向に延在する）ヒータ１２００の延在方向と同じである。一部の実施形態では、図５Ａに示すように、２つの隣接する行（例えば、タイルＴ１’とＴ２’、またはタイルＴ３’とＴ４’）の第２のトランジスタ２０２０のゲート層２０２８は、電気的に接続されていてもよい。
図５Ｃおよび図５Ｅを参照すると、第２のトランジスタ２０２０のソース領域２０２２ａおよびドレイン領域２０２２ｂは、ゲート層２０２８の両側の活性領域２０１２内に配置されている。ソース領域２０２２ａおよびドレイン領域２０２２ｂは、Ｎ型またはＰ型ドーパントなどのドーパントを含む。一部の実施形態では、２つの隣接する第２のトランジスタ２０２０は、ソース領域２０２２ａを共有する。
図５Ｂおよび図５Ｃを参照すると、第２の相互接続構造２０３０は、第２のトランジスタ２０２０上に配置されている。第２の相互接続構造２０３０は、（図５Ｃに示すような）誘電体層２０３１と、誘電体層２０３１内に位置する複数のコンタクト２０３２および２０３４と、複数の導電線２０３６および２０４０と、複数のビア２０３８および２０４２と、を含む。コンタクト２０３２は、ソース領域２０２２ａおよびドレイン領域２０２２ｂ上にそれぞれ着地し、ソース領域２０２２ａおよびドレイン領域２０２２ｂと電気的に接続されている。コンタクト２０３４は、ゲート層２０２８上に着地し、ゲート層２０２８に電気的に接続されている。コンタクト２０３２は、図５Ｂおよび図５Ｄに示すように、Ｘ方向に沿って延在するストリップ形状を有し、ゲート層２０２８と実質的に平行である。コンタクト２０３４の形状は、コンタクト２０３２の形状とは異なり、例えば、図５Ｂに示すように、柱状形状であってもよい。（図５Ｃに示すような）導電線２０３６および２０４０は、それぞれコンタクト２０３２および２０３４上に配置されている。導電線２０３６および導電線２０４０は、ビア２０３８によって互いに電気的に絶縁されている。ビア２０４２は、導電線２０４０上に配置され、導電線２０４０を上方の接合層２０５０に電気的に接続する。誘電体層２０３１は、例えば、酸化ケイ素である。コンタクト２０３２および２０３４、導電線２０３６および２０４０、ならびにビア２０３８および２０４２は、タングステンまたは銅などの金属層を含む。コンタクト２０３２および２０３４、導電線２０３６および２０４０、ならびにビア２０３８および２０４２は、チタン、タンタル、窒化チタン、窒化タンタル、またはそれらの組合せなどのバリア層（図示せず）をさらに含むことができる。
図５Ｃを参照すると、駆動行２０００Ｒのそれぞれのパッド２０５２は、制御チップ２０００の接合層２０５０の一部である。接合層２０５０は、パッド２０５２および絶縁層２０５４を有する。絶縁層２０５４は、第２の相互接続構造２０３０上に位置する。パッド２０５２は、絶縁層２０５４内に位置し、第２の相互接続構造２０３０のビア２０４２に電気的に接続されている。パッド２０５２の材料は、例えば、銅である。絶縁層２０５４の材料は、例えば、酸化ケイ素である。
図５Ａおよび図５Ｅを参照すると、パッド２０５２は、パッド２０５２ａおよびパッド２０５２ｂを含む。具体的には、駆動行２０００Ｒのそれぞれは、Ｘ方向に沿って配置された一対のパッド２０５２ａ、２０５２ｂを含む。図１Ａ、図１Ｂ、および図６Ａに示すように、パッド２０５２ａは、ヒータ１２００の第１の端部Ｅ１に電気的に接続され、パッド２０５２ｂは、ヒータ１２００の第２の端部Ｅ２に電気的に接続され、接地されている。図５Ｃおよび図５Ｄを参照すると、各パッド２０５２ａは、ビア２０４２ａを介して下方の導電線２０４０ａに電気的に接続されている。同じタイルＴ’内の導電線２０４０ａは、図５Ａおよび図５Ｃに示すように、第２のトランジスタ２０２０のドレイン領域２０２２ｂにそれぞれ電気的に接続されるように、互いに分離され、電気的に絶縁されている。各パッド２０５２ｂは、図５Ｄに示すように、ビア２０４２ｂを介して下方の導電線２０４０ｂに電気的に接続されている。同じ列内のタイルＴ’（例えば、タイルＴ１’とＴ３’、またはタイルＴ２’とＴ４’）のパッド２０５２ｂは、図５Ａおよび図５Ｄに示すように、同じ導電線２０４０ｂを介して接地に電気的に接続されている。
図５Ｃ、図１Ａ、および図１Ｂを参照すると、制御チップ２０００の接合層２０５０とメモリチップ１０００の接合層１３００とが互いに接合されて、接合構造３０００が形成されている。具体的には、制御チップ２０００の絶縁層２０５４の位置と、メモリチップ１０００の絶縁層１３０４の位置とが互いに対応し、互いに接合されている。制御チップ２０００のパッド２０５２ａ、２０５２ｂの位置と、メモリチップ１０００のパッド１３０２ａ、１３０２ｂの位置とが互いに対応し、互いに接合されている。
図５Ａ、図５Ｃ、および図５Ｄを参照すると、制御チップ２０００の列２０００Ｃは、同じ列内のタイルＴ’（例えば、タイルＴ１’とＴ３’、またはタイルＴ２’とＴ４’）の複数の第２のトランジスタ２０２０の複数の共有ソース領域２０２２ａを、導電線２０４０ｃを介してグローバル電源２１００に電気的に結合している。
図５Ａ、図５Ｃ、および図５Ｄを参照すると、制御チップ２０００の第２のトランジスタ２０２０のドレイン領域２０２２ｂは、図５Ｃに示すように、第２の相互接続構造２０３０および接合層２０５０のパッド２０５２ａに接続されている。パッド２０５２ａは、図６Ａに示すように、メモリチップ１０００のヒータ１２００の第１の端部Ｅ１に接続されたパッド１３０２ａと電気的に接続されている。一実施形態において、制御チップ２０００の駆動行２０００Ｒのそれぞれは、図６Ａおよび図６Ｂに示すように、メモリチップ１０００の１つの対応するセクタＢの１つのヒータ１２００を制御することができる。
図５Ｅを参照すると、一部の実施形態において、制御チップ２０００は、列デコーダ２３００および行デコーダ２２００をさらに含む。列デコーダ２３００は、グローバル電源２１００に電気的に接続されている。列アドレス信号Ａ３およびＡ４を受信した後、列デコーダ２３００は、１つの列（例えば、図５Ａの列２０００Ｃ1）の複数のタイル（本例では２つのタイル、例えば、図５ＡのタイルＴ１’およびＴ３’）を選択する。したがって、グローバル電源２１００は、第２の相互接続構造２０３０の導電線２０４０ｃ（図５Ａに示す）を介して、選択された列（例えば、図５Ａの列２０００Ｃ1）のタイル（例えば、図５ＡのタイルＴ１’およびＴ３’）のそれぞれの第２のトランジスタ２０２０の共有ソース領域２０２２ａに供給される。行デコーダ２２００は、駆動行２０００Ｒの第２のトランジスタ２０２０のゲート層２０２８に電気的に接続されている。行デコーダ２２００は、行アドレス信号Ａ０～Ａ２（または制御信号と呼ばれる）を受信した後、入力された行アドレス信号をデコードして、第２のトランジスタ２０２０のうちの１つ（例えば、図５Ａの第２のトランジスタ２０２０1）または複数を選択してオンにする。
一般に、メモリチップ１０００は、メモリアレイを制御するための制御ロジックユニットを含み、制御ロジックユニット内のレジスタは、各セクタＢのメモリアレイの消去回数のステータス信号を記憶する。消去回数が所定の回数に達すると、ステータス信号が制御チップ２０００に送られる。
図６Ａおよび図６Ｂを参照すると、修復プロセス中に、制御チップ２０００は、受信したステータス信号に基づいて、修復を必要とするタイルＴおよびセクタＢ（例えば、図６ＡのタイルＴ１のセクタＢ１）に対応する行アドレス信号および列アドレス信号を生成し、行アドレス信号および列アドレス信号をそれぞれ行デコーダ２２００および列デコーダ２３００に送信することができる。列デコーダ２３００は、受信した列アドレス信号に従って１つの列（例えば、図６Ａの列２０００Ｃ1）を選択して、この列（例えば、図６Ａの列２０００Ｃ1）に位置するタイル（例えば、図５ＡのタイルＴ１’およびＴ３’）の導電線２０４０ｃにグローバル電源２１００を供給する。行デコーダ２２００は、受信した行アドレス信号に従って、１つの駆動行２０００Ｒ1の第２のトランジスタ２０２０1を選択してオンにする。したがって、電流は、グローバル電源２１００から導電線２０４０ｃを介して第２のトランジスタ２０２０1のソース領域２０２２ａに流れ、第２のトランジスタ２０２０1のチャネルおよびドレイン領域２０２２ｂを通過し、次いで、第２の相互接続構造２０３０およびパッド２０５２ａを介してメモリチップ１０００のパッド１３０２ａに流れ込み、次いで、ヒータ１２００（例えば、１２００1）の第１の端部Ｅ１に入ることができる。その後、電流は、ヒータ１２００1内を流れ、メモリチップ１０００のパッド１３０２ｂを介してヒータ１２００1の第２の端部Ｅ２から流れ出て、次いで、制御チップ２０００のパッド２０５２ｂに入り、次いで、導電線２０４０ｂを介して接地に電気的に接続される。本開示の実施形態では、制御チップ２０００の第２のトランジスタ（ドライバ）２０２０（例えば、２０２０1）を用いて、特定のヒータ１２００（例えば、１２００1）に高い駆動電流を供給することが可能であり、その結果、ヒータ１２００（例えば、１２００1）として機能する導体が加熱されて、特定のタイルＴ（例えば、Ｔ１）内の特定のセクタＢ（例えば、Ｂ１）の３Ｄフラッシュメモリ構造１１００内の電荷蓄積層を修復する。
図１Ａおよび図１Ｂを参照すると、一部の実施形態では、修復プロセスでは、制御チップ２０００は、１つのヒータ１２００（例えば、１２００1）を駆動して、１つのセクタＢ（例えば、Ｂ１）の３Ｄフラッシュメモリ構造１１００（例えば、１１００1）内の電荷蓄積層を修復することができる。図１Ｂを参照すると、他の実施形態では、修復を行う際に、制御チップ２０００は、２つのヒータ１２００（例えば、１２００2および１２００3）を同時に駆動して、１つのセクタＢ（例えば、Ｂ２）の３Ｄフラッシュメモリ構造１１００（例えば、１１００2）内の電荷蓄積層を修復することもできる。
図７Ａ～図７Ｃは、本開示の３Ｄフラッシュメモリモジュールチップを製造するプロセスの概略断面図を示す。
図７Ａを参照すると、ウエハ１０１０Ｗが用意され、複数のメモリチップ１０００がウエハ１０１０Ｗ上に形成される。メモリチップ１０００間には、スクライブラインＳＬが設けられている。メモリチップ１０００の形成方法は、以下の通りである。図３Ｂを参照すると、１つまたは複数の能動デバイス（例えば、第１のトランジスタ）１０２０が、最初にウエハ１０１０Ｗ上に形成される。次に、下部相互接続構造１０３２が能動デバイス１０２０上に形成される。下部相互接続構造１０３２は、ダマシン、デュアルダマシンなどの任意の既知の方法によって形成することができる。その後、１つの絶縁層（例えば、酸化ケイ素）５４と別の絶縁層（図示せず、例えば、窒化ケイ素）を交互に積み重ねることによって形成された絶縁スタック構造（図示せず）が、下部相互接続構造１０３２上に形成される。次に、任意の既知の方法に従って、電荷蓄積構造４０のトンネル層１４、チャネルピラー１６、ならびに導電性ピラー３２ａおよび３２ｂが絶縁スタック構造内に形成される。トンネル層１４の材料は、酸化ケイ素などの誘電体材料であってもよい。チャネルピラー１６の材料は、ドープされていないポリシリコンなどの半導体であってもよい。導電性ピラー３２ａ、３２ｂは、例えばドープされたポリシリコンである。
次いで、リソグラフィおよびエッチングプロセスを実行して、絶縁スタック構造内にスリットトレンチ１１１０を形成し、絶縁スタック構造を複数のセクタＢに分割する。
その後、ゲート置換プロセスを実行して、ゲートスタック構造５２を形成する。最初に、エッチングプロセスを実行して、エッチング液をスリットトレンチ１１１０に注入して絶縁スタック構造内の別の絶縁層を除去し、複数の水平開口部３４を形成し、次いで水平開口部３４内にゲート層３８を形成する。一部の実施形態では、ゲート層３８が形成される前に、電荷蓄積層１２およびブロッキング層３６も水平開口部３４内に形成される。電荷蓄積層１２は、例えば、窒化ケイ素である。ブロッキング層３６の材料は、例えば、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸化ランタン（Ｌａ2Ｏ5）、遷移金属酸化物、ランタニド酸化物、またはそれらの組合せなどの、７以上の誘電率を有する高誘電率材料である。ゲート層３８は、例えば、タングステンである。一部の実施形態では、ゲート層３８が形成される前に、バリア層３７が形成される。バリア層３７の材料は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、またはそれらの組合せである。
次に、スリットトレンチ１１１０にスリットＳＬＴを形成する。スリットＳＬＴを形成する方法は、ゲートスタック構造５２上およびスリットトレンチ１１１０内に絶縁性充填材料を充填し、次いでエッチバックプロセスまたは平坦化プロセスによってゲートスタック構造５２上の過剰な絶縁性充填材料を除去することを含む。絶縁性充填材料は、例えば、酸化ケイ素である。
その後、上部相互接続構造１０３４（ローカルビット線ＬＢＬn、ローカルソース線ＬＳＬn、グローバルビット線ＧＢＬn、およびグローバルソース線ＧＳＬnを含む）が、ゲートスタック構造５２上に形成される。上部相互接続構造１０３４は、ダマシン、デュアルダマシンなどの任意の既知の方法によって形成することができるが、本明細書では詳細に説明しない。
図３Ａおよび図３Ｂを参照すると、本実施形態では、上部相互接続構造１０３４（ローカルビット線ＬＢＬn、ローカルソース線ＬＳＬn、グローバルビット線ＧＢＬn、およびグローバルソース線ＧＳＬnを含む）が形成された後、上部相互接続構造１０３４の上方にヒータ１２００がさらに形成される。ヒータ１２００を形成する方法は、例えば、最初に上部相互接続構造１０３４の上方に誘電体層１０４０を形成することを含む。誘電体層１０４０の材料は、例えば、酸化ケイ素である。一部の実施形態では、誘電体層１０４０が平坦な表面を有するように、化学機械平坦化プロセスなどの平坦化プロセスがさらに実行される。その後、リソグラフィおよびエッチングプロセスを実行して、誘電体層１０４０内に複数の溝ＯＰ１を形成する。次いで、誘電体層１０４０上および溝内にバリア材料層および金属材料層を順次形成する。次に、化学機械平坦化プロセスなどの平坦化プロセスを実行して、誘電体層１０４０の表面上のバリア材料層および金属材料層を除去し、溝内にバリア層１２０４および金属層１２０２を形成する。金属材料層は、例えば、銅またはタングステンである。バリア材料層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、またはそれらの組合せである。
図３Ｂを参照すると、ヒータ１２００を形成した後、接合層１３００が形成される。接合層１３００の形成方法は、以下の通りである。最初に、ヒータ１２００および誘電体層１０４０上に絶縁層１３０４を形成した後、リソグラフィおよびエッチングプロセスを実行して、絶縁層１３０４に複数のパッド開口部ＯＰ２を形成する。パッド開口部ＯＰ２の底部は、ヒータ１２００を露出させる。その後、絶縁層１３０４上およびパッド開口部ＯＰ２内に導電層を形成する。次いで、化学機械平坦化プロセスなどの平坦化プロセスを実行して、絶縁層１３０４上の導電層を除去し、パッド開口部ＯＰ２内にパッド１３０２を形成する。
上記の実施形態では、メモリチップ１０００のヒータ１２００は、上部相互接続構造１０３４が形成された後に形成される。他の実施形態では、メモリチップ１０００のヒータ１２００は、上部相互接続構造１０３４が形成される前に形成されてもよい。
図４Ｃを参照すると、メモリチップ１０００のヒータ１２００は、３Ｄフラッシュメモリ構造１１００のゲートスタック構造５２が形成された後、上部相互接続構造１０３４（ローカルビット線ＬＢＬn、ローカルソース線ＬＳＬn、グローバルビット線ＧＢＬn、およびグローバルソース線ＧＳＬnを含む）が形成される前に、ゲートスタック構造５２間のスリットトレンチ１１１０内に形成される。
図４Ａおよび図４Ｃを参照すると、ヒータ１２００を形成する方法は、例えば、最初にスリットトレンチ１１１０内にライナ材料層を形成することを含む。ライナ材料層は、例えば、酸化ケイ素または窒化ケイ素である。次に、ゲートスタック構造５２上およびスリットトレンチ１１１０内にバリア材料層および金属材料層を順次形成する。次いで、化学機械平坦化プロセスなどの平坦化プロセスを実行して、ゲートスタック構造５２の表面上のバリア材料層および金属材料層を除去し、スリットトレンチ１１１０内に絶縁ライナ層１１１２、バリア層１２０４、および金属層１２０２を形成する。金属材料層は、例えば、銅またはタングステンである。バリア材料層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、またはそれらの組合せである。
図４Ｂおよび図４Ｃを参照すると、ヒータ１２００が形成された後、上部相互接続構造１０３４（ローカルビット線ＬＢＬn、ローカルソース線ＬＳＬn、グローバルビット線ＧＢＬn、およびグローバルソース線ＧＳＬnを含む）が形成される。その後、接合層１３００が、上述の方法に従って上部相互接続構造１０３４上に形成される。
図７Ａを参照すると、複数の制御チップ２０００が設けられている。制御チップ２０００の形成方法は、以下の通りである。図５Ｃを参照すると、第２のトランジスタ２０２０が第２の基板（ウエハ）２０１０上に形成される。次いで、第２の相互接続構造２０３０が第２のトランジスタ２０２０上に形成される。第２の相互接続構造２０３０は、ダマシン、デュアルダマシンなどの任意の既知の方法によって形成することができる。その後、接合層２０５０が、上述の方法に従って第２の相互接続構造２０３０上に形成される。次に、ダイシングを行って複数の制御チップ２０００を形成する。
図７Ｂを参照すると、制御チップ２０００の接合層２０５０とメモリチップ１０００の接合層１３００とが接合されて、接合構造３０００が形成されている。接合方法は、例えば、ハイブリッド接合プロセスである。一部の実施形態では、制御チップ２０００がウエハ１０１０Ｗ上のメモリチップ１０００と接合された後、制御チップ２０００の側壁の周りに封止層（図示せず）がさらに形成される。
図７Ｃを参照すると、ダイシングプロセスを行って互いに独立した複数の３Ｄフラッシュメモリモジュールチップ５０００を形成する。
以上をまとめると、本開示では、メモリチップと制御チップを接合して３Ｄフラッシュメモリモジュールチップを形成する。制御チップのドライバが高い駆動電流を供給してメモリチップ内のヒータを加熱することで、フラッシュメモリの電荷蓄積構造を修復して、より高い消去速度を達成し、フラッシュメモリの耐久性を向上させることが可能である。さらに、制御チップは、メモリチップの制御ロジックユニットのステータス信号に従って、対応するセクタを局所的に加熱することができる。加えて、接合によって形成された３Ｄフラッシュメモリモジュールチップでは、制御チップを別個に製造することができ、メモリチップ内に大面積のヒータコントローラを形成する必要がない。したがって、ヒータコントローラがメモリチップの面積を占有することを防止することができ、制御チップをそれほど高度でないプロセスで製造することができ、プロセスのコストを削減することができる。
本発明の３Ｄフラッシュメモリモジュールチップおよびその製造方法は、３Ｄメモリデバイスおよびその製造方法に適用することができる。
１４：トンネル層
１６：チャネルピラー
２０：メモリセル
２４：絶縁性充填層
２８：絶縁性ピラー
３２ａ：導電性ピラー／ソースピラー
３２ｂ：導電性ピラー／ドレインピラー
３４：水平開口部
３６：ブロッキング層
３７，１２０４：バリア層
３８，２０２８：ゲート層
４０：電荷蓄積構造
５２：ゲートスタック構造
５４，１３０４，２０５４：絶縁層
１０００：メモリチップ
１０１０：第１の基板
１０１０Ｗ：ウエハ
１０２０：能動デバイス（第１のトランジスタ）
１０３０：第１の相互接続構造
１０３２：下部相互接続構造
１０３４：上部相互接続構造
１０４０，２０３１：誘電体層
１１００，１１００1，１１００2：３Ｄフラッシュメモリ構造
１１１０：スリットトレンチ
１１１２：絶縁ライナ層
１２００，１２００1，１２００2，１２００3：ヒータ
１２０２：金属層
１３００，２０５０：接合層
３０００：接合構造
１３０２，１３０２ａ，１３０２ｂ，２０５２，２０５２ａ，２０５２ｂ：パッド
２０００：制御チップ
２０００Ｃ，２０００Ｃ1：列
２０００Ｒ，２０００Ｒ1：駆動行
２０１０：第２の基板
２０１２：活性領域
２０２０，２０２０1：第２のトランジスタ
２０２２ａ：ソース領域
２０２２ｂ：ドレイン領域
２０２４：ゲート誘電体層
２０３０：第２の相互接続構造
２０３２，２０３４，Ｃ１，Ｃ２，Ｃ３：コンタクト
２０３６，２０４０，２０４０ａ，２０４０ｂ，２０４０ｃ：導電線
２０３８，２０４２，２０４２ａ，２０４２ｂ：ビア
２１００：グローバル電源
２２００：行デコーダ
２３００：列デコーダ
５０００：３Ｄフラッシュメモリモジュールチップ
Ａ０，Ａ１，Ａ２：行アドレス信号
Ａ３，Ａ４：列アドレス信号
ＡＲ：アレイ領域
Ｂ，Ｂ１，Ｂ２，Ｂ３，Ｂ４：セクタ
ＢＭ１：下部第１金属層
ＢＭ２：下部第２金属層
ＢＭ３：下部第３金属層
ＢＶ１，ＢＶ２，ＴＶ１：ビア
ＴＭ１：上部第１金属層
ＴＭ２：上部第２金属層
Ｅ１：第１の端部
Ｅ２：第２の端部
ＯＰ１：溝
ＯＰ２：パッド開口部
ＳＣ：階段構造
ＳＬ：スクライブライン
ＳＬＴ：スリット
ＳＲ：階段領域
Ｔ，Ｔ’，Ｔ１，Ｔ１’，Ｔ２，Ｔ２’，Ｔ３，Ｔ３’，Ｔ４，Ｔ４’：タイル
Ｗ１，Ｗ２：幅
Ｉ－Ｉ’，ＩＩ－ＩＩ’：線
Ｘ，Ｙ，Ｚ：方向

Claims (18)

  1. メモリチップであって、
    それぞれが複数の３Ｄフラッシュメモリ構造を含む複数のタイル、および
    前記タイルのそれぞれの前記３Ｄフラッシュメモリ構造の周りに配置された複数のヒータ、
    を含む、メモリチップと、
    前記ヒータのうちの少なくとも１つを駆動するために前記メモリチップに接合された制御チップと、
    を含む、３Ｄフラッシュメモリモジュールチップ。
  2. 前記ヒータが前記３Ｄフラッシュメモリ構造の上方に配置され、前記制御チップに隣接している、請求項１に記載の３Ｄフラッシュメモリモジュールチップ。
  3. 前記ヒータが前記３Ｄフラッシュメモリ構造間の複数のスリットトレンチ内に配置されている、請求項１に記載の３Ｄフラッシュメモリモジュールチップ。
  4. 前記メモリチップが、
    第１の基板上に配置された複数の第１のトランジスタと、
    前記第１のトランジスタの上方に位置する前記３Ｄフラッシュメモリ構造と、
    第１の相互接続構造であって、前記３Ｄフラッシュメモリ構造が前記第１の相互接続構造内に埋め込まれている、第１の相互接続構造と、
    をさらに含む、請求項１に記載の３Ｄフラッシュメモリモジュールチップ。
  5. 前記第１の相互接続構造が、
    前記３Ｄフラッシュメモリ構造と前記第１のトランジスタとの間に位置し、前記３Ｄフラッシュメモリ構造と前記第１のトランジスタとを電気的に接続する下部相互接続構造と、
    前記３Ｄフラッシュメモリ構造上に位置し、前記３Ｄフラッシュメモリ構造に電気的に接続する上部相互接続構造と、
    を含む、請求項４に記載の３Ｄフラッシュメモリモジュールチップ。
  6. 前記制御チップが、
    それぞれが、
    第２の基板上に位置する第２のトランジスタであって、前記第２のトランジスタのソース領域がグローバル電源に電気的に接続されている、第２のトランジスタと、
    前記第２のトランジスタのドレイン領域に電気的に接続され、前記ヒータのうちの１つのヒータの第１の端部に電気的に接続された第１のパッドと、
    接地され、前記ヒータのうちの前記１つのヒータの第２の端部に電気的に接続された第２のパッドと、
    を含む、複数の駆動行
    を含む、請求項４に記載の３Ｄフラッシュメモリモジュールチップ。
  7. 前記制御チップが、
    前記駆動行の前記第２のトランジスタの複数のゲート層に電気的に結合された行デコーダと、
    前記第２のトランジスタの複数のソース領域および前記グローバル電源に電気的に接続された列デコーダと、
    をさらに含む、請求項６に記載の３Ｄフラッシュメモリモジュールチップ。
  8. 前記制御チップがアレイ状に配列された複数のタイルを含み、同じ列内の前記タイルの前記第２のトランジスタの前記ソース領域が互いに電気的に接続されている、請求項６に記載の３Ｄフラッシュメモリモジュールチップ。
  9. 前記制御チップと前記メモリチップとが接合構造によって接合されている、請求項６に記載の３Ｄフラッシュメモリモジュールチップ。
  10. 前記複数の３Ｄフラッシュメモリ構造が複数の３Ｄ ＡＮＤフラッシュメモリ構造、複数の３Ｄ ＮＡＮＤフラッシュメモリ構造、または複数の３Ｄ ＮＯＲフラッシュメモリ構造を含む、請求項６に記載の３Ｄフラッシュメモリモジュールチップ。
  11. メモリチップを形成するステップであって、
    第１の基板上に複数のタイルを形成することであり、前記タイルのそれぞれが複数の３Ｄフラッシュメモリ構造を含む、第１の基板上に複数のタイルを形成すること、および
    前記タイルのそれぞれの前記３Ｄフラッシュメモリ構造の周りに複数のヒータを形成すること、
    を含む、メモリチップを形成するステップと、
    制御チップを形成するステップと、
    前記制御チップと前記メモリチップを接合するステップであって、前記制御チップが前記ヒータを駆動するように構成されている、前記制御チップと前記メモリチップを接合するステップと、
    を含む、３Ｄフラッシュメモリモジュールチップの製造方法。
  12. 前記ヒータが前記３Ｄフラッシュメモリ構造の上方に形成されている、請求項１１に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  13. 前記ヒータが前記３Ｄフラッシュメモリ構造の周りの複数のスリットトレンチ内に形成されている、請求項１１に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  14. 前記メモリチップを形成する前記ステップが、
    前記第１の基板上に複数の第１のトランジスタを形成するステップと、
    前記第１のトランジスタの上方に前記３Ｄフラッシュメモリ構造を形成するステップと、
    を含む、請求項１１に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  15. 前記制御チップを形成する前記ステップが、
    複数の駆動行を形成するステップであって、前記駆動行のそれぞれの形成が、
    第２の基板上に第２のトランジスタを形成することと、
    前記第２のトランジスタ上に第２の相互接続構造を形成することであり、前記第２のトランジスタのソース領域が前記第２の相互接続構造を介してグローバル電源に電気的に結合される、第２の相互接続構造を形成することと、
    前記第２の相互接続構造上に第１のパッドを形成することであり、前記第１のパッドが前記第２の相互接続構造を介して前記第２のトランジスタのドレイン領域に電気的に接続される、第１のパッドを形成することと、
    前記第２の相互接続構造上に第２のパッドを形成することであり、前記第２のパッドが前記第２の相互接続構造を介して接地に電気的に接続される、第２のパッドを形成することと、
    を含む、複数の駆動行を形成するステップ、
    を含む、請求項１４に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  16. 前記第１のパッドを前記ヒータのうちの１つのヒータの第１の端部に電気的に接続するステップと、
    前記第２のパッドを前記ヒータのうちの前記１つのヒータの第２の端部に電気的に接続するステップと、
    をさらに含む、請求項１５に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  17. 前記制御チップと前記メモリチップとが接合構造によってハイブリッド接合されている、請求項１１に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
  18. 前記複数の３Ｄフラッシュメモリ構造が複数の３Ｄ ＡＮＤフラッシュメモリ構造、複数の３Ｄ ＮＡＮＤフラッシュメモリ構造、または複数の３Ｄ ＮＯＲフラッシュメモリ構造を含む、請求項１１に記載の３Ｄフラッシュメモリモジュールチップの製造方法。
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