JP2008165972A - フラッシュメモリ装置を制御するメモリ制御器を含むメモリシステム、およびそのメモリシステムにおいてアドレスデータをスクランブルする方法 - Google Patents

Abstract

【課題】２Ｎ＋１ビットデータを格納するフラッシュメモリ装置に対するアドレススクランブル機能付きメモリ制御器を含むメモリシステム、およびそのメモリシステムにおいてアドレスデータをスクランブルする方法を提供する。
【解決手段】フラッシュ制御器２０００から入力された外部アドレスデータを、フラッシュメモリ装置１０００で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。
【選択図】図１

Description

本発明は、半導体メモリ装置に関し、さらに詳細には、マルチビットデータを格納するフラッシュメモリ装置を制御するメモリ制御器を含むメモリシステム、およびそのメモリシステムにおいてアドレスデータをスクランブルする方法に関する。

フラッシュメモリ装置は、複数のメモリ領域が一度のプログラム動作により消去又はプログラムされる一種のＥＥＰＲＯＭである。ＥＥＰＲＯＭの他の形態としては、一つのメモリ領域のみが一度のプログラム動作により消去又はプログラムされることを可能にする。これは、フラッシュメモリ装置を使用するメモリシステムが、他の形態のＥＥＰＲＯＭを使用するメモリシステムより効率的であることを意味する。フラッシュメモリ及びＥＥＰＲＯＭのすべての形態は、データを格納するのに用いられる電荷格納手段を取り囲んでいる絶縁膜の摩滅によって、所定数の消去動作の後に摩滅する。

フラッシュメモリ装置は、シリコンチップに格納された情報を保持するのに電源を必要としない方法でシリコンチップ上に情報を格納する。これは、万一、チップに供給される電源が遮断される場合、電源の消耗なしに情報が保持されることを意味する。さらに、フラッシュメモリ装置は、物理的な衝撃抵抗性及び速い読み出し接近時間を提供する。このような特徴のため、フラッシュメモリ装置は、バッテリーから電源が供給される装置の格納装置として一般に用いられている。フラッシュメモリ装置は、各格納素子に用いられるロジックゲートの形態に応じて２種類の装置、すなわち、ＮＯＲフラッシュメモリ装置とＮＡＮＤフラッシュメモリ装置とからなる。

フラッシュメモリ装置は、セルと呼ばれるトランジスタのアレイに情報を格納し、各セルは、１ビットの情報またはマルチビットの情報を格納する。マルチレベルセル装置と呼ばれる、新たなフラッシュメモリ装置は、セルのフローティングゲート上に置かれた電荷量を可変させることによって、セル当たりのビット数は１ビットより多く格納することができる。

図１は、一般的なフラッシュメモリ装置を概略的に示すブロック図である。

図１に示すように、一般的なフラッシュメモリ装置は、メモリセルアレイ１０、行選択回路２０、およびデータレジスタ＆感知増幅回路３０を含む。メモリセルアレイ１０は、複数のメモリブロックＭＢ０〜ＭＢ（ｍ−１）を含む。メモリブロックＭＢ０〜ＭＢ（ｍ−１）それぞれは、行（又はワードライン）と列（又はビットライン）で配列されたメモリセルで構成される。各メモリセルは、マルチビットデータ、例えば、２Ｎビットデータ（Ｎは、１又はそれより大きな整数）を格納する。行選択回路２０は、行アドレスに応答してメモリブロックＭＢ０〜ＭＢ（ｍ−１）のうちいずれか一つを選択し、そして選択されたメモリブロックのワードラインのうちいずれか一つを選択する。データレジスタ＆感知増幅回路３０は、ビットラインを介して選択されたメモリブロックに接続され、プログラム動作時に書き込みドライバーとして、読み出し動作時に感知増幅器として動作する。

図２は、図１に示すメモリブロックの一部及び対応するデータレジスタ＆感知増幅回路を示すブロック図である。

図２に示すように、メモリブロックＭＢ０は、複数のビットラインＢＬｅ０、ＢＬｏ０、ＢＬｅ１、ＢＬｏ１、・・・にそれぞれ接続したストリング（ｓｔｒｉｎｇｓ）１１で構成される。各ストリング１１は、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ，ＧＳＴの間に直列接続したメモリセルＭＣ３１〜ＭＣ０で構成される。ストリング１１に属するストリング選択トランジスタＳＳＴは、行選択回路２０によって制御されるストリング選択ラインＳＳＬに共通に接続され、ストリング１１に属する接地選択トランジスタＧＳＴは、行選択回路２０によって制御される接地選択ラインＧＳＬに共通に接続される。各ストリング１１に属するメモリセルＭＣ３１〜ＭＣ０は、行選択回路２０によって制御され、対応するワードラインＷＬ３１〜ＷＬ０にそれぞれ接続されている。説明の便宜上、図２には、１対のビットラインＢＬｅ０、ＢＬｏ０が示されている。残りのメモリブロックＭＢ１〜ＭＢ（ｍ−１）は、図２に示したＭＢ０と実質的に同様に構成されるので、それらについての説明は省略する。

データレジスタ及び感知増幅回路３０は、１対のビットラインＢＬｅ０、ＢＬｏ０に接続したビットライン選択器３１とレジスタ３２とで構成される。ビットライン選択器３１は、１対のビットラインＢＬｅ０、ＢＬｏ０のうちいずれか一つを選択し、該選択されたビットラインをレジスタ３２と電気的に接続する。レジスタ３２は、プログラム動作時にプログラムデータに応じて選択されたビットラインをプログラム電圧（例えば、接地電圧）又はプログラム禁止電圧（例えば、電源電圧）で駆動する。レジスタ３２は、読み出し動作時に選択されたビットラインを介して選択されたメモリセルからデータを感知する。なお、図面には示されていないが、残りのビットライン対（ＢＬｅ１、ＢＬｏ１など）は、図２に示したものと同様な方式により、ビットライン選択器を介して対応するレジスタにそれぞれ接続される。

図２から分かるように、１個のワードラインは２個のページ（たとえば、偶数ページ及び奇数ページ）で構成され、各メモリセルが２ビットデータを格納し、一つのメモリブロックが３２個のワードラインで構成されると仮定するとき、１つのメモリブロックは、１２８個のページ（３２ＷＬ＊２Ｐ＊２Ｂ）で構成される。ここで、「ＷＬ」は、ワードラインを示し、「Ｐ」は、ページを示し、「Ｂ」は、ビットを示す。

行アドレスは、メモリブロックを選択するためのブロックアドレス及び選択されたメモリブロックのページを選択するためのページアドレスを含む。１２８個のページを選択するために、７ビットアドレス（以下、「第１行アドレス」と言う）が使用され、複数の、例えば、１０２４個のメモリブロックを選択するために、１０ビットアドレス（以下、「第２行アドレス」と言う）が使用される。１つのメモリブロックに属するページが全て選択され、次のメモリブロックが選択されるようにアドレスコーディングが行われなければならない。例えば、図３Ａに示すように、各メモリブロックに属する１２８個のページを選択するために、７ビットアドレスＡ１２〜Ａ１８が使用され、メモリブロックを選択するために、複数のアドレスビットＡ１９−Ａｉが使用される。メモリブロックを選択するためのアドレスビットの数は、メモリブロックの数に応じて決定される。７ビットアドレスが「０００００００」のとき、選択されたメモリブロックの最初のページ（０Ｐ）が選択される。７ビットアドレスが「１１１１１１１」のとき、選択されたメモリブロックの最後のページ（１２７Ｐ）が選択される。これは、外部から提供されるアドレスをフラッシュメモリ装置の物理的なアドレスとマッピングすることが容易であることを意味する。言い換えれば、外部から提供されるアドレスを、行アドレスを構成するブロックアドレスとページアドレスに変換することは容易である。

これに対し、セル当たりの２ビット（２Ｎビット）データ（Ｎは、１又はそれより大きな整数、いわゆる自然数）を格納する代わりに、セル当たりの３ビット（２Ｎ＋１）データを格納するとき、次のような問題が生じうる。

セル当たりの３ビットデータを格納する場合、３２個のワードライン及び奇数番目及び偶数番目のビットラインが提供されるため、一つのメモリブロックは、１９２個のページ（３２ＷＬ＊２Ｐ＊３Ｂ）で構成される。ここで、「ＷＬ」はワードラインを、「Ｐ」はページを、「Ｂ」はビットをそれぞれ示す。

セル当たりの３ビットデータを格納する場合、図３Ｂに示すように、一つのメモリブロックが１９２個のページで構成されるから、ページアドレスとブロックアドレスとを区分することが不可能である。１９２個のページを選択するためには、８ビットアドレスが必要である。しかしながら、８ビットアドレスによって実質的に２５６個のページが選択されることができる。そのため、８ビットアドレスによって選択されることに対し、実質的に各メモリブロックに割り当てられないページが存在するようになる。例えば、セル当たりの２ビットデータを格納するフラッシュメモリ装置の場合、図３Ａに示すように、最初のメモリブロックＢＬＫ０の最初／最後のページを選択するためのページアドレスは、第２番目又は他のメモリブロックの最初／最後のページを選択するためのページアドレスと同様である。これに対して、セル当たりの３ビットデータを格納するフラッシュメモリ装置の場合、図３Ｂに示すように、最初のメモリブロックＢＬＫ０の最初／最後のページを選択するためのページアドレスは、第２番目又は他のメモリブロックの最初／最後のページを選択するためのページアドレスと異なる。これは、外部から提供されるアドレスをフラッシュメモリ装置のページアドレスとブロックアドレスに変換することが不可能であるということを意味する。言い換えれば、セル当たりの３ビットデータを格納する場合、メモリブロックにマッピングされるアドレスとページにマッピングされるアドレスとを区別することは不可能である。そういう理由で、フラッシュメモリ装置を制御するためのメモリ制御器は、外部から提供されるアドレスをフラッシュメモリ装置のアドレスに変換するための図３Ｂに示すようなアドレス変換テーブルを必要とする。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、２Ｎ＋１ビットデータを格納するフラッシュメモリ装置に対するアドレススクランブル機能付きメモリ制御器を含むメモリシステム、およびそのメモリシステムにおいてアドレスデータをスクランブルする方法を提供することにある。

本発明の他の目的は、２Ｎ＋１ビットデータを格納するフラッシュメモリ装置のためのアドレス変換テーブルを必要としないメモリ制御器を含むメモリシステムを提供することにある。

上記の目的を達成すべく、本発明の例示的な実施の形態は、２Ｎ＋１（Ｎは自然数）ビットデータを格納するフラッシュメモリ装置、および当該当該フラッシュメモリ装置を制御するフラッシュ制御器を含み、前記フラッシュメモリ装置に格納された各データは複数の物理的なページを含む複数のメモリブロックに配列されるメモリシステムにおけるアドレスデータをスクランブルする方法を提供する。この方法は、前記フラッシュ制御器から入力された外部アドレスデータを、前記フラッシュメモリ装置で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。

また、本発明の他の例示的な実施の形態は、２Ｎ＋１（Ｎは自然数）ビットデータを格納するフラッシュメモリ装置、および当該フラッシュメモリ装置を制御するフラッシュ制御器を含み、前記フラッシュメモリ装置に格納された各データは複数の物理的なページを含む複数のメモリブロックに配列され、前記フラッシュメモリ装置は、前記フラッシュ制御器から入力された外部アドレスデータを、前記フラッシュメモリ装置で動作する内部アドレスデータに変換し、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作無視するメモリシステムを提供する。

本発明によれば、フラッシュメモリ装置においてセル当たり３ビットデータを格納する場合、メモリブロックにマッピングされるアドレスとページにマッピングされるアドレスとを区別することが可能である。すなわち、本発明によるフラッシュ制御器は、外部から提供されるアドレスをフラッシュメモリ装置のアドレスに変換するためのアドレス変換テーブルを必要としない。

以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。

前述の一般的な説明及び以下の詳細な説明は例示的なものであると理解すべきであり、特許請求の範囲に記載された発明の付加的な説明が提供されるものと見なされなければならない。

参照符号は、本発明の好ましい実施の形態に詳細に表示されており、その例が参照図面に表示されている。同じ参照符号は、同じ又は類似の部分を参照するために説明及び図面において使用される。

以下では、不揮発性メモリ装置としてフラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として用いられる。しかしながら、この技術分野における通常の知識を有する者は、ここに記載された内容によって本発明の他の利点及び性能を容易に理解できるはずである。本発明は、以下の実施の形態に限定されるべきものではなく、特許請求の範囲に表現された思想および範囲を逸脱することなく、種々の変形、追加、および省略が当業者によって可能である。

図４は、本発明によるメモリシステムを概略的に示すブロック図である。図４に示すように、本発明によるメモリシステムは、３ビットデータを格納するメモリセルのアレイを含むフラッシュメモリ装置（以下、「３ビットフラッシュメモリ装置」と称する）１０００とフラッシュ制御器２０００を含む。本発明によるメモリシステムは、例えば、メモリカード、ＨＤＤのバッファメモリ、コンピュータシステムの大容量メモリ等に適用される。

本発明による３ビットフラッシュメモリ装置１０００は、フラッシュ制御器２０００によって制御され、セル当たりの（２Ｎ＋１）ビットデータ（Ｎは、１又はそれより大きな整数）を格納する。フラッシュ制御器２０００は、外部（例えば、ホスト）から提供されるアドレスデータ（外部アドレスデータ）を受信し、受信したアドレスデータを３ビットフラッシュメモリ装置１０００で動作するアドレス（内部アドレスデータ）に変換する。図３Ｂを参照して説明したように、メモリセルに３ビットデータを格納する場合、一般的なフラッシュ制御器は、アドレス変換テーブル（図３Ｂ参照）を必要とする。これに対し、本発明によるフラッシュ制御器２０００は、別途のアドレス変換テーブル無しで外部から提供されるアドレスを３ビットフラッシュメモリ装置１０００のページアドレス及びブロックアドレスに変換するように構成される。フラッシュ制御器２０００は、たとえば、外部から提供されるアドレスが特定のスクランブル値を有するとき、外部から提供されるアドレスを無視するように構成される。すなわち、外部から提供されるアドレスが特定のスクランブル値を有するとき、外部から提供されるアドレスに対するフラッシュメモリ装置１０００のアクセスは無視される。そのため、フラッシュ制御器２０００と外部ホストとの間には特定のスクランブル値が定義される必要がある。

例えば、３ビットフラッシュメモリ装置１０００がセル当たり３ビットデータを格納する場合、３２個のワードライン及び奇数番目及び偶数番目のビットラインが各メモリブロックに提供されるため、一つのメモリブロックは、１９２個のページ（３２ＷＬ＊２Ｐ＊３Ｂ）で構成される。ここで、「ＷＬ」はワードラインを、「Ｐ」はページを、「Ｂ」はビットをそれぞれ示す。１９２個のページを選択するために、８ビットアドレスが使用され、８ビットアドレスのうち一部のアドレスビットは、スクランブルされる。本発明の実施の形態において、８ビットアドレスを使用して１９２個のページを選択するために、２個のアドレスビットがスクランブルされる。

図５に示すように、例えば、各メモリブロックに属する１９２個のページを選択するために、８ビットアドレスＡ１２〜Ａ１９が使用される。特に、２個のアドレスビットＡ１３，Ａ１４が「１１」のとき、フラッシュメモリ装置１０００に対したアクセスは無視される。言い換えれば、２個のアドレスビットＡ１３，Ａ１４が特定のスクランブル値として「１１」のとき、そういう特定のスクランブル値を有するアドレスは、メモリブロックのいかなるページにも割り当て／マッピングされない。このようなスクランブル方式によれば、メモリブロック当たりの６４個のページがスクランブルされ、その結果、８ビットアドレスを使用して１９２個のページを選択することが可能である。セル当たりの３ビットデータを格納するフラッシュメモリ装置の場合、図５に示すように、最初のメモリブロックＢＬＫ０の最初／最後のページを選択するためのページアドレスＡ１２〜Ａ１９は、第２番目又は他のメモリブロックの最初／最後のページを選択するためのページアドレスＡ１２〜Ａ１９と同様である。これは、別途のアドレス変換テーブルの使用なしに外部から提供されるアドレスをフラッシュメモリ装置のページアドレスとブロックアドレスにマッピングすることが可能であることを意味する。言い換えれば、セル当たりの３ビットデータを格納する場合、メモリブロックにマッピングされるアドレスとページにマッピングされるアドレスとを区別することが可能である。そのため、本発明によるフラッシュ制御器２０００は、外部から提供されるアドレスを３ビットフラッシュメモリ装置１０００のアドレスに変換するための図３Ｂに示すようなアドレス変換テーブルを必要としない。

本発明のいくつかの実施の形態において、上述したアドレススクランブル方式は、セル当たりの３ビットデータを格納するフラッシュメモリ装置に限定されないことは、この分野における通常の知識を有した者にとって自明な事実である。また、特定のスクランブル値が特定アドレスビット（例えば、Ａ１３，１４）に限定されないことは、この分野における通常の知識を有した者にとって自明な事実である。

図６は、図４に示すフラッシュ制御器２０００と３ビットフラッシュメモリ装置１０００との間のアドレス送信方式を説明するための図である。

周知のように、フラッシュメモリ装置は、入出力ピン（例えば、Ｉ／Ｏ０〜Ｉ／Ｏ７）を介してアドレス、命令、そしてデータを受信する。限られた入出力ピンによって行アドレス（行アドレスデータ）及び列アドレス（列アドレスデータ）は、数回にかけてフラッシュメモリ装置に提供される。図６に示すように、第１番目及び第２番目のサイクルの間、列アドレスＡ０〜Ａ１１がフラッシュメモリ装置に提供され、残りのサイクルの間、行アドレスＡ１２〜Ａ３１がフラッシュメモリ装置に提供される。行アドレスＡ１２〜Ａ３１は、ページを選択するためのページアドレスとメモリブロックを選択するためのブロックアドレスとを含む。ブロックアドレスのアドレスビットがフラッシュメモリ装置に含まれたメモリブロックの数に応じて決定されることは、この分野における通常の知識を有した者にとって自明な事実である。

いくつかの実施の形態において、３２個のワードライン及び奇数番目及び偶数番目のビットラインが各メモリブロックに提供され、各セルに３ビットデータが格納されるため、一つのメモリブロックは、１９２個のページ（３２ＷＬ＊２Ｐ＊３Ｂ）で構成される。１９２個のページを選択するために、ページアドレスは、８ビットアドレス（例えば、Ａ１２〜Ａ１９）になる。アドレスビットＡ１２は、奇数番目のビットラインと偶数番目のビットラインのうちいずれか一つを選択するための情報として使用され、アドレスビットＡ１３，Ａ１４は、各セルに格納された３個のデータビット（又は、第１〜第３ページデータビットと呼ばれる）のうちいずれか一つを選択するための情報として使用され、アドレスビットＡ１５〜Ａ１９は、各メモリブロックのワードライン（例えば、３２個のワードライン）のうちいずれか一つを選択するための情報として使用される。しかしながら、このようなアドレスビットの位置は、ここに開示されたものに限定されないことは、この分野における通常の知識を有した者にとって自明な事実である。

例えば、ブロックアドレスとともに、ページアドレスが多様に再配列されうる。３個のデータビットのうちいずれか一つを選択するためのアドレスビットは、ワードラインを選択するためのアドレスビットより上位に位置するように配列されうる。又は、３個のデータビットのうちいずれか一つを選択するためのアドレスビットは、メモリブロックを選択するためのアドレスビットより下位に位置するように配列されうる。又は、３個のデータビットのうちいずれか一つを選択するためのアドレスビットは、メモリブロック及びワードラインを選択するためのアドレスビットより下位に位置するように配列されうる。又は、３個のデータビットのうちいずれか一つを選択するためのアドレスビット、メモリブロックを選択するためのアドレスビット、そしてワードラインを選択するためのアドレスビットがフラッシュメモリ装置に順次提供されることができる。

図７は、図４に示すフラッシュメモリ装置１０００を概略的に示すブロック図である。

図７に示すように、本発明によるフラッシュメモリ装置１０００は、メモリセルアレイ１１００、行デコーダ回路１２００、列デコーダ回路１３００、データレジスタ＆感知増幅回路１４００、列ゲート回路１５００、入出力インタフェース１６００、およびコマンドレジスタ＆制御ロジック１７００を含む。

メモリセルアレイ１１００は、複数のメモリブロックで構成され、各メモリブロックは、ワードライン及びビットラインで配列されたメモリセルを含む。メモリブロックの構造は、図２に示したものと実質的に同様であるので、それについての説明は省略する。行デコーダ回路１２００は、入出力インタフェース１６００を介して提供される行アドレスＲＡに応答して、メモリセルアレイ１１００のページを選択する。列デコーダ回路１３００は、入出力インタフェース１６００を介して提供される列アドレスＣＡをデコードし、列選択情報としてデコード結果を列ゲート回路１５００に出力する。データレジスタ＆感知増幅回路１４００は、読み出し動作時に感知増幅器として動作し、そしてプログラム動作時に書き込みドライバーとして動作し、図２に示したものと実質的に同様に構成される。

本発明によるコマンドレジスタ＆制御ロジック１７００は、制御信号に応答して入出力インタフェース１６００を介して命令を受信し、受信した命令に応じてフラッシュメモリ装置１０００の構成要素を制御する。特に、本発明によるコマンドレジスタ＆制御ロジック１７００は、行アドレスＲＡのうち、一部アドレスビット（例えば、Ａ１３及びＡ１４）を受信する。コマンドレジスタ＆制御ロジック１７００は、受信したアドレスビット（例えば、Ａ１３及びＡ１４）が特定のスクランブル値（例えば、「１１」）を有するとき、現在要請されたアクセスを無視する。すなわち、フラッシュメモリ装置は、現在要請された動作は行われない。入力されたアドレスビットＡ１３，Ａ１４は、第１〜第３ページデータビットのうちいずれか一つに対するプログラム／読み出し動作を選択するために使用される。そのため、入力されたアドレスビットＡ１３，Ａ１４が特定のスクランブル値（例えば、「１１」）を有する場合、現在要請された動作は行われない。これに対し、入力されたアドレスビットＡ１３，Ａ１４が特定のスクランブル値（例えば、「１１」）を有しない場合、第１〜第３ページデータビットのうちいずれか一つに対する要請されたプログラム／読み出し動作がコマンドレジスタ＆制御ロジック１７００の制御によって行われる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

一般的なＮＡＮＤフラッシュメモリ装置を概略的に示すブロック図である。 図１に示すメモリブロックの一部及び対応するデータレジスタ＆感知増幅回路を示すブロック図である。 セル当たりの２ビットデータを格納するフラッシュメモリ装置のブロック及びページアドレスを示す図である。 セル当たりの３ビットデータを格納するフラッシュメモリ装置のブロック及びページアドレスを示す図である。 本発明によるメモリシステムを概略的に示すブロック図である。 本発明によるアドレススクランブル方式を説明するための図である。 図４に示すフラッシュ制御器とフラッシュメモリ装置との間のアドレス送信方式を説明するための図である。 図４に示すフラッシュメモリ装置を概略的に示すブロック図である。

符号の説明

１０００ フラッシュメモリ装置、
１１００ メモリセルアレイ、
１２００ 行デコーダ回路、
１３００ 列デコーダ回路、
１４００ データレジスタ＆感知増幅回路、
１５００ 列ゲート回路、
１６００ 入出力インタフェース、
１７００ コマンドレジスタ＆制御ロジック。

Claims (16)

1. ２Ｎ＋１（Ｎは自然数）ビットデータを格納するフラッシュメモリ装置、および当該フラッシュメモリ装置を制御するフラッシュ制御器を含み、前記フラッシュメモリ装置に格納された各データは複数の物理的なページを含む複数のメモリブロックに配列されるメモリシステムにおけるアドレスデータをスクランブルする方法であって、
   前記フラッシュ制御器から入力された外部アドレスデータを、前記フラッシュメモリ装置で動作する内部アドレスデータに変換するステップと、
   前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップと
   を含むことを特徴とするアドレスデータをスクランブルする方法。
2. 前記内部アドレスデータは、列アドレスデータ及び行アドレスデータを含み、前記行アドレスデータは、前記特定のスクランブル値を示す少なくとも一つのアドレスビットを含むことを特徴とする請求項１に記載のアドレスデータをスクランブルする方法。
3. 前記行アドレスデータは、ページアドレス及びブロックアドレスを含み、前記ブロックアドレスは、前記メモリブロックを選択し、前記ページアドレスは、前記選択されたメモリブロックに属する複数の物理的なページのうちいずれか一つを選択することを特徴とする請求項２に記載のアドレスデータをスクランブルする方法。
4. 前記行アドレスデータは、２Ｍ（Ｍは自然数）ビットアドレスデータを含むことを特徴とする請求項３に記載のアドレスデータをスクランブルする方法。
5. 前記ページアドレスは、前記特定のスクランブル値を示す前記少なくとも一つのアドレスビットを含むことを特徴とする請求項３に記載のアドレスデータをスクランブルする方法。
6. 前記ページアドレスは、第１アドレスビットと第２アドレスビットとを含み、
   前記第１アドレスビットは、メモリセルに格納された２Ｎ＋１ビットデータのうちいずれか一つを選択し、前記第２アドレスビットは、前記選択されたメモリブロックに属する複数のワードラインのうちいずれか一つを選択することを特徴とする請求項５に記載のアドレスデータをスクランブルする方法。
7. 前記第１アドレスビットは、前記行アドレスに属する前記第２アドレスビットの上位に配置されることを特徴とする請求項６に記載のアドレスデータをスクランブルする方法。
8. 前記第１アドレスビットは、前記ブロックアドレスより下位に配置されることを特徴とする請求項６に記載のアドレスデータをスクランブルする方法。
9. 前記第１アドレスビットは、前記ブロックアドレスより下位に、かつ前記行アドレスに属する前記第２アドレスビットより下位に配置されることを特徴とする請求項６に記載のアドレスデータをスクランブルする方法。
10. 前記第１アドレスビット、前記ブロックアドレス、及び前記第２アドレスビットは、前記フラッシュメモリ装置に順次提供されることを特徴とする請求項６に記載のアドレスデータをスクランブルする方法。
11. ２Ｎ＋１（Ｎは自然数）ビットデータを格納するフラッシュメモリ装置と、
    当該フラッシュメモリ装置を制御するフラッシュ制御器と、を含み、
    前記フラッシュメモリ装置に格納された各データは複数の物理的なページを含む複数のメモリブロックに配列され、
    前記フラッシュメモリ装置は、前記フラッシュ制御器から入力された外部アドレスデータを、前記フラッシュメモリ装置で動作する内部アドレスデータに変換し、
    前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視することを特徴とするメモリシステム。
12. 前記内部アドレスデータは、列アドレスデータ及び行アドレスデータを含み、前記行アドレスデータは、前記特定のスクランブル値を示す少なくとも一つのアドレスビットを含むことを特徴とする請求項１１に記載のメモリシステム。
13. 前記行アドレスデータは、ページアドレス及びブロックアドレスを含み、前記ブロックアドレスは、前記メモリブロックを選択し、前記ページアドレスは、前記選択されたメモリブロックに属する複数の物理的なページのうちいずれか一つを選択することを特徴とする請求項１２に記載のメモリシステム。
14. 前記行アドレスデータは、２Ｍ（Ｍは自然数）ビットアドレスデータを含むことを特徴とする請求項１３に記載のメモリシステム。
15. 前記ページアドレスは、前記特定のスクランブル値を示す前記少なくとも一つのアドレスビットを含むことを特徴とする請求項１３に記載のメモリシステム。
16. 前記ページアドレスは、第１アドレスビットと第２アドレスビットとを含み、
    前記第１アドレスビットは、メモリセルに格納された２Ｎ＋１ビットデータのうちいずれか一つを選択し、前記第２アドレスビットは、前記選択されたメモリブロックに属する複数のワードラインのうちいずれか一つを選択することを特徴とする請求項１５に記載のメモリシステム。

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