JP2008181642A - フラッシュメモリ装置及び動作方法及びプログラム方法及びデータ読み出し方法 - Google Patents

Abstract

【課題】Nビットのデータを格納することができるマルチレベルセルフラッシュメモリ装置がプログラム状態を示すフラグセルなしに動作することができるようにすること。
【解決手段】本発明は、マルチレベルセルフラッシュメモリ装置に関するものであり、多数の頁を含む一つ以上のブロックを含むメモリセルアレイ;及びリード命令により上記ブロックの全ての頁がプログラムされたかを判断し、プログラムされていない頁が存在する場合、その頁に対してダミーデータプログラムを行った後、リード命令を行うための制御信号を出力するコントローラを含む。
【選択図】図１

Description

本発明は、マルチレベルセル(MultiLevel Cell)を有するフラッシュメモリ装置に関するものであり、特に、セルのプログラム進行如何に関係なく定められた電圧レベルで読み出し動作を行うことができるようにするフラッシュメモリ装置及び動作方法及びプログラム方法及びデータ読み出し方法に関するものである。

フラッシュメモリは、一般にNANDフラッシュメモリとNORフラッシュメモリに区分される。NORフラッシュメモリはメモリセルがそれぞれ独立的にビットラインとワードラインに連結される構造を有するため、ランダムアクセス時間特性に優れている。この反面、NANDフラッシュメモリは複数のメモリセルが連結されてセルストリング当り一個のコンタクトのみを必要とするため、集積度の面で優れた特性を有する。従って、高集積フラッシュメモリには主にNAND構造が用いられている。

最近は、このようなフラッシュメモリの集積度をさらに向上させるために、一個のメモリセルに複数のデータを格納することができる多重ビットセルに対する研究が活発に進行している。このような方式のメモリセルを、通常、マルチレベルセル(Multi Level Cell; MLC)という。これと対比される単一ビットのメモリセルをシングルレベルセル(Single Level Cell; SLC)という。

マルチレベルセル(MLC)は、通常、2個以上のスレショルド電圧分布を有し、これに対応する2個以上のデータ格納状態を有する。

図３は、MLCフラッシュメモリのプログラムによるしきい値電圧分布を示した図である。

一般に、2ビット以上のデータを格納するマルチレベルセルが有する電圧レベルはフィクスレベル(Fix Level)方式と、変更レベル(Variable Level)方式により異なる電圧レベル分布を有する。

フィクスレベル(Fix Level)方式の場合には、全てのメモリセルがデータにより同様の電圧レベル分布を有する。即ち、下位ビットレベルのみがプログラムされた状態であるとしても、電圧レベル分布は最後の上位ビットのプログラムが完了した状態のように変更される。従って、下位ビットレベルのみプログラムしたとしても、読み出す時は最後までプログラムされた電圧レベルに基づいて定められた電圧レベルに対して読み出し動作を行うことにより、正確なデータの読み出しが可能である。

しかし、変更レベル(Variable Level)は、プログラムするビットにより電圧レベルが変わる。

図３は、変更レベル方式によりプログラムする2ビットを格納可能なマルチレベルセルの電圧分布が示されたものである。

図３に示されている通り、下位ビットがプログラムされれば、電圧(V1)を中心として消去セル110とプログラムセル120が電圧分布を有し、これを表示するために、別途のフラグセルFが消去セル170の電圧分布をもって構成される。

そして、上位ビットまでプログラムが完了すれば、消去セル130とプログラムセル140〜160に変更され、フラグセルFは電圧(V5)を中心にプログラムされ(180)、上位ビットまでのプログラムになったことを表示する。

本発明は、変更レベル方式のマルチレベルセルを有するフラッシュメモリ装置の動作方式に関するものである。

図４は、一般的なMLCフラッシュメモリのブロックの構成を示した図である。

図４に示すように、MLCフラッシュメモリのメモリセルアレイ200は、実際に2ビット以上のデータが格納されるメモリセル210と、メモリセル210の各ワードライン別に構成され、該当ワードラインにメモリセルのプログラム状態情報を示すためのフラグセル220を含む。

それぞれのメモリセル210は、ビットラインに直交して多数のワードラインWL<0>〜WLを含み、それぞれのワードライン別にフラグセル220が構成される。

フラグセル220は、連結されたワードラインの如何なるビットまでプログラムが完了したかの状態情報を示す。

例えば、メモリセル210が2ビットのデータが格納できるとすれば、多数のワードラインWL<0>〜WLそれぞれは、下位ビット頁と上位ビット頁に対するプログラムを行うことができる。この時、ワードラインWL<0>が下位ビット頁と上位ビット頁をいずれもプログラムしたとすれば、フラグセルFもプログラムし(180)、これを示す。

しかし、第k-1ワードラインWLが下位ビット頁のみをプログラムした状態でプログラムが終わったとすれば、第k-1ワードラインWLのフラグセル(F)はプログラムされていない消去セル170の状態を維持し、これを示す。

図５は、図４のメモリセルアレイのプログラム順序を頁によって示した図である。

先に言及した通り、Nビットのデータを格納することができるマルチレベルセルを有するフラッシュメモリブロックのワードラインは、論理的にN個の頁に対するプログラムを行う。

図５は、Nビットを格納することができるメモリセルアレイの一つのブロックを示したものであり、多数のワードラインWL<0>〜WLで構成され、それぞれのワードラインはデータ格納のためのN個の頁と、フラグセルFを含む。

上記のMLCフラッシュメモリは、入力されるデータにより設定された順序に合うように頁単位のプログラムを行う。この時、設定された順序はワードライン別に第1頁から第N頁の順序で順にプログラムを行うか、または周囲のメモリセル間の干渉などを考慮し、設定された順序により頁単位でプログラムを行う。

一般に、頁単位のプログラムを行う時、隣接した頁は連続してプログラムしないようにして干渉を減らす方式が適用される。そして、アドレスカウンタ(図示せず)は、入力データに対してプログラムを行う時、予め設定された頁の順序によってカウンティングをしてプログラムが行われるようにする。

また、プログラム動作をする間、一つのワードラインに第1〜第N頁のプログラム状態に応じてフラグセルFをプログラムし、該当ワードラインのプログラム状態情報を示すことができるようにする。

例えば、図５の第1のワードラインWL<0>は、第1〜第N頁が全てプログラムされたとすれば、フラグセルF<0>はこれを示すことができる状態でプログラムされる。一般に、フラグセルFはシングルレベルセル(SLC)を用いるようにして状態を示すことが容易であるようにする。

メモリセルがNビットのデータを格納することができる場合、ワードラインはN個の頁を有しており、プログラムはN回に渡って行われる。例えば、4ビットのデータを格納することができる場合は4つの頁を有し、プログラムは4回行われて始めて全ての頁にプログラムが完了する。従って、このような場合、フラグセルは4個の状態を示すことができるように2個のシングルレベルセル(SLC)で構成されなければならない。

上記のようにプログラムされたフラッシュメモリのデータを読み出す時は、優先的にフラグセルFのデータを読み出して該当ワードラインがプログラムされた状態を判断し、プログラム状態によるしきい値電圧値を適用した読み出しを行う。

上記の方式は、Nビットの‘N‘が大きくなるほどフラグセルを構成するSLCの個数は多くなければならず、これは、次第に高集積化しつつあるフラッシュメモリ装置において実際のデータを格納することができるメモリセルの個数を減らす結果をもたらす。そして、フラグセルを読み出してプログラム状態を確認した後、メモリセルの読み出しのための電圧レベルを決定することにより、フラグセルのデータに誤りがある場合、メモリセルのデータ読み出しが不可能であり、フラグセルの個数が多くなるほど読み出しに必要な時間も長くなる。

従って、本発明が解決しようとする技術的課題は、Nビットのデータを格納することができるマルチレベルセルフラッシュメモリ装置がプログラム状態を示すフラグセルなしに動作することができるようにするフラッシュメモリ装置及び動作方法及びプログラム方法及びデータ読み出し方法を提供することにある。

上記の技術的課題を達成するための本発明の一面によるフラッシュメモリ装置は、
多数の頁を含む一つ以上のブロックを含むメモリセルアレイ;及びリード命令に従って上記ブロックの全ての頁がプログラムされたかを判断し、プログラムされていない頁が存在する場合、その頁に対してダミーデータプログラムを行った後、リード命令を行うための制御信号を出力するコントローラを含む。

上記コントローラは、ダミーデータプログラムのためのダミーデータを格納する格納手段を含むことを特徴とする。

上記コントローラは、ダミーデータプログラムのためにランダムに任意のデータを発生させてダミーデータでプログラムするように動作することを特徴とする。

本発明の特徴によるフラッシュメモリの動作方法は、
多数の頁を含む一つ以上のブロックを含むメモリセルアレイを含むフラッシュメモリ装置の読み出し動作方法において、リード命令に従って読み出しを行うブロックの全ての頁がプログラム完了したかどうかを確認する段階;上記確認結果、該当ブロックの全ての頁がプログラムされていない頁が存在する場合、ダミーデータを用いてプログラムされていない頁に対するダミーデータプログラムを行う段階;及び上記ダミーデータプログラムを完了した後、設定された読み出し電圧を用いて上記リード命令に含まれたアドレスによる頁の読み出し動作を行う段階;を含む。

上記リード命令が入力される前に、プログラム命令に従って入力されるデータを設定された頁の順序によりプログラムし、最後にプログラムされた頁のアドレスを格納する段階をさらに含む。

上記ブロックの全ての頁がプログラムされたかどうかは、格納された最後にプログラムされた頁のアドレスが該当ブロックの最後の頁のアドレスと同一なのを確認して判断することを特徴とする。

上記ダミーデータプログラムは、ランダムにまたは予め格納されたダミーデータをプログラムされていない全ての頁にプログラムすることを特徴とする。

本発明の特徴によるフラッシュメモリ装置のプログラム方法は、
多数の頁を含む一つ以上のブロックを含むメモリセルアレイを含むフラッシュメモリ装置のデータプログラム方法において、プログラム命令に従って入力されるデータを設定された頁の順序に従ってプログラムする段階;及び最後にプログラムされた頁のアドレスを格納する段階を含む。

本発明の特徴によるフラッシュメモリ装置のデータ読み出し方法は、
多数の頁を含む一つ以上のブロックを含むメモリセルアレイを含むフラッシュメモリ装置のデータ読み出し方法において、リード命令に従って読み出しを行うブロックの全ての頁がプログラム完了したかどうかを確認する段階;上記確認結果、該当ブロックの全ての頁がプログラムされていない場合、ダミーデータを用いてプログラムされていない頁に対するダミーデータプログラムを行う段階;及び上記ダミーデータプログラムを完了した後、設定された読み出し電圧を用いて上記リード命令に含まれたアドレスによる頁の読み出し動作を行う段階を含む。

上記ブロックの全ての頁がプログラムされたかどうかは、最後にプログラムされた頁のアドレスが該当ブロックの最後の頁のアドレスと同一なのかを確認して判断することを特徴とする。

上記ダミーデータプログラムは、ランダムにまたは予め格納されたダミーデータをプログラムされていない全ての頁にプログラムすることを特徴とする。

本発明の他の特徴によるフラッシュメモリ装置は、
多数の頁を含む一つ以上のブロックを含むメモリセルアレイ;リード命令に従って上記ブロックの全ての頁がプログラムされたかを判断し、プログラムされていない頁が存在する場合、その頁に対してダミーデータプログラムを行った後、リード命令を行うための制御信号を出力するコントローラ;上記コントローラの制御により上記メモリセルアレイのデータプログラムまたは読み出しを行う複数の頁バッファ部;上記コントローラのプログラムまたは読み出し命令に応答して頁アドレスをデコーディングし、その結果に応じて選択される頁を活性化させてプログラム電圧または読み出し電圧を提供するようにするXデコーダ;及び上記コントローラのプログラムまたは読み出し命令に応答し、カラムアドレスをデコーディングして頁バッファ制御信号とデータ入出力制御信号を出力するYデコーダを含む。

以上で説明した通り、本発明によるフラッシュメモリ装置及び動作方法は、マルチレベルセルを含むフラッシュメモリ装置においてプログラム状態を表示するフラグセルなしに読み出し動作が可能であるようにして効果的にチップサイズを減らすことができる。

以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図１は、本発明の特徴によるフラッシュメモリ装置のプログラム方法の動作順序図であり、図２は、図１によるブロックのプログラム順序を頁により示した図である。

図２の構成をまず説明する。本発明の実施例によるフラッシュメモリは多数のワードラインWL<0>〜WLで構成される一つ以上のブロック321を含むメモリセルアレイ（図示せず）と、予め設定されているワードラインの頁アドレスにより入力されるデータをブロック321に転送してプログラムを行い、入力される読み出し命令に従ってブロック321のデータを読み出すように周辺回路330を制御するコントローラ310を含む。

コントローラ310は、外部から入力されるデータとプログラム命令に従って設定された順序に従ってプログラム遂行を制御し、最後にプログラムを行った頁のアドレスの情報を格納する。コントローラー310は、格納部311を含むが、格納部311にそれぞれのブロック321が全ての頁までプログラムされたかどうかに対する情報が格納される。

図２に示されたブロック321に示すように、コントローラ310は入力データとプログラム命令に従って第1のワードラインWL<0>から設定された順序により頁単位でプログラムを行うように周辺回路を制御する。この時、図２のように、第1のワードラインWL<0>の第1頁から順次第N頁にプログラムを行い、次のワードラインを第1頁から第N頁の順序でプログラムする方式または予め設定される順序に従って頁単位のプログラムを行う。

一般に、マルチレベルセルを含むブロック321のプログラムのための順序は、隣接した頁を避けて互いに干渉影響を与えずに効率的にデータを格納することができるアルゴリズムを用いて予め頁単位で順序が定められている。代表的な方式では全てのワードラインWL<0>〜WLの第1頁を順にプログラムし、その後、第2頁をプログラムする方式でワードラインWL<0>〜WLを変更し、頁単位のプログラムをするように順序が定められる場合が多い。

コントローラ310は、設定された順序によりプログラムを行ったが、入力されるデータがこれ以上なく、プログラムが完了すれば、コントローラ310は最後にプログラムされた頁のアドレスを格納する。この時、該当ブロック321の全てのの頁がプログラムされていれば、それに対する情報を格納部311に格納する。そして、コントローラ310は、以後に再びプログラム命令が入力される場合、格納された頁から再びプログラムを始めることができるように周辺回路を制御する制御信号を出力する。周辺回路330としては、頁バッファ部、Xデコーダ、Yデコーダ及び電圧提供回路などが含まれる。

ここで、Xデコーダは、上記コントローラのプログラムまたは読み出し命令に応答して頁アドレスをデコーディングし、その結果に応じて選択される頁を活性化させてプログラム電圧または読み出し電圧を提供するようにする。

また、Yデコーダは、上記コントローラのプログラムまたは読み出し命令に応答し、カラムアドレスをデコーディングして頁バッファ制御信号とデータ入出力制御信号を出力する。

そして、コントローラ310はデータ入力命令の入力を受ける場合、図１の順序により動作する。

即ち、コントローラ310がリード命令の入力を受ければ（S301）、独自に格納している次のプログラムする頁のアドレスを確認する（S303）。そして、確認された頁のアドレスがブロック321の最後の頁のアドレスなのかを判断する（S305）。具体的には、格納された最後にプログラムされた頁のアドレスが該当ブロックの最後の頁のアドレスと同一なのかを確認して判断する。

また、上記のように、最後の頁のアドレスを用いてブロック321が全てプログラムされたかどうかを判断する方法以外に、該当ブロック321が全てプログラムされたかどうかに対する情報が格納される格納部311の情報を用いて該当ブロック321の全ての頁に対するプログラム如何を確認することも可能である。

段階S305の判断結果、ブロック321の全ての頁がプログラムされていれば、コントローラ310はリード命令と共に入力されるアドレスに該当する頁の読み出し動作を行うように周辺回路330を制御する（S309）。

この時、ブロック321の全ての頁がプログラムされていれば、Nビットのデータを格納することができるメモリセルが 2^Ｎ個の電圧レベルを有するため、これに合う読み出し電圧を用いて読み出しをすることができるように制御する。

しかし、段階S305の判断結果、ブロック321の全ての頁がプログラムされていなければ、コントローラ310はダミー(dummy)データプログラムを行う（S307）。

段階S307のダミーデータプログラムは、任意のデータをブロック321の残った頁（プログラムされていない頁）が存在する場合に、その頁に対して行われるプログラムである。即ち、ランダムに任意に発生するダミーデータをコントローラ310に格納された次回にプログラムする頁のアドレスから順にプログラムするように制御し、ブロック321の最後の頁までプログラムを行うようにする。

上記のようにダミーデータプログラムを行えば、全てのワードラインはプログラムが完了して最終的な電圧レベルで読み出しが可能な状態に変更される。

従って、段階S309のように定められた電圧レベルを用いた読み出し動作を行うことにより、安定的に誤りのないデータ読み出しが可能である。

以上の動作を本発明の実施例による図２を参考にしてさらに詳細に説明すれば、次の通りである。

例えば、コントローラ310がプログラム命令の入力を受けて入力データを第N+1のワードラインWLの第k頁までプログラムを行ってプログラムを終了した。そして、コントローラ310は、次のプログラムする頁が第N+1のワードラインWLの第k+1頁であるということを格納する。この時、該当ブロック321が全てプログラムされていないという情報を格納部311に格納することも可能である。

現在状態でブロック321の第1〜第NのワードラインWL<0>〜WLは、第1〜第N頁までプログラムが完了した状態であり、第N+1のワードラインWLは第1〜第k頁までのプログラムのみが完了した状態である。

この時、外部から第1ワードラインWL<0>の第k頁データを読み出せというリード命令が入力されれば（S301）、コントローラ310は格納されたプログラムする頁のアドレス情報を確認してブロック321の最後の頁、即ち、第N+1のワードラインWLの第N頁までプログラムが完了したかどうかを確認する（S303,S305）。これは、先に言及した通り、格納部311に格納された該当ブロック321のプログラム完了可否の情報を用いて判断することもできる。

この時、コントローラ310はプログラムする頁が第N+1のワードラインWLの第k+1頁という情報を確認し、ブロック全体がプログラムが終わっていないことを確認する。そして、ダミーデータを残りの頁にプログラムするように周辺回路330を制御する。

ダミーデータは、コントローラ310に含まれる格納部311に予め格納されているか、または全てのデータを‘1’または‘0’と意味のないデータを発生させることができる。そして、ダミーデータプログラムの動作により第N+1のワードラインWLの第k+1頁から第N頁までのプログラムが行われる（S307）。

最後の頁までのダミーデータプログラムが完了すれば、コントローラ310はリード命令に含まれている第1のワードラインWL<0>の第k頁からデータ読み出しを始めるように動作を制御する。

この時、読み出し動作をするために、電圧レベルは先に言及したように全ての頁のプログラムが完了した状態であるため、2^Ｎの電圧レベルによる読み出し電圧を用いる。

上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるものである。

本発明の特徴によるフラッシュメモリ装置のプログラム方法の動作順序図。 図１によるブロックのプログラム順序を頁によって示した図。 従来のMLCフラッシュメモリのプログラムによるしきい値電圧分布を示した図。 従来のMLCフラッシュメモリのブロックの構成を示した図。 図４のブロックのプログラム順序を頁によって示した図。

符号の説明

110…消去セル、120…プログラムセル、130…消去セル、140…プログラムセル、150…プログラムセル、160…プログラムセル、170…消去セル、200…メモリセルアレイ、210…メモリセル、220…フラグセル、310…コントローラ、311…格納部、321…ブロック、330…周辺回路

Claims (12)

1. 多数の頁を含む一つ以上のブロックを含むメモリセルアレイと、
   リード命令に従って上記ブロックの全ての頁がプログラムされたかを判断し、プログラムされていない頁が存在する場合、その頁に対してダミーデータプログラムを行った後、リード命令を行うための制御信号を出力するコントローラと、
   を含むフラッシュメモリ装置。
2. 上記コントローラは、
   上記ブロックに対し、それぞれ全てのの頁がプログラムされたかどうかに対する情報を格納する格納手段を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 上記コントローラは、
   ダミーデータプログラムのためにランダムに任意のデータを発生させ、ダミーデータでプログラムするように動作することを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 多数の頁を含む一つ以上のブロックで構成されるメモリセルアレイを含むフラッシュメモリ装置の動作方法において、
   リード命令に従って読み出しを行うブロックの全ての頁がプログラム完了したかどうかを確認する段階と、
   上記確認をした結果、該当ブロックの全ての頁がプログラムされていない場合、ダミーデータを用いてプログラムされていない頁に対するダミーデータプログラムを行う段階と、
   上記ダミーデータプログラムを完了した後、設定された読み出し電圧を用いて上記リード命令に含まれたアドレスによる頁の読み出し動作を行う段階と、
   を含むフラッシュメモリ装置の動作方法。
5. 上記リード命令が入力される前に、
   プログラム命令に従って入力されるデータを設定された頁の順序に従ってプログラムし、最後にプログラムされた頁のアドレスを格納する段階をさらに含む請求項４に記載のフラッシュメモリ装置の動作方法。
6. 上記ブロックの全ての頁がプログラムされたかどうかは、
   格納された最後にプログラムされた頁のアドレスが該当ブロックの最後の頁のアドレスと同一なのかを確認して判断することを特徴とする請求項５に記載のフラッシュメモリ装置の動作方法。
7. 上記ダミーデータプログラムは、
   ランダムにまたは予め格納されたダミーデータをプログラムされていない全ての頁にプログラムすることを特徴とする請求項４に記載のフラッシュメモリ装置の動作方法。
8. 多数の頁を含む一つ以上のブロックで構成されるメモリセルアレイを含むフラッシュメモリ装置のデータプログラム方法において、
   プログラム命令に従って入力されるデータを設定された頁の順序に従ってプログラムする段階と、
   最後にプログラムされた頁のアドレスを格納する段階をさらに含むフラッシュメモリ装置のプログラム方法。
9. 多数の頁を含む一つ以上のブロックで構成されるメモリセルアレイを含むフラッシュメモリ装置のデータ読み出し方法において、
   リード命令に従って読み出しを行うブロックの全ての頁がプログラム完了したかどうかを確認する段階と、
   上記確認をした結果、該当ブロックの全ての頁がプログラムされていない場合、ダミーデータを用いてプログラムされていない頁に対するダミーデータプログラムを行う段階と、
   上記ダミーデータプログラムを完了した後、設定された読み出し電圧を用いて上記リード命令に含まれたアドレスによる頁の読み出し動作を行う段階と、
   を含むフラッシュメモリ装置のデータ読み出し方法。
10. 上記ブロックの全ての頁がプログラムされたかどうかは、
    最後にプログラムされた頁のアドレスが該当ブロックの最後の頁のアドレスと同一なのかを確認して判断することを特徴とする請求項９に記載のフラッシュメモリ装置のデータ読み出し方法。
11. 上記ダミーデータプログラムは、
    ランダムにまたは予め格納されたダミーデータをプログラムされていない全ての頁にプログラムすることを特徴とする請求項９に記載のフラッシュメモリ装置のデータ読み出し方法。
12. 多数の頁を含む一つ以上のブロックを含むメモリセルアレイと、
    リード命令に従って上記ブロックの全ての頁がプログラムされたかを判断し、プログラムされていない頁が存在する場合、その頁に対してダミーデータプログラムを行った後、リード命令を行うための制御信号を出力するコントローラと、
    上記コントローラの制御により上記メモリセルアレイのデータプログラムまたは読み出しを行う複数の頁バッファ部と、
    上記コントローラのプログラムまたは読み出し命令に応答して頁アドレスをデコーディングし、その結果に応じて選択される頁を活性化させてプログラム電圧または読み出し電圧を提供するようにするXデコーダと、
    上記コントローラのプログラムまたは読み出し命令に応答し、カラムアドレスをデコーディングして頁バッファ制御信号とデータ入出力制御信号を出力するYデコーダを含むフラッシュメモリ装置。