JP2010027095A - 半導体記憶装置 - Google Patents

Abstract

【課題】 テストモード時に利用する回路の面積増大を抑制することが可能な半導体記憶装置を提供する。
【解決手段】 記憶内容の書き換え動作及び読み出し動作を含む処理動作の夫々について、メモリ素子に対する印加電圧条件を含む処理情報を設定する処理情報設定回路と、外部コマンド及び処理情報に基づいて処理動作を制御するライトステートマシンと、内部処理で利用する記憶回路を備えた１または複数の機能回路と、を備え、機能回路は、記憶回路の記憶領域の一部または全部に設定された外部利用可能領域が回路外部から利用可能に構成され、ライトステートマシンが、テストモードにおいて、機能回路の記憶回路の外部利用可能領域に、テストモード用の処理情報を記憶し、テストモードにおける処理動作の実行時に、機能回路の記憶回路に記憶されたテストモード用の処理情報に基づいて、書き換え動作及び読み出し動作の動作条件を制御する。
【選択図】 図５

Description

本発明は、半導体記憶装置、特に、テストモード時に動作条件を外部設定可能な半導体記憶装置に関する。

フラッシュメモリ等の半導体記憶装置には、読み出し動作、書き込み動作及び消去動作を含む処理動作の夫々において、フラッシュメモリを構成するメモリセル（メモリ素子）に印加する電圧の電圧条件等の動作条件を任意に設定できるものがある（例えば、特許文献１参照）。

以下、フラッシュメモリを構成するメモリセルの電圧特性について、図９を基に説明する。図９は、メモリセルの閾値電圧分布を示しており、横軸が閾値電圧を、縦軸がメモリセル数を示している。また、ここでは、メモリセルが、４値のデータ（２ビットデータ）を記憶可能な場合について示しており、閾値電圧の低い順に“１１”、“１０”、“０１”、“００”が割り当てられている。

尚、Ｖｅｖは、消去動作時において、メモリセルに対する消去動作が正常に終了したか否かを判定する消去動作用リファレンス電圧である。ＶｒｅａｄＬ、ＶｒｅａｄＭ、ＶｒｅａｄＨは、夫々、読み出し動作時におけるデータ値の判定に用いる読み出し動作用リファレンス電圧である。また、ＶｐｖＬ、ＶｐｖＭ、ＶｐｖＨは、夫々、書き込み動作時において、メモリセルへの書き込み動作が正常に実行できたか否かを判定するベリファイ動作で用いるベリファイ用リファレンス電圧である。メモリセルの閾値電圧は、書き込み動作時及び消去動作時では、印加電圧と印加時間によって決まる。また、各処理動作の判定は、メモリセルの閾値電圧とリファレンス電圧を比較して行われる。

ここで、ベリファイ用リファレンス電圧ＶｐｖＬ、ＶｐｖＭ、ＶｐｖＨは、夫々、読み出し動作用リファレンス電圧ＶｒｅａｄＬ、ＶｒｅａｄＭ、ＶｒｅａｄＨより高い閾値電圧に設定されており、ベリファイ用リファレンス電圧と読み出し動作用リファレンス電圧の差、即ち、ＶｐｖＬ−ＶｒｅａｄＬ＝ＶｍＬＨ、ＶｐｖＭ−ＶｒｅａｄＭ＝ＶｍＭＨ、ＶｐｖＨ−ＶｒｅａｄＨ＝ＶｍＨＨが、夫々、読み出し動作時において、センス動作の不感帯やリードバッファ回路におけるデータ保持時のチャージロス等を考慮し、十分な読み出しマージンを持つように設計されている。同様に、読み出し動作用リファレンス電圧ＶｒｅａｄＬ、ＶｒｅａｄＭ、ＶｒｅａｄＨと“１１”、“１０”、“０１”の夫々に対応する分布の閾値電圧の最大値との差、即ち、ＶｍＬＬ、ＶｍＭＬ、ＶｍＨＬは、読み出し動作時において、十分な読み出しマージンを持つように設計されている。

ところで、通常動作を行うユーザモード時において、読み出し動作におけるリファレンス電圧と書き込み動作におけるリファレンス電圧は、例えば、リファレンスセルを備えるリファレンス電圧生成回路によって生成される。上述したように、読み出し動作と書き込み動作では、用いるリファレンス電圧の値が夫々異なるが、リファレンスセルのゲート電圧を変更することによって、リファレンス電圧生成回路から出力されるリファレンス電圧の値を変更できることから、１つのリファレンス電圧生成回路で、読み出し動作と書き込み動作のリファレンス電圧を生成可能である。１つのリファレンス電圧生成回路で、読み出し動作と書き込み動作のリファレンス電圧を生成する場合には、半導体記憶装置の面積を削減できる。

また、メモリセルの物理的特性や信頼性、各データに対応する閾値電圧分布は、半導体記憶装置毎に異なり、更に、消費電力の観点から電源電圧を低くすることが望ましいため読み出しマージンを広くとることが困難になってきている。このため、半導体記憶装置の信頼性や製造歩留まりの観点から、半導体記憶装置毎に処理動作夫々の電圧条件を個別に設定することが望ましい。

このため、従来の半導体記憶装置には、製造時に実施されるテスト評価において、半導体記憶装置の夫々に個別に対応して、ユーザモード時の最適な処理条件を求めるように構成されているものがある。テスト評価時に、ユーザモード時の最適な処理条件を求めるためには、電圧条件や時間条件を適宜変更しながら様々な条件下で書き込み動作や消去動作、読み出し動作等を実施し、半導体記憶装置の動作確認を行う。このため、従来の半導体記憶装置では、テストモード時の条件設定を外部から任意に行えるようにするため、外部入力されたテストモード用の処理条件を記憶するテストモード用処理情報記憶レジスタを備えたものがある。

テストモード用処理情報記憶レジスタを備えた従来の半導体記憶装置には、例えば、ユーザモード時における書き込み動作及び消去動作の処理条件（処理情報）を設定する書き換え条件設定回路と、ユーザモード時における読み出し動作の処理条件を設定する読み出し条件設定回路と、テストモード時において、書き込み動作及び消去動作夫々の最適な電圧条件及び時間条件を求める際に使用する書き換え条件設定レジスタと、テストモード時において、読み出し動作の最適な電圧条件及び時間条件を求める際に使用する読み出し条件設定レジスタと、を備えたものがある（例えば、特許文献１参照）。
また従来の半導体記憶装置には、意図しない書き換え動作を防止して記憶内容を保護するため、データ書き換えを制限するロック機能を備えたものがある（例えば、特許文献２〜３、非特許文献１参照）。例えばデータが記憶される領域を複数の小領域に分割し、各小領域に対するデータの書き換えの可否を記憶するレジスタを用意することでロック機能を実現することができる。
また従来の半導体記憶装置には、外部からの複数の書き換え指示を複数記憶し、連続してそれらの書き換えを実行することで、書き換えの実質的な所要時間を短縮する機能を備えたものがある（例えば、特許文献４、非特許文献１参照）。例えば非特許文献１のフラッシュメモリは、複数セクタへの消去命令を予め指示する機能を備えるが、この機能は、各セクタへの消去の指示の有無を記憶するレジスタを用意することで実現できる。また例えば特許文献４で実現されるメモリでは、書き込むデータのバッファを複数用意することで、内部で書き込み動作を連続して実行することを可能にする。

以下、ユーザモード時に利用する書き換え条件設定回路及び読み出し条件設定回路と、テストモード時に利用する書き換え条件設定レジスタ及び読み出し条件設定レジスタと、格納されたデータの書き換えを防止する保護機能（ロック機能）とを備えた半導体記憶装置１０００について、図１０を基に説明する。

図１０に示す半導体記憶装置１０００は、メモリ素子としてフラッシュメモリセルを複数備えてなるメモリセルアレイ１１００と、読み出し対象のメモリセルの閾値電圧とリファレンスセルの電圧を比較するセンス動作を実行するセンス回路１１３０と、メモリセルアレイ１１００に対する書き込み動作及び消去動作（書き換え動作）を制御する書き換え制御回路１１１０と、メモリセルアレイ１１００に対する読み出し動作を制御する読み出し制御回路１１２０と、ユーザモードにおける書き込み動作及び消去動作（書き換え動作）を実行する際のメモリ素子への印加電圧の電圧条件や印加時間の時間条件を含む書き換え条件を設定する書き換え条件設定回路１２１０と、ユーザモードにおける読み出し動作を実行する際のメモリ素子への印加電圧の電圧条件や印加時間の時間条件を含む読み出し条件を設定する読み出し条件設定回路１２３０と、外部ユーザが発行するメモリセルアレイ１１００に対する書き込み動作、消去動作及び読み出し動作を含む処理動作に係るコマンドを入出力バッファ１２８０を介して受け付け可能に構成されたＵＩ（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）回路１２６０と、コマンド及び処理情報に基づいて処理動作を制御するライトステートマシン１２２０と、ライトステートマシン１２２０または外部から制御され、半導体記憶装置１０００内部の回路制御や処理情報の取得を行なうＩ／Ｏ回路１２４０を備えて構成されるフラッシュメモリである。

更に、図１０に示す半導体記憶装置１０００は、メモリセルアレイ１１００の特定のセクタに書き込まれた情報が書き換えまたは消去されるのを防止する保護機能（ロック機能）のために、メモリセルアレイ１１００に対する書き込み動作及び消去動作の実行可否を、メモリセルアレイ１１００のセクタ単位で設定するためのロック情報レジスタを備えたロック回路１２７０を備えて構成されている。また、図１０に示す半導体記憶装置１０００は、メモリセルアレイ１１００に対するセクタ単位での消去動作を複数のセクタに対して連続的に実行する連続消去動作機能を実現するために、各セクタが連続消去動作の対象として指示されたか否かを記憶するイレース情報レジスタを備えたイレースキュー回路１２５０を備えて構成されている。更に、図１０に示す半導体記憶装置１０００は、メモリセルアレイ１１００からセンス回路１１３０を介して読み出されたデータを保持するラッチ回路を備えたリードバッファ回路１１４０を備えて構成されている。

より詳細には、メモリセルアレイ１１００は、図９に示す２ビットのデータを記憶可能な４値メモリセルを、同時に３２個読み出す構成を備えている。従って、一度の読み出し動作で３２×２＝６４ビットのデータを読み出すことができ、単位ワードを１６ビットとして、４ワードのページ読み出しが可能に構成されている。また、図１０に示す半導体記憶装置１０００のメモリセルアレイ１１００は、６４個のセクタで構成されている。

センス回路１１３０は、ここでは、上述したように、３２個のセンスアンプを備えて構成されている。各センスアンプは、１つの４値メモリセルを読み出すため、時分割で３回のセンス動作を実行する。具体的には、ここでは、１回目のセンス動作でメモリセルの閾値電圧と図９に示すＶｒｅａｄＬの大小を比較し、メモリセルの閾値電圧がＶｒｅａｄＬより大きい場合にセンス動作結果が“１”となり、メモリセルの閾値電圧がＶｒｅａｄＬより小さい場合にセンス動作結果が“０”となる。同様に、２回目のセンス動作でメモリセルの閾値電圧と図９に示すＶｒｅａｄＭを比較し、３回目のセンス動作でメモリセルの閾値電圧と図９に示すＶｒｅａｄＨを比較する。

リードバッファ回路１１４０は、ここでは、半導体記憶装置１０００が４ワード＝６４ビットのページ読み出しが可能に構成されていることから、２ビット（１メモリセル分）のデータを記憶可能な単位バッファ回路を４ワード＝６４ビットのデータを保持可能な数備えて構成されている。ここで、図１４（ａ）は、リードバッファ回路１１４０の内、２ビット分（１メモリセル分）の単位バッファ回路の概略部分構成例を、図１４（ｂ）は、図１４（ａ）の単位バッファ回路の動作を、図１５は、単位バッファ回路の接続構成を、夫々示している。

リードバッファ回路１１４０は、図１４（ａ）に示すように、対応するセンスアンプから出力されたセンス動作結果ＳＡＤＡＴとＳＡＤＡＴが何回目のセンス動作の結果であるかを示すＲＤＡＴＣＴＬを受け付け、図１４（ｂ）の表に従って２ビットの読み出しデータを生成する読み出しデータ生成回路１１４０と、ラッチ制御信号ＳＡＬＡＴの立ち上がりのタイミングで、読み出しデータ生成回路１１４０から出力された２ビットの読み出しデータを保持する上位ラッチ回路及び下位ラッチ回路と、読み出し選択信号ＲＥＡＤＳＥＬがＨレベルのときに、上位ラッチ回路からの出力データを上位出力信号ＯＵＴＤＡＴ＿Ｈとして、下位ラッチ回路からの出力データを下位出力信号ＯＵＴＤＡＴ＿Ｌとして出力するバッファ回路を備えている。

Ｉ／Ｏ回路１２４０は、ここでは、テストモード時において、書き込み動作、消去動作、連続消去動作の夫々について、メモリセルへの印加電圧の電圧条件及び印加時間の時間条件を含む処理条件を設定する書き換え条件設定レジスタ１２４１と、読み出し動作の処理条件を設定する読み出し条件設定レジスタ１２４２と、半導体記憶装置１０００内部の回路制御や処理情報の取得を行なうためのレジスタ等を備えて構成されており、外部入力されたテストモード用処理条件を書き換え条件設定レジスタ１２４１及び読み出し条件設定レジスタ１２４２に記憶する。Ｉ／Ｏ回路１２４０は、ライトステートマシン１２２０、ロック回路１２７０、イレースキュー回路１２５０と８ビット幅のバスで接続されている。

尚、書き換え条件設定レジスタ１２４１には、上述したように、４値メモリセルに対する書き込み動作のため、書き込み対象のメモリセルに対する書き込み動作用ゲート電圧、書き込み動作用ドレイン電圧、書き込み動作用パルス幅、書き込み動作用閾値電圧のマージン情報の４つの条件を、“１０”“０１”“００”の書き込み動作について記憶する。１つの条件につき８ビットの記憶容量を割り当てる場合、書き換え条件設定レジスタ１２４１は、４×３×８＝９６ビットの記憶容量が必要になる。ここで、８ビットの内訳は、７ビットが、電圧値や時間を記憶するために割り当てられ、１ビットが、テストモード用の処理条件を用いるかユーザモード用の処理条件を用いるかを示す処理条件設定用フラグに割り当てられている。

更に、書き換え条件設定レジスタ１２４１には、上述したように、４値メモリセルに対する消去動作のため、消去対象のセクタのメモリセルに対する消去動作用ゲート電圧、消去動作用チャネル電圧、消去動作用パルス幅、消去動作用閾値電圧のマージン情報を記憶する。１つの条件につき８ビットの記憶容量を割り当てる場合、書き換え条件設定レジスタ１２４１は、４×８＝３２ビットの記憶容量が必要になる。

また、読み出し条件設定レジスタ１２４２には、上述したように、メモリセルアレイ１１００に対する読み出し動作時については、センス回路１１３０が３回のセンス動作を行うことから、各センス動作においてメモリセルのゲート端子に印加する電圧条件及び時間条件と、読み出し動作用リファレンスセルのゲート端子に印加する印加電圧の電圧条件の７つの条件を記憶する。１つの条件につき８ビットの記憶容量を割り当てる場合、読み出し条件設定レジスタ１２４２は、７×８＝５６ビットの記憶容量が必要になる。

従って、Ｉ／Ｏ回路１２４０は、書き換え条件設定レジスタ１２４１及び読み出し条件設定レジスタ１２４２の両方で、９６＋３２＋５６＝１８４ビットの記憶容量が必要となる。

ライトステートマシン１２２０は、外部ユーザからの指示に基づいて、ユーザモードかテストモードかを必要に応じて判断しながら、メモリセルアレイ１１００に対する書き込み動作、消去動作、連続消去動作を含む処理動作を制御する。読み出し動作は、ライトステートマシン１２２０の制御によらずに処理される。

以下、図１１に基づいて、ライトステートマシン１２２０におけるユーザモードとテストモードのモード切り替え動作、ライトステートマシン１２２０におけるロック機能による保護設定の確認動作の処理手順について順次説明する。

先ず、ライトステートマシン１２２０におけるモード切り替え動作の処理手順について説明する。ここで、図１１（ａ）は、ライトステートマシン１２２０におけるユーザモードとテストモードのモード切り替え動作の処理手順を示しており、ユーザモードかテストモードであるかの判定と、判定されたモードに応じた印加電圧の電圧条件と印加時間の時間条件を含む処理条件の選択を行う。

ライトステートマシン１２２０は、図１１（ａ）に示すように、外部ユーザによって発行されたコマンドに基づいて処理動作を実行する際、先ず、テスト信号ＴＥＳＴＥＮを読み出し（ステップ＃１００１）、テスト信号ＴＥＳＴＥＮがＨレベルの場合（ステップ＃１００２で「ＹＥＳ」分岐）、テストモードであると判定し、Ｌレベルの場合（ステップ＃１００２で「ＮＯ」分岐）、ユーザモードであると判定する。

ライトステートマシン１２２０は、ステップ＃１００２においてテストモードであると判定した場合、Ｉ／Ｏ回路１２４０から、テストモード用の処理条件を用いるか、ユーザモード用の処理条件を用いるかを示す処理条件設定用フラグを読み出す（ステップ＃１００３）。ステップ＃１００３で読み出した処理条件設定用フラグが、ユーザモード用条件を用いることを示す場合（ステップ＃１００４で「ＮＯ」分岐）、及び、ステップ＃１００２でユーザモードであると判定された場合、ユーザモード用処理条件をＩ／Ｏ回路１２４０を介して書き換え条件設定回路１２１０または読み出し条件設定回路１２３０から取得する（ステップ＃１００５）。ステップ＃１００３で読み出した処理条件設定用フラグが、テストモード用条件を用いることを示す場合（ステップ＃１００４で「ＹＥＳ」分岐）、書き換え条件設定レジスタ１２４１及び読み出し条件設定レジスタ１２４２からテストモード用条件を取得する（ステップ＃１００６）。

続いて、ライトステートマシン１２２０におけるロック機能による保護設定の確認動作の処理手順を、書き込み動作、消去動作、連続消去動作の夫々について順次説明する。ここで、図１１（ｂ）は、書き込み動作または消去動作または連続消去動作を実行する場合に、ロック機能により保護されているか否かを確認するための処理手順を示している。

書き込み動作においてロック機能による保護設定の確認動作を行う場合の処理手順について説明する。
ライトステートマシン１２２０は、外部ユーザによって発行された書き込み動作を指示する書き込みコマンドを、ＵＩ回路１２６０が受け付けると、書き込みコマンドと共にＵＩ回路１２６０が受け付けた書き込み対象のメモリセルを含むセクタの書き込みアドレス情報を取得し、書き込み対象のセクタがロック機能により保護されているか否かを示すロック情報を、Ｉ／Ｏ回路１２４０を介してロック回路１２７０から取得する。ライトステートマシン１２２０は、ロック情報から、書き込み対象のメモリセルが保護されていないと判定した場合は、図１１（ａ）に示すモード切り替え動作で設定された処理条件と、書き込みコマンドと共にＵＩ回路１２６０が受け付けた書き込みデータを用いて書き込み動作を実行する。保護されていると判定した場合は、書き込み動作が実行できない旨の信号を、Ｉ／Ｏ回路１２４０及びＵＩ回路１２６０を介して入出力バッファ１２８０から送信する。

消去動作においてロック機能による保護設定の確認動作を行う場合の処理手順について説明する。
ライトステートマシン１２２０は、外部ユーザによって発行されたセクタ単位での消去動作を指示する消去コマンドを、ＵＩ回路１２６０が受け付けると、消去コマンドと共にＵＩ回路１２６０が受け付けた消去対象のセクタの消去アドレス情報を取得し、消去対象のセクタがロック機能により保護されているか否かを示すロック情報を、Ｉ／Ｏ回路１２４０を介してロック回路１２７０から取得する。ライトステートマシン１２２０は、ロック情報から、消去対象のセクタが保護されていないと判定した場合は、図１１（ａ）に示すモード切り替え動作で設定された処理条件を用いて消去対象のセクタに対する消去動作を実行する。保護されていると判定した場合は、消去動作が実行できない旨の信号を、Ｉ／Ｏ回路１２４０及びＵＩ回路１２６０を介して入出力バッファ１２８０から送信する。

ロック回路１２７０は、メモリセルアレイ１１００の６４セクタの夫々について、書き換え動作の実行可否を示すロック情報を記憶するロック情報レジスタを備えている。ここでのロック情報は、書き換え動作の実行可否を示す保護設定フラグで構成されている。ロック回路１２７０は、ライトステートマシン１２２０からＩ／Ｏ回路１２４０を介してロック情報の読み出しが指示された場合に、処理対象のセクタのロック情報を読み出してＩ／Ｏ回路１２４０に対し出力し、それによってライトステートマシン１２２０はＩ／Ｏ回路１２４０を介してロック情報を取得することが出来る。また、ロック回路１２７０は、外部ユーザからのロック情報読み出し指示に応じて、ＵＩ回路１２６０からロック情報の読み出しが指示された場合に、ＵＩ回路１２６０からロック情報の読み出し対象のアドレス情報を受け付け、読み出し対象のロック情報を読み出し、ＵＩ回路１２６０に出力し、ＵＩ回路１２６０はロック情報を入出力バッファ１２８０を介して外部に出力する。また、ロック回路１２７０は、外部ユーザからのロック情報の書き換え指示に応じて、ＵＩ回路１２６０からロック情報の書き換えが指示された場合に、ＵＩ回路１２６０からロック情報の書き換え対象のレジスタのアドレス情報と新たなロック情報を受け付け、ロック情報を書き換える。

ここで、図１２（ａ）は、ロック回路１２７０の概略構成例を示している。また、図１２（ｂ）は、データセレクタ回路１２７４の内、１ビット分について部分概略構成例を、図１３（ａ）は、データセレクタ回路１２７４の真理値表を示している。図１３（ｂ）は、単位レジスタ回路ＬＲの概略回路構成例を示している。

図１２（ａ）に示すように、ロック回路１２７０は、単位レジスタ回路ＬＲ_ｉｊ（ｉ＝０〜７、ｊ＝０〜７）をマトリクス状に配列してなるレジスタアレイ１２７１（ロック情報レジスタ）と、セクタアドレス信号ＳＥＣＡＤＤ［５：３］に基づいてレジスタアレイ１２７１の単位レジスタ回路ＬＲ_ｉｊを選択するデコーダ回路１２７２、読み出し動作時に、デコーダ回路１２７２によって選択された行の単位レジスタ回路ＬＲ_ｉｊのデータを保持し、書き込み動作時に、書き込み対象のビットにＬＯＣＫＷＤＡＴ信号に応じた値を保持する読み出し／書き込みバッファ回路１２７３、セクタアドレス信号ＳＥＣＡＤＤ［２：０］に基づいて出力するビットを選択するデータセレクタ回路１２７４を備えて構成されている。

レジスタアレイ１２７１は、ここでは、図１３（ｂ）に示す単位レジスタ回路ＬＲを、８×８個備えて構成されている。データセレクタ回路１２７４は、図１２（ｂ）に示すように、ＳＥＣＡＤＤ［２：０］をデコードしたビットセレクト信号ＢＩＴＳＥＬに応じてＲＤＡＴ信号とＬＯＣＫＷＤＡＴ信号の何れか一方をＷＤＡＴ信号として出力するセレクタ回路ＭＵＸ１と、ビットセレクト信号ＢＩＴＳＥＬに応じてＬＯＣＫＲＤＡＴ信号の出力可否を設定するバッファ回路ＢＵＦを備えて構成されている。

ロック回路１２７０は、ＵＩ回路１２６０からロック情報の読み出しが指示された場合、セクタアドレス信号ＳＥＣＡＤＤ［５：３］が示す選択行の８個の単位レジスタ回路ＬＲのデータを読み出して、読み出し／書き込みバッファ回路１２７３で保持する。データセレクタ回路１２７４は、読み出し／書き込みバッファ回路１２７３から出力されるＲＤＡＴ［７：０］の内、セクタアドレス信号ＳＥＣＡＤＤ［２：０］が示す選択列の単位レジスタ回路ＬＲのデータを、ロック情報ＬＯＣＫＲＤＡＴとして出力する。より具体的には、図１３（ｂ）において、読み出し対象の単位レジスタ回路ＬＲには、Ｈレベルの読み出し信号ＲＥＮが入力され、ＲＤＢＵＦが活性化して、２つのインバータ回路ＩＮＶ１、ＩＮＶ２を備えて構成されるラッチ回路のデータが、読み出しデータＲＤＡＴとして出力される。

ロック回路１２７０は、ＵＩ回路１２６０からロック情報の書き換えが指示された場合、セクタアドレス信号ＳＥＣＡＤＤ［５：３］が示す選択行、セクタアドレス信号ＳＥＣＡＤＤ［２：０］が示す選択列の単位レジスタ回路ＬＲのデータを、書き込みデータＬＯＣＫＷＤＡＴのデータに書き換える。より具体的には、図１３（ｂ）において、書き換え対象の単位レジスタ回路ＬＲには、Ｈレベルの書き込み信号ＷＥＮが入力され、ＷＲＢＵＦが活性化して書き込みデータＷＤＡＴが、２つのインバータ回路ＩＮＶ１、ＩＮＶ２を備えて構成されるラッチ回路に保持される。

イレースキュー回路１２５０は、ここでは、ロック回路１２７０と同じ構成であり、単位レジスタ回路ＬＲに各セクタへの消去の指示の有無が記憶されている。イレースキュー回路１２５０は、外部ユーザによって発行された連続消去コマンドに応じて、ＵＩ回路１２６０から消去対象のセクタの夫々について消去アドレス情報を受け付けて対応する単位レジスタ回路ＬＲに消去の指示をセットし、ライトステートマシン回路１２２０は連続消去を実行するとき、イレースキュー回路１２５０からＩ／Ｏ回路１２４０を介して各セクタへの消去指示の有無の情報を読み出し、消去指示が有るセクタに対して消去動作を行なう。

特開平１１−１３４８８４号公報 特開昭６３−２６６５６２号公報 特開昭６３−３０３４４７号公報 特開２００３−１３２００６号公報 "Ｓ２９ＧＬ０６４Ｎ"、［ｏｎｌｉｎｅ］、Ｓｐａｎｓｉｏｎ社、［平成２０年６月１８日検索］、インターネット〈ＵＲＬ：http://www.spansion.com/jp/products/S29GL064N.html〉

しかしながら、上述した図１０に示す従来の半導体記憶装置１０００では、テストモード用処理条件を記憶するためだけに、通常の動作では使用しない１８４ビットの記憶容量を備えたレジスタと、当該レジスタを制御するための周辺回路を備える必要が生じ、半導体記憶装置１０００のチップ面積の増大を抑えることが困難であるという問題があった。近年、半導体記憶装置の小型化が求められており、チップ面積の増大を抑制することが可能な半導体記憶装置が望まれている。

本発明は上記の問題に鑑みてなされたものであり、その目的は、簡素な構成で、テストモード時に利用するレジスタの面積を低減或いはレジスタを設ける必要を無くし、チップ面積を削減可能な半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子を複数備えてなるメモリセルアレイと、外部ユーザが発行する前記メモリセルアレイに格納された記憶情報の書き換え動作及び読み出し動作の内、少なくとも１つを含む処理動作に係るコマンドを受け付け可能に構成されたユーザインターフェース回路と、前記書き換え動作及び前記読み出し動作の夫々について、動作条件の少なくとも一部を指定する処理情報を設定する処理情報設定回路と、前記コマンド及び前記処理情報に基づいて、前記処理動作を制御するライトステートマシンと、回路内部の処理で利用する記憶回路を備えた１または複数の機能回路と、を備えた半導体記憶装置であって、前記機能回路として、前記メモリセルアレイに対する前記書き換え動作の少なくとも一部の実行可否を記憶するロック情報レジスタを前記記憶回路として備えたロック回路と、前記メモリセルアレイに対して発行された前記書き換え動作の指示内容を複数記憶する書き換え情報レジスタを前記記憶回路として備えた書き換え指示キュー回路と、前記メモリセルアレイから読み出されたデータを保持するラッチ回路を前記記憶回路として備えたリードバッファ回路の内、少なくとも何れか１つを備えて構成され、
前記機能回路が、前記記憶回路の記憶領域の一部または全部に外部利用可能領域が設定され、当該外部利用可能領域は、回路外部から利用可能に構成され、
前記ライトステートマシンが、テストモードにおいて、前記機能回路の前記記憶回路の前記外部利用可能領域に、前記テストモード用の前記処理情報を記憶し、前記テストモードにおける前記処理動作の実行時に、前記機能回路の前記記憶回路に記憶された前記テストモード用の前記処理情報に基づいて、前記書き換え動作及び前記読み出し動作の動作条件の少なくとも一部を変更できることを特徴とすることを第１の特徴とする。

上記特徴の本発明に係る半導体記憶装置は、前記機能回路が、前記ロック回路を備えて構成され、前記ロック情報レジスタの各々が、前記メモリセルアレイの対応する領域に対する書き換え動作の実行可否を設定する保護機能を備え、前記ライトステートマシンが、前記テストモード時は前記ロック情報レジスタの内容に拘らず、前記書き換え動作を実行することを第２の特徴とする。

上記何れかの特徴の本発明に係る半導体記憶装置は、前記機能回路が、前記書き換え指示キュー回路を備えて構成され、前記ライトステートマシンが、前記テストモードにおいて、前記書き換え情報レジスタに前記テストモード用の前記処理情報を記憶する場合に、前記メモリセルアレイに対して連続的に実行する複数の前記書き込み動作および前記消去動作の一部の実行を禁止することを第３の特徴とする。

上記何れかの特徴の本発明に係る半導体記憶装置は、前記機能回路が、前記リードバッファ回路を備えて構成され、前記ライトステートマシンが、前記テストモードにおいて、前記ラッチ回路に前記テストモード用の前記処理情報を記憶する場合に、前記メモリセルアレイに対する前記読み出し動作の少なくとも一部の実行を禁止することを第４の特徴とする。

上記特徴の本発明に係る半導体記憶装置によれば、機能回路の記憶回路に外部利用可能領域を設け、当該外部利用可能領域に、メモリ素子（メモリセル）に印加する電圧条件を含む処理情報を記憶するように構成したので、図１０に示す従来の半導体記憶装置のように、テストモード用の書き換え条件設定レジスタ及び読み出し条件設定レジスタを備える必要が無くなる、或いは、テストモード用の書き換え条件設定レジスタ及び読み出し条件設定レジスタの記憶容量を低減可能になる。従って、上記特徴の本発明に係る半導体記憶装置によれば、簡単な構成で、テストモード用の処理情報を記憶するレジスタに係る半導体記憶装置のチップ面積の増大をおさえることが可能になり、製造コストの増大をおさえることが可能になる。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図８を基に説明する。ここで、図１は、本発明装置１の概略構成例を示している。

本発明装置１は、図１に示すように、メモリ素子（メモリセル）としてフラッシュメモリセルを複数備えてなるメモリセルアレイ１００と、読み出し対象のメモリセルの閾値電圧とリファレンスセルの電圧を比較するセンス動作を実行するセンス回路１３０と、メモリセルアレイ１００に対する書き込み動作及び消去動作（書き換え動作）を制御する書き換え制御回路１１０と、メモリセルアレイ１００に対する読み出し動作を制御する読み出し制御回路１２０と、ユーザモードにおける書き込み動作及び消去動作（書き換え動作）を実行する際のメモリ素子への印加電圧の電圧条件や印加時間の時間条件を含む書き換え条件を設定する書き換え条件設定回路２１０と、ユーザモードにおける読み出し動作を実行する際のメモリ素子への印加電圧の電圧条件や印加時間の時間条件を含む読み出し条件を設定する読み出し条件設定回路２３０と、外部ユーザが発行するメモリセルアレイ１００に対する書き込み動作、消去動作及び読み出し動作を含む処理動作に係るコマンドを入出力バッファ２８０を介して受け付け可能に構成されたＵＩ回路２６０と、コマンド及び処理情報に基づいて処理動作を制御するライトステートマシン２２０と、ライトステートマシン２２０または外部から制御され、本発明装置１内部の回路制御や処理情報の取得を行なうＩ／Ｏ回路２４０を備えて構成されるフラッシュメモリである。

更に、本発明装置１は、図１に示すように、メモリセルアレイ１００の特定のセクタに書き込まれた情報が書き換えられるのを防止する保護機能（ロック機能）を実現するために、メモリセルアレイ１００に対する書き込み動作及び消去動作の実行可否を、メモリセルアレイ１００のセクタ単位で設定するためのロック情報レジスタを備えたロック回路２７０を備えて構成されている。また、本発明装置１は、メモリセルアレイ１００に対するセクタ単位での消去動作を複数のセクタに対して連続的に実行する連続消去動作機能を実現するために、各セクタが連続消去動作の対象として指示されたか否かを記憶するイレース情報レジスタを備えたイレースキュー回路２５０を備えて構成されている。更に、本発明装置１は、メモリセルアレイ１００からセンス回路１３０を介して読み出されたデータを保持するラッチ回路を備えたリードバッファ回路１４０を備えて構成されている。

尚、本発明装置１を構成するメモリセルアレイ１００、センス回路１３０、書き換え制御回路１１０、読み出し制御回路１２０、書き換え条件設定回路２１０、読み出し条件設定回路２３０、ＵＩ回路２６０、入出力バッファ２８０の構成は、従来技術における構成と同じである。

本発明装置１のロック回路２７０は、メモリセルアレイ１００を構成するセクタの夫々について、書き換え動作の実行可否を示すロック情報を記憶するロック情報レジスタ（機能回路の記憶回路に相当）を備えており、メモリセルアレイ１００の６４セクタの夫々に対応するために、当該ロック情報レジスタは、６４ビットの記憶容量を持っている。尚、ロック情報は、従来技術の場合と同様に、書き換え動作の実行可否を示す保護設定フラグで構成されている。

本発明装置１のロック情報レジスタは、記憶領域の全部に外部利用可能領域が設定されており、テストモード時に、回路外部から直接利用可能に構成されている。より具体的には、外部利用可能なＩ／Ｏ回路２４０に含まれる信号を介してテストモードにおける処理条件を記憶可能に構成されている。

ここで、図２（ａ）は、本発明装置１のロック回路２７０の概略構成例を示している。また、図２（ｂ）は、データセレクタ回路２７４の内、１ビット分について部分概略構成例を、図２（ｃ）は、データセレクタ回路２７４の真理値表を示している。

図２（ａ）に示すように、本発明装置１のロック回路２７０は、単位レジスタ回路ＬＲ_ｉｊ（ｉ＝０〜７、ｊ＝０〜７）をマトリクス状に配列してなるレジスタアレイ２７１（ロック情報レジスタに相当）と、セクタアドレス信号ＳＥＣＡＤＤ［５：３］に基づいてレジスタアレイ２７１の単位レジスタ回路ＬＲ_ｉｊを選択するデコーダ回路２７２、デコーダ回路２７２によって選択された行の単位レジスタ回路ＬＲ_ｉｊの読み出しデータとデータセレクタ回路２７４により生成された書き込みデータをバッファリングする読み出し／書き込みバッファ回路２７３、セクタアドレス信号ＳＥＣＡＤＤ［２：０］に基づいて回路外部に出力するビットを選択し、書き込みデータＷＤＡＴを生成するデータセレクタ回路２７４を備えて構成されている。

本発明装置１のレジスタアレイ２７１は、従来技術のレジスタアレイ２７１の構成と同じであり、単位レジスタ回路ＬＲを８×８個備えて構成されている。

本発明装置１のデータセレクタ回路２７４は、図２（ｂ）に示すように、図１２（ｂ）に示す従来のデータセレクタ回路２７４のセレクタ回路ＭＵＸ１及びバッファ回路ＢＵＦに加え、テスト信号ＴＥＳＴＥＮに応じて、セレクタ回路ＭＵＸ１からの出力信号と外部入力データ信号ＩＯＷＤＡＴの何れか一方を書き換えデータ信号ＷＤＡＴとして出力するセレクタ回路ＭＵＸ２を備えて構成されている。

尚、本発明装置１では、ロック回路２７０とＩ／Ｏ回路２４０の間のデータ伝送は、８ビット単位で実行するように構成されている。このため、選択アドレス信号ＩＯＳＥＬ［２：０］により、ロック情報レジスタの６４ビットの内、何れの８ビットを選択するかを設定している。

続いて、本発明装置１のロック回路２７０のユーザモード及びテストモードの夫々における動作について簡単に説明する。

ユーザモードでの本発明装置１のロック回路２７０の動作について説明する。ユーザモードでは、テスト信号ＴＥＳＴＥＮはＬレベルである。この状態で、ライトステートマシン２２０からＩ／Ｏ回路２４０を介してロック情報の読み出しが指示されると、ロック回路２７０は、処理対象のセクタのロック情報を読み出してＩ／Ｏ回路２４０に対し出力し、それによってライトステートマシン１２２０はＩ／Ｏ回路１２４０を介してロック情報を取得することが出来る。また、ロック回路２７０は、外部ユーザからのロック情報読み出し指示に応じて、ＵＩ回路２６０からロック情報の読み出しが指示された場合に、ＵＩ回路２６０からロック情報の読み出し対象のアドレス情報を受け付け、読み出し対象のロック情報を読み出し、ＵＩ回路２６０に出力し、ＵＩ回路２６０はロック情報を入出力バッファ２８０を介して外部に出力する。また、ロック回路２７０は、外部ユーザからのロック情報の書き換え指示に応じて、ＵＩ回路２６０からロック情報の書き換えが指示されると、ＵＩ回路２６０からロック情報の書き換え対象のレジスタのアドレス情報と新たなロック情報を受け付け、ロック情報を書き換える。これにより、本実施形態のロック回路２７０におけるユーザモード時の動作は、従来のロック回路１２７０の動作と同じになる。

テストモードでの本発明装置１のロック回路２７０の動作について説明する。外部ユーザから予め定められた特定の操作が与えられることで本発明装置１はユーザモードからテストモードに移行する。テストモードでは、テスト信号ＴＥＳＴＥＮはＨレベルである。この状態で、後述するライトステートマシン２２０または外部により、ロック情報レジスタへの書き込みが指示されると、データセレクタ回路２７４のセレクタ回路ＭＵＸ２は、外部入力データ信号ＩＯＷＤＡＴを書き換えデータ信号ＷＤＡＴとして出力する。このように構成することにより、本発明装置１のロック回路２７０は、外部入力データ信号ＩＯＷＤＡＴの値をレジスタアレイ２７１に記憶することが可能になる。また、ロック回路２７０が読み出し信号ＩＯＲＤＡＴ［７：０］をＩ／Ｏ回路２４０へ出力することで、ライトステートマシン２２０はＩ／Ｏ回路２４０を介してレジスタアレイに記憶された記憶内容を読み出すことが可能である。

イレースキュー回路２５０は、本発明装置１のロック回路２７０と同じ構成であり、レジスタアレイ２７１各レジスタに対応するセクタへの消去指示の有無が記憶されており、ユーザモード時の動作は従来のイレースキュー回路２５０と同じである。

本発明装置１のイレースキュー回路２５０は、本発明装置１のロック回路２７０と同様に、テストモード時に、Ｈレベルのテスト信号ＴＥＳＴＥＮが入力され、外部入力データ信号ＩＯＷＤＡＴにより、テストモード用の処理条件等をイレースキュー回路２５０のレジスタアレイ２７１に記憶することが可能になっている。また、ライトステートマシン回路が記憶された処理条件等を読み出すことが可能になっている。

本発明装置１のリードバッファ回路１４０は、本発明装置１が４ワードのページ読み出しが可能に構成されていることから、２ビット（１メモリセル分）のデータを記憶可能な単位バッファ回路を４ワード＝６４ビットのデータを保持可能な数備えて構成されている。ここで、図３は、リードバッファ回路１４０の内、２ビットの単位バッファ回路の概略部分構成例を、図４は、単位バッファ回路の接続構成を、夫々示している。

本発明装置１のリードバッファ回路１４０を構成する上位ラッチ回路１４２及び下位ラッチ回路１４３には、記憶領域の全部に外部利用可能領域が設定されており、テストモード時に、回路外部から直接利用可能に構成されている。より具体的には、外部ユーザから発行されたコマンドをＵＩ回路２６０及びＩ／Ｏ回路２４０を介して受け付けたライトステートマシン２２０からの指示に基づいて、テストモードにおける処理条件を記憶可能に構成されている。

リードバッファ回路１４０は、図３に示すように、図１４（ａ）に示す従来のリードバッファ回路１４０の読み出しデータ生成回路１４１に加え、テスト信号ＴＥＳＴＥＮに応じて外部入力信号ＩＯＷＤＡＴ＿Ｈと読み出しデータ生成回路１４１から出力された信号の何れか一方を出力するセレクタ回路ＭＵＸＨと、テスト信号ＴＥＳＴＥＮに応じて外部入力信号ＩＯＷＤＡＴ＿Ｌと読み出しデータ生成回路１４１から出力された信号の何れか一方を出力するセレクタ回路ＭＵＸＬと、外部書き込み信号ＩＯＷＥＩＴＥと外部選択信号ＩＯＳＥＬのＡＮＤを演算するＡＮＤ回路と、テスト信号ＴＥＳＴＥＮに応じてＡＮＤ回路からの出力信号とラッチ制御信号ＳＡＬＡＴの何れか一方を出力するセレクタ回路ＭＵＸＷと、セレクタ回路ＭＵＸＷの出力信号の立ち上がりのタイミングでセレクタ回路ＭＵＸＨの出力信号の値を保持する上位ラッチ回路１４２と、セレクタ回路ＭＵＸＷの出力信号の立ち上がりのタイミングでセレクタ回路ＭＵＸＬの出力信号の値を保持する下位ラッチ回路１４３と、を備えている。

続いて、本発明装置１のリードバッファ回路１４０のユーザモード及びテストモードにおける動作について簡単に説明する。

ユーザモードでの本発明装置１のリードバッファ回路１４０の動作について説明する。ユーザモードでは、テスト信号ＴＥＳＴＥＮはＬレベルである。このとき、セレクタ回路ＭＵＸＨは読み出しデータ生成回路１４１からの出力信号を出力し、上位ラッチ回路１４２は、ラッチ制御信号ＳＡＬＡＴの立ち上がりのタイミングで読み出しデータ生成回路１４１からの出力信号の値を保持する。同様に、セレクタ回路ＭＵＸＬは読み出しデータ生成回路１４１からの出力信号を出力し、上位ラッチ回路１４２は、ラッチ制御信号ＳＡＬＡＴの立ち上がりのタイミングで読み出しデータ生成回路１４１からの出力信号の値を保持する。これにより、本発明装置１のリードバッファ回路１４０におけるユーザモード時の動作は、図１４及び図１５に示す従来のリードバッファ回路１４０と同じになる。

テストモードでの本発明装置１のリードバッファ回路１４０の動作について説明する。外部ユーザから予め定められた特定の操作が与えられることで本発明装置１はユーザモードからテストモードに移行する。テストモードでは、テスト信号ＴＥＳＴＥＮはＨレベルである。このとき、セレクタ回路ＭＵＸＨは、外部入力信号ＩＯＷＤＡＴ＿Ｈを出力し、上位ラッチ回路１４２は、セレクタ回路ＭＵＸＷの出力信号の立ち上がりのタイミングで、外部入力信号ＩＯＷＤＡＴ＿Ｈの値を保持する。同様に、セレクタ回路ＭＵＸＬは、外部入力信号ＩＯＷＤＡＴ＿Ｌを出力し、下位ラッチ回路１４３は、セレクタ回路ＭＵＸＷの出力信号の立ち上がりのタイミングで、外部入力信号ＩＯＷＤＡＴ＿Ｌの値を保持する。セレクタ回路ＭＵＸＷはＩＯＷＲＩＴＥ信号とＩＯＳＥＬ信号の論理積を出力するが、テストモードにおいてリードバッファへの書き込みを実行するときＩＯＳＥＬ信号はＨレベルに設定され、ＩＯＷＲＩＴＥ信号の立ち上がりで書き込みが実行される。このように構成することにより、本発明装置１のリードバッファ回路１４０は、テストモード時において、外部入力信号ＩＯＷＤＡＴ＿Ｈ、ＩＯＷＤＡＴ＿Ｌの値を上位ラッチ回路１４２及び下位ラッチ回路１４３に保持することが可能になる、即ち、外部からラッチ回路を利用可能になる。また、リードバッファ回路１４０が読み出し信号ＩＯＲＤＡＴ＿Ｈ、読み出し信号ＩＯＲＤＡＴ＿ＬをＩ／Ｏ回路２４０へ出力することで、ライトステートマシン２２０はＩ／Ｏ回路２４０を介してラッチ回路に記憶された記憶内容を読み出すことが可能である。

本発明装置１のＩ／Ｏ回路２４０は、ライトステートマシン２２０と、ロック回路２７０、イレースキュー回路２５０及びリードバッファ回路１４０等の機能回路、書き換え制御回路１１０、読み出し制御回路１２０及びセンス回路１３０等のメモリセルアレイ１００の周辺回路を接続するように構成されている。尚、本発明装置１のＩ／Ｏ回路２４０は、図１０に示す従来のＩ／Ｏ回路１２４０とは異なり、テストモード用の書き換え条件設定レジスタ及び読み出し条件設定レジスタを備えない構成となっている。

ライトステートマシン２２０は、Ｉ／Ｏ回路２４０を介して、ロック回路２７０、イレースキュー回路２５０及びリードバッファ回路１４０等の機能回路、書き換え制御回路１１０、読み出し制御回路１２０及びセンス回路１３０等のメモリセルアレイ１００の周辺回路を制御可能に構成されている。本発明装置１のライトステートマシン２２０は、機能回路の記憶回路の外部利用可能領域に、テストモード用の処理情報を記憶し、テストモードにおける処理動作の実行時に、機能回路の記憶回路に記憶されたテストモード用の処理情報に基づいて、メモリ素子に印加する電圧等を制御するように構成されている。

本発明装置１のライトステートマシン２２０の動作について、図５を基に簡単に説明する。尚、ユーザモード時の動作は、従来のライトステートマシン２２０と同じである。

テストモードでの本発明装置１の動作について説明する。外部ユーザから予め定められた特定の操作が与えられることでユーザモードからテストモードに移行すると、ライトステートマシン２２０は、ロック回路２７０のロック情報レジスタ、イレースキュー回路２５０のイレース情報レジスタ、リードバッファ回路１４０のラッチ回路を、テストモード用の処理条件の記憶回路として用いるため、ロック回路２７０によるロック機能の停止、イレースキュー回路２５０を用いた連続消去動作の禁止、及び、リードバッファ回路１４０の利用禁止（読み出し動作の禁止）設定を行う。

ここで、図５は、ライトステートマシン２２０のロック機能に係る動作を示している。ライトステートマシン２２０は、図５に示すように、外部ユーザによって発行されたコマンドに基づいて処理動作を実行する際、先ず、テスト信号ＴＥＳＴＥＮを読み出し（ステップ＃１０１）、テスト信号ＴＥＳＴＥＮがＨレベルの場合（ステップ＃１０２で「ＹＥＳ」分岐）、テストモードであると判定し、Ｌレベルの場合（ステップ＃１０２で「ＮＯ」分岐）、ユーザモードであると判定する。

ライトステートマシン２２０は、ステップ＃１０２でテストモードであると判定した場合、ロック情報を読み出して書き換えの可否を判定することをせず、書き換えを実行する。この動作により、レジスタアレイ２７１に処理条件が記憶されている場合に、処理条件を誤ってロック情報として扱うことを防止する。

ライトステートマシン２２０は、ステップ＃１０２でユーザモードであると判定した場合、ロック機能を有効にし、書き込み対象または消去対象のセクタがロック機能により保護されているか否かを示すロック情報を、Ｉ／Ｏ回路２４０を介してロック回路２７０から取得する（ステップ＃１０３、＃１０４）。書き込み対象または消去対象のセクタがロック機能により保護されている場合は（ステップ＃１０５で「ＹＥＳ」分岐）、書き込み動作または消去動作が実行できない旨の信号を、Ｉ／Ｏ回路２４０及びＵＩ回路２６０を介して入出力バッファ２８０から出力する。

書き込み対象または消去対象のセクタがロック機能により保護されていない場合は（ステップ＃１０５で「ＮＯ」分岐）、書き込み対象のセクタに対する書き込み動作、または、消去対象のセクタに対する消去動作を実行する。

ここで、図６は、ロック回路２７０のロック情報レジスタの割り当ての一例を、図７は、イレースキュー回路２５０のイレース情報レジスタの割り当ての一例を、図８は、リードバッファ回路１４０のラッチ回路の割り当ての一例を、夫々示している。

より具体的には、ロック回路２７０のロック情報レジスタの場合、図６に示すように、Ｉ／Ｏ回路２４０がアクセスするためのＩ／Ｏアドレスとして１８が割り当てられている。テストモードでは、読み出し動作に対する電圧条件及び時間条件を記憶するように構成されている。即ち、センス回路１３０における各センス動作でのメモリセルへの印加電圧の電圧条件及び印加時間の時間条件、リファレンスセルの電圧条件が割り当てられている。尚、ロック情報レジスタに対する処理動作は８ビット単位で実行するように構成されており、８ビット単位でアドレスを割り当てることにより、Ｉ／Ｏアドレスの増加をおさえている。

イレースキュー回路２５０のイレース情報レジスタの場合、図７に示すように、Ｉ／Ｏ回路２４０がアクセスするためのＩ／Ｏアドレスとして１９が割り当てられている。テストモードでは、書き込み動作に対する電圧条件及び時間条件の一部を記憶するように構成されている。ここでは、“１０”、“０１”に書き込む場合のメモリセルのゲート電圧、ドレイン電圧、パルス幅、ベリファイマージンを記憶するように設定されている。尚、イレース情報レジスタに対する処理動作は８ビット単位で実行するように構成されており、８ビット単位でアドレスを割り当てることにより、Ｉ／Ｏアドレスの増加をおさえている。

リードバッファ回路１４０のラッチ回路の場合、図８に示すように、Ｉ／Ｏ回路２４０がアクセスするためのＩ／Ｏアドレスとして２０が割り当てられている。テストモードでは、書き込み動作に対する電圧条件及び時間条件の一部と、消去動作に対する電圧条件及び時間条件を記憶するように構成されている。ここでは、“００”に書き込む場合のメモリセルのゲート電圧、ドレイン電圧、パルス幅、ベリファイマージン、消去動作でのメモリセルのゲート電圧、チャネル電圧、パルス幅、ベリファイマージンを記憶するように設定されている。尚、リードバッファ回路１４０のラッチ回路に対する処理動作は８ビット単位で実行するように構成されており、８ビット単位でアドレスを割り当てることにより、Ｉ／Ｏアドレスの増加をおさえている。

〈別実施形態〉
〈１〉上記第１実施形態では、本発明装置１が、機能回路として、ロック回路２７０、イレースキュー回路２５０、及び、リードバッファ回路１４０の３つの回路を備える場合について説明したが、これに限るものではない。ロック回路２７０、イレースキュー回路２５０、及び、リードバッファ回路１４０の内、２つの回路を備える構成であっても良いし、１つの回路のみを備える構成であっても良い。また、例えば、暗号化回路等、他の機能回路を備える構成であっても良い。

〈２〉上記第１実施形態では、ロック回路２７０を構成するロック情報レジスタの記憶領域の全部、イレースキュー回路２５０を構成するイレース情報レジスタの記憶領域の全部、リードバッファ回路１４０を構成する上位ラッチ回路１４２及び下位ラッチ回路１４３の全部に、外部利用可能領域が設定されている場合について説明したが、これに限るものではない。外部利用可能領域は、夫々の記憶回路の記憶領域の一部のみに設定されていても良いし、外部利用可能領域が設定されない機能回路の記憶回路があっても良い。外部利用可能領域は、各機能回路の構成や記憶回路の記憶容量、テストモード時に必要とされる記憶領域の容量等に応じて適切に設定する。

本発明に係る半導体記憶装置の概略構成例を示す概略ブロック図 本発明に係る半導体記憶装置のロック回路の概略構成例を示す概略回路図 本発明に係る半導体記憶装置のリードバッファ回路の一部を示す概略部分回路図 本発明に係る半導体記憶装置のリードバッファ回路の一部を示す概略部分回路図 本発明に係る半導体記憶装置を構成するライトステートマシンの一部の処理動作を示すフローチャート 本発明に係る半導体記憶装置における機能回路の記憶状態を示す表 本発明に係る半導体記憶装置における機能回路の記憶状態を示す表 本発明に係る半導体記憶装置における機能回路の記憶状態を示す表 ４値メモリセルの電圧特性を示す図 従来技術に係る半導体記憶装置の概略構成例を示す概略ブロック図 従来技術に係る半導体記憶装置のライトステートマシンの処理動作を示すフローチャート 従来技術に係る半導体記憶装置のロック回路の概略構成例を示す概略回路図 従来技術に係る半導体記憶装置のロック回路の概略構成例を示す概略回路図 従来技術に係る半導体記憶装置のリードバッファ回路の一部を示す概略部分回路図 従来技術に係る半導体記憶装置のリードバッファ回路の一部を示す概略部分回路図

符号の説明

１ 本発明に係る半導体記憶装置
１００ メモリセルアレイ
１１０ 書き換え制御回路
１２０ 読み出し制御回路
１３０ センス回路
１４０ リードバッファ回路
１４１ 読み出しデータ生成回路
１４２ 上位ラッチ回路
１４３ 下位ラッチ回路
２１０ 書き換え条件設定回路
２２０ ライトステートマシン
２３０ 読み出し条件設定回路
２４０ Ｉ／Ｏ回路
２５０ イレースキュー回路
２６０ ＵＩ回路
２７０ ロック回路
２７１ レジスタアレイ
２７２ デコーダ回路
２７３ 読み出し／書き込みバッファ回路
２７４ データセレクタ回路
２８０ 入出力バッファ
１０００ 従来技術に係る半導体記憶装置
１１００ メモリセルアレイ
１１１０ 書き換え制御回路
１１２０ 読み出し制御回路
１１３０ センス回路
１１４０ リードバッファ回路
１１４１ 読み出しデータ生成回路
１１４２ 上位ラッチ回路
１１４３ 下位ラッチ回路
１２１０ 書き換え条件設定回路
１２２０ ライトステートマシン
１２３０ 読み出し条件設定回路
１２４０ Ｉ／Ｏ回路
１２４１ 書き換え条件設定レジスタ
１２４２ 読み出し条件設定レジスタ
１２５０ イレースキュー回路
１２６０ ＵＩ回路
１２７０ ロック回路
１２７１ レジスタアレイ
１２７２ デコーダ回路
１２７３ 読み出し／書き込みバッファ回路
１２７４ データセレクタ回路
１２８０ 入出力バッファ
ＬＲ レジスタ回路

Claims (4)

1. メモリ素子を複数備えてなるメモリセルアレイと、
   外部ユーザが発行する前記メモリセルアレイに格納された記憶情報の書き換え動作及び読み出し動作の内、少なくとも１つを含む処理動作に係るコマンドを受け付け可能に構成されたユーザインターフェース回路と、
   前記書き換え動作及び前記読み出し動作の夫々について、動作条件の少なくとも一部を指定する処理情報を設定する処理情報設定回路と、
   前記コマンド及び前記処理情報に基づいて、前記処理動作を制御するライトステートマシンと、
   回路内部の処理で利用する記憶回路を備えた１または複数の機能回路と、を備えた半導体記憶装置であって、
   前記機能回路として、前記メモリセルアレイに対する前記書き換え動作の少なくとも一部の実行可否を記憶するロック情報レジスタを前記記憶回路として備えたロック回路と、前記メモリセルアレイに対して発行された前記書き換え動作の指示内容を複数記憶する書き換え情報レジスタを前記記憶回路として備えた書き換え指示キュー回路と、前記メモリセルアレイから読み出されたデータを保持するラッチ回路を前記記憶回路として備えたリードバッファ回路の内、少なくとも何れか１つを備えて構成され、
   前記機能回路が、前記記憶回路の記憶領域の一部または全部に外部利用可能領域が設定され、当該外部利用可能領域は、回路外部から利用可能に構成され、
   前記ライトステートマシンが、テストモードにおいて、前記機能回路の前記記憶回路の前記外部利用可能領域に、前記テストモード用の前記処理情報を記憶し、前記テストモードにおける前記処理動作の実行時に、前記機能回路の前記記憶回路に記憶された前記テストモード用の前記処理情報に基づいて、前記書き換え動作及び前記読み出し動作の動作条件の少なくとも一部を変更できることを特徴とする半導体記憶装置。
2. 前記機能回路が、前記ロック回路を備えて構成され、
   前記ロック情報レジスタの各々が、前記メモリセルアレイの少なくとも一部に対する書き換え動作の実行可否を設定する保護機能を備え、
   前記ライトステートマシンが、前記テストモード時は前記ロック情報レジスタの内容に拘らず、前記書き換え動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記機能回路が、前記書き換え指示キュー回路を備えて構成され、
   前記ライトステートマシンが、前記テストモードにおいて、前記書き換え情報レジスタに前記テストモード用の前記処理情報を記憶する場合に、前記メモリセルアレイに対して連続的に実行する複数の前記書き込み動作および前記消去動作の少なくとも一部の実行を禁止することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
4. 前記機能回路が、前記リードバッファ回路を備えて構成され、
   前記ライトステートマシンが、前記テストモードにおいて、前記ラッチ回路に前記テストモード用の前記処理情報を記憶する場合に、前記メモリセルアレイに対する前記読み出し動作の少なくとも一部の実行を禁止することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。

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