JP2004234834A - アドレススクランブル - Google Patents

Abstract

【課題】メモリセルアレイを操作する方法を提供すること。
【解決手段】本方法は、メモリセルアレイのワード線を、データの組を書き込むためのアドレスとしてキャッシュメモリからメモリセルアレイに割り当てること、およびデータの特定の組の第１のチャンクをキャッシュメモリからアレイの第１のワード線に書き込み、データの特定の組の第２のチャンクをキャッシュメモリからアレイの第２のワード線に書き込むことによって、データの組のアドレスをスクランブルすることを含み、第１のチャンクはデータの特定の組の第１のサブセットを含み、第２のチャンクはデータの特定の組の第２のサブセットを含む。
【選択図】図２

Description

本発明は、一般的には、不揮発性メモリ（ＮＶＭ）アレイ、たとえばＥＥＰＲＯＭ（電気的消去可能なプログラム可能読出し専用メモリ）アレイにおける読出しおよび書込み動作の実施に関し、詳細には、このような読出しおよび書込み動作を、アドレススクランブルを用いて実施する方法に関する。

不揮発性メモリ（ＮＶＭ）アレイは、たとえばＥＥＰＲＯＭ（電気的消去可能なプログラム可能読出し専用メモリ）アレイだが、それに限定されるものではなく、データの記憶に使用される。一般に、そこに記憶されたデータは、アレイの存続期間に何度も行われるプログラミングまたは消去のいずれかによって変わり得る。ＮＶＭアレイ中では、各セルは個別にプログラミングすることができる。個別セルではなくセル群を消去することができるＥＰＲＯＭ（消去可能なプログラム可能読出し専用メモリ）またはＦＬＡＳＨアレイとは対照的に、ＥＥＰＲＯＭアレイ中では、各セルは個別に消去することができる。

ここで図１を参照すると、一般的なＮＶＭアレイ１０を示してある。ＮＶＭアレイ１０は通常、ワード線１４（アレイの行）およびビット線１６（列）に接続されたメモリセル１２からなる行および列を含むことができる。メモリセル１２は、１または複数ビット（たとえば、シングルビットセルやデュアルビットセル）を格納することができる。以下の説明は、図１における意味での左側ビット１８および右側ビット１９を有するデュアルビットセルに対するものである。

各メモリセルは、１本のワード線および少なくとも１本のビット線に接続することができる。アレイアーキテクチャによっては、図１に示すようにメモリセルの別の端子を別のビット線に接続することができ、この場合、ビット線の１本はドレイン線と呼ばれ、他方の線はソース線である。他のアレイアーキテクチャでは、共通のソース接地に接続するなど、他の接続も可能である。数ビットのセルの読出し、プログラミング（書込みとも呼ばれる）または消去は、ワード線およびビット線への特定の電圧の印加を必要とする。

１ビットのメモリセルのプログラミングにより、その閾値電圧Ｖ_tが高くなる。プログラミングは通常、ソースを接地させた状態での、プログラミングされるビットに接続されたワード線およびドレイン線への正の電圧の印加を含む。ビットの読出しは通常、ソースを接地させた状態での、書込みに使われるよりもはるかに低い正の電圧のワード線への印加と、ドレイン線への正の電圧の印加とを含む。セルの消去は、閾値電圧Ｖ_tを低下させる。消去は通常、ソースを浮動させた状態での、ワード線への負の電圧の印加と、ドレイン線への正の電圧の印加とを含む。

ワード線プログラミング用電圧は一般に、プログラミングされるビットが接続されたワード線にのみ印加される。アレイ中の他のすべてのワード線は通常、たとえば他のワード線上のビットの望ましくないプログラミングやアレイ中の他のビットへの望ましくない妨害、およびそれに限定されない様々な問題を回避するために接地される。したがって、共通ワード線に接続されたビットにデータをプログラミングすることによって、１バイトのデータのプログラミングを一度の書込み動作で行うことができる。

ＮＶＭアレイへのデータ書込みを望むユーザは通常、たとえばＳＲＡＭ（スタティックランダムアクセスメモリ）だがそれに限定されないキャッシュメモリにデータを書き込むことができる。キャッシュメモリは、ＮＶＭアレイ中の適切なビットにデータを経路指定しまたは「アドレス指定」する。上述したように、一度の書込み動作によって、共通ワード線に接続されたビットに１バイトのデータをプログラミングすることができる。したがって、効率的な書込み動作では、図１に参照番号２０で示すように、バイトアドレスは共通ワード線上のセルの左側ビット１８および右側ビット１９両方を含むことになる。

書込み（すなわち、プログラミング）動作とは異なり、読出し動作では、複数のワード線を一度に使うことが可能である。これは、読出し動作においてより低いワード線電圧を使うことによって可能となり、この電圧は、アレイ中の他のビットの望ましくない妨害またはプログラミングを引き起こさないほど十分に低くすることができる。複数のワード線を一度に使うことは読出し動作の速度を向上させることになるので、そうした使用の動機づけとなる。複数のワード線上のビットを同時に読み出すためには、ビットは共通のビット線に接続すべきである。したがって、所与のセルの左側ビット１８は、図１に参照番号２２で示すように、同じセルの右側ビット１９とは異なるバイトアドレスに属すことになる。

上記の説明を鑑みると、読出し動作の速度を向上させようとする試みにおいて、ＮＶＭアレイのバイトアドレスには矛盾が起こり得る。書込み動作では、バイトアドレスは、共通ワード線上のセルの左側ビット１８および右側ビット１９の両方を含むことができる。しかし、読出し動作では、バイトアドレスは、複数のワード線上の左側ビット１８（または複数のワード線上の右側ビット１９）のみを含むことができる。このことは、書込み動作および読出し動作両方に対するバイトのアドレス指定における問題を提起する。

本発明は、ＮＶＭアレイにおける書込み動作と読出し動作の間の上述した矛盾に対する解決方法の提供を試みるものである。

本発明は、たとえばＮＲＯＭ（窒化物読出し専用メモリ）セルおよびアレイだがそれに限定されないどの種類のＮＶＭセルおよびアレイでも実施することができる。本発明は、たとえば大容量記憶装置やコードフラッシュアプリケーションなどだがそれに限定されない様々なアプリケーションで実装することができる。

本発明の好ましい実施形態によれば、データは、データバイトなどの形で、たとえばＳＲＡＭ（スタティックランダムアクセスメモリ）だがそれに限定されないキャッシュメモリに格納することができる。データバイトは、データチャンクに分割することができる。各バイトは、アレイに書き込みするための特定のワード線アドレスを有することができる。キャッシュメモリからアレイへの書込みは、データチャンクのワード線アドレスのスクランブルを含むことができ、そうすることによって、あるチャンクが第１のワード線アドレスに書き込まれ、別のチャンクが異なるワード線アドレスに書き込まれる。このようにして、共通のビット線に沿った１バイト全体に関連づけられたビットを格納することが可能である。アレイからの読出しはしたがって、共通のビット線に沿ったバイトのビット群の読出しを含むことができ、そうすることによってチャンクを元のバイト群に逆スクランブルする。

したがって本発明の実施形態によると、メモリセルアレイを操作する方法が提供される。本方法は、メモリセルアレイのワード線を、キャッシュメモリからメモリセルアレイへデータの組を書き込むためのアドレスとしてメモリセルアレイに割り当てること、および特定のデータの組の第１のチャンクをキャッシュメモリからアレイの第１のワード線に書き込み、特定のデータの組の第２のチャンクをキャッシュメモリからアレイの第２のワード線に書き込むことによって、データの組のアドレスをスクランブルすることを含み、第１のチャンクはデータの特定の組の第１のサブセットを含み、第２のチャンクはデータの特定の組の第２のサブセットを含む。

本発明の実施形態によると、本方法は、第１のチャンクを第１のワード線から、第２のチャンクを第２のワード線から逐次読み出すことによって、アレイからの特定のデータの組を読み出すことをさらに含む。データは、少なくとも４ビットからなる少なくとも２つのチャンクを含む、少なくとも１バイトを含むことができる。

さらに本発明の実施形態によると、本方法は、アドレスをキャッシュメモリ中のビットＡ１、．．．Ａｎ（Ａｎは最上位ビット（ＭＳＢ））に割り当てること、およびＡ０、すなわち最下位ビット（ＬＳＢ）を、ビットのどのチャンクが読み出されまたは書き込まれるか判定するように適合された「チャンク選択」と呼ばれる１ビットの情報に割り当てることを含む。データの組は、チャンク選択には書き込まれず、キャッシュメモリに書き込むことができる。第１のおよび第２のワード線は、隣接ワード線となることも、非隣接ワード線となることもできる。

さらに本発明の実施形態によると、本方法は、特定のデータの組をアレイから読み出すことを含み、この読み出しは、チャンク選択をＬＳＢからビットＡ１に切り換えてＬＳＢを第１のワード線に割り当てること、第１のチャンクを第１のワード線から読み出すこと、チャンク選択をビットＡ１からＬＳＢに切換えてビットＡ１を第２のワード線に割り当てること、および第２のチャンクを第２のワード線から読み出すことによって行われる。

本発明の実施形態によると、本方法は、データの組のアドレスのスクランブルを逆スクランブルすることによって、メモリセルアレイからキャッシュメモリへ逆方向に内部書込みすることをさらに含む。

本発明は、添付の図面と共に以下の詳細な説明によってより完全に理解されよう。

ここで図２を参照すると、本発明の実施形態による、ＮＶＭアレイ用のアレイアーキテクチャを示してある。図１と同様、ＮＶＭアレイは、ワード線１４およびビット線１６に接続されたデュアルビットのメモリセル１２を含むことができる。各デュアルビットセル１２は、左側ビットおよび右側ビットを含むことができる。本発明は、こうしたアーキテクチャに限定されないことを強調しておく。

アレイの１つのセクタ２６は、セクタ２６の各ワード線１４ごとに４列のデュアルビットセル、合計で８ビットすなわち１バイトによって定義することができる（ただし、本発明はこうした値に限定されない）。セクタ２６は、何本のワード線１４を含んでもよい。図示した実施形態では、セクタ２６は、１２８本のワード線（ＷＬ０、ＷＬ１、ＷＬ２、．．．ＷＬ１２７）、すなわち合計１ページ（＝１２８バイト）を含む。ただし、本発明はこうした値に限定されないことを強調しておく。

本発明の実施形態によると、１つまたは複数のセンス増幅器３０は、アレイのビット群を読み出すのに使うことができる。たとえば、図示した実施形態では、４つのセンス増幅器ＳＡ０、ＳＡ１、ＳＡ２およびＳＡ３を示してあり、各センス増幅器３０は、１バイトのうち２ビットを読み出すのに使うことができる。したがって、データの各バイトは８ビットを含むので、１バイトの読出しには、４ビット群に対して逐次実施される２度の読出し動作が必要となることがある。こうした４ビット群は、本明細書ではチャンクと呼ぶ。ただし、本発明はバイトにも４ビットのチャンクにも限定されず、他の量のビットが、本発明を実施するのに使用できることが理解されよう。

ここで図３を参照すると、本発明の実施形態による、図２のアーキテクチャにおけるアドレススクランブルを用いた書込み動作および読出し動作を示してある。ユーザは、本明細書ではＳＲＡＭ３２と呼ばれるＳＲＡＭ（スタティックランダムアクセスメモリ）などだがそれに限定されないキャッシュメモリ３２にデータを書き込むことができる。ＳＲＡＭ３２は、データをＮＶＭアレイ中の適切なビットにアドレス指定する。データは好ましくは、ＳＲＡＭ３２にバイト単位で書き込まれる。

ＳＲＡＭ３２はビットＡ０、Ａ１、．．．Ａｎを含むことができ、Ａ０は最下位ビット（ＬＳＢ）であり、Ａｎは最上位ビット（ＭＳＢ）である。ワード線アドレス（「ｗｌ ａｄｄｒ」）はｎビットＡ１、．．．Ａｎを含むことができ、ＬＳＢ（Ａ０）は、１ビットの情報を格納するのに専用でよい。この１ビットの情報は、「チャンク選択アドレスビット」または単に「チャンク選択」と呼ばれ、後でさらに説明するように、処理の各ステップでどのビットチャンクが読み出されまたは書き込まれるか判定するのに使うことができる。参照矢印３４で示すように、ＳＲＡＭ３２へのデータの書込み中、チャンク選択アドレスビット（ＬＳＢ）は無視することができる。

上述したように、各バイトは、４ビットからなる２つのチャンクを含むことができる。たとえば、バイト０は「チャンクＡバイト０」および「チャンクＢバイト０」を含むことができ、バイト１は「チャンクＡバイト１」および「チャンクＢバイト１」を含むことができる。

データは次いで、隣接する２バイトなど異なる２バイトのうちのビット群からなるチャンクのアドレスをスクランブルすることによって、ＳＲＡＭ３２からアレイに書き込むことができる。たとえば、矢印４０で示すように、チャンクＡバイト０およびチャンクＡバイト１は、第１のワード線ＷＬＡ０に書き込むことができる。矢印４２で示すように、チャンクＢバイト０およびチャンクＢバイト１は、アレイ中の第２のワード線ＷＬＡ１に書き込むことができる。この例では、チャンクは隣接するワード線に書き込まれたが、本発明は隣接するワード線への書込みに限定されず、チャンクは隣接しないワード線に書き込むこともできる。バイトをＳＲＡＭ３２から読み出すことができる間、ワード線アドレスのみがアクティブであることができることに留意されたい。

チャンク選択アドレスは、アドレススクランブルを制御することができる。たとえば、チャンク選択アドレスは、「書込みデータ」バイトを生成するために、以下のように活動化することができる。

Ｗｒｉｔｅ ｄａｔａ ｂｙｔｅ ０＝｛ｃｈｕｎｋ Ａ ｂｙｔｅ ０，ｃｈｕｎｋ Ａ ｂｙｔｅ １｝
Ｗｒｉｔｅ ｄａｔａ ｂｙｔｅ １＝｛ｃｈｕｎｋ Ｂ ｂｙｔｅ ０，ｃｈｕｎｋ Ｂ ｂｙｔｅ １｝
残りのバイト群は、ＳＲＡＭ３２からアレイに相応に書き込むことができる。

アレイからＳＲＡＭ３２への内部書込みは、上述したアドレススクランブルを逆スクランブルすることによって実施することができる。
読出し動作は、チャンクレベルの単位（たとえば、チャンクごとに４ビット）で実施することができる。交互に起こる二度の読出し動作に対して、ＬＳＢアドレスは、以下で説明するように、書込みアドレスのチャンク選択と最下位ビットの間でトグルすることができる。

第１のユーザ読出しサイクルの間、バイト０のチャンクＡは、矢印４７で示すように、「チャンク選択」アドレスと「ＷＬＡ０」アドレスを交換することによって読み出すことができる、そうすることによって、矢印４４で示すように、「ＷＬＡ０」がＬＳＢアドレスに、「チャンク選択」がＡ１アドレスになる。バイト０の最初の４ビット（すなわち、チャンクＡ）の読出しの後、バイト０の次の４ビット（すなわち、チャンクＢ）は、矢印４６で示すように、ワード線をＷＬＡ１アドレスに増分してチャンク選択をＬＳＢアドレスに切り換えることによって読み出すことができる。バイトすべてがアレイから読み出されるまで、チャンク選択アドレスと増分ワード線アドレスの間の交換を続けることができる。

チップ内のワード線アドレスへのアクセスは一般に、ビット線アドレスへのアクセスよりも大幅に遅いことに留意されたい。したがって、ビット選択アドレスの前にワード線アドレスを挿入することによってワード線の間の交換にさらに時間をかけることができ、その結果、読出しアクセスの速度が向上する。

以上、本発明を具体的に示し説明したが、本発明は上記の内容に限定されないことが当業者には理解されよう。そうではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。

不揮発性メモリ（ＮＶＭ）アレイを示す簡略化した図である。 本発明の実施形態による、ＮＶＭアレイ用のアレイアーキテクチャを示す簡略化した図である。 本発明の実施形態による、図２のアーキテクチャにおけるアドレススクランブルを用いた書込み動作および読出し動作を示す簡略化した図である。

符号の説明

１０ ＮＶＭアレイ
１２ メモリセル、デュアルビットセル
１４ ワード線
１６ ビット線
１８ 左側ビット
１９ 右側ビット
２６ セクタ
３０ センス増幅器
３２ キャッシュメモリ、ＳＲＡＭ

Claims (9)

1. メモリセルアレイを操作する方法であって、
   メモリセルアレイのワード線を、キャッシュメモリからメモリセルアレイへデータの組を書き込むためのアドレスとして割り当てるステップと、
   特定のデータの組の第１のチャンクを前記キャッシュメモリから前記アレイの第１のワード線に書き込み、前記特定のデータの組の第２のチャンクを前記キャッシュメモリから前記アレイの第２のワード線に書き込むことによって、前記データの組のアドレスをスクランブルするステップとを含み、前記第１のチャンクが前記特定のデータの組の第１のサブセットを含み、前記第２のチャンクが前記特定のデータの組の第２のサブセットを含む方法。
2. 前記第１のチャンクを前記第１のワード線から逐次読み出し、前記第２のチャンクを前記第２のワード線から逐次読み出すことによって、前記アレイから前記特定のデータの組を読み出すステップをさらに含む、請求項１に記載の方法。
3. 前記データが、少なくとも４ビットからなる少なくとも２つのチャンクを含む少なくとも１バイトを含む、請求項１に記載の方法。
4. 割り当てるステップが、前記アドレスを前記キャッシュメモリ中のビットＡ１、．．．Ａｎに割り当てるステップであって、Ａｎが最上位ビット（ＭＳＢ）であるステップと、Ａ０すなわち最下位ビット（ＬＳＢ）を、前記ビットのどのチャンクが読み出されまたは書き込まれるか判定するように適合された「チャンク選択」と呼ばれる１ビットの情報に割り当てるステップとを含む、請求項１に記載の方法。
5. 前記データの組を、前記チャンク選択には書き込まず、前記キャッシュメモリに書き込むステップをさらに含む、請求項４に記載の方法。
6. 前記第１のおよび第２のワード線が隣接ワード線を構成する、請求項１に記載の方法。
7. 前記第１のおよび第２のワード線が非隣接ワード線を構成する、請求項１に記載の方法。
8. 前記特定のデータの組を前記アレイから読み出すステップをさらに含み、該読み出すステップが、前記チャンク選択をＬＳＢからビットＡ１に切り換えてＬＳＢを前記第１のワード線に割り当て、前記第１のチャンクを前記第１のワード線から読み出し、前記チャンク選択をビットＡ１からＬＳＢに切り換えてビットＡ１を前記第２のワード線に割り当て、および前記第２のチャンクを前記第２のワード線から読み出すことによって行われる、請求項５に記載の方法。
9. 前記データの組のアドレスの前記スクランブルを逆スクランブルすることによって、前記メモリセルアレイから前記キャッシュメモリへ逆方向に内部書込みするステップをさらに含む、請求項１に記載の方法。
   
   

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