JP2023140166A - 半導体記憶装置 - Google Patents

Abstract

【課題】一つの実施形態は、メモリセルアレイを適切に制御できる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、メモリセルアレイとロウデコーダとを有する半導体記憶装置が提供される。メモリセルアレイは、複数のワード線群と複数のブロックとを有する。複数のワード線群は、それぞれが複数のワード線を含む。複数のブロックは、複数のワード線群に対応する。ブロックは、複数のメモリセルを有する。メモリセルアレイでは、複数のメモリセルがブロックに対応するワード線群の複数のワード線に接続される。ロウデコーダは、複数のワード線群デコーダを有する。複数のワード線群デコーダは、複数のワード線群に対応する。複数のワード線群デコーダは、複数のワード線群を並行して活性化する際に、それぞれがワード線群における対応するワード線と異なるワード線を選択駆動可能である。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。

複数のワード線群と、複数のワード線群に接続されるメモリセルアレイ及びロウデコーダとを有する半導体記憶装置がある。このような半導体記憶装置では、ロウデコーダがワード線群を活性化してメモリセルアレイを制御する。このとき、メモリセルアレイを適切に制御することが望まれる。

特開２０１８－１２１２４３号公報

一つの実施形態は、メモリセルアレイを適切に制御できる半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、メモリセルアレイとロウデコーダとを有する半導体記憶装置が提供される。メモリセルアレイは、複数のワード線群と複数のブロックとを有する。複数のワード線群は、それぞれが複数のワード線を含む。複数のブロックは、複数のワード線群に対応する。ブロックは、複数のメモリセルを有する。メモリセルアレイでは、複数のメモリセルがブロックに対応するワード線群の複数のワード線に接続される。ロウデコーダは、複数のワード線群デコーダを有する。複数のワード線群デコーダは、複数のワード線群に対応する。複数のワード線群デコーダは、複数のワード線群を並行して活性化する際に、それぞれがワード線群における対応するワード線と異なるワード線を選択駆動可能である。

実施形態にかかる半導体記憶装置の構成を示す図。 実施形態におけるロウデコーダ及びメモリセルアレイの構成を示す図。 実施形態におけるブロックの構成を示す回路図。 実施形態における複数のワード線群デコーダの動作を示す図。 実施形態におけるワード線群デコーダの構成を示す回路図。 実施形態におけるワード線群デコーダの動作の一例を示す回路図。 実施形態におけるワード線群デコーダの動作の他の例を示す回路図。 実施形態におけるアドレス信号に応じたワード線の選択駆動の一例を示す図。 実施形態におけるアドレス信号に応じたワード線の選択駆動の他の例を示す図。 実施形態における複数のワード線群デコーダの動作を示す図。 実施形態の変形例におけるロウデコーダ及びメモリセルアレイの構成を示す図。 実施形態の変形例における複数のワード線群デコーダの動作を示す図。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体記憶装置は、メモリセルアレイとロウデコーダとを有する。メモリセルアレイは、複数のブロックを有する。複数のブロックは、それぞれ異なる複数のワード線群に接続される。各ワード線群は、複数のワード線を含む。各ブロックは、ワード線群を介してロウデコーダに接続される。ロウデコーダは、ワード線群を活性化し活性化されたワード線群におけるあるワード線を選択駆動する。これにより、メモリセルアレイのあるブロックにおける選択メモリセルがアクセスされ得る。

ロウデコーダが複数のワード線群を並行して活性化することがある。このとき、複数のワード線群の間で対応するワード線しか選択駆動できないと、メモリセルアレイに対する制御の柔軟性が制限される。半導体記憶装置に対するコマンドの内容によっては、メモリセルアレイを適切に制御できない可能性がある。

そこで、本実施形態では、半導体記憶装置において、複数のワード線群デコーダを有するロウデコーダを設ける。複数のワード線群が並行して活性化される際に、各ワード線群デコーダがワード線群において互いに異なるワード線を選択駆動可能であるようにする。これにより、メモリセルアレイに対する制御の柔軟性向上を目指す。

具体的には、半導体記憶装置１０は、図１に示すように構成され得る。図１は、半導体記憶装置１０の構成を示す図である。

半導体記憶装置１０は、メモリセルアレイ１１と周辺回路２０とを有する。半導体記憶装置１０は、例えばＮＡＮＤ型フラッシュメモリ等である。周辺回路２０は、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ロウデコーダ１８、及びセンスアンプモジュール１９を有する。

メモリセルアレイ１１は、図１及び図２に示すように、複数のワード線群ＷＬＧ０～ＷＬＧｎ（ｎは、任意の２以上の整数）、複数のビット線ＢＬ０～ＢＬｐ（ｐは、任意の２以上の整数）、複数のブロックＢＬＫ０～ＢＬＫｎを有する。図２は、ロウデコーダ１８及びメモリセルアレイ１１の構成を示す図である。

複数のワード線群ＷＬＧ０～ＷＬＧｎは、ロウデコーダ１８及びメモリセルアレイ１１の間に電気的に接続される。複数のワード線群ＷＬＧ０～ＷＬＧｎと複数のブロックＢＬＫ０～ＢＬＫｎとは、互いに対応する。各ブロックＢＬＫは、対応するワード線群ＷＬＧを介してロウデコーダ１８に接続される。ブロックＢＬＫ０は、ワード線群ＷＬＧ０を介してロウデコーダ１８に接続される。ブロックＢＬＫｎは、ワード線群ＷＬＧｎを介してロウデコーダ１８に接続される。

各ブロックＢＬＫは、図３に示すように構成され得る。図３は、１個のブロックＢＬＫの構成例を示す回路図である。以下では、メモリセルＭＴをメモリセルトランジスタＭＴとも呼ぶことがある。

ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵ３を有する。複数のストリングユニットＳＵ０～ＳＵ３は、それぞれドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３に対応しているとともにソース側セレクトゲート線ＳＧＳを共有している。ストリングユニットＳＵ０～ＳＵ３は、ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３によって、それぞれ、選択的にアクセスすることが可能である。また、各ストリングユニットＳＵ０～ＳＵ３は、複数のメモリストリングＭＳを含む。

各メモリストリングＭＳは、例えば（ｍ＋１）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｍ）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。ｍは、任意の２以上の整数である。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして（ｍ＋１）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｍ）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。

ビット線ＢＬ０～ＢＬｐ（各ビット線を区別しない場合には、ＢＬで示すことにする）は、それぞれ異なるメモリストリングＭＳに接続されている。選択トランジスタＳＤＴがオンされた際に、メモリストリングＭＳ内の各メモリセルトランジスタＭＴのチャネル領域がビット線ＢＬに導通され得る。各ビット線ＢＬには、センスアンプモジュール１９が備える複数のセンスアンプのうち対応するセンスアンプが接続されている。

ワード線ＷＬ０～ＷＬｍ（各ワード線を区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫの各ストリングユニットＳＵ内の各メモリストリングＭＳ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫの各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワード線ＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワード線ＷＬに対応した複数のメモリセルグループＭＣＧを含む。各メモリセルグループＭＣＧは同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、１つのメモリセルグループＭＣＧに接続される（ｐ＋１）個のメモリセルトランジスタＭＴ（すなわち、メモリグループＭＣＧ）は１つの物理ページとして取り扱われ、この物理ページごとにデータの書き込み処理及びデータの読み出し処理が行われる。データの消去は、ブロックＢＬＫごとに行われる。

ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３、ワード線ＷＬ０～ＷＬｍ、ソース側セレクトゲート線ＳＧＳを含む線群は、ワード線群ＷＬＧを構成する。

各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｋ（ｋは、任意の２以上の整数）ビットの値を記憶可能な場合、１つのメモリセルグループＭＣＧ当たりの記憶容量はｋ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｋ個の物理ページとして取り扱われる。例えば、各メモリセルトランジスタＭＴが２ビットの値を記憶するマルチレベルセル（ＭＬＣ）モードでは、各メモリセルグループＭＣＧに２個の物理ページ分のデータが保持される。あるいは、各メモリセルトランジスタＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードでは、各メモリセルグループＭＣＧに３個の物理ページ分のデータが保持される。

なお、図３では、メモリセルアレイ１１が３次元配列の複数のメモリセルＭＴで構成される場合の構成を例示するが、メモリセルアレイ１１が２次元配列の複数のメモリセルＭＴで構成される場合、ストリングユニットＳＵ１～ＳＵ３が省略され、ドレイン側セレクトゲート線ＳＧＤ１～ＳＧＤ３が省略されてもよい。

図１に戻って、入出力回路１２は、外部のコントローラ（図示せず）と信号Ｉ／Ｏ＜７：０＞（Ｉ／Ｏ０～Ｉ／Ｏ７）を送受信する。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置１０と外部のコントローラとの間で送受信される信号であり、コマンド、アドレス、及びデータを含む。データは、例えば、書込みデータ及び読出しデータを含む。入出力回路１２は、信号Ｉ／Ｏのうちコマンド及びアドレスをレジスタ１４に転送する。入出力回路１２は、書き込みデータ及び読み出しデータをセンスアンプモジュール１９と送受信する。

ロジック制御回路１３は、外部のコントローラから信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１３は、半導体記憶装置１０の状態を信号／ＲＢにより外部のコントローラに通知する。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが”Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１０に送信される信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置１０に通知する。信号ＡＬＥは、信号ＡＬＥが”Ｈ”レベルである間に半導体記憶装置１０に送信される信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置１０に通知する。信号／ＷＥは、信号／ＷＥが”Ｈ（Ｈｉｇｈ）”レベルと”Ｌ（Ｌｏｗ）”レベルとの間で遷移することに応じて半導体記憶装置１０に送信される信号Ｉ／Ｏ＜７：０＞を半導体記憶装置１０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１０に指示する。信号／ＲＢは、半導体記憶装置１０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

レジスタ１４は、コマンド及びアドレスを記憶する。レジスタ１４は、アドレスをロウデコーダ１８及びセンスアンプモジュール１９に転送すると共に、コマンドをシーケンサ１５に転送する。

シーケンサ１５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置１０の全体を制御する。シーケンサ１５は、クロック生成回路１５１を含む。クロック生成回路１５１は、クロック信号ＣＬＫを生成してロウデコーダ１８に供給する。

電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１８、メモリセルアレイ１１、及びセンスアンプモジュール１９に供給する。

ロウデコーダ１８は、レジスタ１４からロウアドレスを受取り、ロウアドレスに基づいてメモリセルアレイ１１をロウ（行）単位で制御可能である。ロウアドレスは、ブロックアドレス及びページアドレスを含む。ロウデコーダ１８は、選択メモリセルＭＴに接続された選択ワード線ＷＬを選択駆動する。ロウデコーダ１８は、メモリセルＭＴへのアクセス動作において、複数のワード線ＷＬのうち選択ワード線ＷＬに選択電圧Ｖｒを供給し、非選択ワード線ＷＬに非選択電圧Ｖｐを供給する。

アクセス動作がリード動作である場合、選択電圧Ｖｒがリード電圧であり、非選択電圧Ｖｐが転送電圧である。リード電圧は、選択メモリセルＭＴの閾値を検知するためのゲート電圧であり、転送電圧は、非選択メモリセルＭＴをオンさせるためのゲート電圧である。アクセス動作がライト動作である場合、選択電圧Ｖｒがプログラム電圧であり、非選択電圧Ｖｐが転送電圧である。プログラム電圧は、選択メモリセルＭＴの電荷蓄積膜に電荷を蓄積させるための電圧であり、転送電圧は、非選択メモリセルＭＴをオンさせるためのゲート電圧である。

図２に示すように、ロウデコーダ１８は、ブロックデコーダＢＤ及び複数のワード線群デコーダＷＤ０～ＷＤｎを有する。

ブロックデコーダＢＤは、複数のワード線群デコーダＷＤ０～ＷＤｎと複数のブロックＢＬＫ０～ＢＬＫｎとの間に電気的に接続される。ブロックデコーダＢＤは、複数のワード線群ＷＬＧ０～ＷＬＧｎに跨って配され、複数のブロックＢＬＫ０～ＢＬＫｎに跨って配される。ブロックデコーダＢＤは、デコーダＤＣ及び複数のスイッチ群ＳＷＧ０～ＳＷＧｎを有する。デコーダＤＣは、レジスタ１４、シーケンサ１５、及び複数のスイッチ群ＳＷＧ０～ＳＷＧｎに電気的に接続される。複数のスイッチ群ＳＷＧ０～ＳＷＧｎは、複数のワード線群ＷＬＧ０～ＷＬＧｎに対応し、複数のブロックＢＬＫ０～ＢＬＫｎに対応する。デコーダＤＣは、ブロックアドレスを受けてデコードする。各スイッチ群ＳＷＧは、ｍ個のスイッチを含み、デコーダＤＣのデコード結果に応じてｍ個のスイッチが一括してオン・オフされる。

複数のワード線群デコーダＷＤ０～ＷＤｎは、複数のワード線群ＷＬＧ０～ＷＬＧｎに対応し、複数のブロックＢＬＫ０～ＢＬＫｎに対応する。各ワード線群デコーダＷＤは、対応するワード線群ＷＬＧ及びブロックデコーダＢＤを介して、対応するブロックＢＬＫに電気的に接続される。

センスアンプモジュール１９は、カラムデコーダを含み、レジスタ１４からカラムアドレスを受取り、カラムアドレスに基づいてメモリセルアレイ１１をカラム（列）単位で制御可能である。センスアンプモジュール１９は、リード動作において、選択メモリセルからビット線ＢＬに読み出されたデータをセンスし、センスされたデータを入出力回路１２に転送する。

半導体記憶装置１０は、動作モードとして、第１のモードと第２のモードとを有する。第１のモードは、１つのブロックＢＬＫがアクセスされるモードであり、第２のモードは、複数のブロックＢＬＫが並行してアクセスされるモードである。シーケンサ１５は、受け取ったコマンドに基づいて、半導体記憶装置１０の動作モードを第１のモードと第２のモードとで切り替え可能である。シーケンサ１５は、コマンドに応じて第１のモードで動作すべきと判断すると、第１のモードでロウデコーダ１８及びセンスアンプモジュール１９を制御する。シーケンサ１５は、コマンドに応じて第２のモードで動作すべきと判断すると、第２のモードでロウデコーダ１８及びセンスアンプモジュール１９を制御する。

第１のモードにおいて、レジスタ１４は、ロウアドレスにおけるブロックアドレスをブロックデコーダＢＤのデコーダＤＣへ供給するとともに、ロウアドレスにおけるページアドレスをシーケンサ１５へ供給する。シーケンサ１５は、ページアドレスに応じて、複数のデータ信号と複数のアドレス信号とを生成して複数のワード線群デコーダＷＤ０～ＷＤｎへ供給する。ブロックデコーダＢＤは、複数のブロックＢＬＫ０～ＢＬＫｎのうちブロックアドレスで指定されたブロックＢＬＫに対応するスイッチ群ＳＷＧをオン状態に維持し、他のスイッチ群ＳＷＧをオフ状態に維持する。これにより、ブロックアドレスで指定されたブロックＢＬＫに対応するワード線群ＷＬＧが選択的に活性化される。複数のワード線群デコーダＷＤ０～ＷＤｎのうち対応するワード線群デコーダＷＤは、ワード線群ＷＬＧにおける複数のワード線ＷＬのうちページアドレスに対応するワード線を選択駆動する。これにより、ブロックＢＬＫにおけるページアドレスで指定されたメモリセルＭＴがアクセスされ得る。

第２のモードにおいて、レジスタ１４は、ロウアドレスをシーケンサ１５へ供給する。シーケンサ１５は、ロウアドレスにおけるブロックアドレスに関わらず、全選択のブロックアドレスを生成してブロックデコーダＢＤのデコーダＤＣへ供給する。それとともに、シーケンサ１５は、ロウアドレスにおけるページアドレスに応じて、複数のアドレス信号を生成して複数のワード線群デコーダＷＤ０～ＷＤｎへ供給する。ブロックデコーダＢＤは、複数のブロックＢＬＫ０～ＢＬＫｎに対応する複数の（全ての）スイッチ群ＳＷＧ０～ＳＷＧｎをオン状態に維持する。これにより、複数のブロックＢＬＫ０～ＢＬＫｎに対応する複数の（全ての）ワード線群ＷＬＧ０～ＷＬＧｎが並行して活性化される。

このとき、複数のワード線群デコーダＷＤ０～ＷＤｎは、複数のアドレス信号に応じて、それぞれがワード線群ＷＬＧにおいて互いに異なるワード線を選択駆動可能である。例えば、複数のワード線群ＷＬＧ０～ＷＬＧｎが並行して活性化される際における選択駆動される選択ワード線ＷＬを実線で示し、選択駆動されない非選択ワード線ＷＬを点線で示すと、図４のようになる。図４は、第２のモードにおける複数のワード線群デコーダＷＤ０～ＷＤｎの動作を示す図である。

例えば、第１の期間において、ロウデコーダ１８は、図４（ａ）に示すように動作し得る。複数のワード線群デコーダＷＤ０～ＷＤｎのうち、ワード線群デコーダＷＤ０，ＷＤ２は、ワード線ＷＬ０を選択駆動し、ワード線ＷＬ０に選択電圧Ｖｒを印加し残りのワード線ＷＬ１～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、ワード線ＷＬ１を選択駆動し、ワード線ＷＬ１に選択電圧Ｖｒを印加しワード線ＷＬ０及び残りのワード線ＷＬ２～ＷＬｍに非選択電圧Ｖｐを印加する。各ワード線群ＷＬＧ０～ＷＬＧｎにおけるワード線ＷＬ０，ＷＬ１は、互いに対応する。各ワード線群ＷＬＧ０～ＷＬＧｎにおけるワード線ＷＬ１は、対応するワード線ＷＬ０に隣接するワード線である。

第２の期間において、ロウデコーダ１８は、図４（ｂ）に示すように動作し得る。複数のワード線群デコーダＷＤ０～ＷＤｎのうち、ワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、ワード線ＷＬ０を選択駆動し、ワード線ＷＬ０に選択電圧Ｖｒを印加し残りのワード線ＷＬ１～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ０，ＷＤ２は、ワード線ＷＬ１を選択駆動し、ワード線ＷＬ１に選択電圧Ｖｒを印加しワード線ＷＬ０及び残りのワード線ＷＬ２～ＷＬｍに非選択電圧Ｖｐを印加する。

すなわち、ロウデコーダ１８は、複数のワード線群ＷＬＧ０～ＷＬＧｎを並行して活性化するとき、複数のワード線群ＷＬＧ０～ＷＬＧｎの間で互いに異なるワード線を選択駆動可能である。これにより、メモリセルアレイ１１に対する制御の柔軟性を向上でき、半導体記憶装置１０に対するコマンドの内容に応じて、メモリセルアレイ１１を適切に制御できる。

次に、ロウデコーダ１８の構成を具体的に説明する。図２に示すように、ロウデコーダ１８において、各ワード線群デコーダＷＤは、サブデコーダ回路ＳＤ及びワード線スイッチ回路ＷＳを有する。各ワード線スイッチ回路ＷＳは、対応するサブデコーダ回路ＳＤ及びブロックデコーダＢＤの間に電気的に接続される。複数のワード線群デコーダＷＤ０～ＷＤｎの各サブデコーダ回路ＳＤは、電圧生成回路１６に共通の電圧線ＶＬ１，ＶＬ２を介して接続され、クロック生成回路１５１に共通のクロック線ＣＫを介して接続され、シーケンサ１５に共通のデータ線ＤＬを介して接続される。複数のワード線群デコーダＷＤ０～ＷＤｎの各ワード線スイッチ回路ＷＳは、シーケンサ１５に共通のアドレス線ＡＬ_０～ＡＬ_ｍを介して接続される。

ワード線群デコーダＷＤは、複数のワード線ＷＬ０～ＷＬｍを２本ごとのセットの単位で制御する。ワード線群デコーダＷＤにおいて、ワード線スイッチ回路ＷＳは、ワード線ＷＬの複数セットのうち１つのセットを選択し、サブデコーダ回路ＳＤは、選択されたセット内でワード線を選択駆動する。

図５に示すように、サブデコーダ回路ＳＤは、フリップフロップＦＦ、電圧線ＶＬ１、電圧線ＶＬ２、及び切り替え回路ＳＣ１００を有する。ワード線スイッチ回路ＷＳは、信号線ＳＬ１、信号線ＳＬ２、及び複数の切り替え回路ＳＣ０～ＳＣｍを有する。図５は、サブデコーダ回路ＳＤ及びワード線スイッチ回路ＷＳの構成を示す図である。

サブデコーダ回路ＳＤにおいて、フリップフロップＦＦは、アドレス信号ＡＳを保持する。フリップフロップＦＦは、クロック信号ＣＬＫに同期して、保持したアドレス信号ＡＳを出力する。切り替え回路ＳＣ１００は、フリップフロップＦＦから出力されたアドレス信号ＡＳの値に応じて、第１の接続状態と第２の接続状態とを切り替える。第１の接続状態は、電圧線ＶＬ１が信号線ＳＬ１に接続され電圧線ＶＬ２が信号線ＳＬ２に接続された状態である。第２の接続状態は、電圧線ＶＬ１が信号線ＳＬ２に接続され電圧線ＶＬ２が信号線ＳＬ１に接続された状態である。

ワード線スイッチ回路ＷＳにおいて、複数の切り替え回路ＳＣ０～ＳＣｍは、複数のワード線ＷＬ０～ＷＬｍに対応する。複数の切り替え回路ＳＣ０～ＳＣｍは、２個ごとにセットを形成する。切り替え回路ＳＣ０，ＳＣ１はセットを形成する。切り替え回路ＳＣ（ｍ－１），ＳＣｍはセットを形成する。このセットに対応して、供給される複数のアドレス信号Ａ_０～Ａ_ｍは、２個ごとにセットを形成する。切り替え回路ＳＣ０，ＳＣ１が共通で受ける２個のアドレス信号Ａ_１，Ａ_０はセットを形成する。切り替え回路ＳＣ（ｍ－１），ＳＣｍが共通で受ける２個のアドレス信号Ａ_ｍ，Ａ_ｍ－１はセットを形成する。

２個の切り替え回路ＳＣのセットは、偶数番目のワード線ＷＬに対応した切り替え回路ＳＣと奇数番目のワード線ＷＬに対応した切り替え回路ＳＣとを含む。

ｍを奇数とすると、偶数番目のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ（ｍ－１）に対応する各切り替え回路ＳＣ０，ＳＣ２，・・・，ＳＣ（ｍ－１）は、２個のアドレス信号Ａの値に応じて、第３の接続状態と第４の接続状態とを切り替える。第３の接続状態は、信号線ＳＬ１がワード線ＷＬに接続された状態である。第４の接続状態は、電圧線ＶＬ２がワード線ＷＬに接続された状態である。奇数番目のワード線ＷＬ１，ＷＬ３，・・・，ＷＬｍに対応する各切り替え回路ＳＣ１，ＳＣ３，・・・，ＳＣｍは、第５の接続状態と第４の接続状態とを切り替える。第５の接続状態は、信号線ＳＬ２がワード線ＷＬに接続された状態である。

２個の切り替え回路ＳＣのセットは、２個のアドレス信号Ａがアクティブな値を示す場合、セットにおける偶数番目の切り替え回路ＳＣが第３の接続状態に切り替え、セットにおける奇数番目の切り替え回路ＳＣが第５の接続状態に切り替える。これにより、ワード線スイッチ回路ＷＳは、２個の切り替え回路ＳＣのセットに対応する２本のワード線ＷＬのセットを選択する。

２個のアドレス信号は、ｉを任意の０以上の偶数とすると、（Ａ_ｉ＋１，Ａ_ｉ）＝（０，１）のときアクティブな値を示し、（Ａ_ｉ＋１，Ａ_ｉ）＝（１，０）のときノンアクティブな値を示してもよい。

偶数番目の切り替え回路ＳＣｉは、それぞれ、複数のスイッチＳＷ１，ＳＷ２を有する。スイッチＳＷ１は、信号線ＳＬ１に接続された第一端と、ワード線ＷＬに接続された第二端と、アドレス線ＡＬ_ｉに接続された制御端とを有する。スイッチＳＷ１は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。スイッチＳＷ２は、電圧線ＶＬ２に接続された第一端と、ワード線ＷＬに接続された第二端と、アドレス線ＡＬ_ｉ＋１に接続された制御端とを有する。スイッチＳＷ２は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。偶数番目の切り替え回路ＳＣｉは、アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（０，１）のとき、スイッチＳＷ１がオンしスイッチＳＷ２がオフすることで第３の接続状態に切り替える。偶数番目の切り替え回路ＳＣｉは、アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（１，０）のとき、スイッチＳＷ１がオフしスイッチＳＷ２がオンすることで第４の接続状態に切り替える。

奇数番目の切り替え回路ＳＣ（ｉ＋１）は、それぞれ、複数のスイッチＳＷ３，ＳＷ４を有する。スイッチＳＷ３は、信号線ＳＬ２に接続された第一端と、ワード線ＷＬに接続された第二端と、アドレス線ＡＬ_ｉに接続された制御端とを有する。スイッチＳＷ３は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。スイッチＳＷ４は、電圧線ＶＬ２に接続された第一端と、ワード線ＷＬに接続された第二端と、アドレス線ＡＬ_ｉ＋１に接続された制御端とを有する。スイッチＳＷ４は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。奇数番目の切り替え回路ＳＣ（ｉ＋１）は、アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（０，１）のとき、スイッチＳＷ３がオンしスイッチＳＷ４がオフすることで第５の接続状態に切り替える。奇数番目の切り替え回路ＳＣ（ｉ＋１）は、アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（１，０）のとき、スイッチＳＷ３がオフしスイッチＳＷ４がオンすることで第４の接続状態に切り替える。

例えば、図６、図７の場合、切り替え回路ＳＣ０は、アドレス信号（Ａ_１，Ａ_０）＝（０，１）に応じて、スイッチＳＷ１がオンしスイッチＳＷ２がオフすることで第３の接続状態に切り替える。図６、図７は、それぞれ、ワード線群デコーダＷＤの動作を示す回路図である。切り替え回路ＳＣ２は、アドレス信号（Ａ_３，Ａ_２）＝（１，０）に応じて、スイッチＳＷ１がオフしスイッチＳＷ２がオンすることで第４の接続状態に切り替える。切り替え回路ＳＣ（ｍ－１）は、アドレス信号（Ａ_ｍ，Ａ_ｍ－１）＝（１，０）に応じて、スイッチＳＷ１がオフしスイッチＳＷ２がオンすることで第４の接続状態に切り替える。

切り替え回路ＳＣ１は、アドレス信号（Ａ_１，Ａ_０）＝（０，１）に応じて、スイッチＳＷ３がオンしスイッチＳＷ４がオフすることで第５の接続状態に切り替える。切り替え回路ＳＣ３は、アドレス信号（Ａ_３，Ａ_２）＝（１，０）に応じて、スイッチＳＷ３がオフしスイッチＳＷ４がオンすることで第４の接続状態に切り替える。切り替え回路ＳＣｍは、アドレス信号（Ａ_ｍ，Ａ_ｍ－１）＝（１，０）に応じて、スイッチＳＷ３がオフしスイッチＳＷ４がオンすることで第４の接続状態に切り替える。

図５に示すように、サブデコーダ回路ＳＤにおいて、フリップフロップＦＦは、データ線ＤＬが接続されたデータ入力ノードＤと、クロック線ＣＫが接続されたクロックノードと、インバータＩＶ及びスイッチＳＷ２０１，ＳＷ２０２が接続されたデータ出力ノードＱとを有する。

切り替え回路ＳＣ１００は、インバータＩＶ及び複数のスイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２を有する。

インバータＩＶは、フリップフロップＦＦのデータ出力ノードＱ及びスイッチＳＷ２０１，ＳＷ２０２の制御端に接続された入力ノードと、スイッチＳＷ１０１，ＳＷ１０２の制御端に接続された出力ノードとを有する。

スイッチＳＷ１０１は、電圧線ＶＬ２に接続された第一端と、信号線ＳＬ１に接続された第二端と、インバータＩＶの出力ノードに接続された制御端とを有する。スイッチＳＷ１０１は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。

スイッチＳＷ１０２は、電圧線ＶＬ１に接続された第一端と、信号線ＳＬ２に接続された第二端と、インバータＩＶの出力ノードに接続された制御端とを有する。スイッチＳＷ１０２は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。

スイッチＳＷ２０１は、電圧線ＶＬ１に接続された第一端と、信号線ＳＬ１に接続された第二端と、フリップフロップＦＦのデータ出力ノードＱに接続された制御端とを有する。スイッチＳＷ２０１は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。

スイッチＳＷ２０２は、電圧線ＶＬ２に接続された第一端と、信号線ＳＬ２に接続された第二端と、フリップフロップＦＦのデータ出力ノードＱに接続された制御端とを有する。スイッチＳＷ２０２は例えばトランジスタであり、第一端、第二端、制御端は、それぞれ、ドレイン、ソース、ゲートである。

データ線ＤＬは、シーケンサ１５から複数のワード線群デコーダＷＤそれぞれのサブデコーダ回路ＳＤが有するフリップフロップＦＦへシリアルに接続される（図８参照）。クロック線ＣＫは、クロック生成回路１５１から複数のワード線群デコーダＷＤそれぞれのサブデコーダ回路ＳＤが有するフリップフロップＦＦへパラレルに接続される（図８参照）。複数のサブデコーダ回路ＳＤのフリップフロップＦＦは、シフトレジスタを構成する。シーケンサ１５から出力されるアドレス信号ＡＳは、クロック信号ＣＬＫに同期して、ワード線群デコーダＷＤｎのフリップフロップＦＦ、ワード線群デコーダＷＤ（ｎ－１）のフリップフロップＦＦ、・・・、ワード線群デコーダＷＤ１のフリップフロップＦＦ、ワード線群デコーダＷＤ０のフリップフロップＦＦへ順次にシフトされる。

電圧線ＶＬ１，ＶＬ２は、電圧生成回路１６から複数のワード線群デコーダＷＤそれぞれのサブデコーダ回路ＳＤが有する切り替え回路ＳＣ１００へパラレルに接続される（図８参照）。メモリセルＭＴへのアクセス動作において、電圧線ＶＬ１は、選択電圧Ｖｒを伝達し、電圧線ＶＬ２は、非選択電圧Ｖｐを伝達する。

切り替え回路ＳＣ１００は、フリップフロップＦＦから出力されたアドレス信号ＡＳの値に応じて、第１の接続状態と第２の接続状態とを切り替える。

例えば、図６の場合、切り替え回路ＳＣ１００は、フリップフロップＦＦから出力されたアドレス信号ＡＳ＝“１”であることに応じて、スイッチＳＷ１０１，ＳＷ１０２がオフしスイッチＳＷ２０１，ＳＷ２０２がオンすることで第１の接続状態に切り替える。これにより、切り替え回路ＳＣ１００は、選択電圧Ｖｒを信号線ＳＬ１へ転送し、非選択電圧Ｖｐを信号線ＳＬ２へ転送する。この結果、サブデコーダ回路ＳＤは、ワード線ＷＬのセット内で偶数番目のワード線ＷＬを選択駆動する。図６の場合、ワード線ＷＬ０，ＷＬ１のセットのうちワード線ＷＬ０を選択駆動する。第１の接続状態且つ第４の接続状態の場合は、ワード線群デコーダＷＤは、ワード線ＷＬ０に選択電圧Ｖｒを供給し、他のワード線ＷＬ１～ＷＬｍに非選択電圧Ｖｐを供給することができる。

図７の場合、切り替え回路ＳＣ１００は、フリップフロップＦＦから出力されたアドレス信号ＡＳ＝“０”であることに応じて、スイッチＳＷ１０１，ＳＷ１０２がオンしスイッチＳＷ２０１，ＳＷ２０２がオフすることで第２の接続状態に切り替える。これにより、切り替え回路ＳＣ１００は、非選択電圧Ｖｐを信号線ＳＬ１へ転送し、選択電圧Ｖｒを信号線ＳＬ２へ転送する。この結果、サブデコーダ回路ＳＤは、ワード線ＷＬのセット内で奇数番目のワード線ＷＬを選択駆動する。図７の場合、ワード線ＷＬ０，ＷＬ１のセットのうちワード線ＷＬ１を選択駆動する。第２の接続状態且つ第４の接続状態の場合は、ワード線群デコーダＷＤは、ワード線ＷＬ１に選択電圧Ｖｒを供給し、他のワード線ＷＬ０，ＷＬ２～ＷＬｍに非選択電圧Ｖｐを供給することができる。

第２のモードにおいて、シーケンサ１５は、ロウアドレスにおけるページアドレスに応じて、複数のアドレス信号ＡＳ，Ａ_０～Ａ_ｍを図８（ａ）に示すように生成し得る。図８（ａ）は、複数のアドレス信号ＡＳ，Ａ_０～Ａ_ｍに応じた複数のワード線群デコーダＷＤ０～ＷＤｍの動作を示す図である。シーケンサ１５は、ページアドレスに応じて、アドレスコードＡＣ１及びアドレスコードＡＣ２を生成する。

シーケンサ１５は、アドレスコードＡＣ２に対して、
ビット値「１」→アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（０，１）
ビット値「０」→アドレス信号（Ａ_ｉ＋１，Ａ_ｉ）＝（１，０）
という第１の変換を行い、複数のアドレス信号Ａ_０～Ａ_ｍを生成して複数のワード線群デコーダＷＤ０～ＷＤｎのワード線スイッチ回路ＷＳへパラレルに転送する。図８（ａ）の場合、シーケンサ１５は、アドレスコードＡＣ２＝（０，・・・，０，１）に対して第１の変換を行い、アドレス信号（Ａ_ｍ，Ａ_ｍ－１，・・・，Ａ_３，Ａ_２，Ａ_１，Ａ_０）＝（１，０，・・・，１，０，０，１）を生成して複数のワード線群デコーダＷＤ０～ＷＤｍのワード線スイッチ回路ＷＳへパラレルに転送する。これにより、各ワード線群デコーダＷＤは、ワード線群ＷＬＧにおける複数のワード線ＷＬ０～ＷＬｍのうちワード線ＷＬ０，ＷＬ１のセットを選択する。

シーケンサ１５は、アドレスコードＡＣ１を先頭ビットから複数のワード線群デコーダＷＤ０～ＷＤｎのサブデコーダ回路ＳＤのフリップフロップＦＦへシリアルに転送する。アドレスコードＡＣ１の各ビットは、アドレス信号ＡＳを構成する。アドレス信号ＡＳを添え字で区別して示すと、図８（ａ）の場合、複数のワード線群デコーダＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｎのフリップフロップＦＦから、アドレス信号（ＡＳ_０，ＡＳ_１，ＡＳ_２，ＡＳ_３，・・・，ＡＳ_ｎ）＝（１，０，１，０，・・・，０）が出力された状態が例示されている。これにより、ビット値“１”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ０，ＷＤ２は、セット内でワード線ＷＬ０を選択駆動し、ビット値“０”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、セット内でワード線ＷＬ１を選択駆動する。この結果、例えば第１の期間において、図４（ａ）に示すような複数のワード線群デコーダＷＤ０～ＷＤｎの動作が実現され得る。

クロック信号ＣＬＫに同期して、複数のワード線群デコーダＷＤ０～ＷＤｎのフリップフロップＦＦの間でアドレス信号ＡＳが１ビット分シフトされると、図８（ａ）に示す状態から図８（ｂ）に示す状態へ遷移し得る。図８（ｂ）の場合、複数のワード線群デコーダＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｎのフリップフロップＦＦから、アドレス信号（ＡＳ_０，ＡＳ_１，ＡＳ_２，ＡＳ_３，・・・，ＡＳ_ｎ）＝（０，１，０，１，・・・，１）が出力された状態が例示されている。これにより、ビット値“１”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、セット内でワード線ＷＬ０を選択駆動し、ビット値“０”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ０，ＷＤ２は、セット内でワード線ＷＬ１を選択駆動する。この結果、例えば第２の期間において、図４（ｂ）に示すような複数のワード線群デコーダＷＤ０～ＷＤｎの動作が実現され得る。

また、シーケンサ１５は、図９（ａ）に示すように、図８（ａ）に示すアドレスコードＡＣ２を１ビット分シフトさせてもよい。図９（ａ）の場合、シーケンサ１５は、１ビット分シフトされたアドレスコードＡＣ２＝（０，・・・，１，０）に対して第１の変換を行い、アドレス信号（Ａ_ｍ，Ａ_ｍ－１，・・・，Ａ_３，Ａ_２，Ａ_１，Ａ_０）＝（１，０，・・・，０，１，１，０）を生成して各ワード線群デコーダＷＤのワード線スイッチ回路ＷＳへパラレルに転送する。これにより、各ワード線群デコーダＷＤは、ワード線群ＷＬＧにおける複数のワード線ＷＬ０～ＷＬｍのうちワード線ＷＬ２，ＷＬ３のセットを選択する。

シーケンサ１５は、アドレスコードＡＣ１を先頭ビットから複数のワード線群デコーダＷＤ０～ＷＤｎのサブデコーダ回路ＳＤのフリップフロップＦＦへシリアルに転送する。図９（ａ）の場合、複数のワード線群デコーダＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｎのフリップフロップＦＦから、アドレス信号（ＡＳ_０，ＡＳ_１，ＡＳ_２，ＡＳ_３，・・・，ＡＳ_ｎ）＝（１，０，１，０，・・・，０）が出力された状態が例示されている。これにより、ビット値“１”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ０，ＷＤ２は、セット内でワード線ＷＬ２を選択駆動し、ビット値“０”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、セット内でワード線ＷＬ３を選択駆動する。この結果、例えば第３の期間において、図１０（ａ）に示すような複数のワード線群デコーダＷＤ０～ＷＤｎの動作が実現され得る。図１０は、複数のワード線群デコーダＷＤ０～ＷＤｎの動作を示す図である。

クロック信号ＣＬＫに同期して、複数のワード線群デコーダＷＤ０～ＷＤｎのフリップフロップＦＦの間でアドレス信号ＡＳが１ビット分シフトされると、図９（ａ）に示す状態から図９（ｂ）に示す状態へ遷移し得る。図９（ｂ）の場合、複数のワード線群デコーダＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｎのフリップフロップＦＦから、アドレス信号（ＡＳ_０，ＡＳ_１，ＡＳ_２，ＡＳ_３，・・・，ＡＳ_ｎ）＝（０，１，０，１，・・・，１）が出力された状態が例示されている。これにより、ビット値“１”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ１，ＷＤ３，ＷＤｎは、セット内でワード線ＷＬ２を選択駆動し、ビット値“０”のアドレス信号ＡＳに対応するワード線群デコーダＷＤ０，ＷＤ２は、セット内でワード線ＷＬ３を選択駆動する。この結果、例えば第４の期間において、図１０（ｂ）に示すような複数のワード線群デコーダＷＤ０～ＷＤｎの動作が実現され得る。

以上のように、本実施形態では、半導体記憶装置１０において、ロウデコーダ１８を複数のワード線群デコーダＷＤで構成する。複数のワード線群デコーダＷＤは、複数のワード線群ＷＬＧを並行して活性化する際に、それぞれがワード線群ＷＬＧにおける対応するワード線と異なるワード線ＷＬを選択駆動可能である。例えば、複数のワード線群デコーダＷＤは、複数のワード線群ＷＬＧを並行して活性化する際に、それぞれがワード線群ＷＬＧにおける対応するワード線ＷＬのセットを選択し、そのセット内で選択駆動するワード線ＷＬを異ならせることができる。これにより、メモリセルアレイ１１に対する制御の柔軟性を向上でき、半導体記憶装置１０に対するコマンドの内容に応じて、メモリセルアレイ１１を適切に制御できる。

なお、図１１に示すように、半導体記憶装置１１０のロウデコーダ１１８において、複数のワード線群デコーダＷＤがワード線群ＷＬＧにおいて互いに異なるワード線ＷＬのセットを選択可能に構成されてもよい。図１１は、実施形態の変形例におけるロウデコーダ１１８及びメモリセルアレイ１１の構成を示す図である。

複数のワード線群デコーダＷＤ０～ＷＤｎのワード線スイッチ回路ＷＳは、共通のアドレス線ＡＬ_０～ＡＬ_ｍ（図２参照）に代えて個別のアドレス線ＡＬ_０，０～ＡＬ_０，ｍ，ＡＬ_１，０～ＡＬ_１，ｍ，・・・ＡＬ_ｎ，０～ＡＬ_ｎ，ｍを介して、シーケンサ１５に接続される。例えば、ワード線群デコーダＷＤ０のワード線スイッチ回路ＷＳは、複数のアドレス線ＡＬ_０，０～ＡＬ_０，ｍを介してシーケンサ１５に接続される。ワード線群デコーダＷＤｎのワード線スイッチ回路ＷＳは、複数のアドレス線ＡＬ_ｎ，０～ＡＬ_ｎ，ｍを介してシーケンサ１５に接続される。

この場合、第２のモードにおいて、シーケンサ１５は、ページアドレスに応じて、アドレスコードＡＣ１及び複数のアドレスコードＡＣ２＿０～ＡＣ２＿ｎを生成する。シーケンサ１５は、複数のアドレスコードＡＣ２＿０～ＡＣ２＿ｎに対して第１の変換を行い、複数組のアドレス信号群（Ａ_０，０～Ａ_０，ｍ），（Ａ_１，０～Ａ_１，ｍ），・・・，（Ａ_ｎ，０～Ａ_ｎ，ｍ）を生成して複数のワード線群デコーダＷＤ０～ＷＤｎのワード線スイッチ回路ＷＳへパラレルに転送する。各組のアドレス信号群は、複数のアドレス信号Ａを含む。例えば、シーケンサ１５は、複数のアドレス信号Ａ_０，０～Ａ_０，ｍを複数のアドレス線ＡＬ_０，０～ＡＬ_０，ｍ経由でワード線群デコーダＷＤ０へ供給する。シーケンサ１５は、複数のアドレス信号Ａ_ｎ，０～Ａ_ｎ，ｍを複数のアドレス線ＡＬ_ｎ，０～ＡＬ_ｎ，ｍ経由でワード線群デコーダＷＤｍへ供給する。これにより、シーケンサ１５が複数組のアドレス信号群（Ａ_０，０～Ａ_０，ｍ）～（Ａ_ｎ，０～Ａ_ｎ，ｍ）を異ならせることに応じて、各ワード線群デコーダＷＤは、ワード線群ＷＬＧにおける複数のワード線ＷＬ０～ＷＬｍのうち異なるワード線ＷＬのセットを選択可能である。各ワード線群デコーダＷＤがセット内でワード線ＷＬを選択駆動する点は、実施形態と同様である。

例えば、第５の期間において、ロウデコーダ１１８は、図１２（ａ）に示すように動作し得る。図１２は、実施形態の変形例における複数のワード線群デコーダＷＤ０～ＷＤｎの動作を示す図である。複数のワード線群デコーダＷＤ０～ＷＤｎのうち、ワード線群デコーダＷＤ０は、ワード線ＷＬ０，ＷＬ１のセットを選択してワード線ＷＬ０を選択駆動し、ワード線ＷＬ０に選択電圧Ｖｒを印加し残りのワード線ＷＬ１～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ１は、ワード線ＷＬ２，ＷＬ３のセットを選択してワード線ＷＬ２を選択駆動し、ワード線ＷＬ２に選択電圧Ｖｒを印加し残りのワード線ＷＬ０，ＷＬ１，ＷＬ３～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ２は、ワード線ＷＬ２，ＷＬ３のセットを選択してワード線ＷＬ３を選択駆動し、ワード線ＷＬ３に選択電圧Ｖｒを印加し残りのワード線ＷＬ０～ＷＬ２，ＷＬ４～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ３は、ワード線ＷＬ０，ＷＬ１のセットを選択してワード線ＷＬ１を選択駆動し、ワード線ＷＬ１に選択電圧Ｖｒを印加し残りのワード線ＷＬ０，ＷＬ２～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤｎは、ワード線ＷＬ（ｍ－１），ＷＬｍのセットを選択してワード線ＷＬｍを選択駆動し、ワード線ＷＬｍに選択電圧Ｖｒを印加し残りのワード線ＷＬ０～ＷＬ（ｍ－１）に非選択電圧Ｖｐを印加する。

第６の期間において、ロウデコーダ１１８は、図１２（ｂ）に示すように動作し得る。複数のワード線群デコーダＷＤ０～ＷＤｎのうち、ワード線群デコーダＷＤ０は、ワード線ＷＬ２，ＷＬ３のセットを選択してワード線ＷＬ２を選択駆動し、ワード線ＷＬ２に選択電圧Ｖｒを印加し残りのワード線ＷＬ０，ＷＬ１，ＷＬ３～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ１は、ワード線ＷＬ２，ＷＬ３のセットを選択してワード線ＷＬ３を選択駆動し、ワード線ＷＬ３に選択電圧Ｖｒを印加し残りのワード線ＷＬ０～ＷＬ２，ＷＬ４～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ２は、ワード線ＷＬ０，ＷＬ１のセットを選択してワード線ＷＬ１を選択駆動し、ワード線ＷＬ１に選択電圧Ｖｒを印加し残りのワード線ＷＬ０，ＷＬ２～ＷＬｍに非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤ３は、ワード線ＷＬ（ｍ－１），ＷＬｍのセットを選択してワード線ＷＬｍを選択駆動し、ワード線ＷＬｍに選択電圧Ｖｒを印加し残りのワード線ＷＬ０～ＷＬ（ｍ－１）に非選択電圧Ｖｐを印加する。ワード線群デコーダＷＤｎは、ワード線ＷＬ２，ＷＬ３のセットを選択してワード線ＷＬ３を選択駆動し、ワード線ＷＬ３に選択電圧Ｖｒを印加し残りのワード線ＷＬ０～ＷＬ２，ＷＬ４～ＷＬｍに非選択電圧Ｖｐを印加する。

すなわち、ロウデコーダ１１８は、複数のワード線群ＷＬＧ０～ＷＬＧｎを並行して活性化するとき、複数のワード線群ＷＬＧ０～ＷＬＧｎの間で互いに異なるワード線のセットを選択可能である。これにより、メモリセルアレイ１１に対する制御の柔軟性をさらに向上できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 半導体記憶装置、１１ メモリセルアレイ、１３ ロジック制御回路、１４ レジスタ、１５ シーケンサ、１６ 電圧生成回路、１８，１１８ ロウデコーダ、１９ センスアンプモジュール、１５１ クロック生成回路、ＢＤ ブロックデコーダ、ＢＬＫ０～ＢＬＫｎ ブロック、ＤＣ デコーダ、ＦＦ フリップフロップ、ＳＣ０～ＳＣｍ，ＳＣ１００ 切り替え回路、ＳＤ サブデコーダ回路、ＳＷＧ０～ＳＷＧｎ スイッチ群、ＷＤ０～ＷＤｎ ワード線群デコーダ、ＷＬＧ０～ＷＬＧｎ ワード線群、ＷＬ０～ＷＬｍ ワード線、ＷＳ ワード線スイッチ回路。

Claims (5)

1. それぞれが複数のワード線を含む複数のワード線群と前記複数のワード線群に対応する複数のブロックとを有し、前記ブロックが複数のメモリセルを有し、前記複数のメモリセルが前記ブロックに対応するワード線群の複数のワード線に接続されたメモリセルアレイと、
   前記複数のワード線群に対応する複数のワード線群デコーダを有するロウデコーダと、
   を備え、
   前記複数のワード線群デコーダは、前記複数のワード線群を並行して活性化する際に、それぞれが前記ワード線群における対応するワード線と異なるワード線を選択駆動可能である
   半導体記憶装置。
2. 前記複数のワード線群は、第１のワード線群及び第２のワード線群を含み、
   前記第１のワード線群に含まれる複数のワード線は、それぞれ前記第２のワード線群に含まれる複数のワード線に対応し、
   前記複数のワード線群デコーダは、
   前記第１のワード線群に対応する第１のデコーダと、
   前記第２のワード線群に対応する第２のデコーダと、
   を含み、
   前記第１のデコーダは、前記第１のワード線群に含まれる複数のワード線のうち第１のワード線に選択電圧を印加し残りのワード線に非選択電圧を印加し、
   前記第２のデコーダは、前記第２のワード線群に含まれる複数のワード線のうち前記第１のワード線に対応する第２のワード線に隣接する第３のワード線に前記選択電圧を印加し前記第２のワード線及び残りのワード線に前記非選択電圧を印加する
   請求項１に記載の半導体記憶装置。
3. 前記複数のワード線群は、第１のワード線群及び第２のワード線群を含み、
   前記第１のワード線群に含まれる複数のワード線は、それぞれ前記第２のワード線群に含まれる複数のワード線に対応し、
   前記複数のワード線群デコーダは、
   前記第１のワード線群に対応する第１のデコーダと、
   前記第２のワード線群に対応する第２のデコーダと、
   を含み、
   前記第１のデコーダは、前記第１のワード線群に含まれる複数のワード線のうち第１のワード線に選択電圧を印加し残りのワード線に非選択電圧を印加し、
   前記第２のデコーダは、前記第２のワード線群に含まれる複数のワード線のうち前記第１のワード線に対応する第２のワード線と異なる任意の第３のワード線に前記選択電圧を印加し前記第２のワード線及び残りのワード線に前記非選択電圧を印加する
   請求項１に記載の半導体記憶装置。
4. 前記ワード線群デコーダは、
   サブデコーダ回路と、
   前記サブデコーダ回路と前記ワード線群との間に接続されるワード線スイッチ回路と、
   を有する
   請求項１に記載の半導体記憶装置。
5. 前記サブデコーダ回路は、
   選択電圧が伝達される第１の電圧線と、
   非選択電圧が伝達される第２の電圧線と、
   を有し、
   前記ワード線スイッチ回路は、第１の信号線と第２の信号線とを有し、
   前記サブデコーダ回路は、
   前記第１の電圧線が前記第１の信号線に接続され前記第２の電圧線が前記第２の信号線に接続された第１の接続状態と前記第１の電圧線が前記第２の信号線に接続され前記第２の電圧線が前記第１の信号線に接続された第２の接続状態とを切り替える第１の切り替え回路と、
   をさらに有し、
   前記ワード線スイッチ回路は、
   前記ワード線群の複数のワード線のうち偶数番目の第１ワード線に対応し、前記第１の信号線が前記第１ワード線に接続された第３の接続状態と前記第２の電圧線が前記第１ワード線に接続された第４の接続状態とを切り替える第２の切り替え回路と、
   前記ワード線群の複数のワード線のうち奇数番目の第２ワード線に対応し、前記第２の信号線が前記第２ワード線に接続された第５の接続状態と前記第２の電圧線が前記第２ワード線に接続された第６の接続状態とを切り替える第３の切り替え回路と、
   をさらに有する
   請求項４に記載の半導体記憶装置。

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