KR20060038667A - 반도체 메모리 장치의 리던던시 회로 및 리페어 방법 - Google Patents

반도체 메모리 장치의 리던던시 회로 및 리페어 방법 Download PDF

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Abstract

반도체 메모리 장치의 리던던시회로가 개시되어 있다. 그러한 리던던시 회로는 리페어시 불량 셀을 지정하는 외부 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비한다. 그리하여, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 종래의 물리적인 리페어를 하는 경우 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점을 개선하였다.
리던던시, 리페어, 강유전체, 퓨즈셀 코딩블럭, 퓨즈셀 프리디코더

Description

반도체 메모리 장치의 리던던시 회로 및 리페어 방법{Redundancy circuit of semiconductor memory device and repair method}
도 1은 종래의 레이저빔을 이용한 물리적인 리페어 방식에 사용된 리던던시 회로를 보인 등가회로도.
도 2는 도 1에서의 리던던시 회로에 사용된 퓨즈 박스를 상세히 나타낸 보인 등가회로도.
도 3은 본 발명의 일실시예에 따른 강유전체 셀을 이용한 리던던시 회로가 적용된 반도체 메모리 장치의 구조를 간략히 보인 블럭도.
도 4는 도 3에서의 퓨즈셀 코딩블럭의 디코딩 알고리즘(decoding algorithm)을 보인 블럭도.
도 5는 도 3의 어드레스 버퍼를 나타낸 블럭도.
도 6은 도 3에서의 퓨즈셀 프리디코더를 나타낸 블럭도.
도 7은 도 3에서의 퓨즈셀 컨트롤블럭을 나타낸 블럭도.
도 8은 도 4에서의 로우 퓨즈셀 코딩블럭을 나타낸 블럭도.
도 9는 도 4에서의 칼럼 퓨즈셀 코딩블럭을 나타낸 블럭도.
도 10은 도 8 및 도 9의 마스터 퓨즈셀을 나타낸 등가회로도.
도 11은 도 8 및 도 9의 리던던시 퓨즈셀을 나타낸 등가회로도.
도 12는 도 3의 파워업 모드 및 퓨즈셀 리셋 모드의 동작 타이밍도.
도 13은 도 3의 리페어 모드 및 동작시 리페어 결과를 나타낸 동작타이밍도.
도 14는 도 3의 리페어 모드와 퓨즈셀 디스에이블 모드를 나타낸 동작타이밍도.
도 15는 본 발명의 일실시예에 의한 리페어 방법을 나타낸 흐름도.
도 16은 본 발명의 일실시예에 의한 리페어 방법을 나타낸 흐름도.
<도면의 주요부분에 대한 부호의 설명>
102:메인 셀어레이 103:리던던시 셀어레이
104:리던던시 디코더 105:리던던시 프리디코더
106:퓨즈셀 코딩블럭 107:퓨즈셀 컨트롤블럭
108:파워센서 109:메인 디코더
110:메인 프리디코더 111:퓨즈셀 프리디코더
111X:로우 퓨즈셀 프리디코더 111Y:칼럼 퓨즈셀 프리디코더
112:어드레스 버퍼
Ai:외부 어드레스 AiP, AiPB:내부 어드레스
MD_j:중간신호 TM_FEN:외부 퓨즈셀 인에이블신호
TM_FENi:내부 퓨즈셀 인에이블신호
FAiP,FAiPB:퓨즈셀 어드레스 FSAP:센스앰프 인에이블신호
FBL_PR:비트라인 프리챠지신호 FPL:플레이트 펄스
TM_AFR:퓨즈셀 리셋신호 TM_FCR:리페어 디스에이블신호
TM_EFK:리던던시 회로 디스에이블신호
RDAi:리던던시 디코더 인에이블신호
FXi:로우 퓨즈셀 디코딩신호
FYi:칼럼 퓨즈셀 디코딩신호 PG1:제1펄스 제너레이터
PG2:제2펄스 제너레이터 PG3:제3펄스 제너레이터
PG4:제4펄스 제너레이터 PG5:제5펄스 제너레이터
PG6:제6펄스 제너레이터
300:제1딜레이회로 310:제2딜레이회로
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 리던던시(redundancy) 회로에 관한 것이다.
최근 휴대용 전자기기의 발달과 전자제품의 소형화 및 고집적화 추세에 따라, 전자제품에 사용되는 반도체 메모리 장치 또한 소형화 및 고집적화 되어 가고 있다. 이와 같이 반도체 메모리 장치의 집적도가 증가함에 따라, 반도체 메모리 장치의 제조 공정상에서 발생하는 결함이나 오염 물질로 인해 소량의 셀(cell)에 결함이 발생할 가능성이 높아진다. 반도체 메모리 장치에서 미세한 셀 중 한 개라 도 결함이 있으면 반도체 메모리 장치로서의 제구실을 하지 못하고 불량품으로 처리된다.
그러나, 반도체 메모리 장치의 집적도 증가에 따라 소량의 셀에 결함이 발생할 확률이 높은데도 이를 불량으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다. 따라서, 이러한 결함 및 오염물질로 인한 메모리 장치의 불량을 효율적으로 개선하기 위하여, 소량의 셀에 결함이 발생함으로 인한 반도체 메모리 장치의 수율 저하 문제를 해결하고 제품의 특성 및 신뢰성을 보장할 수 있도록 하는 것이 리던던시 회로(redundancy circuit)이다. 즉, 리던던시 회로는 소량의 셀에 불량이 생길 경우를 대비하여 미리 반도체 메모리 장치내에 설계해 둔 예비 메모리 셀을 이용하여 상기 불량 셀을 대체함으로써 수율을 높이기 위한 회로를 말한다.
이러한 리던던시 회로를 이용하는 리페어(repair) 방식에는 레이저빔(laser beam) 등을 이용하여 퓨즈(fuse)를 태워 끊어 버리거나 접합(junction)을 단락(short) 시키는 물리적인 방법과, 과전류를 흘려서 전기적으로 퓨즈를 녹여 끊어버리는 방법 또는 이피롬 메모리 셀(EPROM memory cell)을 이용하여 프로그램(program)하는 전기퓨즈 방법 등이 있다.
이하에서는 종래의 리던던시 회로가 첨부된 도면을 참조하여 설명된다.
도 1은 종래의 레이저빔을 이용한 물리적인 리페어 방식에 사용된 리던던시 회로를 보인 등가회로도이다.
도 1을 참조하면, 리던던시 회로는 상기 리던던시 회로가 동작하도록 하는 리던던시 인에이블 퓨즈(redundancy enable fuse)(F1), 하나의 불량 셀을 지정하는 어드레스(address)를 프로그램하기 위해 상기 어드레스(A0P, A1P, ..., AiP, ..., AnP)를 입력으로 하는 수개의 퓨즈박스(fuse box)(2), 상기 퓨즈박스(2)에 의해 프로그램된 신호(RA0P, RA1P, ..., RAiP, ..., RAnP)를 입력으로 하여 낸드(NAND) 출력을 생성하는 적어도 하나 이상의 낸드 게이트(NAND1, ..., NANDm), 상기 낸드 게이트(NAND1, ..., NANDm)에서의 출력 신호를 입력으로 하여 노어(NOR) 출력을 생성하는 노어 게이트(NOR1), 상기 리던던시 인에이블 퓨즈(F1)로부터 상기 퓨즈박스(2) 및 리던던시 회로 전체를 제어하기 위한 제1마스터신호(FUSE_EN) 및 제2마스터신호(FUSE_ENB), 상기 제1마스터 신호(FUSE_EN)를 생성하기 위한 제1인버터(INV1), 상기 제2마스터 신호(FUSE_ENB)를 생성하기 위한 제2인버터(INV2), 및 상기 제2마스터 신호(FUSE_ENB)를 게이트 입력으로 하여 상기 NAND 게이트(NAND1, ..., NANDm)와 접지단자 사이에 연결된 NMOS(N1, ..., Nm)로 구성되어 있다. 여기서, 상기 노어 게이트(NOR1)는 리던던시 디코더(redundancy decoder)를 활성화시키기 위한 인에이블 신호(RD_i)를 생성한다.
도 2는 도 1에서의 리던던시 회로에 사용된 퓨즈 박스를 상세히 나타낸 등가회로도이다.
도 2를 참조하면, 상기 퓨즈 박스(Fuse Box)는 제3인버터(INV3), 한 쌍의 CMOS(4, 14)와 어드레스 퓨즈(6, 16)로 구성되어 있다. 어드레스(AiP)가 하이 상태(high status)로 가정할 경우, 상기 어드레스(AiP)는 상기 제3인버터(INV3)에 의하여 로우 상태(low status)로 반전된다. 그리고, 상기 하이 상태의 신호는 CMOS(14)로 입력되고, 상기 로우 상태의 신호는 CMOS(4)로 입력되며, CMOS(4, 14) 의 다른 한쪽은 상기 어드레스 퓨즈(6, 16)과 연결되어 있다. 상기 어드레스 퓨즈(6, 16) 중 어느 한 쪽을 레이저빔을 이용하여 물리적으로 끊음(cutting)에 의해, 입력된 어드레스에 따라 상기 퓨즈 박스의 출력인 프로그램된 신호(RAiP)의 상태가 결정되게 된다.
도 1 및 도 2를 참조하면, 상기 리던던시 회로가 동작하기 위해서는 상기 프로그램된 신호(RAiP)가 모두 하이 상태로 출력되어야 한다. 즉, 프로그램된 신호(RA0P, RA1P, RAiP, ..., RAnP)가 낸드 게이트(NAND1, ..., NANDm)에 의하여 연산이 수행되므로, 상기 낸드 게이트(NAND1, ..., NANDm)로 입력되는 프로그램된 신호(RA0P, RA1P, RAiP, ..., RAnP)가 모두 하이 상태라면, 상기 낸드 게이트(NAND1, ..., NANDm)의 출력은 모두 로우 상태로 될 것이고, 결과적으로 모든 신호가 로우 상태로 입력되어지는 노어 게이트(NOR1)의 출력인 인에이블 신호(RD_i)는 하이 상태로 되게 된다.
상기 리던던시 회로를 이용하여 불량 셀을 리페어 하기 위해서는, 먼저 레이저빔을 이용하여 리던던시 인에이블 퓨즈(F1)를 끊는다. 이 경우, 상기 제1마스터 신호(FUSE_EN)는 하이 상태, 상기 제2마스터 신호(FUSE_ENB)는 로우 상태가 된다. 따라서, 퓨즈 박스(2)의 CMOS(4, 14)는 모두 턴온(turn on)되고, NMOS(N1, ..., Nm)는 모두 턴오프(turn off)되어 상기 리던던시 회로가 동작하게 된다. 상기 퓨즈 박스(2)에 있는 두 개의 어드레스 퓨즈(6, 16) 중, 불량 셀을 나타내는 어드레스의 반대 상태에 해당하는 어드레스 퓨즈를 끊으면 리페어가 완료된다. 그리고, 리페어 완료후 반도체 메모리 장치의 동작 중, 상기 리던던시 회로에 프로그램된 어드레스와 동일한 어드레스가 입력되면, 상기 프로그램된 신호(RA0P, RA1P, RAiP, ..., RAnP)는 모두 하이 상태로 되어 상기 낸드 게이트(N1, ..., Nm) 및 노어 게이트를 거친 후 인에이블 신호(RD_i)가 하이 상태로 된다. 상기 인에이블 신호(RD_i)가 메인 디코더(main decoder)(미도시)를 디스에이블(disable) 시키고, 리던던시 디코더를 인에이블 시킴으로써, 상기 불량 셀은 리던던시 셀(redundancy cell)로 대체된다.
그러나, 상기한 바와 같은 종래의 레이저빔에 의한 퓨즈 끊음(fuse cutting)을 이용한 물리적인 리페어 방법은 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점이 있다.
또한 레이저빔에 의하여 퓨즈를 끊는 물리적인 리페어 방법을 사용하기 위해서는 반도체 메모리 장치를 제조함에 있어서 별도의 추가적인 공정이 필요하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 종래의 물리적인 리페어를 하는 경우 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점을 해결하기 위하여, 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함에 있다.
본 발명의 다른 목적은 불량 셀의 발생시 리페어의 시기 및 횟수의 제한을 최소화하기 위하여, 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함 에 있다.
본 발명의 또 다른 목적은 레이저빔에 의하여 퓨즈를 끊는 물리적인 리페어 방법을 위하여 반도체 메모리 장치를 제조함에 있어서 광학적 창(optical window)을 위한 별도의 추가적인 공정이 필요한데, 이러한 공정이 불필요한 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 반도체 메모리 장치의 리던던시 회로는, 리페어시 불량 셀을 지정하는 외부 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부와, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비함을 특징으로 한다.
여기서, 상기 어드레스 버퍼부는 리페어시 상기 리던던시 회로를 인에이블시키는 외부 퓨즈셀 인에이블신호에 의하여 제어되는 것이 바람직하다.
또한, 상기 어드레스 버퍼부는, 상기 외부 어드레스와 상기 외부 퓨즈셀 인에이블신호의 앤드 출력인 퓨즈셀 어드레스를 출력하는 것이 바람직하다.
또한, 상기 어드레스 버퍼부는 내부 어드레스를 출력하는 어드레스 버퍼회로를 더 갖는 것이 바람직하다.
또한, 상기 퓨즈셀 코딩블럭은 상기 퓨즈셀 코딩블럭이 인에이블되도록 하기 위한 퓨즈 인에이블신호를 생성하는 마스터 퓨즈셀을 구비하는 것이 바람직하다.
또한, 상기 퓨즈셀 코딩블럭은, 상기 외부 퓨즈셀 인에이블신호에 의하여 상 기 리던던시 회로가 디스에이블된 경우, 상기 어드레스 버퍼부에서 출력되는 내부 어드레스와 상기 저장된 퓨즈셀 어드레스를 비교하여, 그 결과인 프로그램된 신호를 출력하는 리던던시 퓨즈셀을 구비하는 것이 바람직하다.
또한, 상기 프로그램된 신호는 상기 어드레스 버퍼부에서 출력되는 내부 어드레스와 상기 저장된 퓨즈셀 어드레스가 동일한 경우에는 하이 상태의 신호이고, 상이한 경우에는 로우 상태의 신호인 것이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 다른 실시예적 구체화에 따른 반도체 메모리 장치의 리던던시 회로는, 외부 퓨즈셀 인에이블신호에 의해 제어되며, 불량셀을 지정하는 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부와, 상기 외부 퓨즈셀 인에이블신호에 응답하여, 내부 퓨즈셀 인에이블신호, 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호를 출력하는 퓨즈셀 컨트롤블럭과, 상기 내부 퓨즈셀 인에이블신호, 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호에 의해 제어되며, 상기 퓨즈셀 어드레스에 응답하여 퓨즈셀 디코딩신호를 출력하는 퓨즈셀 프리디코더와 상기 퓨즈셀 디코딩신호에 의해 제어되고, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비하는 것을 특징으로 한다.
여기서, 상기 어드레스 버퍼부는, 상기 외부 어드레스와 상기 외부 퓨즈셀 인에이블신호의 낸드 출력인 퓨즈셀 어드레스를 출력하며, 버퍼링된 신호인 내부 어드레스를 출력하는 것이 바람직하다.
또한, 상기 플레이트 펄스는 상기 리던던시 회로 내로 공급되어지는 파워가 소정의 레벨이 되는 경우에 인에이블되는 것이 바람직하고, 상기 퓨즈셀 코딩블럭을 초기화시키기 위한 퓨즈셀 리셋신호에 의해 제어되는 것이 바람직하다.
또한, 상기 센스앰프 인에이블신호는 상기 플레이트 펄스 ,및 상기 리던던시 회로 내로 공급되어지는 파워에 의해 제어되는 것이 바람직하고, 상기 플레이트 펄스는 상기 파워보다 딜레이되는 것이 바람직하다.
또한, 상기 비트라인 프리챠지신호는 상기 플레이트 펄스와 상기 리던던시 회로 내로 공급되어지는 파워에 의해 제어되는 것이 바람직하다.
또한, 상기 내부 퓨즈셀 인에이블신호는 상기 센스앰프 인에이블신호에 의하여 제어되는 것이 바람직하다.
또한, 상기 센스앰프 인에이블신호는 상기 외부 퓨즈셀 인에이블신호보다 딜레이되는 것이 바람직하다.
또한, 상기 퓨즈셀 코딩블럭은, 상기 퓨즈셀 디코딩신호 및 리페어 디스에이블신호의 응답인 내부 리페어신호를 출력하는 드라이브블럭을 구비는 것이 바람직하다.
또한, 상기 드라이브블럭은 상기 퓨즈셀 디코딩신호, 상기 리페어 디스에이블신호, 및 퓨즈셀 리셋신호의 응답인 내부 리페어 디스에이블신호를 더 출력하는 것이 바람직하다.
또한, 상기 퓨즈셀 코딩블럭은 상기 내부 리페어 디스에이블신호, 상기 내부 리페어신호, 및 상기 플레이트 펄스에 응답하여 리던던시 디코더 인에이블신호의 출력을 제어하는 마스터 퓨즈셀을 구비하는 것이 바람직하다.
또한, 상기 마스터 퓨즈셀은 상기 퓨즈셀 어드레스를 저장하기 위한 강유전체 셀을 구비하는 것이 바람직하다.
또한, 상기 퓨즈셀 코딩블럭은 리던던시 회로 디스에이블신호에 의해 제어되며, 상기 내부 리페어 디스에이블신호 및 상기 플레이트 펄스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 리던던시 퓨즈셀을 구비하는 것이 바람직하다.
또한, 상기 리던던시 퓨즈셀은 상기 퓨즈셀 어드레스를 저장하기 위한 강유전체 셀을 구비하는 것이 바람직하고, 상기 강유전체 셀에 저장된 퓨즈셀 어드레스와 상기 내부 어드레스를 비교하여 양자가 동일한 경우에는 리던던시 디코더 인에이블신호를 출력하는 것이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 또 다른 실시예적 구체화에 따른 반도체 메모리 장치의 리던던시 회로는, 불량셀을 지정하는 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부와, 상기 퓨즈셀 어드레스에 응답하여 퓨즈셀 디코딩신호를 출력하는 퓨즈셀 프리디코더와, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스 및 상기 퓨즈셀 디코딩신호에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비하는 것을 특징으로 한다.
여기서, 상기 퓨즈셀 코딩블럭은 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호에 의해 제어되는 것이 바람직하다.
또한, 상기 플레이트 펄스, 센스앰프 인에이블신호, 및 프리챠지신호는 리던던시 회로에 공급되어지는 파워가 소정의 레벨인 경우에 응답하는 퓨즈셀 컨트롤블럭에 의해 출력되는 것이 바람직하다.
또한, 상기 퓨즈셀 컨트롤블럭은, 상기 파워가 소정의 레벨인 경우에 이를 센싱하여 파워 온오프신호를 생성하는 파워 센서에 의한 출력에 응답하는 것이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 또 다른 실시예적 구체화에 따라 리던던시 프로그램용 물리적 퓨즈들을 사용함이 없이도 반도체 메모리 장치의 메모리 셀 어레이 내의 메모리 셀들 중에서 결함 메모리 셀을 가리키는 어드레스에 응답하여 리던던시 디코딩 인에이블 신호를 생성하기 위한 리던던시 회로는, 불휘발성의 마스터 퓨즈셀을 가지며 상기 마스터 퓨즈셀에 연결되어 상기 어드레스의 비트들에 대응된 수의 불휘발성 리던던시 퓨즈셀들로 이루어진 단위 퓨즈 셀 코딩블럭을 복수로 포함하며, 상기 마스터 퓨즈셀이 활성화된 경우에 상기 어드레스 중 리페어 동작 시에만 형성되는 리던던시 어드레스 경로를 통해 제공되는 어드레스에 응답되어진 상기 리던던시 디코딩 인에이블 신호가, 대응되는 단위 퓨즈 셀 코딩블럭을 통해 출력되도록 하는 퓨즈 셀 코딩블럭과, 상기 리페어 동작 시 인가되는 리던던시 관련 신호들에 응답하여 상기 퓨즈셀 코딩블럭을 단위 블럭별로 제어하기 위한 제어신호들을 상기 퓨즈 셀 코팅블럭으로 인가하는 리던던시 제어블럭을 가짐을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에 대하여 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일실시예에 따른 강유전체 셀을 이용한 리던던시 회로가 적용된 반도체 메모리 장치의 구조를 간략히 보인 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치는 메인 셀어레이(main cell array)(102) , 리던던시 셀어레이(redundancy cell array)(103), 어드레스 버퍼(address buffer)(112), 메인 프리디코더(main predecoder)(110), 메인 디코더(main decoder)(109), 리던던시 프리디코더(redundancy predecoder)(105), 리던던시 디코더(redundancy decoder)(104), 퓨즈셀 프리디코더(fuse cell predecoder)(111), 파워센서(power sensor)(108), 퓨즈셀 컨트롤블럭(fuse cell control block)(107), 및 퓨즈셀 코딩블럭(fuse cell coding block)(106)을 포함하고 있다.
불량 셀이 아닌 정상적인 셀에의 억세스는, 외부 어드레스(external address)(Ai)가 상기 어드레스 버퍼(112)로 입력되어지고, 상기 어드레스 버퍼(112)에서 버퍼링된 후의 어드레스인 내부 어드레스(internal address)(AiP/AiPB)가 상기 메인 프리디코더(110)에 의해 중간신호(MD_i)로 변환되며, 상기 중간신호 (MD_i)는 상기 메인 디코더(109)에 의하여 디코딩되어 억세스(access)하고자 하는 상기 메인 셀어레이(102) 내의 셀에 억세스하는 과정으로 이루어진다.
그러나, 불량 셀이 발생할 경우에는 상기 퓨즈셀 코딩블럭(106)에 상기 불량 셀을 지정하는 어드레스를 프로그램하여 리페어하는 과정이 수행된다. 상기 리페어 이후에는, 상기 프로그램된 어드레스와 동일한 어드레스가 입력되면 상기 퓨즈셀 코딩블럭(106)이 동작하게 된다. 이 경우 상기 리던던시 프리디코더에서의 출력신호(RXK/RYK)에 의하여 상기 메인 프리디코더(110)는 디스에이블되고, 상기 리던던시 디코더(104)는 인에이블됨으로써 불량 셀은 상기 리던던시 셀어레이(103) 내의 리던던시 셀로 대체된다.
상기 퓨즈셀 컨트롤블럭(107)은 외부 퓨즈셀 인에이블신호(external fuse cell enable signal)(TM_FEN)를 수신하여 내부(internal) 퓨즈셀 인에이블신호(TM_FENi)와 센스앰프 인에이블신호(sense amp enable signal)(FSAP) , 비트라인 프리챠지 신호(bit line precharge signal)(FBL_PR), 및 퓨즈셀 코딩블럭(106)의 강유전체 메모리 셀을 동작시키기 위한 플레이트 펄스(plate pulse)(FPL) 등의 제어 신호를 생성한다. 상기 외부 퓨즈셀 인에이블신호(TM_FEN)은 불량 셀을 리페어하기 위해 외부 테스트 장치에 의하여 제공된다.
상기 퓨즈셀 코딩블럭(106)은 퓨즈셀 컨트롤블럭(107)에서 주어지는 제어 신호와 외부에서 주어지는 퓨즈셀 리셋신호(TM_AFR), 리페어 디스에이블신호(TM_FCR) 및 리던던시 회로 디스에이블 신호(TM_EFK)를 수신하여 동작하게 된다.
상기 퓨즈셀 프리디코더(111)는 상기 어드레스 버퍼(112)에서 생성된 퓨즈셀 어드레스(FAiP/FAiPB)와 상기 내부 퓨즈셀 인에이블신호(TM_FENi)를 수신하여 상기 퓨즈셀 코딩블럭(106)에서 하나의 코딩블럭을 선택한다. 그리고 상기 퓨즈셀 코딩블럭(106)에서 출력되는 신호인 코딩블럭 출력신호 리던던시 디코더 인에이블신호(RDAi)를 수신하여 상기 리던던시 프리디코더(105)에서 프리디코딩을 하게 되고, 프리디코딩된 신호(RDi)는 상기 리던던시 디코더(104)에 의하여 디코딩되어 상기 리던던시 셀 어레이(103) 내의 리던던시 셀이 선택된다.
도 4는 도 3에서의 퓨즈셀 코딩블럭의 디코딩 알고리즘(decoding algorithm)을 보인 블럭도이다.
도 4를 참조하면, 불량 셀을 리페어하기 위해 외부 테스트 장치에 의하여 제공되는 외부 퓨즈셀 인에이블신호(TM_FEN)이 어드레스 버퍼(112X, 112Y)에 입력되면, 반도체 메모리 장치의 정상적 작동에 영향을 주지 않도록 하기 위해, 상기 어드레스 버퍼(112X, 112Y) 내에서 별도의 퓨즈셀 어드레스(도 3의 FAiP/FAiPB)를 생성한다. 도 4에서는 상기 퓨즈셀 어드레스(도 3의 FAiP/FAiPB)를 퓨즈셀 로우(row) 어드레스(FXjP/FXjPB, j=0,1,2,...,m)와 퓨즈셀 칼럼(column) 어드레스(FYiP/FYiPB, i=0,1,2,...,n)를 구별하여 나타내었다. 그리고, 퓨즈셀 프리디코더(111)는 상기 퓨즈셀 어드레스(FAiP/FAiPB)를 수신하여 퓨즈셀 코딩블럭(106) 중에서 불량 셀을 리페어하기 위한 하나의 퓨즈셀 코딩블럭을 선택한다. 여기서, 상기 퓨즈셀 프리디코더(111)는 로우 퓨즈셀 프리디코더(111X)와 칼럼 퓨즈셀 프리디코더(111Y)로 구별되어져 있다.
상기 로우 퓨즈셀 프리디코더(111X)에 의하여, 칼럼 어드레스(Y0, Y1, Y2, …, Ym)가 사용되어 로우 퓨즈셀 디코딩신호(row fuse cell decoding signal)(FX0, FX1, FX2, …, FXm)가 생성된다. 그리고, 상기 로우 퓨즈셀 디코딩신호(FX0, FX1, FX2, …, FXm)에 의하여 2m+1 개 중 하나의 로우 퓨즈셀 코딩블럭이 선택되게 된다.
또한, 상기 칼럼 퓨즈셀 프리디코더(111Y)에 의하여, 로우 어드레스(X0, X1, X2, …, Xn)가 사용되어 칼럼 퓨즈셀 디코딩신호(column fuse cell decoding signal)(FY0, FY1, FY2, …, FYn)가 생성된다. 그리고, 상기 칼럼 퓨즈셀 디코딩신호(FX0, FX1, FX2, …, FXm)에 의하여 2n+1 개의 칼럼 퓨즈셀 코딩블럭(106Y) 중 하나가 선택되게 된다. 상기한 바와 같은 구성을 통하여, 상기 퓨즈셀 코딩블럭(106) 중 어느 하나를 선택하기 위한 별도의 신호가 필요하지 않도록 하였다.
또한, 상기 로우 퓨즈셀 코딩블럭(106X) 중 어느 하나가 선택될 때, 상기 칼럼 퓨즈셀 코딩블럭(106Y)이 동작하지 않도록 하기 위해, 별도의 어드레스(Aj)를 사용하여 별도의 퓨즈셀 어드레스(FAjP/FAjPB)를 생성한다. 그리고, 상기 별도의 퓨즈셀 어드레스(FAjP/FAjPB)에 의하여 상기 로우 퓨즈셀 프리디코더(111X) 혹은 상기 칼럼 퓨즈셀 프리디코더(111Y) 중 어느 하나가 동작하도록 하여, 로우 리페어와 칼럼 리페어를 구분하였다. 도 4에서 '/'으로 표시된 연결선은 그러한 의미를 갖는다.
도 5는 도 3의 어드레스 버퍼를 나타낸 블럭도이다.
도 5를 참조하면, 낸드 게이트(N10, N12), 및 인버터(INV10, INV12, INV14)의 조합은 외부 어드레스(Ai)와 외부 퓨즈셀 인에이블신호(TM_FEN)를 수신하여 상 기 외부 어드레스(Ai)의 상태에 따라 퓨즈셀 어드레스(FAiP, FAiPB)를 생성한다. 그리고, 어드레스 버퍼회로(200)는 통상적인 어드레스 버퍼회로로 이루어져 있다.
즉, 반도체 메모리 장치의 정상적인 동작에는 지장이 없도록 하고 리페어도 할 수 있도록 하기 위해, 상기 퓨즈셀 어드레스(FAiP, FAiP)는 퓨즈셀 코딩블럭(도 3의 106)의 디코딩에 사용되며, 또한 상기 퓨즈셀 어드레스(FAiP)는 상기 퓨즈셀 코딩블럭(도 3의 106)의 입력 어드레스로 사용되어 퓨즈셀의 강유전체 셀에 저장된다. 상기 리페어이후 반도체 메모리 장치의 동작시에는 외부 퓨즈셀 인에이블신호(TM_FEN)가 로우 상태로 인가되므로, 상기 리던던시 회로는 동작하지 않아 정상적인 동작에는 영향을 미치지 않는다.
상기 어드레스 버퍼의 동작에 있어서, 불량 셀이 없는 경우에는 외부 퓨즈셀 인에이블신호(TM_FEN)가 로우 상태로 인가된다. 그러나, 불량 셀이 있는 경우에는 리페어가 수행되어져야 하므로, 상기 외부 퓨즈셀 인에이블신호(TM_FEN)가 하이 상태로 인가된다. 즉, 상기 외부 어드레스(Ai)가 하이 상태이고 상기 외부 퓨즈셀 인에이블신호(TM_FEN)도 하이 상태인 경우, 상기 퓨즈셀 어드레스(FAiP)는 하이 상태로 되고 상기 퓨즈셀 어드레스(FAiPB)는 로우 상태로 된다. 상기 퓨즈셀 어드레스(FAiP, FAiPB)는 상술한 바와 같이 퓨즈셀 코딩블럭(도 3의 106)의 디코딩에 사용되며, 또한 상기 퓨즈셀 어드레스(FAiP)는 상기 퓨즈셀 코딩블럭(도 3의 106)의 입력 어드레스로 사용되어 퓨즈셀의 강유전체 셀에 저장된다. 그리고, 리페어 이후에는 외부 퓨즈셀 인에이블신호(TM_FEN)가 로우 상태로 인가되므로, 상기 리던던시 회로는 동작하지 않아 반도체 메모리 장치의 정상적인 동작에는 영향을 미치지 않 는다.
도 6은 도 3에서의 퓨즈셀 프리디코더를 나타낸 블럭도이다.
상기 퓨즈셀 프리디코더(도 3의 111)는 외부 퓨즈셀 인에이블신호(TM_FEN)를 수신하여 어드레스 버퍼(도 3의 112)에서 생성된 퓨즈셀 어드레스(FAiP, FAiPB), 및 퓨즈셀 컨트롤블럭(도 3의 107)에서 생성된 내부 퓨즈셀 인에이블신호(TM_FENi)를 수신하여 다수의 퓨즈셀 코딩블럭(도 3의 106) 중에서 하나를 선택하는 역할을 한다.
도 6에서, 상기 퓨즈셀 프리디코더(도 3의 111)는 로우 퓨즈셀 프리디코더(111X) 및 칼럼 퓨즈셀 프리디코더(111Y)로 구별하여 도시하였다. 또한, 상기 퓨즈셀 어드레스(FAiP, FAiPB)는 로우 퓨즈셀 어드레스(FXAiP, FXAiPB, FXAjP, FXAjPB, FXAkP, FXAkPB, FXAlP, FXAlPB) 및 칼럼 퓨즈셀 어드레스(FYAiP, FYAiPB, FYAjP, FYAjPB, FYAkP, FYAkPB, FYAlP, FYAlPB)로 구별하여 도시하였다. 여기서 i,j,k,l은 0,1,2,...,n(n+1 비트인 경우)중 서로 다른 임의의 한 숫자이다. 디코딩에 사용되지 않는 별도의 퓨즈셀 어드레스(FAjP, FAjPB)를 이용하여 로우 퓨즈셀 프리디코더(111X)와 칼럼 퓨즈셀 프리디코더(111Y) 중 하나가 선택되어 동작하도록 하였다. 상기 퓨즈셀 프리디코더(도 3의 111)에 의해 퓨즈셀 코딩블럭(도 3의 106)에서 로우 퓨즈셀 코딩블럭(도 4의 106X) 또는 칼럼 퓨즈셀 코딩블럭(도 4의 106Y) 중 하나가 선택되고 로우 리페어 또는 칼럼 리페어가 수행된다. 상기 퓨즈셀 코딩블럭(도 3의 106)의 개수에 따라서 상기 퓨즈셀 프리디코더(도 3의 111)의 개수가 결정된다. 상기 로우 리페어 또는 칼럼 리페어를 결정하는 별도의 퓨즈셀 어드레스 (FAjP, FAjPB), 및 내부 퓨즈셀 인에이블신호(TM_FENi)는 다수의 퓨즈셀 프리디코더(도 3의 111) 중 일부의 퓨즈셀 프리디코더에 입력되거나 퓨즈셀 프리디코더에 모두 입력되어 로우 리페어 또는 칼럼 리페어를 선택하게 된다.
도 6을 참조하여 상기 퓨즈셀 프리디코더의 동작과정을 설명하면 이하와 같다.
별도의 퓨즈셀 어드레스(FAjP, FAjPB) 중 어느 하나가 하이 상태가 되면 다른 하나는 로우(low) 상태가 된다. 만약 별도의 퓨즈셀 어드레스(FAjP)가 하이 상태라면, 별도의 퓨즈셀 어드레스(FAjPB)는 로우(low) 상태로 되어, 로우(row) 퓨즈셀 프리디코더(111X)가 선택되어지게 된다. 여기서, 로우(row) 퓨즈셀 어드레스(FXAiP, FXAjP)가 하이 상태 혹은 로우(low) 상태 중 어느 하나의 조합을 가질 경우, 로우(row) 퓨즈셀 어드레스(FXAiPB, FXAjPB)는 반전된 신호의 조합을 가진다. 그리고 이들 로우(row) 퓨즈셀 어드레스(FXAiP, FXAjP, FXAiPB, FXAjPB)는 낸드 게이트(NX20, NX21, NX22, NX23, NORX20, NORX21, NORX22, NORX23)로 구성된 로우(row) 퓨즈셀 프리디코더로 입력되어 로우(row) 퓨즈셀 디코딩신호(FXA0, FXA1, FXA2, FXA3)가 생성된다. 결과적으로, 상기 로우(row) 퓨즈셀 어드레스(FXAiP, FXAjP, FXAiPB, FXAjPB)의 조합에 따라 어느 하나의 로우(row) 퓨즈셀 디코딩신호가 선택되어진다.
도 7은 도 3에서의 퓨즈셀 컨트롤블럭을 나타낸 블럭도이다.
도 7을 참조하면, 퓨즈셀 컨트롤블럭은 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 비트라인 프리챠지신호(FBL_PR), 및 내부 퓨즈셀 인에이블신호 (TM_FENi) 등의 컨트롤신호를 생성한다.
상기 플레이트 펄스(FPL)는 리던던시 퓨즈셀로 사용된 강유전체 셀을 동작시키기 위한 신호이고, 상기 센스앰프 인에이블신호(FSAP)는 리던던시 퓨즈셀에 불량 셀을 지정하는 어드레스 정보를 프로그램하거나 프로그램된 어드레스 정보를 읽어 들이고 유지하기 위한 신호이다. 그리고, 상기 비트라인 프리챠지신호(FBL_PR)는 파워 업(power up)시 비트라인을 접지로 프리챠지시키기 위한 신호이고, 상기 내부 퓨즈셀 인에이블신호(TM_FENi)는 퓨즈셀 코딩블럭(도 3의 106)에서의 안정적인 프로그램을 위한 신호이다. 퓨즈셀 리셋신호(TM_AFR)를 입력받아 제1펄스 제너레이터(PG1)에 의하여 발생된 펄스, 외부 퓨즈셀 인에이블신호(TM_FEN)를 입력받아 제2펄스 제너레이터(PG2)에 의하여 발생된 펄스, 및 파워 온오프신호(PONF)를 입력받아 제3펄스 제너레이트(PG3)에 의하여 발생된 펄스를 수신하여 노어(NOR) 출력이 생성되고, 상기 노어 출력이 반전되어 상기 플레이트 펄스(FPL)이 생성된다. 여기서, 상기 노어 출력은 노어 게이트(NOR30)에 의하여 생성되고, 상기 노어 게이트(NOR30)에 의한 노어 출력의 반전신호는 인버터(INV20)에 의하여 생성된다.
상기 플레이트 펄스(FPL)는 다음의 경우에 인에이블 된다.
즉, 파워가 온 될 때(파워업 모드), 메인 셀의 테스트에 앞서 모든 퓨즈셀 코딩블럭(도 3의 106)이 디스에이블 상태로 될 때(퓨즈셀 리셋 모드), 불량 셀을 지정하는 어드레스 정보를 퓨즈셀에 프로그램하여 리페어할 때(리페어 모드), 그리고 리페어에 사용된 리던던시 셀이 불량(fail)인 경우 또는 리페어에 상기 퓨즈셀 코딩블럭(도 3의 106)이 사용되지 않은 경우에 그러한 코딩블럭을 디스에이블 상태 로 할 때(리페어 디스에이블 모드)가 그 경우이다.
상기 퓨즈셀 리셋 모드는 모든 퓨즈셀 코딩블럭(도 3의 106)의 강유전체 셀에 디스에이블 정보를 저장하여 상기 퓨즈셀 코딩블럭(도 3의 106)을 초기화시키기 위해, 퓨즈셀 리셋 신호(TM_AFR)이 인에이블 되면 플레이트 펄스(FPL)가 인에이블되어 강유전체 셀이 동작하게 되는 모드이다. 왜냐하면, 메인 셀 테스트시 상기 리던던시 셀이 오동작하지 않도록 하거나 리페어에 사용되지 않는 퓨즈셀 코딩블럭이 리페어 이후에 동작하지 않도록 하기 위해, 상기 메인 셀 테스트 및 리페어에 앞서 모든 퓨즈셀 코딩블럭(도 3의 106)을 초기화 또는 디스에이블 상태로 만들 필요가 있기 때문이다.
상기 리페어 모드에서는 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 플레이트 펄스(FPL)가 인에이블되어 강유전체 셀이 동작하도록 하였다. 이는 외부 퓨즈셀 인에이블신호(TM_FEN)에 의하여 상기 퓨즈셀 리셋 모드에서 초기화된 퓨즈셀 코딩블럭 중 하나의 퓨즈셀 코딩블럭이 선택되어 불량 셀을 지정하는 어드레스를 강유전체 셀에 프로그램하기 위함이다.
상기 리페어 디스에이블 모드에서는 리페어에 사용된 리던던시 셀에 불량(fail)이 있을 경우 해당 퓨즈셀 코딩블럭을 선택하여 디스에이블 정보를 프로그램하기 위해, 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 플레이트 펄스(FPL)가 인에이블되어 강유전체 셀이 동작하도록 하였다. 그리고, 리페어 이후 퓨즈셀 코딩블럭(도 3의 106)에 프로그램된 어드레스와 동일한 어드레스가 입력될 경우에는 메인 셀어레이 내에서의 불량 셀은 동작하지 않고 리던던시 셀이 동작한다.
또한, 상기 리던던시 셀에의 억세스 타임을 메인 셀에의 억세스 타임과 동일하게 하기 위해서는 퓨즈셀 코딩블럭(도 3의 106)에 저장된 어드레스 정보를 미리 읽어 들여야 한다. 따라서, 파워가 온 되어 소정의 레벨이 될 때 파워센서에서 출력되는 파워 온오프신호(PONF)에 의해 강유전체 셀이 동작하도록 구성되어져 있다. 즉 상기 파워 온오프신호(PONF)가 하이 상태인 경우에 상기 플레이트 펄스(FPL)가 인에이블 되도록 구성되어져 있다.
상기 센스앰프 인에이블신호(FSAP)는 파워 업시 상기 플레이트 펄스(FPL)가 생성되고 소정의 시간이 경과한 후에 인에이블되도록 상기 퓨즈셀 컨트롤블럭(도 3의 107)이 구성되어져 있다. 즉, 인버터(INV21, INV22, INV23, INV24)로 구성된 제1딜레이회로(300)는 상기 플레이트 펄스(FPL)가 상기 제4펄스 제너레이터로 입력될 때, 딜레이가 발생하게 한다. 제4펄스 제너레이터(PG4)가 상기 플레이트 펄스(FPL)의 딜레이신호, 인버터(INV24)에 의하여 반전된 파워 온오프신호(PONF), 및 외부 퓨즈셀 인에이블신호(TM_FEN)를 수신하여 상기 센스앰프 인에이블신호(FSAP)를 생성한다.
상기 프로그램된 어드레스 정보가 읽혀진 후, 반도체 메모리 소자가 동작하는 동안 계속 상기 프로그램된 어드레스 정보가 유지되며, 상기 프로그램된 어드레스 정보와 반도체 메모리 소자로 새롭게 입력되는 어드레스가 비교되도록 하기 위해, 파워가 오프될 때까지 상기 센스앰프 인에이블신호(FSAP)는 인에이블 상태로 유지된다. 또한, 리페어 할 때 안정적인 프로그래밍을 위해서 상기 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 상기 센스앰프 인에이블신호(FSAP)가 디스에이블된 후, 상기 플레이트 펄스(FPL)가 인에이블 되어 소정의 시간이 경과한 후에 다시 인에이블되도록 하였다.
상기 파워 업 모드에 있어서, 강유전체 셀에 프로그램되어 있는 어드레스 정보가 손실되는 것을 방지하기 위해, 비트라인 프리챠지신호(FBL_PR)는 파워 온오프신호(PONF)에 의해 인에이블된다. 그리고, 상기 비트라인 프리챠지신호(FBL_PR)는 퓨즈셀의 강유전체 셀에 프로그램되어 있는 어드레스 정보가 읽혀지기 전에 상기 플레이트 펄스(FPL)에 의해 디스에이블 된다. 여기서, 상기 비트라인 프리챠지신호(FBL_PR)는, 상기 파워 온오프신호(PONF) 및 상기 플레이트 펄스(FPL)를 수신한 제5펄스 제너레이터(PG5)에 의하여 생성된다.
상기 리페어 모드에 있어서, 상기 외부 퓨즈셀 인에이블신호(TM_FEN)가 사용된다. 상기 외부 퓨즈셀 인에이블신호(TM_FEN)에 의하여 퓨즈셀 어드레스(FAiP)의 생성과 퓨즈셀 코딩블럭(도 3의 106)의 프로그램이 동시에 수행될 때, 상기 외부 퓨즈셀 인에이블신호(TM_FEN)의 디스에이블에 의해 상기 퓨즈셀 어드레스(FAiP)가 로우 상태로 되어 상기 퓨즈셀 코딩블럭(도 3의 106)의 퓨즈셀에 잘못된 어드레스 정보가 프로그램될 경우가 있다. 이를 방지하기 위해서는 상기 퓨즈셀 코딩블럭(도 3의 106)에서 프로그래밍을 위한 리페어 신호인 내부 퓨즈셀 인에이블신호(TM_FENi)는 외부 퓨즈셀 인에이블신호(TM_FEN)보다 앞서 디스에이블되어야 한다. 따라서, 상기 내부 퓨즈셀 인에이블신호(TM_FENi)는 상기 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 인에이블되고 상기 센스앰프 인에이블신호(FSAP)가 인에이블된 후, 소정의 시간이 경과하여 디스에이블되도록 구성된다. 상기 내부 퓨즈셀 인에이 블신호(TM_FENi)가 퓨즈셀 코딩블럭(도 3의 106)에 이용됨으로써, 보다 안정적인 프로그램이 가능하게 된다.
도 8은 도 4에서의 로우 퓨즈셀 코딩블럭을 나타낸 블럭도이다.
도 8을 참조하면, 로우 퓨즈셀 코딩블럭은 크게 드라이브블럭_X(400)와 코딩블럭_X(410)로 구성되어 있다.
상기 드라이브블럭_X(400)는 로우 디코딩신호(FXAi/FXBi/..), 리페어 디스에이블신호(TM_FCR), 퓨즈셀 리셋신호(TM_AFR)이 사용되어 내부 리페어신호(FEN_i)와 내부 리페어 디스에이블신호(FCR_i)이 생성되는 구조로 이루어져 있다.
상기 코딩블럭_X(410)는 마스트 퓨즈셀(411), 다수의 리던던시 퓨즈셀(412), 낸드 게이트(NX50, NX51), 노어 게이트(NORX50, NORX51), 및 인버터(INVX50) 등으로 구성되어져 있다. 상기 낸드 게이트(NX50, NX51), 노어 게이트(NORX50, NORX51), 인버터(INVX50)의 조합에 의하여, 상기 리던던시 퓨즈셀(412)에 저장된 어드레스 정보와 입력되는 어드레스를 비교하여 양자가 동일한 경우 로우 리던던시 디코더(도 3의 104)를 인에이블시키기 위한 로우 리던던시 디코더 인에이블신호(RDX_i)를 생성하도록 구성되어 있다. 여기서 RDX_i는 도 3에서의 리던던시 디코더 인에이블신호(RDAi) 중 특히 로우 리던던시 디코더 인에이블신호이다.
전체적으로 보면, 상기 로우 퓨즈셀 코딩블럭(도 4의 106X)은 로우 퓨즈셀 프리디코더(111X)에서 생성된 로우 디코딩신호(FXAi/FXBi/...)를 사용하여 내부 리페어신호(FEN_i)를 생성한다. 또한, 상기 내부 리페어신호(FEN_i)가 사용되어 다수의 로우 퓨즈셀 코딩블럭(도 4의 106X) 중에서 하나가 선택된다. 선택된 로우 퓨 즈셀 코딩블럭에서의 마스터 퓨즈셀(411) 및 리던던시 퓨즈셀(412)을 프로그래밍함으로써 리페어가 이루어진다. 또한, 로우 디코딩신호(FXAi/FXBi/..)와 리페어 디스에이블신호(TM_FCR)가 사용되어 상기 선택된 로우 퓨즈셀 코딩블럭의 마스터 퓨즈셀(411)에 디스에이블 정보가 프로그래밍되거나, 퓨즈셀 리셋신호(TM_AFR)가 사용되어 모든 로우 및 칼럼 퓨즈셀 코딩블럭의 마스터 퓨즈셀에 디스에이블 정보가 프로그래밍될 수 있다. 또한, 리던던시 회로 디스에이블신호(TM_EFK)가 사용되어 모든 로우 및 칼럼 퓨즈셀 코딩블럭의 출력인 로우 및 칼럼 리던던시 디코더 인에이블신호(RDX_i, RDY_i)가 디스에이블됨에 의해, 모든 리던던시 디코더(도 3의 104)가 동작하지 않도록 할 수 있다. 상기 마스트 퓨즈셀(411)과 리던던시 퓨즈셀(412)은 퓨즈셀 컨트롤블럭(도 3의 107)에서 생성된 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 비트라인 프리챠지신호(FBL_PR), 및 리페어 디스에이블신호(TM_FCR), 퓨즈셀 리셋신호(TM_AFR), 리던던시 회로 디스에이블신호(TM_EFK)가 사용되어, 리페어하고자 하는 로우 어드레스 정보가 저장되거나 저장된 어드레스 정보를 읽어서 로우 퓨즈셀 코딩블럭이 세팅되도록 한다.
상기 마스터 퓨즈셀(411)은 내부 리페어신호(FEN_i) 및 내부 리페어 디스에이블신호(FCR_i)를 수신하여 내부의 강유전체 셀에 인에이블 혹은 디스에이블 정보를 프로그램한다. 반도체 메모리 장치의 동작 시, 상기 저장된 데이터가 읽혀져 생성된 퓨즈 인에이블신호(FUSE_EN)는 상기 로우 퓨즈셀 코딩블럭의 인에이블 혹은 디스에이블을 결정한다.
상기 리던던시 퓨즈셀(412)은 메모리 셀 어레이 내의 셀들 중 불량 셀을 지 정하는 로우 어드레스와 외부 퓨즈셀 인에이블신호(TM_FEN)를 사용함에 의해 어드레스 버퍼(도 3의 112)에서 생성된 퓨즈셀 어드레스(FAiP, FXAiP)를 내부의 강유전체 셀에 프로그램한다. 상기 리던던시 퓨즈셀(412)에 프로그램된 로우 어드레스 정보는 파워가 온 될 때 미리 읽혀지고, 반도체 메모리 장치의 동작 시 입력되는 로우 어드레스와 비교가 수행된다. 만약, 상기 리던던시 퓨즈셀(412)에 프로그램된 어드레스와 동일한 로우 어드레스가 각 리던던시 퓨즈셀(412)로 들어오면, 즉 입력되는 로우 어드레스(XA0P, XA1P, ..., XAiP)가 상기 리던던시 퓨즈셀(412)에 프로그램된 어드레스와 동일하다면, 각각의 리던던시 퓨즈셀(412)로부터 하이 상태의 프로그램된 신호(RA0P, RA1P, ..., RAiP)가 출력된다. 여기서 XAOP, XA1P, ..., XAiP는 도 3에서 의 내부 어드레스(AiP) 중에서 특히 로우 어드레스를 가리킨다. 그리고, 상기 프로그램된 신호(RA0P, RA1P, ..., RAiP)는 낸드 게이트(NX50, NX51)에 의해 낸드 연산이 수행되어져 로우 상태로 된다. 그리고, 상기 로우 상태의 출력은 노어 게이트(NORX50)에 의하여 노어(NOR) 연산이 수행되어져 그 출력은 하이 상태로 된다. 그리고 상기 노어 게이트(NORX50)에 의한 출력인 하이 상태의 출력은 인버터(INVX50)에 의하여 로우 상태로 반전되고, 이 때 상기 리던던시 회로 디스에이블신호(TM_EFK)가 로우 상태라면 노어 게이트(NORX51)에 의하여 로우 리던던시 디코더 인에이블신호(RDX_i)는 하이 상태의 신호가 출력된다. 상기 로우 리던던시 디코더 인에이블신호(RDX_i)의 사용에 의하여 메인 로우 프리디코더 또는 메인 디코더는 디스에이블된다. 그리고, 리던던시 로우 디코더가 동작하게 됨으로써 로우 리페어가 이루어지게 된다.
도 9는 도 4에서의 칼럼 퓨즈셀 코딩블럭을 나타낸 블럭도이다.
도 9를 참조하면, 칼럼 퓨즈셀 코딩블럭은 칼럼 디코딩신호(FYAi/FYBi/..) 및 TM_FCR, TM_AFR 신호가 사용됨에 의해 내부 리페어 신호(FEN_i) 및 내부 리페어 디스에이블신호(FCR_i)를 생성하는 드라이브 블럭_Y(500)와, 마스터 퓨즈셀(511)과 다수의 리던던시 퓨즈셀(512) 및 상기 리던던시 퓨즈셀(512)에 저장된 어드레스 정보와 입력 어드레스를 비교하여 양자가 동일한 경우 칼럼 리던던시 디코더를 인에이블시키는 칼럼 리던던시 디코더 인에이블신호(RDY_i)를 생성하는 인버터(INVY50), 낸드 게이트(NY50, NY51), NOR 게이트(NORY50, NORY51)를 가진 코딩 블럭_Y(510)로 구성되어 있다. 상기 칼럼 퓨즈셀 코딩블럭은 칼럼 퓨즈셀 프리디코더에서 생성된 칼럼 디코딩신호(FYAi /FYBi/...)를 이용하여 내부 리페어신호(FEN_i)를 생성한다. 상기 내부 리페어신호(FEN_i)에 의하여 다수의 칼럼 퓨즈셀 코딩블럭 중에서 하나가 선택되고, 선택된 칼럼 퓨즈셀 코딩블럭의 마스터 퓨즈셀(511) 및 리던던시 퓨즈셀(512)이 프로그램되어짐에 의해 리페어가 이루어진다. 또한, 리페어 디스에이블신호(TM_FCR)와 상기 칼럼 디코딩신호(FYAi, FYBi, ...)가 사용됨에 의해, 디스에이블 정보는 상기 선택된 칼럼 퓨즈셀 코딩블럭의 마스터 퓨즈셀(511)에 프로그램되어질 수 있다. 그리고, 상기 리페어 디스에이블신호(TM_AFR)가 사용됨에 의해, 모든 로우 및 칼럼 퓨즈셀 코딩블럭의 마스터 퓨즈셀(511)에 디스에이블 정보가 프로그램될 수 있다. 리던던시 회로 디스에이블신호(TM_EFK)에 의하여, 모든 로우 및 칼럼 퓨즈셀 코딩블럭의 출력인 로우 및 칼럼 리던던시 디코더 인에이블신호(RDX_i, RDY_i)가 디스에이블됨으로써 모든 리던던시 디코더가 동작하지 않도록 할 수 있다. 상기 마스터 퓨즈셀(511)과 리던던시 퓨즈셀(512)은 퓨즈셀 컨트롤블럭(도 3의 107)에서 생성한 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 비트라인 프리챠지신호(FBL_PR), 및 리페어 디스에이블신호(TM_FCR), 퓨즈셀 리셋신호(TM_AFR), 리던던시 회로 디스에이블신호(TM_EFK)를 사용하여 리페어하고자 하는 칼럼 어드레스 정보를 저장하거나 저장된 어드레스 정보를 읽어서 상기 칼럼 퓨즈셀 코딩블럭을 세팅한다.
상기 마스터 퓨즈셀(511)은 상기 내부 리페어신호(FEN_i) 및 상기 내부 리페어 디스에이블신호(FCR_i)를 수신하여 내부의 강유전체 셀에 인에이블 혹은 디스에이블 정보를 저장한다.
반도체 메모리 장치의 동작 시, 상기 강유전체 셀에 저장된 데이터에 의해 퓨즈 인에이블신호(FUSE_EN)가 칼럼 퓨즈셀 코딩블럭의 인에이블 혹은 디스에이블을 결정한다. 상기 리던던시 퓨즈셀(512)은 불량 셀을 지정하는 칼럼 어드레스와 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 어드레스 버퍼에서 생성된 퓨즈셀 어드레스(FAiP, FYAiP)를 내부의 강유전체 셀에 프로그램한다. 상기 리던던시 퓨즈셀(512)에 프로그램된 칼럼 어드레스 정보는 파워가 온 될 때 미리 읽혀져, 반도체 메모리 장치의 동작시 입력되는 칼럼 어드레스와의 비교가 이루어진다. 만약, 상기 리던던시 퓨즈셀에 프로그램된 어드레스와 동일한 칼럼 어드레스가 각 리던던시 퓨즈셀(512)로 입력되면, 즉 입력되는 칼럼 어드레스(YA0P, YA1P, ..., YAiP)가 상기 리던던시 퓨즈셀(512)에 프로그램된 어드레스와 동일하다면, 각각의 리던던시 퓨즈셀(512)로부터 하이 상태의 프로그램된 신호(RA0P, RA1P, ..., RAiP)가 출력된다. 여기서, YA0P, YA1P, ..., YAiP는 도 3에서의 내부 어드레스(AiP) 중 특히 칼럼 어드레스를 가리킨다. 그리고, 상기 프로그램된 신호(RA0P, RA1P, ..., RAiP)는 낸드 게이트(NY50, NY51)에 의해 낸드 연산이 수행되어져 로우 상태로 된다. 그리고, 상기 로우 상태의 출력은 노어 게이트(NORY50)에 의하여 노어 연산이 수행되어져 그 출력은 하이 상태로 된다. 그리고 상기 노어 게이트(NORY50)에 의한 출력인 하이 상태의 출력은 인버터(INVY50)에 의하여 로우 상태로 반전되고, 이 때 상기 리던던시 회로 디스에이블신호(TM_EFK)가 로우 상태라면 노어 게이트(NORY51)에 의하여 칼럼 리던던시 디코더 인에이블신호(RDY_i)는 하이 상태의 신호가 출력된다. 상기 칼럼 리던던시 디코더 인에이블신호(RDY_i)의 사용에 의하여 메인 칼럼 프리디코더 또는 메인 디코더는 디스에이블된다. 그리고, 리던던시 칼럼 디코더가 동작하게 됨으로써 칼럼 리페어가 이루어지게 된다.
도 10은 도 8 및 도 9의 마스터 퓨즈셀을 나타낸 등가회로도이다.
도 10을 참조하면, 마스터 퓨즈셀은 두 개의 강유전체 셀(FC1, FC2), PMOS(P100, P101), NMOS(N100, N101, N102, N103, N104, N105, N106, N107)의 조합으로 구성되어져 있다.
상기 강유전체 셀(FC1, FC2)에는 불량 셀의 어드레스 정보가 저장된다.
상기 PMOS(P100, P101) 및 NMOS(N100, N101)은 래치(latch) 형태로 구성되어지며, 이는 상기 강유전체 셀(FC1, FC2)에 정보를 저장하거나 저장된 정보가 읽혀지도록 하기 위한 부분이다.
상기 NMOS(N104, N105)는 내부 리페어신호(FEN_i)를 받아 마스터 비트라인 (MFC_BL, MFC_BLb)에 퓨즈셀 코딩블럭의 인에이블 정보를 입력한다.
상기 NMOS(N102, 103)는 내부 리페어 디스에이블신호(FCR_i)를 받아 마스터 비트라인(MFC_BL/MFC_BLb)에 디스에이블 정보를 입력한다.
상기 NMOS(N106, N107)은 비트라인 프리챠지신호(FBL_PR)에 응답하여 파워 업(power up)시 비트라인이 접지 전압으로 프리챠지되게 한다. 상기 비트라인 프리챠지신호(FBL_PR)는 파워 온오프신호(PONF)에 의해 인에이블고, 상기 강유전체 셀(FC1, FC2)에 프로그램되어 있는 어드레스 정보가 읽혀지기 전에 플레이트 펄스(FPL)에 의해 디스에이블 된다.
상기 마스터 퓨즈셀은 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 내부 리페어신호(FEN_i), 내부 리페어 디스에이블신호(FCR_i), 및 비트라인 프리챠지신호(FBL_PR)를 수신하여, 퓨즈셀 코딩블럭(도 3의 103)의 인에이블 혹은 디스에이블 정보를 내부의 상기 강유전체 셀(FC1, FC2)에 저장한다. 그리고, 반도체 메모리 장치의 동작 시, 상기 마스터 비트라인(MFC_BL, MFC_BLb)으로 상기 강유전체 셀(FC1, FC2)에 저장된 정보가 입력되어지며, 이에 의하여 퓨즈 인에이블신호(FUSE_EN)가 생성된다. 그리고, 상기 퓨즈 인에이블신호(FUSE_EN)에 의하여 퓨즈셀 코딩블럭(도 3의 106)이 제어된다.
도 8 및 도 9에서 보여지는 바와 같이, 디코딩신호(FAi)에 의해 선택된 퓨즈셀 코딩블럭이 리페어에 사용되기 위해서는 하이 상태의 퓨즈 인에이블신호(FUSE_EN)가 필요하다. 따라서, 상기 내부 리페어신호(FEN_i)를 사용함에 의해, 상기 마스터 비트라인(MFC_BL, MFC_BLb)는 각각 하이 상태, 로우 상태가 된다. 그리 고, 상기 마스터 비트라인(MFC_BL, MFC_BLb)의 하이 상태, 로우 상태에 의하여 상기 강유전체 셀(FC1)은 하이 상태의 정보를 저장하고, 상기 강유전체 셀(FC2)은 로우 상태의 정보를 저장한다. 이렇게 저장된 인에이블 정보는 파워가 온 될 때 퓨즈셀 컨트롤블럭에서 생성된 플레이트 펄스(FPL) 및 센스앰프 인에이블신호(FSAP)에 의해 NMOS(N100, N101), PMOS(P100, P101)로 구성된 래치회로를 거쳐 하이 상태의 퓨즈 인에이블신호(FUSE_EN)로 출력되게 된다. 하이 상태의 상기 퓨즈 인에이블신호(FUSE_EN)는 다수의 리던던시 퓨즈셀(412)의 출력을 논리합하는 NAND 게이트(NX50, NX51)를 제어하여 퓨즈셀 코딩블럭을 인에이블시킨다. 리페어에 사용하지 않는 퓨즈셀 코딩블럭이 오동작하는 것을 방지하기 위해, 리페어 디스에이블신호(TM_FCR) 및 퓨즈셀 리셋신호(TM_AFR)에 의하여 생성된 내부 리페어 디스에이블신호(FCR_i)은 퓨즈셀 코딩블럭에 디스에이블 정보를 입력하여 초기화시킨다. 상기 내부 리페어 디스에이블신호(FCR_i)에 의해 강유전체 셀(FC1)과 강유전체 셀(FC2)에 각각 로우 상태, 하이 상태의 정보가 저장되고, 반도체 메모리 장치의 동작 시 로우 상태의 퓨즈 인에이블신호(FUSE_EN)가 출력되어 퓨즈셀 코딩블럭이 동작하지 않도록 한다.
도 11은 도 8 및 도 9의 리던던시 퓨즈셀을 나타낸 등가회로도이다.
도 11을 참조하면, 리던던시 퓨즈셀은 두 개의 강유전체 셀(FC3, FC4), 래치(latch)회로, NMOS(N113, N114, N115, N116,N117, N118), 및 인버터(INV101, INV102)을 포함하고 있다.
상기 두 개의 강유전체 셀(FC3, FC4)은 퓨즈셀 코딩블럭으로 입력되는 어드 레스 정보를 저장한다.
상기 래치회로는 한 쌍의 PMOS(P111, P112) 및 한 쌍의 NMOS(N111, N112)로 구성되어져 있으며, 상기 강유전체 셀(FC3, FC4)에 정보를 저장하거나 저장된 정보를 읽는 역할을 한다.
상기 NMOS(N113, N114)는 내부 리페어신호(FEN_i)에 응답하여 상기 강유전체 셀(FC3, FC4)에 어드레스 정보인 퓨즈셀 어드레스(FAiP)를 입력한다.
상기 인버터(INV101)는 메인 비트라인(FBL) 및 레퍼런스 비트라인(FBLb)에 입력되는 상기 퓨즈셀 어드레스(FAiP)를 서로 다른 두 상태로 만드는 역할을 한다.
상기 인버터(INV102)는 내부 어드레스(AiP)와 상기 강유전체 셀(FC3, FC4)에 저장된 어드레스 정보를 비교하기 위해 상기 내부 어드레스(AiP)를 서로 다른 두 상태로 만드는 역할을 한다.
상기 NMOS(N117, N118)는 상기 강유전체 셀(FC3, FC4)에 프로그램된 어드레스 정보에 따라 상기 내부 어드레스(AiP)의 두 상태의 경로(path)를 온 혹은 오프시키는 역할을 한다.
상기 NMOS(N115, N116)는 비트라인 프리챠지신호(FBL_PR)에 응답하여 파워 업(power up)시 상기 비트라인(FBL, FBLb)이 접지 전압으로 프리챠지되게 한다.
상기 리던던시 퓨즈셀은 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 내부 리페어신호(FEN_i)를 받아 리페어하고자 하는 불량 셀의 어드레스 정보를 내부의 상기 강유전체 셀(FC3, FC4)에 저장하거나 리페어된 어드레스 정보와 입력된 어드레스가 동일한지를 비교한다. 즉, 상기 리던던시 퓨즈셀에 어드레스 정보를 프 로그램하는 리페어 과정은 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 어드레스 버퍼부에서 출력된 퓨즈셀 어드레스의 서로 다른 두 상태가 상기 내부 리페어신호(FEN_i)에 응답하여 각각 상기 비트라인(FBL, FBLb)에 입력되어 상기 강유전체 셀(FC3, FC4)에 저장됨에 의해 이루어진다. 상기 강유전체 셀(FC3, FC4)에 저장된 어드레스 정보는 파워 온 시 상기 플레이트 펄스(FPL)에 응답하여 상기 강유전체 셀(FC3, FC4)에서 출력되어 상기 래치회로에 의해 센싱(sensing)된다.
상기 리던던시 퓨즈셀에 프로그램된 어드레스 정보와 반도체 메모리 장치의 동작시 입력되는 상기 내부 어드레스(AiP)가 하이 상태로 동일할 경우, 상기 내부 어드레스(AiP)와 연결된 상기 NMOS(N118)가 온되어 하이 상태의 프로그램된 신호(RAiP)가 출력된다. 반대로, 상기 내부 어드레스(AiP)와 상기 리던던시 퓨즈셀에 프로그램된 어드레스 정보가 다른 경우, 상기 내부 어드레스(AiP)와 연결된 상기 NMOS(N118)는 오프되고 상기 내부 어드레스(AiP)의 반대 상태에 연결된 NMOS(N117)가 On됨으로써 로우 상태의 프로그램된 신호(RAiP)가 출력된다. 상기 저장된 어드레스 정보와 상기 내부 어드레스(AiP)가 로우 상태로 동일한 경우, 상기 내부 어드레스(AiP)와 연결된 NMOS(N118)는 오프되고 상기 내부 어드레스(AiP)의 반대 상태의 NMOS(N117)가 온되어 하이 상태의 프로그램된 신호(RAiP)가 출력된다. 즉, 저장된 어드레스 정보와 입력되는 내부 어드레스(AiP)가 동일하면 하이 상태의 프로그램된 신호(RAiP)가 출력되고, 다른 경우에는 로우 상태의 프로그램된 신호(RAiP)가 출력된다.
도 3 내지 도 11을 참조하면, 본 발명은 리던던시 프로그램용 물리적 퓨즈들 을 사용함이 없이도, 반도체 메모리 장치의 메모리 셀 어레이 내의 메모리 셀들 중에서 불량 메모리 셀을 가리키는 어드레스에 응답하여 리던던시 디코딩 인에이블 신호(RDAi)를 생성하기 위한 리던던시 회로에 있어서, 퓨즈셀 코딩블럭(106)은 불휘발성의 마스터 퓨즈셀(411)을 가지며 상기 마스터 퓨즈셀(411)에 연결되어 상기 어드레스의 비트들에 대응된 수의 불휘발성 리던던시 퓨즈셀들(412)로 이루어진 단위 퓨즈 셀 코딩블럭을 복수로 포함하며, 상기 마스터 퓨즈셀(411)이 활성화된 경우에 상기 어드레스 중 리페어 동작 시에만 형성되는 리던던시 어드레스 경로를 통해 제공되는 어드레스에 응답되어진 상기 리던던시 디코딩 인에이블 신호(RDAi)가, 대응되는 단위 퓨즈 셀 코딩블럭(412)을 통해 출력되도록 한다.
그리고, 상기 리페어 동작 시 인가되는 리던던시 관련 신호들에 응답하여 상기 퓨즈셀 코딩블럭을 단위 블럭별로 제어하기 위한 제어신호들을 상기 퓨즈셀 코팅블럭으로 인가하는 블럭을 크게 리던던시 제어블럭으로 볼 수 있다. 여기서, 리던던시 관련 신호들은 파워 온오프신호(PONF), 플레이트 펄스(FPL), 센스앰프 인에이블신호(FSAP), 비트라인 프리챠지신호(FBL_PR), 퓨즈셀 리셋신호(TM_AFR), 리페어 디스에이블신호(TM)_FCR), 및 리던던시 회로 디스에이블신호(TM_EFK) 등을 일컫는다.
도 12는 도 3의 파워업 모드 및 퓨즈셀 리셋 모드의 동작 타이밍도이다. 상기 퓨즈셀 리셋 모드는 리페어에 앞서 모든 퓨즈셀 코딩블럭을 초기화시키는 동작 모드이다.
도 3 및 도 12를 참조하면, 파워 업 모드에서는 파워가 온되어 소정의 레벨 에 도달할 때 이를 감지하여 파워센서(108)에서 파워 온오프신호(PONF)가 출력된다. 그리고, 상기 파워 온오프신호(PONF)에 의해 퓨즈셀 컨트롤블럭(107)에서 플레이트 펄스(FPL)가 생성된다. 상기 플레이트 펄스(FPL)에 응답하여, 퓨즈셀 코딩블럭106)의 마스터 퓨즈셀(도 8의 411) 및 리던던시 퓨즈셀(도 8의 412) 내의 강유전체 셀(FC1, FC2, FC3, FC4)에 저장된 퓨즈셀 코딩블럭(106)의 인에이블 혹은 디스에이블 정보, 및 어드레스 정보는 비트라인(MFC_BL, MFC_BLb, FBL, FBLb)으로 출력된다. 그리고, 상기 디스에이블 정보 혹은 디스에이블 정보, 및 상기 어드레스 정보는 센스앰프 인에이블신호(FSAP)에 응답하여 래치회로에 의하여 프리센싱(pre-sensing) 및 증폭된다. 이 때 강유전체 셀(FC1, FC2, FC3, FC4)에 저장된 정보가 손실되는 것을 방지하기 위해, 파워 온오프신호(PONF)가 인에이블될 때부터 플레이트 펄스(FPL)가 인에이블되기 전까지 비트라인 프리챠지신호(FBL_PR)에 의하여, 상기 비트라인(MFC_BL, MFC_BLb, FBL, FBLb)를 접지 전압으로 프리챠지시켜 준다. 이와 같이 파워가 온될 때 미리 퓨즈셀 코딩블럭(106)에서 리페어 정보를 읽어 리던던시 회로를 세팅함으로써, 입력되는 어드레스와 프로그램된 어드레스를 비교하여 리던던시 셀을 구동하는데 소모되는 시간을 줄이도록 하였다.
퓨즈셀 리셋 모드에서는 퓨즈셀 리셋신호(TM_AFR)에 응답하여 마스터 퓨즈셀(도 8의 411)에 디스에이블 정보가 프로그램되어, 모든 퓨즈셀 코딩블럭의 마스터 퓨즈셀은 초기화된다. 이렇게 함으로써, 리페어 시 디코딩 신호에 의해 선택된 퓨즈셀 코딩블럭만 동작하고, 리페어 이후에 리페어에 사용되지 않은 퓨즈셀 코딩블럭이 오동작하는 것이 방지된다.
도 13은 도 3의 리페어 모드 및 동작시 리페어 결과를 나타낸 동작 타이밍도이다.
도 3 및 도 13을 참조하면, 리페어 모드에서는 불량 셀을 지정하는 어드레스와 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 하나의 퓨즈셀 코딩블럭이 선택되고, 선택된 퓨즈셀 코딩블럭(106)의 마스터 퓨즈셀(도 8의 411) 및 리던던시 퓨즈셀(도 8의 412)에 리페어 정보가 프로그램된다. 리페어 정보를 위한 별도의 데이타 입력 없이 상기 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해, 플레이트 펄스(FPL) 및 불량 셀을 나타내는 어드레스인 퓨즈셀 어드레스(FAiP)만으로 내부 리페어신호(FEN_i)에 의하여 제어되어 각각의 리던던시 퓨즈셀이 프로그램될 수 있다. 이 때, 센스앰프 인에이블신호(FSAP)를 소정의 시간 동안 디스에이블시킴으로써, 보다 안정적인 프로그램이 가능하게 된다. 또한 도 7의 퓨즈셀 컨트롤블럭(107)에서 생성된 내부 퓨즈셀 인에이블신호(TM_FENi)에 의하여, 상기 내부 리페어신호(FEN_i)가 외부 퓨즈셀 인에이블신호(TM_FEN)에 의해 생성된 퓨즈셀 어드레스(FAiP)보다 먼저 디스에이블되도록 하여 퓨즈셀 코딩블럭 내에 잘못된 정보가 저장되는 것이 방지된다.
노말 동작 모드에 있어서는 , 리페어 이후 연속적으로 반도체 메모리 장치의 동작이 가능하도록 하기 위해 센스앰프 인에이블신호(FSAP)를 인에이블 상태로 유지하여 래치회로가 계속 동작되도록 한다. 리페어 이후에 노말 동작시 상기 불량 셀을 지정하는 어드레스가 입력되었을 경우 퓨즈셀 코딩블럭에서는 리던던시 디코더 인에이블신호(RDX_i, RDY_i)가 인에이블되도록 하였다. 상기 리던던시 디코더 인에이블신호(RDX_i, RDY_i)에 의하여 리던던시 디코더가 동작되고, 메인 디코더는 디스에이블 되어 불량 셀은 리던던시 셀로 대체되도록 하였다.
도 14는 도 3의 리페어 모드와 리페어에 사용된 퓨즈셀 코딩블럭을 디스에이블 상태로 하는 퓨즈셀 디스에이블 모드를 나타낸 동작 타이밍도이다.
리페어 이후, 퓨즈셀 코딩블럭의 리던던시 퓨즈셀에 결함이 있는 경우, 해당 퓨즈셀 코딩블럭이 동작하지 않도록 하고 다른 퓨즈셀 코딩블럭을 사용하여 다시 리페어 하여야 한다. 따라서 도 14에서 보여지는 바와 같이, 리페어 디스에이블신호(TM_FCR)와 상기 퓨즈셀 코딩블럭을 선택하는 어드레스에 의하여 생성된 내부 리페어 디스에이블신호(FCR_i)를 이용하여 여러 개의 퓨즈셀 코딩블럭 중에 불량 셀을 가진 퓨즈셀 코딩블럭만 디스에이블시킬 수 있다. 상기 리페어 디스에이블 모드 후에 다른 퓨즈셀 코딩블럭을 선택하여 다시 리페어를 수행한다.
도 15는 본 발명의 일실시예에 의한 리페어 방법을 나타낸 흐름도로서, 메모리 셀 테스트 중에 발생한 페일(fail)을 바로 리페어 하는 방법을 나타낸 것이다.
도 15를 참조하면, 먼저 리던던시 회로 디스에이블신호(TM_EFK)를 이용하여 모든 퓨즈셀 코딩블럭의 출력을 디스에이블 상태로 만들거나 퓨즈셀 리셋신호(TM_AFR)를 이용하여 모든 퓨즈셀 코딩블럭을 초기화 시킨 후(S101), 시작 어드레스를 0으로 세팅하고(S102) 메인셀 테스트를 수행한다.
그리고, 상기 메인셀 테스트 중 페일이 있는지를 판단하여(S104) 메모리셀 테스트 중에 페일이 검출될 경우, 메인셀의 페일 정보를 출력하고(S105), 불량 셀을 지정하는 어드레스로부터 로우(row) 페일인지 칼럼(column) 페일인지를 분류한다.(S106) 상기 분류 결과로부터, 로우 리페어 할 것인지 칼럼 리페어 할 것인지 를 판단한다.(S107)
만약 로우 페일인 경우, 그 페일이 리페어 가능한지를 판단하여(S108), 리페어가 불가능한 경우에는 그 페일 결과를 그대로 출력한다.(S127) 반대로, 리페어가 가능한 경우에는, 로우 어드레스는 상기 불량 셀을 지정하는 어드레스가 되도록 하고(S110), 칼럼 어드레스는 리페어시 사용하고자 하는 로우 퓨즈셀 코딩블럭을 선택하는 어드레스가 되도록 하여 로우 퓨즈셀 블럭을 선택한다(S109). 또한, 별도의 어드레스(Aj)의 하이 상태를 이용하여 로우 퓨즈셀 프리디코더를 인에이블 시키고 칼럼 퓨즈셀 프리디코더를 디스에이블시킨다. 외부 퓨즈셀 인에이블신호(TM_FEN)의 제어에 의하여 어드레스 버퍼부로부터 퓨즈셀 어드레스(FAiP, FAiPB)를 출력하고 로우 퓨즈셀 코딩블럭의 마스터 퓨즈셀과 리던던시 퓨즈셀 내의 인에이블 정보 혹은 디스에이블 정보, 및 상기 로우 어드레스를 프로그램함에 의해 리페어가 수행된다.(S111)
만약, 칼럼 페일인 경우, 그 페일이 리페어 가능한지를 판단하여(S122), 리페어가 불가능한 경우에는 그 페일 결과를 그대로 출력한다.(S126) 반대로, 리페어가 가능한 경우에는 칼럼 어드레스는 불량 셀을 지정하는 어드레스가 되도록 하고(S124), 로우 어드레스는 리페어 시 사용하고자 하는 칼럼 퓨즈셀 코딩블럭을 선택하는 어드레스가 되도록 하여 칼럼 퓨즈셀 코딩블럭을 선택한다.(S123) 또한, 상기 별도의 어드레스(Aj)의 하이 상태를 이용하여 로우 퓨즈셀 프리디코더를 디스에이블시키고 칼럼 퓨즈셀 프리디코더를 인에이블시킨다. 상기 로우 리페어와 동일한 방법으로, 외부 퓨즈셀 인에이블신호(TM_FEN)의 제어에 의하여 칼럼 퓨즈셀 코딩블 럭을 프로그램함에 의해 리페어가 수행된다.(S125) 로우 또는 칼럼 리페어가 종료되면 리던던시셀 테스트를 하여(S112) 리던던시셀의 불량 여부를 확인한다. 만약 상기 리던던시셀이 패스인 경우에는 최종 어드레스인지 여부를 판단하여(S114), 최종 어드레스인 경우에는 패스 결과를 출력하고(S115), 그렇지 않다면 어드레스를 증가(S118)하여 메인 셀 확인단계(S103)로 리턴된다. 만약 리페어에 사용된 리던던시셀에 페일이 존재할 경우, 리페어 디스에이블신호(TM_FCR)을 이용하여 해당 퓨즈셀 코딩블럭에 디스에이블 정보를 입력하고 다른 퓨즈셀 코딩블럭을 이용하여 다시 리페어가 수행된다. 즉, 리던던시셀의 페일 결과를 출력하고(S119), 그 출력에 의하여 사용된 퓨즈셀 블럭이 선택되어지고(S120), 상기 사용된 퓨즈셀 블럭이 디스에이블되며(S121), 다시 로우 리페어 할 것인지 칼럼 리페어 할 것인지를 판단하는 단계(S107)로 진행된다.
상기와 같이 리페어 이후 리던던시셀 테스트가 수행될 수도 있으며, 또한 메인 셀 테스트 전에 리던던시 셀 및 마스터 퓨즈셀, 리던던시 퓨즈셀이 먼저 수행될 수도 있다.
도 16은 본 발명의 일실시예에 의한 리페어 방법을 나타낸 흐름도로서, 메인 셀을 테스트한 후 그 테스트 결과로부터 생성된 리페어 알고리즘이 사용되어 리페어가 수행되는 방법이 도시되어 있다.
도 16을 참조하면, 리던던시 회로 디스에이블신호(TM_EFK)를 사용하여 모든 퓨즈셀 코딩블럭의 출력을 디스에이블시키거나 퓨즈셀 리셋신호(TM_AFR)를 사용하여 모든 퓨즈셀 코딩블럭을 초기화 시킨 후(S201), 메인 셀을 테스트한다.(S202) 상기 메인 셀에 페일이 있는지를 판단하여(S203), 상기 메인 셀에 페일이 없는 경우에는 패스 결과를 출력한다.(S220) 반대로, 상기 메인 셀에 페일이 있는 경우에는 상기 메인 셀의 페일 정보를 출력하고(S204), 상기 테스트 결과로부터 얻어진 리페어 여부 및 리페어 방법 등의 리페어 알고리즘을 이용하여 로우 리페어 혹은 칼럼 리페어가 수행된다. 리페어 알고리즘은 도 15에서의 그것과 동일하므로 상세한 설명은 생략한다.
다만, 이 경우, 리던던시셀 테스트는 상기 메인 셀 테스트 이전이나 리페어 이후에 수행하여 확인된다. 상기 메인 셀 테스트 이전에 상기 리던던시 셀 테스트를 한 경우, 불량 리던던시 셀에 해당하는 퓨즈셀 코딩블럭은 리페어시 사용되지 않도록 한다. 또한 리페어 이후에 상기 리던던시 셀 테스트를 하는 경우, 리페어 이후 전체 셀 테스트가 수행되어 리던던시 셀에 불량이 발생하면 해당 퓨즈셀 코딩블럭은 디스에이블 상태로 되고, 다른 퓨즈셀 코딩블럭이 사용되어 추가적인 리페어가 수행된다.
상술한 바와 같이, 본 발명은 종래의 물리적인 퓨즈의 커팅에 의한 리페어 방법 대신 강유전체 셀을 적용한 프로그램 가능한 퓨즈셀을 구비한 반도체 메모리 장치에 관한 것이다. 그리고, 어드레스가 다수의 퓨즈셀 코딩블럭 중 하나의 퓨즈셀 코딩블럭을 선택하는 디코딩 정보로 사용되는 동시에, 퓨즈셀 코딩블럭에 프로그램되는 불량 셀의 정보로도 사용되는 전기적 리페어(electrical rapair) 방법에 관한 것이다.
본 발명의 실시예에 따른 리던던시 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 종래의 물리적인 리페어를 하는 경우 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점을 개선하였다.
또한, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 불량 셀의 발생시 리페어의 시기 및 횟수의 제한을 최소화하는 효과가 있다.
또한, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 레이저빔에 의하여 퓨즈를 끊는 물리적인 리페어 방법을 위하여 반도체 메모리 장치를 제조함에 있어서 광학적 창(optical window)을 위한 별도의 추가적인 공정이 필요한데, 이러한 공정이 불필요하게 되는 효과가 있다.
또한, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 파워가 온될 때 미리 퓨즈셀 코딩블럭에서 리페어 정보를 읽어 리던던시 회로를 세팅함으로써, 입력되는 어드레스와 프로그램된 어드레스를 비교하여 리던던시 셀을 구동하는데 소모되는 시간을 줄이도록 하는 효과가 있다.
또한, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 불량 셀을 지정하는 어드레스를 저장하고 상기 어드레스를 리페어 정보로 사용하는 동시에 다수의 리던던시 회로 중 하나를 선택하여 리페어를 수행하도록 하기 위한 디코딩 정보로도 사용되는 효과가 있다.

Claims (30)

  1. 반도체 메모리 장치의 리던던시 회로에 있어서:
    리페어시 불량 셀을 지정하는 외부 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부; 및
    상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비함을 특징으로 하는 리던던시 회로.
  2. 제1항에 있어서,
    상기 어드레스 버퍼부는 리페어시 상기 리던던시 회로를 인에이블시키는 외부퓨즈셀 인에이블신호에 의하여 제어됨을 특징으로 하는 리던던시 회로.
  3. 제2항에 있어서,
    상기 어드레스 버퍼부는, 상기 외부 어드레스와 상기 외부 퓨즈셀 인에이블신호의 앤드 출력인 퓨즈셀 어드레스를 출력하는 것을 특징으로 하는 리던던시 회로.
  4. 제3항에 있어서,
    상기 어드레스 버퍼부는 내부 어드레스를 출력하는 어드레스 버퍼회로를 더 가짐을 특징으로 하는 리던던시 회로.
  5. 제4항에 있어서,
    상기 퓨즈셀 코딩블럭은 상기 퓨즈셀 코딩블럭이 인에이블되도록 하기 위한 퓨즈 인에이블신호를 생성하는 마스터 퓨즈셀을 구비함을 특징으로 하는 리던던시 회로.
  6. 제5항에 있어서,
    상기 퓨즈셀 코딩블럭은, 상기 외부 퓨즈셀 인에이블신호에 의하여 상기 리던던시 회로가 디스에이블된 경우, 상기 어드레스 버퍼부에서 출력되는 내부 어드레스와 상기 저장된 퓨즈셀 어드레스를 비교하여, 그 결과인 프로그램된 신호를 출력하는 리던던시 퓨즈셀을 구비함을 특징으로 하는 리던던시 회로.
  7. 제6항에 있어서,
    상기 프로그램된 신호는 상기 어드레스 버퍼부에서 출력되는 내부 어드레스와 상기 저장된 퓨즈셀 어드레스가 동일한 경우에는 하이 상태의 신호이고, 상이한 경우에는 로우 상태의 신호인 것을 특징으로 하는 리던던시 회로.
  8. 반도체 메모리 장치의 리던던시 회로에 있어서:
    외부 퓨즈셀 인에이블신호에 의해 제어되며, 불량셀을 지정하는 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부;
    상기 외부 퓨즈셀 인에이블신호에 응답하여, 내부 퓨즈셀 인에이블신호, 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호를 출력하는 퓨즈셀 컨트롤블럭;
    상기 내부 퓨즈셀 인에이블신호, 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호에 의해 제어되며, 상기 퓨즈셀 어드레스에 응답하여 퓨즈셀 디코딩신호를 출력하는 퓨즈셀 프리디코더; 및
    상기 퓨즈셀 디코딩신호에 의해 제어되고, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비함을 특징으로 하는 리던던시 회로.
  9. 제8항에 있어서,
    상기 어드레스 버퍼부는, 상기 외부 어드레스와 상기 외부 퓨즈셀 인에이블신호의 낸드 출력인 퓨즈셀 어드레스를 출력하며, 버퍼링된 신호인 내부 어드레스를 출력하는 것을 특징으로 하는 리던던시 회로.
  10. 제9항에 있어서,
    상기 플레이트 펄스는 상기 리던던시 회로 내로 공급되어지는 파워가 소정의 레벨이 되는 경우에 응답하는 것을 특징으로 하는 리던던시 회로.
  11. 제10항에 있어서,
    상기 플레이트 펄스는 상기 퓨즈셀 코딩블럭을 초기화시키기 위한 퓨즈셀 리셋신호에 의해 제어되는 것을 특징으로 하는 리던던시 회로.
  12. 제8항에 있어서,
    상기 센스앰프 인에이블신호는 상기 플레이트 펄스 ,및 상기 리던던시 회로 내로 공급되어지는 파워에 의해 제어되는 것을 특징으로 하는 리던던시 회로.
  13. 제12항에 있어서,
    상기 플레이트 펄스는 상기 파워보다 딜레이되는 것을 특징으로 하는 리던던시 회로.
  14. 제8항에 있어서,
    상기 비트라인 프리챠지신호는 상기 플레이트 펄스와 상기 리던던시 회로 내로 공급되어지는 파워에 의해 제어되는 것을 특징으로 하는 리던던시 회로.
  15. 제8항에 있어서,
    상기 내부 퓨즈셀 인에이블신호는 상기 센스앰프 인에이블신호에 의하여 제어되는 것을 특징으로 하는 리던던시 회로.
  16. 제15항에 있어서,
    상기 센스앰프 인에이블신호는 상기 외부 퓨즈셀 인에이블신호보다 딜레이되는 것을 특징으로 하는 리던던시 회로.
  17. 제9항에 있어서,
    상기 퓨즈셀 코딩블럭은, 상기 퓨즈셀 디코딩신호 및 리페어 디스에이블신호의 응답인 내부 리페어신호를 출력하는 드라이브블럭을 구비함을 특징으로 하는 리던던시 회로.
  18. 제17항에 있어서,
    상기 드라이브블럭은 상기 퓨즈셀 디코딩신호, 상기 리페어 디스에이블신호, 및 퓨즈셀 리셋신호의 응답인 내부 리페어 디스에이블신호를 더 출력하는 것을 특징으로 하는 리던던시 회로.
  19. 제18항에 있어서,
    상기 퓨즈셀 코딩블럭은 상기 내부 리페어 디스에이블신호, 상기 내부리페어신호, 및 상기 플레이트 펄스에 응답하여 리던던시 디코더 인에이블신호의 출력을 제어하는 마스터 퓨즈셀을 구비함을 특징으로 하는 리던던시 회로.
  20. 제19항에 있어서,
    상기 마스터 퓨즈셀은 상기 퓨즈셀 어드레스를 저장하기 위한 강유전체 셀을 구비함을 특징으로 하는 리던던시 회로.
  21. 제20항에 있어서,
    상기 퓨즈셀 코딩블럭은 리던던시 회로 디스에이블신호에 의해 제어되며, 상기 내부 리페어 디스에이블신호 및 상기 플레이트 펄스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 리던던시 퓨즈셀을 구비함을 특징으로 하는 리던던시 회로.
  22. 제21항에 있어서,
    상기 리던던시 퓨즈셀은 상기 퓨즈셀 어드레스를 저장하기 위한 강유전체 셀을 구비함을 특징으로 하는 리던던시 회로.
  23. 제22항에 있어서,
    상기 리던던시 퓨즈셀은 상기 강유전체 셀에 저장된 퓨즈셀 어드레스와 상기 내부 어드레스를 비교하여 양자가 동일한 경우에는 리던던시 디코더 인에이블신호를 출력하는 것을 특징으로 하는 리던던시 회로.
  24. 반도체 메모리 장치의 리던던시 회로에 있어서:
    불량셀을 지정하는 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부;
    상기 퓨즈셀 어드레스에 응답하여 퓨즈셀 디코딩신호를 출력하는 퓨즈셀 프리디코더; 및
    상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며, 상기 저장된 퓨즈셀 어드레스 및 상기 퓨즈셀 디코딩신호에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비하는 것을 특징으로 하는 리던던시 회로.
  25. 제24항에 있어서,
    상기 퓨즈셀 코딩블럭은 플레이트 펄스, 센스앰프 인에이블신호, 및 비트라인 프리챠지신호에 의해 제어되는 것을 특징으로 하는 리던던시 회로.
  26. 제 25항에 있어서,
    상기 플레이트 펄스, 센스앰프 인에이블신호, 및 프리챠지신호는 리던던시 회로에 공급되어지는 파워가 소정의 레벨인 경우에 응답하는 퓨즈셀 컨트롤블럭에 의해 출력되는 것을 특징으로 하는 리던던시 회로.
  27. 제 26항에 있어서,
    상기 퓨즈셀 컨트롤블럭은, 상기 파워가 소정의 레벨인 경우에 이를 센싱하여 파워 온오프신호를 생성하는 파워 센서에 의한 출력에 응답하는 것을 특징으로 하는 리던던시 회로.
  28. 리던던시 프로그램용 물리적 퓨즈들을 사용함이 없이도, 반도체 메모리 장치의 메모리 셀 어레이 내의 메모리 셀들 중에서 결함 메모리 셀을 가리키는 어드레스에 응답하여 리던던시 디코딩 인에이블 신호를 생성하기 위한 리던던시 회로에 있어서:
    불휘발성의 마스터 퓨즈셀을 가지며 상기 마스터 퓨즈셀에 연결되어 상기 어드레스의 비트들에 대응된 수의 불휘발성 리던던시 퓨즈셀들로 이루어진 단위 퓨즈 셀 코딩블럭을 복수로 포함하며, 상기 마스터 퓨즈셀이 활성화된 경우에 상기 어드레스 중 리페어 동작 시에만 형성되는 리던던시 어드레스 경로를 통해 제공되는 어드레스에 응답되어진 상기 리던던시 디코딩 인에이블 신호가, 대응되는 단위 퓨즈 셀 코딩블럭을 통해 출력되도록 하는 퓨즈 셀 코딩블럭과;
    상기 리페어 동작 시 인가되는 리던던시 관련 신호들에 응답하여 상기 퓨즈 셀 코딩블럭을 단위 블럭별로 제어하기 위한 제어신호들을 상기 퓨즈 셀 코팅블럭으로 인가하는 리던던시 제어블럭을 가짐을 특징으로 하는 리던던시 회로.
  29. 반도체 메모리 장치에서 리던던시 회로에 의한 리페어 방법에 있어서:
    상기 리던던시 회로를 인에이블 하기 위한 리던던시 인에이블신호에 의하여 인에이블되어, 불량 셀을 지정하는 어드레스를 저장하기 위한 강유전체 셀을 포함하는 퓨즈셀 코딩블럭을 초기화하는 단계;
    상기 불량 셀에 대하여 로우 리페어 할 것인지 칼럼 리페어 할 것인지를 분석하는 단계;
    상기 불량 셀의 리페어 가능여부를 판단하는 단계; 및
    상기 어드레스에 의하여 상기 퓨즈셀 코딩블럭 중 하나의 퓨즈셀 코딩블럭을 선택하는 단계를 포함하는 것을 특징으로 하는 리페어 방법.
  30. 반도체 메모리 장치에서 리던던시 회로에 의한 리페어 방법에 있어서:
    상기 리던던시 회로를 인에이블 하기 위한 리던던시 인에이블신호에 의하여 인에이블되어, 불량 셀을 지정하는 어드레스를 저장하기 위한 강유전체 셀을 포함하는 퓨즈셀 코딩블럭을 초기화하는 단계;
    상기 불량 셀의 리페어 가능여부를 판단하는 단계; 및
    상기 어드레스에 의하여 상기 퓨즈셀 코딩블럭 중 하나의 퓨즈셀 코딩블럭을 선택하는 단계를 포함하는 것을 특징으로 하는 리페어 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830742B2 (en) 2007-01-25 2010-11-09 Samsung Electronics Co., Ltd. Semiconductor memory device and memory cell accessing method thereof
US7929372B2 (en) 2007-01-25 2011-04-19 Samsung Electronics Co., Ltd. Decoder, memory system, and physical position converting method thereof
KR20140131207A (ko) * 2013-05-03 2014-11-12 삼성전자주식회사 퓨즈 프로그래밍 회로를 구비한 반도체 메모리 장치 및 그에 따른 퓨즈 프로그래밍 방법
KR20190136967A (ko) * 2018-05-30 2019-12-10 에이알엠 리미티드 메모리 애플리케이션용 중복 회로

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
US20080192543A1 (en) * 2007-02-12 2008-08-14 Qimonda North America Corp. Method and Apparatus for Selecting Redundant Memory Cells
US7940582B2 (en) * 2008-06-06 2011-05-10 Qimonda Ag Integrated circuit that stores defective memory cell addresses
KR101062757B1 (ko) * 2009-07-31 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로
KR101094997B1 (ko) * 2010-07-26 2011-12-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리페어 처리방법
KR101178561B1 (ko) * 2010-08-30 2012-09-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
US8683276B2 (en) 2012-02-15 2014-03-25 Industrial Technology Research Institute Apparatus and method for repairing an integrated circuit
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
KR20140013695A (ko) 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
WO2014074390A1 (en) * 2012-11-06 2014-05-15 Rambus Inc. Memory repair using external tags
KR20150006167A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 시스템 및 그 리페어 방법
US9543015B1 (en) * 2015-09-22 2017-01-10 Nxp Usa, Inc. Memory array and coupled TCAM architecture for improved access time during search operation
CN106548809A (zh) 2015-09-22 2017-03-29 飞思卡尔半导体公司 处理缺陷非易失性存储器
CN108735268B (zh) * 2017-04-19 2024-01-30 恩智浦美国有限公司 非易失性存储器修复电路
US11646095B2 (en) * 2020-03-06 2023-05-09 Micron Technology, Inc. Configurable soft post-package repair (SPPR) schemes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2821298B2 (ja) * 1991-11-26 1998-11-05 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
US6025736A (en) * 1993-01-08 2000-02-15 Dynalogic Fast reprogrammable logic with active links between cells
US5815512A (en) * 1994-05-26 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory testing device
KR0158484B1 (ko) * 1995-01-28 1999-02-01 김광호 불휘발성 반도체 메모리의 행리던던씨
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
KR100492793B1 (ko) * 1997-12-24 2005-08-25 주식회사 하이닉스반도체 불량셀리페어기능을갖는강유전체메모리장치
KR100333720B1 (ko) * 1998-06-30 2002-06-20 박종섭 강유전체메모리소자의리던던시회로
KR100339416B1 (ko) * 1999-09-15 2002-05-31 박종섭 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법
US6166981A (en) * 2000-02-25 2000-12-26 International Business Machines Corporation Method for addressing electrical fuses
US6966012B1 (en) * 2001-06-22 2005-11-15 Artisan Components, Inc. Memory column redundancy circuitry and method for implementing the same
KR100429237B1 (ko) * 2002-02-21 2004-04-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 리페어 방법 및 회로
KR100484254B1 (ko) * 2002-10-31 2005-04-22 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830742B2 (en) 2007-01-25 2010-11-09 Samsung Electronics Co., Ltd. Semiconductor memory device and memory cell accessing method thereof
US7929372B2 (en) 2007-01-25 2011-04-19 Samsung Electronics Co., Ltd. Decoder, memory system, and physical position converting method thereof
KR20140131207A (ko) * 2013-05-03 2014-11-12 삼성전자주식회사 퓨즈 프로그래밍 회로를 구비한 반도체 메모리 장치 및 그에 따른 퓨즈 프로그래밍 방법
KR20190136967A (ko) * 2018-05-30 2019-12-10 에이알엠 리미티드 메모리 애플리케이션용 중복 회로

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