JPH1166882A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1166882A JPH1166882A JP9222164A JP22216497A JPH1166882A JP H1166882 A JPH1166882 A JP H1166882A JP 9222164 A JP9222164 A JP 9222164A JP 22216497 A JP22216497 A JP 22216497A JP H1166882 A JPH1166882 A JP H1166882A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 冗長メモリアレイを事前にテストすることの
出来る半導体記憶装置において、従来よりチップ面積を
削減することが可能な半導体記憶装置を得る。 【解決手段】 冗長回路テスト時において、冗長回路テ
ストモード信号（ＲＸＴＥ）により冗長判定信号（ＸＲ
ＤＮ）を発生する冗長判定回路（４１０）と、前記信号
（ＲＸＴＥ）とアドレス（ＸＡ２，３）とにより冗長主
行エンコード信号（ＲＸＤＳ０，１）を発生する冗長主
行エンコーダ（４２０）を備え、アドレス（ＸＡ０〜
３）に応じて、それに対応する冗長副行（ＲＳＷＬ０〜
３）を選択する手段を有する。
出来る半導体記憶装置において、従来よりチップ面積を
削減することが可能な半導体記憶装置を得る。 【解決手段】 冗長回路テスト時において、冗長回路テ
ストモード信号（ＲＸＴＥ）により冗長判定信号（ＸＲ
ＤＮ）を発生する冗長判定回路（４１０）と、前記信号
（ＲＸＴＥ）とアドレス（ＸＡ２，３）とにより冗長主
行エンコード信号（ＲＸＤＳ０，１）を発生する冗長主
行エンコーダ（４２０）を備え、アドレス（ＸＡ０〜
３）に応じて、それに対応する冗長副行（ＲＳＷＬ０〜
３）を選択する手段を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に冗長メモリアレイを事前にテストする構成に関
する。
り、特に冗長メモリアレイを事前にテストする構成に関
する。
【０００２】
【従来の技術】半導体記憶装置の欠陥を救済する方法と
して、従来より、ヒューズを用いた冗長方式が知られて
いる。つまり、メモリセルアレイがテストされ、欠陥を
含むアドレスが調査される。そして、前記アドレスが入
力された場合に、冗長メモリセルアレイが選択使用され
るように、あらかじめ冗長アドレス・プログラム回路内
のヒューズが切断される。しかしこの冗長方式の場合、
置換先の冗長メモリセルアレイに欠陥が存在すると、さ
らに再置換する必要があり効率的ではない。そこで、冗
長アドレス・プログラム回路内のヒユーズが切断される
以前に、冗長メモリセルアレイをあらかじめテストして
おく方法が考えられている。この公知例は、特開平５−
３６２９７等に見ることが出来る。
して、従来より、ヒューズを用いた冗長方式が知られて
いる。つまり、メモリセルアレイがテストされ、欠陥を
含むアドレスが調査される。そして、前記アドレスが入
力された場合に、冗長メモリセルアレイが選択使用され
るように、あらかじめ冗長アドレス・プログラム回路内
のヒューズが切断される。しかしこの冗長方式の場合、
置換先の冗長メモリセルアレイに欠陥が存在すると、さ
らに再置換する必要があり効率的ではない。そこで、冗
長アドレス・プログラム回路内のヒユーズが切断される
以前に、冗長メモリセルアレイをあらかじめテストして
おく方法が考えられている。この公知例は、特開平５−
３６２９７等に見ることが出来る。
【０００３】前記公知例の一例を図１５に示す。また、
置換アドレス・プログラム回路の一例を図１６に、冗長
主行エンコーダ（４２０）の回路図の一例を図１７
（ａ）に、そしてブロック制御部（７０）の一例を図３
に示す。また、副行デコーダ（３２０）の一例を図５
に、冗長副行ドライバ（４０）の一例を図６に示す。図
１６に示すプリチャージ信号（ＰＲＥＢ）は、アドレス
が決定する前は“ロウ”であり決定する直前に“ハイ”
となる信号である。ヒューズが切断される以前における
冗長回路テストでは、節点（Ｒ４０００，４０１０…，
４０３０）は必ず“ハイ”となる。また、冗長回路テス
トモード信号（ＲＸＴＥ）は必ず“ハイ”にされてい
る。この時、それぞれの冗長アドレス・プログラム回路
（４００〜４０３）内の冗長アドレス・プログラム回路
選択回路（ＰＡ４００１，４０１１，…，４０３１）は
それぞれ異なるアドレス（ＸＡ２，…，ＸＡｊ）の入力
に対して活性化するように設定されている。
置換アドレス・プログラム回路の一例を図１６に、冗長
主行エンコーダ（４２０）の回路図の一例を図１７
（ａ）に、そしてブロック制御部（７０）の一例を図３
に示す。また、副行デコーダ（３２０）の一例を図５
に、冗長副行ドライバ（４０）の一例を図６に示す。図
１６に示すプリチャージ信号（ＰＲＥＢ）は、アドレス
が決定する前は“ロウ”であり決定する直前に“ハイ”
となる信号である。ヒューズが切断される以前における
冗長回路テストでは、節点（Ｒ４０００，４０１０…，
４０３０）は必ず“ハイ”となる。また、冗長回路テス
トモード信号（ＲＸＴＥ）は必ず“ハイ”にされてい
る。この時、それぞれの冗長アドレス・プログラム回路
（４００〜４０３）内の冗長アドレス・プログラム回路
選択回路（ＰＡ４００１，４０１１，…，４０３１）は
それぞれ異なるアドレス（ＸＡ２，…，ＸＡｊ）の入力
に対して活性化するように設定されている。
【０００４】このため、冗長アドレス・プログラム回路
に前記設定アドレスのいずれかが入力されると、そのア
ドレスに対応するいずれかの冗長アドレス・プログラム
回路が選択される。例えば、信号の“ハイ”レベルを
“１”で表すとすると、入力アドレス（ＸＡ２，・・
・，ＸＡｊ）が（１…，１）の場合、冗長アドレス・プ
ログラム回路（４００）内の冗長アドレス・プログラム
回路選択回路（ＰＡ４００１）によりＮＡＮＤ回路（Ｎ
ＡＮ４００１）が活性化されて、冗長行選択信号（ＸＲ
Ｄ０）が活性レベル“ハイ”となる。以下、この場合に
ついて説明する。
に前記設定アドレスのいずれかが入力されると、そのア
ドレスに対応するいずれかの冗長アドレス・プログラム
回路が選択される。例えば、信号の“ハイ”レベルを
“１”で表すとすると、入力アドレス（ＸＡ２，・・
・，ＸＡｊ）が（１…，１）の場合、冗長アドレス・プ
ログラム回路（４００）内の冗長アドレス・プログラム
回路選択回路（ＰＡ４００１）によりＮＡＮＤ回路（Ｎ
ＡＮ４００１）が活性化されて、冗長行選択信号（ＸＲ
Ｄ０）が活性レベル“ハイ”となる。以下、この場合に
ついて説明する。
【０００５】冗長主行エンコード信号（ＲＸＤＳ０，
１）は、冗長行選択信号（ＸＲＤ０〜３）の内のーつが
活性レベル“ハイ”となった時の、図１７（ｂ）の対応
表にしたがって状態が決定される。この時、冗長主行エ
ンコーダ（４２０）によって、冗長主行を選択するため
の２のＮ乗本（４本）の信号線（ＸＲＤ０〜３）が、Ｎ
本（２本）のエンコード信号線（ＲＸＤＳ０，１）に変
換される。さて、冗長行選択信号（ＸＲＤ０）が“ハ
イ”となっているので、冗長判定信号（ＸＲＤＮ）が冗
長状態“ロウ”となり、図３のブロック制御部（７０）
におけるＮＡＮＤ回路（ＮＡＮ７００）により、主行デ
コーダ活性化信号（ＸＤＥＣ０）が非活性レベル“ロ
ウ”となる。このため、図１５における主行デコーダ
（１０）は非活性となる。同様に、主行デコーダ活性化
信号（ＸＤＥＣ１〜３）も非活性レベル“ロウ”となる
ため、全ての主行デコーダ（１０〜１３）が非活性とな
る。
１）は、冗長行選択信号（ＸＲＤ０〜３）の内のーつが
活性レベル“ハイ”となった時の、図１７（ｂ）の対応
表にしたがって状態が決定される。この時、冗長主行エ
ンコーダ（４２０）によって、冗長主行を選択するため
の２のＮ乗本（４本）の信号線（ＸＲＤ０〜３）が、Ｎ
本（２本）のエンコード信号線（ＲＸＤＳ０，１）に変
換される。さて、冗長行選択信号（ＸＲＤ０）が“ハ
イ”となっているので、冗長判定信号（ＸＲＤＮ）が冗
長状態“ロウ”となり、図３のブロック制御部（７０）
におけるＮＡＮＤ回路（ＮＡＮ７００）により、主行デ
コーダ活性化信号（ＸＤＥＣ０）が非活性レベル“ロ
ウ”となる。このため、図１５における主行デコーダ
（１０）は非活性となる。同様に、主行デコーダ活性化
信号（ＸＤＥＣ１〜３）も非活性レベル“ロウ”となる
ため、全ての主行デコーダ（１０〜１３）が非活性とな
る。
【０００６】一方、冗長判定信号（ＸＲＤＮ）が冗長状
態“ロウ”であることおよび、図１７（ｂ）に示すよう
に冗長主行エンコーダ（４２０）からのエンコード信号
（ＲＸＤＳ０，１）が共に“ロウ”になっていること
が、図３のブロック制御部（７０）のデコード部（ＲＤ
Ｅ７００）によりデコードされ、冗長主行デコーダ活性
化信号（ＲＸＤＥ０）とセンスアンプ活性化信号（ＳＡ
Ｅ０）が共に活性レベル“ハイ”となる。このことによ
り、図１５における冗長メモリ・セルアレイ（２００）
の冗長主行線（ＲＭＷＬ０）が選択される。
態“ロウ”であることおよび、図１７（ｂ）に示すよう
に冗長主行エンコーダ（４２０）からのエンコード信号
（ＲＸＤＳ０，１）が共に“ロウ”になっていること
が、図３のブロック制御部（７０）のデコード部（ＲＤ
Ｅ７００）によりデコードされ、冗長主行デコーダ活性
化信号（ＲＸＤＥ０）とセンスアンプ活性化信号（ＳＡ
Ｅ０）が共に活性レベル“ハイ”となる。このことによ
り、図１５における冗長メモリ・セルアレイ（２００）
の冗長主行線（ＲＭＷＬ０）が選択される。
【０００７】他方、下位２ビットのアドレス（ＸＡ０，
１）に応じて、図５に示す副行デコーダ（３２０）にお
いて、副行選択信号（ＳＷＤＳ０〜３）の内の１つが
“ハイ”となる。このため、図６に示す冗長副行ドライ
バ（４０）により、冗長主行線（ＲＭＷＬ０）に接続さ
れる４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が
選択される。この例では、冗長アドレス・プログラム回
路１台で、主行線１本（副行線４本.)単位の置換が行わ
れることになる。以上のように、冗長回路テストモード
信号（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレ
ス（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メ
モリ・セルアレイをテストすることが出来る。
１）に応じて、図５に示す副行デコーダ（３２０）にお
いて、副行選択信号（ＳＷＤＳ０〜３）の内の１つが
“ハイ”となる。このため、図６に示す冗長副行ドライ
バ（４０）により、冗長主行線（ＲＭＷＬ０）に接続さ
れる４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が
選択される。この例では、冗長アドレス・プログラム回
路１台で、主行線１本（副行線４本.)単位の置換が行わ
れることになる。以上のように、冗長回路テストモード
信号（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレ
ス（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メ
モリ・セルアレイをテストすることが出来る。
【０００８】また、ヒューズ切断後における動作は以下
の様になる。あらかじめプログラムされた以外のアドレ
スが入力された場合、図１６に示した冗長アドレス・プ
ログラム回路（４００〜４０３）の節点（Ｒ４０００，
４０１０，…，４０３０）は全て“ハイ”となる。ま
た、冗長回路テストモード信号（ＲＸＴＥ）が“ロウ”
にされていることにより、節点（Ｒ４００１，４０１
１，…，４０３１）は全て“ハイ”となるため、冗長ア
ドレス・プログラム回路（４００〜４０３）からの出力
（ＸＲＤ０〜３）は全て非活性レベル“ロウ”となり、
冗長判定回路（４１０）からの出力信号（ＸＲＤＮ）
は、通常状態“ハイ”のままであるため、図１５に示し
たブロック制御部（７０〜７３）の全ての冗長主行デコ
ーダ活性化信号（ＲＸＤＥ０〜３）は、全て非活性レベ
ル“ロウ”となる。一方、入力アドレスの上位２ビット
（ＸＡｎ−２，ＸＡｎ−１）に応じてブロックセレクタ
（３００）より、出力信号（ＢＳＥＬ０〜３）の内のー
つが活性レベル“ハイ”となる。例えば、ブロック選択
信号（ＢＳＥＬ０）が活性レベル“ハイ”の場合、ブロ
ック制御部（７０）が選択され、主行デコーダ活性化信
号（ＸＤＣＥ０）とセンスアンプ部活性化信号（ＳＡＥ
０）が活性化され、入力アドレス（ＸＡ２〜ＸＡｎ−
３）に応じて、主行デコーダ（１０）により主行線の１
本（ＭＷＬ）が選択される。また、入力アドレス（Ｘ
０，Ｘ１）に応じて図５に示す副行デコーダ（３２０）
と図１８に示す副行ドライバ（２０）により、副行線の
１本が選択され、通常のメモリセルアレイが選択され
る。
の様になる。あらかじめプログラムされた以外のアドレ
スが入力された場合、図１６に示した冗長アドレス・プ
ログラム回路（４００〜４０３）の節点（Ｒ４０００，
４０１０，…，４０３０）は全て“ハイ”となる。ま
た、冗長回路テストモード信号（ＲＸＴＥ）が“ロウ”
にされていることにより、節点（Ｒ４００１，４０１
１，…，４０３１）は全て“ハイ”となるため、冗長ア
ドレス・プログラム回路（４００〜４０３）からの出力
（ＸＲＤ０〜３）は全て非活性レベル“ロウ”となり、
冗長判定回路（４１０）からの出力信号（ＸＲＤＮ）
は、通常状態“ハイ”のままであるため、図１５に示し
たブロック制御部（７０〜７３）の全ての冗長主行デコ
ーダ活性化信号（ＲＸＤＥ０〜３）は、全て非活性レベ
ル“ロウ”となる。一方、入力アドレスの上位２ビット
（ＸＡｎ−２，ＸＡｎ−１）に応じてブロックセレクタ
（３００）より、出力信号（ＢＳＥＬ０〜３）の内のー
つが活性レベル“ハイ”となる。例えば、ブロック選択
信号（ＢＳＥＬ０）が活性レベル“ハイ”の場合、ブロ
ック制御部（７０）が選択され、主行デコーダ活性化信
号（ＸＤＣＥ０）とセンスアンプ部活性化信号（ＳＡＥ
０）が活性化され、入力アドレス（ＸＡ２〜ＸＡｎ−
３）に応じて、主行デコーダ（１０）により主行線の１
本（ＭＷＬ）が選択される。また、入力アドレス（Ｘ
０，Ｘ１）に応じて図５に示す副行デコーダ（３２０）
と図１８に示す副行ドライバ（２０）により、副行線の
１本が選択され、通常のメモリセルアレイが選択され
る。
【０００９】次に、あらかじめプログラムされたアドレ
スのいずれかが入力された場合を考える。例えば、冗長
アドレス・プログラム回路（４００）にプログラムされ
たアドレスが入力されたとする。この時、冗長アドレス
・プログラム回路（４００）内の冗長アドレス・プログ
ラム回路選択回路の節点（Ｒ４０００）は、“ロウ”と
なる。一方、冗長回路テストモード信号（ＲＸＴＥ）が
非活性レベル“ロウ”にされていることにより、節点
（Ｒ４００１）は“ハイ”となっているので、冗長アド
レス・プログラム回路（４００）の出力信号（ＸＲＤ
０）が活性レベル“ハイ”となる。その後の動作は、冗
長回路テストモード信号が活性レベル“ハイ”の時の説
明と同様なため省略する。
スのいずれかが入力された場合を考える。例えば、冗長
アドレス・プログラム回路（４００）にプログラムされ
たアドレスが入力されたとする。この時、冗長アドレス
・プログラム回路（４００）内の冗長アドレス・プログ
ラム回路選択回路の節点（Ｒ４０００）は、“ロウ”と
なる。一方、冗長回路テストモード信号（ＲＸＴＥ）が
非活性レベル“ロウ”にされていることにより、節点
（Ｒ４００１）は“ハイ”となっているので、冗長アド
レス・プログラム回路（４００）の出力信号（ＸＲＤ
０）が活性レベル“ハイ”となる。その後の動作は、冗
長回路テストモード信号が活性レベル“ハイ”の時の説
明と同様なため省略する。
【００１０】またもうーつの公知例を図１９に示し、置
換アドレス・プログラム回路の一例を図２０に、冗長主
行エンコーダ（４２０）の回路図の一例を図２１（ａ）
に示す。更に、冗長副行デコーダ（４３０）の一例を図
２２に、冗長副行デコーダ（３２１）の一例を図１２に
示し、冗長副行ドライバ（４０）の一例を図１３に示
す。前記公知例における図１６と、本公知例における図
２０の置換アドレス・プログラム回路の違いは、入力さ
れるアドレスが、図１６では（ＸＡ２〜ＸＡｎ−１）な
のに対して、図２０では（ＸＡＩ〜ＸＡｎ−１）となっ
ている点である。これは、前記公知例では、冗長アドレ
ス・プログラム回路１台での置き換え単位が主行線１本
（副行線４本）単位だったのに対し、本公知例では副行
線２本単位になっているためである。置換アドレス・プ
ログラム回路の動作としては、前記公知例と同様なため
説明は省略する。今、入力アドレス（ＸＡ１，…，ＸＡ
ｊ）が（１，…，１）の場合、図２０の冗長アドレス・
プログラム回路（４００）内の冗長アドレス・プログラ
ム回路選択回路（ＰＡ４００１）によりＮＡＮＤ回路
（ＮＡＮ４００１）が活性化されて、冗長行選択信号
（ＸＲＤ０）が活性レベル“ハイ”となる。以下、この
場合について説明する。
換アドレス・プログラム回路の一例を図２０に、冗長主
行エンコーダ（４２０）の回路図の一例を図２１（ａ）
に示す。更に、冗長副行デコーダ（４３０）の一例を図
２２に、冗長副行デコーダ（３２１）の一例を図１２に
示し、冗長副行ドライバ（４０）の一例を図１３に示
す。前記公知例における図１６と、本公知例における図
２０の置換アドレス・プログラム回路の違いは、入力さ
れるアドレスが、図１６では（ＸＡ２〜ＸＡｎ−１）な
のに対して、図２０では（ＸＡＩ〜ＸＡｎ−１）となっ
ている点である。これは、前記公知例では、冗長アドレ
ス・プログラム回路１台での置き換え単位が主行線１本
（副行線４本）単位だったのに対し、本公知例では副行
線２本単位になっているためである。置換アドレス・プ
ログラム回路の動作としては、前記公知例と同様なため
説明は省略する。今、入力アドレス（ＸＡ１，…，ＸＡ
ｊ）が（１，…，１）の場合、図２０の冗長アドレス・
プログラム回路（４００）内の冗長アドレス・プログラ
ム回路選択回路（ＰＡ４００１）によりＮＡＮＤ回路
（ＮＡＮ４００１）が活性化されて、冗長行選択信号
（ＸＲＤ０）が活性レベル“ハイ”となる。以下、この
場合について説明する。
【００１１】冗長主行エンコード信号（ＲＸＤＳ０，
１）は、冗長行選択信号（ＸＲＤ０〜７）の内のーつが
活性レベル“ハイ”となった時の、図２１（ｂ）の対応
表にしたがって状態が決定される。この時、冗長主行エ
ンコーダ（４２０）によって、冗長主行を選択するため
の２のＮ乗本（４本）の信号線（ＲＸＤ０〜３）が、Ｎ
本（２本）のエンコード信号線（ＲＸＤＳ０，１）に変
換されるのは、前記公知例と同様である。さて、冗長行
選択信号（ＲＸＤ０）が“ハイ”となっているので、図
１９における冗長判定回路（４１０）の出力信号（ＸＲ
ＤＮ）は、冗長状態を示す“ロウ”となるので、図３の
ブロック制御部におけるＮＡＮＤ回路（ＮＡＮ７００）
により、主行デコーダ活性化信号（ＸＤＥＣ０）が非活
性レベル“ロウ”となり、主行デコーダ（１０）は非活
性となる。同様に、主行デコーダ活性化信号（ＸＤＥＣ
Ｉ〜３）も非活性レベル“ロウ”となるため、全ての主
行デコーダ（１０〜１３）が非活性となる。
１）は、冗長行選択信号（ＸＲＤ０〜７）の内のーつが
活性レベル“ハイ”となった時の、図２１（ｂ）の対応
表にしたがって状態が決定される。この時、冗長主行エ
ンコーダ（４２０）によって、冗長主行を選択するため
の２のＮ乗本（４本）の信号線（ＲＸＤ０〜３）が、Ｎ
本（２本）のエンコード信号線（ＲＸＤＳ０，１）に変
換されるのは、前記公知例と同様である。さて、冗長行
選択信号（ＲＸＤ０）が“ハイ”となっているので、図
１９における冗長判定回路（４１０）の出力信号（ＸＲ
ＤＮ）は、冗長状態を示す“ロウ”となるので、図３の
ブロック制御部におけるＮＡＮＤ回路（ＮＡＮ７００）
により、主行デコーダ活性化信号（ＸＤＥＣ０）が非活
性レベル“ロウ”となり、主行デコーダ（１０）は非活
性となる。同様に、主行デコーダ活性化信号（ＸＤＥＣ
Ｉ〜３）も非活性レベル“ロウ”となるため、全ての主
行デコーダ（１０〜１３）が非活性となる。
【００１２】一方、冗長判定信号（ＸＲＤＮ）が冗長状
態“ロウ”であることおよび、図２１（ｂ）に示すよう
に冗長主行エンコーダ（４２０）からのエンコード信号
（ＲＸＤＳ０，１）が共に“ロウ”になっていること
が、図３のブロック制御部（７０）のデコード部（ＲＤ
Ｅ７００）によりデコードされ、冗長主行デコーダ活性
化信号 (ＲＸＤＥ０）とセンスアンプ活性化信号（ＳＡ
Ｅ０）が共に活性レベル“ハイ”となる。このことによ
り、図１９における冗長メモリ・セルアレイ（２０ｆ）
の冗長主行線（ＲＭＷＬ０）が選択される。一方、冗長
副行エンコード信号（ＲＲＳ）は、冗長行選択信号（Ｘ
ＲＤ０〜７）の内のーつが活性レベル“ハイ”となった
時の、図２２（ｂ）の対応表にしたがって状態が決定さ
れる。この時、図２２（ａ）に示す冗長副行エンコーダ
（４３０）によって、冗長副行を選択するための２のＮ
乗本（２本）の信号線（ＲＳ０，１）が、Ｎ本（Ｌ本）
のエンコード信号線（ＲＲＳ）に変換される。
態“ロウ”であることおよび、図２１（ｂ）に示すよう
に冗長主行エンコーダ（４２０）からのエンコード信号
（ＲＸＤＳ０，１）が共に“ロウ”になっていること
が、図３のブロック制御部（７０）のデコード部（ＲＤ
Ｅ７００）によりデコードされ、冗長主行デコーダ活性
化信号 (ＲＸＤＥ０）とセンスアンプ活性化信号（ＳＡ
Ｅ０）が共に活性レベル“ハイ”となる。このことによ
り、図１９における冗長メモリ・セルアレイ（２０ｆ）
の冗長主行線（ＲＭＷＬ０）が選択される。一方、冗長
副行エンコード信号（ＲＲＳ）は、冗長行選択信号（Ｘ
ＲＤ０〜７）の内のーつが活性レベル“ハイ”となった
時の、図２２（ｂ）の対応表にしたがって状態が決定さ
れる。この時、図２２（ａ）に示す冗長副行エンコーダ
（４３０）によって、冗長副行を選択するための２のＮ
乗本（２本）の信号線（ＲＳ０，１）が、Ｎ本（Ｌ本）
のエンコード信号線（ＲＲＳ）に変換される。
【００１３】その後、下位１ビットのアドレス（ＸＡ
０）と、冗長副行エンコード信号（ＲＲＳ）に応じて、
図１２に示す冗長副行デコーダ（３２１）において、冗
長副行選択信号（ＲＳＷＳ０〜３）の内の１つが“ハ
イ”となる。このため、図１３に示す冗長副行ドライバ
（４０）により、冗長主行線（ＲＭＷＬ０）に接続され
る４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が選
択される。この例では、冗長アドス・プログラム回路１
台で、副行線２本単位の置換が行われることになる。以
上のように、冗長回路テストモード信号（ＲＸＴＥ）を
“ハイ”レベルにしたまま、アドレス（ＸＡ０〜ＸＡ
ｊ）を変えていくことにより、冗長メモリ・セルアレイ
をテストすることが出来る。また、ヒューズ切断後にお
ける動作は、前記公知例とほぼ同様なため、説明は省略
する。
０）と、冗長副行エンコード信号（ＲＲＳ）に応じて、
図１２に示す冗長副行デコーダ（３２１）において、冗
長副行選択信号（ＲＳＷＳ０〜３）の内の１つが“ハ
イ”となる。このため、図１３に示す冗長副行ドライバ
（４０）により、冗長主行線（ＲＭＷＬ０）に接続され
る４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が選
択される。この例では、冗長アドス・プログラム回路１
台で、副行線２本単位の置換が行われることになる。以
上のように、冗長回路テストモード信号（ＲＸＴＥ）を
“ハイ”レベルにしたまま、アドレス（ＸＡ０〜ＸＡ
ｊ）を変えていくことにより、冗長メモリ・セルアレイ
をテストすることが出来る。また、ヒューズ切断後にお
ける動作は、前記公知例とほぼ同様なため、説明は省略
する。
【００１４】
【発明が解決しようとする課題】前記の従来例において
冗長回路テスト時に、冗長行を選択するためのデコード
部を、それぞれの冗長アドレス・プログラム回路ごとに
設ける必要があるため、その分チップ面積が大きくなる
という問題があった。
冗長回路テスト時に、冗長行を選択するためのデコード
部を、それぞれの冗長アドレス・プログラム回路ごとに
設ける必要があるため、その分チップ面積が大きくなる
という問題があった。
【００１５】本発明の目的は、冗長回路テスト時に、冗
長行を選択するためのデコード部を、それぞれの冗長ア
ドレス・プログラム回路ごとに設ける必要を無くして、
従来よりチップ面積を削減出来る半導体記憶装置を得る
ことである。
長行を選択するためのデコード部を、それぞれの冗長ア
ドレス・プログラム回路ごとに設ける必要を無くして、
従来よりチップ面積を削減出来る半導体記憶装置を得る
ことである。
【００１６】
【課題を解決するための手段】本発明に係る第１の半導
体記憶装置は、メモリセルアレイに欠陥があると、前記
欠陥部に代わって冗長セルアレイを選択して使用する手
段と、予め冗長メモリセルアレイの欠陥をテストする手
段とを有する半導体記憶装置において、前記テスト時
に、入力アドレスの一部のビットによって前記冗長メモ
リセルアレイの冗長メモリセル行を選択する手段を有す
る。
体記憶装置は、メモリセルアレイに欠陥があると、前記
欠陥部に代わって冗長セルアレイを選択して使用する手
段と、予め冗長メモリセルアレイの欠陥をテストする手
段とを有する半導体記憶装置において、前記テスト時
に、入力アドレスの一部のビットによって前記冗長メモ
リセルアレイの冗長メモリセル行を選択する手段を有す
る。
【００１７】本発明に係る第２の半導体記憶装置は、メ
モリセルアレイに欠陥が存在する時に、前記欠陥を含む
アドレスが入力された場合に、前記アドレスのメモリセ
ルアレイに代わって選択使用される複数の冗長メモリセ
ル行と、前記複数の冗長メモリセル行に対応して設けら
れる複数の置換アドレス・プログラム回路を有し、前記
複数の置換アドレス・プログラム回路からの複数の冗長
選択信号中に活性レベルの冗長選択信号がある場合に、
それを判定するための冗長判定回路と、前記複数の冗長
メモリセル行中でこの活性レベルの冗長選択信号と対応
する冗長メモリセル行を選択すると共に、前記複数のメ
モリセルアレイのメモリセル行の選択を禁止する置換制
御回路を有し、前記複数の冗長選択信号を前記置換アド
レス・プログラム回路に近い位置でコード化して出力す
る冗長選択信号エンコーダを設け、前記冗長選択信号エ
ンコーダの出力信号をデコードして前記複数の冗長選択
信号中の活性レベルと対応する冗長メモリセル行を選択
する手段を有する半導体記憶装置において、前記アドレ
スが前記置換アドレス・ブログラム回路にプログラムさ
れる以前の冗長回路テスト時に、入力アドレスの特定ビ
ットの値により前記冗長メモリセル行を選択するための
手段を、前記冗長判定回路と前記冗長選択信号エンコー
ダ内に有する。
モリセルアレイに欠陥が存在する時に、前記欠陥を含む
アドレスが入力された場合に、前記アドレスのメモリセ
ルアレイに代わって選択使用される複数の冗長メモリセ
ル行と、前記複数の冗長メモリセル行に対応して設けら
れる複数の置換アドレス・プログラム回路を有し、前記
複数の置換アドレス・プログラム回路からの複数の冗長
選択信号中に活性レベルの冗長選択信号がある場合に、
それを判定するための冗長判定回路と、前記複数の冗長
メモリセル行中でこの活性レベルの冗長選択信号と対応
する冗長メモリセル行を選択すると共に、前記複数のメ
モリセルアレイのメモリセル行の選択を禁止する置換制
御回路を有し、前記複数の冗長選択信号を前記置換アド
レス・プログラム回路に近い位置でコード化して出力す
る冗長選択信号エンコーダを設け、前記冗長選択信号エ
ンコーダの出力信号をデコードして前記複数の冗長選択
信号中の活性レベルと対応する冗長メモリセル行を選択
する手段を有する半導体記憶装置において、前記アドレ
スが前記置換アドレス・ブログラム回路にプログラムさ
れる以前の冗長回路テスト時に、入力アドレスの特定ビ
ットの値により前記冗長メモリセル行を選択するための
手段を、前記冗長判定回路と前記冗長選択信号エンコー
ダ内に有する。
【００１８】本発明に係る第３の半導体記憶装置は、前
記置換アドレス・プログラム回路がプログラムされる以
前の冗長回路テスト時に、入力されたアドレスの特定ビ
ットの値に対応してコード化した冗長選択信号を出力す
る前記冗長メモリセル行を選択するための手段を、前記
冗長選択信号エンコーダ内に有する。
記置換アドレス・プログラム回路がプログラムされる以
前の冗長回路テスト時に、入力されたアドレスの特定ビ
ットの値に対応してコード化した冗長選択信号を出力す
る前記冗長メモリセル行を選択するための手段を、前記
冗長選択信号エンコーダ内に有する。
【００１９】本発明に係る第４の半導体記億装置は、メ
モリセルアレイに欠陥があると、前記欠陥部に代わって
冗長セルアレイを選択して使用する手段と、予め冗長メ
モリセルアレイの欠陥をテストする手段とを有する半導
体記憶装置において、前記テスト時に、入力アドレスの
一部のビットによって前記冗長メモリセルアレイの冗長
メモリセル列を選択する手段を有する。
モリセルアレイに欠陥があると、前記欠陥部に代わって
冗長セルアレイを選択して使用する手段と、予め冗長メ
モリセルアレイの欠陥をテストする手段とを有する半導
体記憶装置において、前記テスト時に、入力アドレスの
一部のビットによって前記冗長メモリセルアレイの冗長
メモリセル列を選択する手段を有する。
【００２０】本発明に係る第５の半導体記億装置は、メ
モリセルアレイに欠陥が存在する時に、前記欠陥を含む
アドレスが入力された場合に、前記アドレスのメモリセ
ルアレイに代わって選択使用される複数の冗長メモリセ
ル列と、前記複数の冗長メモリセル列に対応して設けら
れる複数の置換アドレス・プログラム回路を有し、前記
複数の置換アドレス・プログラム回路からの複数の冗長
選択信号中に活性レベルの冗長選択信号がある場合に、
それを判定するための冗長判定回路と、前記複数の冗長
メモリセル列中でこの活性レベルの冗長選択信号と対応
する冗長メモリセル列を選択すると共に、前記複数のメ
モリセルアレイのメモリセル列の選択を禁止する置換制
御回路を有し、前記複数の冗長選択信号を前記置換アド
レス・プログラム回路に近い位置でコード化して出力す
る冗長選択信号エンコーダを設け、前記冗長選択信号エ
ンコーダの出力信号をデコードして前記複数の冗長選択
信号中の活性レベルと対応する冗長メモリセル列を選択
する手段を有する半導体記億装置において、前記アドレ
スが前記置換アドレス・プログラム回路にプログラムさ
れる以前に前記冗長メモリセル列を選択するための手段
を、前記冗長判定回路と前記冗長選択信号エンコーダ内
に有する。
モリセルアレイに欠陥が存在する時に、前記欠陥を含む
アドレスが入力された場合に、前記アドレスのメモリセ
ルアレイに代わって選択使用される複数の冗長メモリセ
ル列と、前記複数の冗長メモリセル列に対応して設けら
れる複数の置換アドレス・プログラム回路を有し、前記
複数の置換アドレス・プログラム回路からの複数の冗長
選択信号中に活性レベルの冗長選択信号がある場合に、
それを判定するための冗長判定回路と、前記複数の冗長
メモリセル列中でこの活性レベルの冗長選択信号と対応
する冗長メモリセル列を選択すると共に、前記複数のメ
モリセルアレイのメモリセル列の選択を禁止する置換制
御回路を有し、前記複数の冗長選択信号を前記置換アド
レス・プログラム回路に近い位置でコード化して出力す
る冗長選択信号エンコーダを設け、前記冗長選択信号エ
ンコーダの出力信号をデコードして前記複数の冗長選択
信号中の活性レベルと対応する冗長メモリセル列を選択
する手段を有する半導体記億装置において、前記アドレ
スが前記置換アドレス・プログラム回路にプログラムさ
れる以前に前記冗長メモリセル列を選択するための手段
を、前記冗長判定回路と前記冗長選択信号エンコーダ内
に有する。
【００２１】本発明に係る第６の半導体記憶装置は、前
記置換アドレス・プログラム回路がプログラムされる以
前の冗長回路テスト時に、入力されたアドレスの特定ビ
ットの値に対応してコード化した冗長選択信号を出力す
る前記冗長メモリセル列を選択するための手段を、前記
冗長選択信号エンコーダ内に有する。
記置換アドレス・プログラム回路がプログラムされる以
前の冗長回路テスト時に、入力されたアドレスの特定ビ
ットの値に対応してコード化した冗長選択信号を出力す
る前記冗長メモリセル列を選択するための手段を、前記
冗長選択信号エンコーダ内に有する。
【００２２】
【発明の実施の形態】図１は本発明に係る半導体記憶装
置の第１の実施の形態を示したブロック図である。
置の第１の実施の形態を示したブロック図である。
【００２３】また、冗長アドレス・プログラム回路（４
００）の一実施例を図２に示す。
００）の一実施例を図２に示す。
【００２４】なお図１に示すように、冗長アドレス・プ
ログラム回路は、何台かで同じメモリセルアレイ領域の
欠陥を救済するものとする。例えば、冗長アドレス・プ
ログラム回路（４００〜４０３）は、メモリセルアレイ
領域（１００〜１０３）の欠陥を救済する。さらに、特
に断らない限り、図中の三角印はインバータを表し、丸
印のトランジスタはＰＭＯＳを表す。また、丸印のない
トランジスタはＮＭＯＳを表すものとする。まず、ヒュ
ーズ（Ｆａ２〜Ｆａｎ−１）が切断される以前における
冗長回路テストは、以下の様にして行われる。従来例と
同様に、図２に示すプリチャージ信号（ＰＲＥＢ）は、
アドレスが決定する前は“ロウ”であり、決定する直前
に“ハイ”となる信号である。冗長回路テスト時におい
て、節点（Ｒ４０００，４０１０，…，４０３０）は
“ハイ”となるため、冗長アドレス・プログラム回路
（４００〜４０３）からの出力（ＸＲＤ０〜３）は全て
非活性“ロウ”となる。また、冗長回路テストモード信
号（ＲＸＴＥ）は“ハイ”となっているので、図１に示
した冗長判定回路（４１０）からの冗長判定信号（ＸＲ
ＤＮ）は、冗長状態“ロウ”となる。このため、図１に
示したブロック制御部（７０〜７３）により、全ての主
行デコーダ（１０〜１３）が非活性となる。 一方、図
４（ａ）に示した冗長主行エンコーダにより、冗長回路
テストモード信号（ＲＸＴＥ）が“ハイ”における入力
アドレス（ＸＡ２，３）に応じて図４（ｂ）の対応表で
決定される冗長主行エンコード信号（ＲＸＤＳ０，１）
が発生される。例えば入力アドレス（ＸＡ２，３）が
（０，０）の場合、図３に示したブロック制御部（７
０）において、冗長判定信号（ＸＲＤＮ）が冗長状態
“ロウ”であることおよび、冗長主行エンコーダ（４２
０）からのエンコード信号（ＲＸＤＳ０，１）が共に
“ロウ”になっていることが、ブロック制御部（７０）
のデコード部（ＲＤＥ７００）によりデコードされ、冗
長主行デコーダ活性化信号（ＲＸＤＥ０）とセンスアン
プ活性化信号（ＳＡＥ０）が共に活性レベル“ハイ”と
なる。このことにより、図１における冗長メモリ・セル
アレイ（２００）の冗長主行線（ＲＭＷＬ０）が選択さ
れる。
ログラム回路は、何台かで同じメモリセルアレイ領域の
欠陥を救済するものとする。例えば、冗長アドレス・プ
ログラム回路（４００〜４０３）は、メモリセルアレイ
領域（１００〜１０３）の欠陥を救済する。さらに、特
に断らない限り、図中の三角印はインバータを表し、丸
印のトランジスタはＰＭＯＳを表す。また、丸印のない
トランジスタはＮＭＯＳを表すものとする。まず、ヒュ
ーズ（Ｆａ２〜Ｆａｎ−１）が切断される以前における
冗長回路テストは、以下の様にして行われる。従来例と
同様に、図２に示すプリチャージ信号（ＰＲＥＢ）は、
アドレスが決定する前は“ロウ”であり、決定する直前
に“ハイ”となる信号である。冗長回路テスト時におい
て、節点（Ｒ４０００，４０１０，…，４０３０）は
“ハイ”となるため、冗長アドレス・プログラム回路
（４００〜４０３）からの出力（ＸＲＤ０〜３）は全て
非活性“ロウ”となる。また、冗長回路テストモード信
号（ＲＸＴＥ）は“ハイ”となっているので、図１に示
した冗長判定回路（４１０）からの冗長判定信号（ＸＲ
ＤＮ）は、冗長状態“ロウ”となる。このため、図１に
示したブロック制御部（７０〜７３）により、全ての主
行デコーダ（１０〜１３）が非活性となる。 一方、図
４（ａ）に示した冗長主行エンコーダにより、冗長回路
テストモード信号（ＲＸＴＥ）が“ハイ”における入力
アドレス（ＸＡ２，３）に応じて図４（ｂ）の対応表で
決定される冗長主行エンコード信号（ＲＸＤＳ０，１）
が発生される。例えば入力アドレス（ＸＡ２，３）が
（０，０）の場合、図３に示したブロック制御部（７
０）において、冗長判定信号（ＸＲＤＮ）が冗長状態
“ロウ”であることおよび、冗長主行エンコーダ（４２
０）からのエンコード信号（ＲＸＤＳ０，１）が共に
“ロウ”になっていることが、ブロック制御部（７０）
のデコード部（ＲＤＥ７００）によりデコードされ、冗
長主行デコーダ活性化信号（ＲＸＤＥ０）とセンスアン
プ活性化信号（ＳＡＥ０）が共に活性レベル“ハイ”と
なる。このことにより、図１における冗長メモリ・セル
アレイ（２００）の冗長主行線（ＲＭＷＬ０）が選択さ
れる。
【００２５】一方、下位２ビットのアドレス（ＸＡ０，
ｌ）に応じて、図５に示す副行デコーダ（３２０）にお
いて、副行選択信号（ＳＷＤＳ０〜３）の内の１つが
“ハイ”となる。このため、図６に示す冗長副行ドライ
バ（４０）により、冗長主行線（ＲＭＷＬ０）に接続さ
れる４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が
選択される。この例では、冗長アドレス・プログラム回
路１台で、主行線１本（副行線４本）単位の置換が行わ
れることになる。以上のように、冗長回路テストモード
信号（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレ
ス（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メ
モリ・セルアレイをテストすることが出来る。なお、冗
長回路テストモード信号が“ロウ”の場合は、従来例の
動作と同じになるため、説明は省略する。
ｌ）に応じて、図５に示す副行デコーダ（３２０）にお
いて、副行選択信号（ＳＷＤＳ０〜３）の内の１つが
“ハイ”となる。このため、図６に示す冗長副行ドライ
バ（４０）により、冗長主行線（ＲＭＷＬ０）に接続さ
れる４本の冗長副行線（ＲＳＷＬ０〜３）の内の１本が
選択される。この例では、冗長アドレス・プログラム回
路１台で、主行線１本（副行線４本）単位の置換が行わ
れることになる。以上のように、冗長回路テストモード
信号（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレ
ス（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メ
モリ・セルアレイをテストすることが出来る。なお、冗
長回路テストモード信号が“ロウ”の場合は、従来例の
動作と同じになるため、説明は省略する。
【００２６】図７は本発明に係る第２の実施の形態にお
ける冗長エンコーダ（４２０）を示した回路図である。
これは第１の実施の形態における冗長エンコーダをワイ
ヤードの論理で構成したものであるが、その動作は第１
の実施の形態と同様である。
ける冗長エンコーダ（４２０）を示した回路図である。
これは第１の実施の形態における冗長エンコーダをワイ
ヤードの論理で構成したものであるが、その動作は第１
の実施の形態と同様である。
【００２７】図８は本発明に係る第３の実施の形態を示
したブロック図である。また、冗長アドレス・プログラ
ム回路（４００）の一実施例を図９に示す。まず、ヒュ
ーズ（Ｆａｌ〜Ｆａｎ−１）が切断される以前における
冗長回路テストは、以下の様にして行われる。冗長回路
テスト時において、節点（Ｒ４０００，４０１０，・・
・，４０７０）は“ハイ”となるため、冗長アドレス・
プログラム回路（４００〜４０７）からの出力（ＸＲＤ
０〜７）は全て非活性“ロウ”となる。また、冗長回路
テストモード信号（ＲＸＴＥ）は“ハイ”となっている
ので、図８における冗長判定回路（４１０）からの冗長
判定信号（ＸＲＤＮ）は、冗長状態“ロウ”なる。この
ため、図３に示したブロック制御部（７０〜７３）によ
り、全ての主行デコーダ（１０〜１３）が非活性とな
る。
したブロック図である。また、冗長アドレス・プログラ
ム回路（４００）の一実施例を図９に示す。まず、ヒュ
ーズ（Ｆａｌ〜Ｆａｎ−１）が切断される以前における
冗長回路テストは、以下の様にして行われる。冗長回路
テスト時において、節点（Ｒ４０００，４０１０，・・
・，４０７０）は“ハイ”となるため、冗長アドレス・
プログラム回路（４００〜４０７）からの出力（ＸＲＤ
０〜７）は全て非活性“ロウ”となる。また、冗長回路
テストモード信号（ＲＸＴＥ）は“ハイ”となっている
ので、図８における冗長判定回路（４１０）からの冗長
判定信号（ＸＲＤＮ）は、冗長状態“ロウ”なる。この
ため、図３に示したブロック制御部（７０〜７３）によ
り、全ての主行デコーダ（１０〜１３）が非活性とな
る。
【００２８】一方、図１０（ａ）に示した冗長主行エン
コーダにより、冗長回路テストモード信号（ＲＸＴＥ）
が゛“ハイ”における入力アドレス（ＸＡ２，３）に応
じて図１０（ｂ）の対応表で決定される冗長主行エンコ
ード信号（ＲＸＤＳ０，１）が発生される。例えば入力
アドレス（ＸＡ２，３）が（０，０）の場合、図３に示
したブロック制御部（７０）において、冗長判定信号
（ＸＲＤＮ）が冗長状態“ロウ”であることおよび、冗
長主行エンコーダ（４２０）からのエンコード信号（Ｒ
ＸＤＳ０，ｌ）が共に“ロウ”になっていることが、ブ
ロック制御部（７０）のデコード部（ＲＤＥ７００）に
よりデコードされ、冗長主行デコーダ活性化信号（ＲＸ
ＤＥ０）とセンスアンプ活性化信号（ＳＡＥ０）が共に
活性レベル“ハイ”となる。このことにより、図８にお
ける冗長メモリ・セルアレイ（２００）の冗長主行線
（ＲＭＷＬ０）が選択される。
コーダにより、冗長回路テストモード信号（ＲＸＴＥ）
が゛“ハイ”における入力アドレス（ＸＡ２，３）に応
じて図１０（ｂ）の対応表で決定される冗長主行エンコ
ード信号（ＲＸＤＳ０，１）が発生される。例えば入力
アドレス（ＸＡ２，３）が（０，０）の場合、図３に示
したブロック制御部（７０）において、冗長判定信号
（ＸＲＤＮ）が冗長状態“ロウ”であることおよび、冗
長主行エンコーダ（４２０）からのエンコード信号（Ｒ
ＸＤＳ０，ｌ）が共に“ロウ”になっていることが、ブ
ロック制御部（７０）のデコード部（ＲＤＥ７００）に
よりデコードされ、冗長主行デコーダ活性化信号（ＲＸ
ＤＥ０）とセンスアンプ活性化信号（ＳＡＥ０）が共に
活性レベル“ハイ”となる。このことにより、図８にお
ける冗長メモリ・セルアレイ（２００）の冗長主行線
（ＲＭＷＬ０）が選択される。
【００２９】一方、図１１（ａ）に示す冗長副行エンコ
ーダ（４３０）において、冗長副行エンロード信号（Ｒ
ＲＳ）は、図１１（ｂ）に示した冗長回路テストモード
信号（ＲＸＴＥ）が“ハイ”レベルにおける入力アドレ
ス（ＸＡ１）の対応表にしたがって状態が決定される。
その後、下位１ビットのアドレス（ＸＡ０）と、冗長副
行エンコード信号（ＲＲＳ）が、図１２に示す冗長副行
デコーダ（３２１）においてデコードされ、冗長副行選
択信号（ＳＷＤＳ０〜３）の内の１つが“ハイ”とな
る。このため、図１３に示す冗長副行ドライバ（４０）
により、冗長主行線（ＲＭＷＬ０）に接続される４本の
冗長副行線（ＲＳＷＬ０〜３）の内の１本が選択され
る。この例では、冗長アドレス・プログラム回路１台
で、副行線２本単位の置換が行われることになる。
ーダ（４３０）において、冗長副行エンロード信号（Ｒ
ＲＳ）は、図１１（ｂ）に示した冗長回路テストモード
信号（ＲＸＴＥ）が“ハイ”レベルにおける入力アドレ
ス（ＸＡ１）の対応表にしたがって状態が決定される。
その後、下位１ビットのアドレス（ＸＡ０）と、冗長副
行エンコード信号（ＲＲＳ）が、図１２に示す冗長副行
デコーダ（３２１）においてデコードされ、冗長副行選
択信号（ＳＷＤＳ０〜３）の内の１つが“ハイ”とな
る。このため、図１３に示す冗長副行ドライバ（４０）
により、冗長主行線（ＲＭＷＬ０）に接続される４本の
冗長副行線（ＲＳＷＬ０〜３）の内の１本が選択され
る。この例では、冗長アドレス・プログラム回路１台
で、副行線２本単位の置換が行われることになる。
【００３０】以上のように、冗長回路テストモード信号
（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレス
（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メモ
リ・セルアレイをテストすることが出来る。なお、冗長
回路テストモード信号が“ロウ”の場合は、従来例の動
作と同じになるため説明は省略する。
（ＲＸＴＥ）を“ハイ”レベルにしたまま、アドレス
（ＸＡ０〜ＸＡｊ）を変えていくことにより、冗長メモ
リ・セルアレイをテストすることが出来る。なお、冗長
回路テストモード信号が“ロウ”の場合は、従来例の動
作と同じになるため説明は省略する。
【００３１】図１４は本発明に係る第４の実施の形態に
おける冗長主行エンコーダ（４２０）を示した回路図で
ある。これは第３の実施の形態における冗長エンコーダ
をワイヤードの論理で構成したものであるが、その動作
は第３の実施の形態と同様である。またこれと同様に、
冗長副行エンコーダ（４３０）もワイヤードの論理で構
成することも可能である。以上、冗長行における実施の
形態の説明を行ったが、冗長行を冗長列とし、行アドレ
ス信号を列アドレス信号とし、冗長行を冗長列として実
施することも可能である。
おける冗長主行エンコーダ（４２０）を示した回路図で
ある。これは第３の実施の形態における冗長エンコーダ
をワイヤードの論理で構成したものであるが、その動作
は第３の実施の形態と同様である。またこれと同様に、
冗長副行エンコーダ（４３０）もワイヤードの論理で構
成することも可能である。以上、冗長行における実施の
形態の説明を行ったが、冗長行を冗長列とし、行アドレ
ス信号を列アドレス信号とし、冗長行を冗長列として実
施することも可能である。
【００３２】
【発明の効果】上記のように構成された半導体記憶装置
においては、冗長回路テスト時に、冗長行を選択するた
めのデコード部をそれぞれの冗長アドレス・プログラム
回路ごとに設ける必要がないため、従来よりチップ面積
を削減出来る。
においては、冗長回路テスト時に、冗長行を選択するた
めのデコード部をそれぞれの冗長アドレス・プログラム
回路ごとに設ける必要がないため、従来よりチップ面積
を削減出来る。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施の形態における冗長アドレ
ス・プログラム回路の一実施例を示した回路図である。
ス・プログラム回路の一実施例を示した回路図である。
【図３】従来および本発明におけるブロック制御部の一
実施例を示した回路図である。
実施例を示した回路図である。
【図４】（ａ）、（ｂ）は本発明の第１の実施の形態に
おける冗長主行エンコーダの一実施例を示した図であ
る。
おける冗長主行エンコーダの一実施例を示した図であ
る。
【図５】従来および本発明における副行デコーダの一実
施例を示した回路図である。
施例を示した回路図である。
【図６】従来および本発明における冗長副行ドライバの
一実施例を示した回路図である。
一実施例を示した回路図である。
【図７】本発明の第２の実施例における冗長主行エンコ
ーダの一実施例を示した回路図である。
ーダの一実施例を示した回路図である。
【図８】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図９】本発明の第３の実施例における冗長アドレス・
プログラム回路の一実施例を示した回路図である。
プログラム回路の一実施例を示した回路図である。
【図１０】（ａ）、（ｂ）は本発明の第３の実施例にお
ける冗長主行エンコーダの一実施例を示した図である。
ける冗長主行エンコーダの一実施例を示した図である。
【図１１】（ａ）、（ｂ）は本発明の第３の実施例にお
ける冗長副行エンコーダの一実施例を示した図である。
ける冗長副行エンコーダの一実施例を示した図である。
【図１２】本発明の第３の実施例における冗長副行デコ
ーダの一実施例を示した回路図である。
ーダの一実施例を示した回路図である。
【図１３】本発明の第３の実施例における冗長副行ドラ
イバの一実施例を示した回路図である。
イバの一実施例を示した回路図である。
【図１４】本発明の第４の実施例における冗長主行エン
コーダの一実施例を示した回路図である。
コーダの一実施例を示した回路図である。
【図１５】第１の従来例の構成を示したブロック図であ
る。
る。
【図１６】第１の従来例における冗長アドレス・プログ
ラム回路の一例を示した回路図である。
ラム回路の一例を示した回路図である。
【図１７】（ａ）、（ｂ）は第１の従来例における冗長
主行エンコーダの一例を示した図である。
主行エンコーダの一例を示した図である。
【図１８】第１の従来例における副行ドライバの一例を
示した回路図である。
示した回路図である。
【図１９】第２の従来例の構成を示したブロック図であ
る。
る。
【図２０】第２の従来例における冗長アドレス・プログ
ラム回路の一例を示した図である。
ラム回路の一例を示した図である。
【図２１】（ａ）、（ｂ）は第２の従来例における冗長
主行エンコーダの一例を示した図である。
主行エンコーダの一例を示した図である。
【図２２】（ａ）、（ｂ）は第２の従来例における冗長
副行エンコーダの一例を示した図である。
副行エンコーダの一例を示した図である。
１０〜１３ 主行デコーダ ２０〜２３ 副行ドライバ ３０〜３３ 冗長主行デコーダ ４０〜４３ 冗長副行ドライバ ５０〜５３ センスアンプ部 ６０ 列デコーダ ７０〜７３ ブロック制御部 １００〜１０３ メモリセルアレイ・ブロック ２００〜２０３ 冗長メモリセルアレイ・ブロック ３００ ブロックセレクタ ３１０ 主行プリデコーダ ３２０ 副行デコーダ ３２１ 冗長副行デコーダ ４００〜４０７ 冗長アドレス・プログラミング回路 ４１０ 冗長判定回路 ４２０ 冗長主行エンコーダ ４３０ 冗長副行エンコーダ
Claims (6)
- 【請求項１】 メモリセルアレイに欠陥があると、前記
欠陥部に代わって冗長セルアレイを選択して使用する手
段と、予め冗長メモリセルアレイの欠陥をテストする手
段とを有する半導体記憶装置において、 前記テスト時に、入力アドレスの一部のビットによって
前記冗長メモリセルアレイの冗長メモリセル行を選択す
る手段を有することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルアレイに欠陥が存在する時
に、前記欠陥を含むアドレスが入力された場合に、前記
アドレスのメモリセルアレイに代わって選択使用される
複数の冗長メモリセル行と、前記複数の冗長メモリセル
行に対応して設けられる複数の置換アドレス・プログラ
ム回路を有し、前記複数の置換アドレス・プログラム回
路からの複数の冗長選択信号中に活性レベルの冗長選択
信号がある場合に、それを判定するための冗長判定回路
と、前記複数の冗長メモリセル行中でこの活性レベルの
冗長選択信号と対応する冗長メモリセル行を選択すると
共に、前記複数のメモリセルアレイのメモリセル行の選
択を禁止する置換制御回路を有し、前記複数の冗長選択
信号を前記置換アドレス・プログラム回路に近い位置で
コード化して出力する冗長選択信号エンコーダを設け、
前記冗長選択信号エンコーダの出力信号をデコードして
前記複数の冗長選択信号中の活性レベルと対応する冗長
メモリセル行を選択する手段を有する半導体記憶装置に
おいて、 前記アドレスが前記置換アドレス・プログラム回路にプ
ログラムされる以前の冗長回路テスト時に、入力アドレ
スの特定ビットの値により前記冗長メモリセル行を選択
するための手段を、前記冗長判定回路と前記冗長選択信
号エンコーダ内に有することを特徴とする半導体記憶装
置。 - 【請求項３】 前記冗長選択信号エンコーダ内に有する
前記冗長メモリセル行を選択するための手段は、前記置
換アドレス・プログラム回路がプログラムされる以前の
冗長回路テスト時に、入力されたアドレスの特定ビット
の値に対応してコード化した冗長選択信号を出力するこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 メモリセルアレイに欠陥があると、前記
欠陥部に代わって冗長セルアレイを選択して使用する手
段と、予め冗長メモリセルアレイの欠陥をテストする手
段とを有する半導体記憶装置において、 前記テスト時に、入力アドレスの一部のビットによって
前記冗長メモリセルアレイの冗長メモリセル列を選択す
る手段を有することを特徴とする半導体記憶装置。 - 【請求項５】 メモリセルアレイに欠陥が存在する時
に、前記欠陥を含むアドレスが入力された場合に、前記
アドレスのメモリセルアレイに代わって選択使用される
複数の冗長メモリセル列と、前記複数の冗長メモリセル
列に対応して設けられる複数の置換アドレス・プログラ
ム回路を有し、前記複数の置換アドレス・プログラム回
路からの複数の冗長選択信号中に活性レベルの冗長選択
信号がある場合に、それを判定するための冗長判定回路
と、前記複数の冗長メモリセル列中でこの活性レベルの
冗長選択信号と対応する冗長メモリセル列を選択すると
共に、前記複数のメモリセルアレイのメモリセル列の選
択を禁止する置換制御回路を有し、前記複数の冗長選択
信号を前記置換アドレス・プログラム回路に近い位置で
コード化して出力する冗長選択信号エンコーダを設け、
前記冗長選択信号エンコーダの出力信号をデコードして
前記複数の冗長選択信号中の活性レベルと対応する冗長
メモリセル列を選択する手段を有する半導体記億装置に
おいて、 前記アドレスが前記置換アドレス・プ１ログラム回路に
プログラムされる以前の冗長回路テスト時に、入力アド
レスの特定ビットの値により前記冗長メモリセル列を選
択するための手段を、前記冗長判定回路と前記冗長選択
信号エンコーダ内に有することを特徴とする半導体記憶
装置。 - 【請求項６】 前記冗長選択信号エンコーダ内に有する
前記冗長メモリセル列を選択するための手段は、前記置
換アドレス・プログラム回路がプログラムされる以前の
冗長回路テスト時に、入力されたアドレスの特定ビット
の値に対応してコード化した冗長選択信号を出力するこ
とを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222164A JPH1166882A (ja) | 1997-08-19 | 1997-08-19 | 半導体記憶装置 |
| US09/135,560 US6094381A (en) | 1997-08-19 | 1998-08-18 | Semiconductor memory device with redundancy circuit |
| KR1019980033453A KR100307567B1 (ko) | 1997-08-19 | 1998-08-18 | 용장회로를구비한반도체기억장치 |
| CN98117345A CN1208934A (zh) | 1997-08-19 | 1998-08-19 | 带有冗余电路的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222164A JPH1166882A (ja) | 1997-08-19 | 1997-08-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166882A true JPH1166882A (ja) | 1999-03-09 |
Family
ID=16778188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9222164A Pending JPH1166882A (ja) | 1997-08-19 | 1997-08-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6094381A (ja) |
| JP (1) | JPH1166882A (ja) |
| KR (1) | KR100307567B1 (ja) |
| CN (1) | CN1208934A (ja) |
Cited By (1)
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| KR20010017198A (ko) * | 1999-08-09 | 2001-03-05 | 윤종용 | 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치 |
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1997
- 1997-08-19 JP JP9222164A patent/JPH1166882A/ja active Pending
-
1998
- 1998-08-18 KR KR1019980033453A patent/KR100307567B1/ko not_active IP Right Cessation
- 1998-08-18 US US09/135,560 patent/US6094381A/en not_active Expired - Fee Related
- 1998-08-19 CN CN98117345A patent/CN1208934A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990023677A (ko) | 1999-03-25 |
| KR100307567B1 (ko) | 2001-10-19 |
| CN1208934A (zh) | 1999-02-24 |
| US6094381A (en) | 2000-07-25 |
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