CN1208934A

CN1208934A - 带有冗余电路的半导体存储器

Info

Publication number: CN1208934A
Application number: CN98117345A
Authority: CN
Inventors: 伊佐聡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-19
Filing date: 1998-08-19
Publication date: 1999-02-24
Also published as: JPH1166882A; US6094381A; KR19990023677A; KR100307567B1

Abstract

本发明提供了一种半导体存储器包括一个用于产生冗余选择信号的冗余地址编程电路,一个用于接收冗余电路检测模式信号的电路,当在对冗余地址编程电路进行编程之前对冗余存储单元进行检测时,该电路有效,并且当冗余电路检测模式信号有效时产生输入地址的部分地址位作为冗余存储单元的部分地址位,当该冗余电路检测模式信号无效时产生作为冗余存储单元地址的部分的冗余选择信号。

Description

带有冗余电路的半导体存储器

本发明涉及一种半导体存储器，特别是涉及一种带有冗余电路并能够执行对该冗余电路的初始检测的半导体存储器。

随着近年来半导体存储器小型化、高度集成化、容量扩大的发展趋势，要获得无瑕疵的半导体存储器十分困难。也就是说，几乎所有的半导体存储器中都存在着有瑕疵的存储单元、有瑕疵的字线或位线。为了把这种带有瑕疵的半导体存储器修整为一个可以接受的半导体存储器，通常在该半导体存储器中提供一个冗余电路。

现有的用于修补带有冗余电路的半导体中的瑕疵的方法为一种利用熔丝进行半导体电路修补的方法。也就是说，通过检测半导体的存储单元阵列来查找存在瑕疵的单元地址，当把瑕疵所在的地址输入后，在冗余地址编程电路中的熔丝被熔断，这样冗余的存储单元就被选中并使用。但是，在这种冗余系统中，除非把熔丝熔断否则可能选中该冗余电路。也就是说，不可能预先检测该冗余存储单元阵列。因此，只有在瑕疵的单元阵列被冗余存储单元阵列所取代之后才可能检测到该冗余存储单元阵列。因此，当在该已替换的冗余存储单元中发现瑕疵之后，则必须用另一个冗余电路替换该有瑕疵的电路，这样做效率很低。考虑到提高效率，现在已有一种在冗余地址编程电路中的熔丝被熔断之前能够预先检测冗余存储单元阵列的方法(例如在日本特许公开平5-32697中公开的技术)在这种现有的方法中，可以通过在除了提供用于编程使得冗余存储单元阵列被选中和使用的熔丝以外，再另外提供一条用于冗余电路检测的熔丝和一个门电路。

但是，在日本特许公开平5-36297中公开的方法中，必须另外提供一条熔丝和一个门电路等，这样在每个冗余地址编程电路中增加了芯片的面积。因此，人们迫切地需要一种具有较小芯片面积且带有可被预先检测的冗余电路的半导体存储器。

本发明的目的之一在于提供一种能预先对冗余电路进行检测又不会增加芯片面积的半导体存储器。

根据本发明的半导体存储器其特点是其中包括一个冗余地址编程电路，对该电路进行编程，使得当用于选中有瑕疵的存储单元的地址输入存储器以产生冗余选择信号时，冗余存储单元就被选中，和一个用于接收冗余电路检测模式信号的电路，该信号在冗余地址编程电路被编程之前的一个冗余存储单元阵列检测中变为有效，该电路在冗余电路检测模式信号有效时，产生作为冗余存储单元地址的一部分的输入地址的部分地址位，而在冗余电路检测模式信号无效时，产生作为冗余存储器单元地址的一部分的冗余选择信号。

根据本发明的半导体存储器，由于不必在每个冗余地址编程电路中提供用于冗余电路检测的电路，因此可以制成一种在熔丝被熔断之前就能检测冗余存储单元的小型电路器件。

在如下结合附图的说明中，本发明的上述目的、优点及特点将更加清楚明白。

图1为本发明第一实施例的结构框图；

图2为本发明第一实施例的一个冗余地址编程电路的电路图；

图3为本发明第一和第二实施例中的一个模块控制电路的电路图；

图4(a)为本发明第一实施例的一个冗余主行编码器的电路图；

图4(b)为本发明第一实施例的一个冗余主行编码器的信号对应表；

图5为本发明第一实施例的一个子行解码器的电路图；

图6为本发明第一实施例的一个冗余子字线驱动器的电路图；

图7为本发明第一实施例的另一种冗余主行编码器的电路图；

图8为一展示本发明第二实施例结构的框图；

图9为展示本发明第二实施例的冗余地址编程电路的电路图；

图10(a)为本发明第二实施例中冗余主行编码器的电路图；

图10(b)为本发明第二实施例中冗余主行编码器的信号对应表；

图11(a)为本发明第二实施例冗余子行编码器的电路图；

图11(b)为本发明第二实施例冗余子行编码器的信号对应表；

图12为本发明第二实施例冗余子行解码器的电路图；

图13为本发明第二实施例的另一种冗余子字线驱动器的电路图；

图14为本发明第二实施例的另一种冗余主行编码器的电路图；

图15为本发明第一和第二实施例的一个子字线驱动器的电路图；

下面参照图1至7和图15说明本发明的第一实施例。在图1中展示出本发明第一实施例的结构的框图，其中四个冗余地址编程电路400至403用于修复有瑕疵的存储单元阵列模块100至103。也就是说，把冗余地址编程电路进行编程，使得当在任何一个存储阵列模块100至103中发现有瑕疵时，则根据存在瑕疵单元的地址选中其中一个冗余存储单元阵列200至203。

另外，在本文的所有附图中，三角形表示反相器，加圆圈的晶体管表示一个PMOS晶体管不加圆圈的晶体管表示NMOS晶体管。

在图2所示的冗余地址编程电路的熔丝Fa₂至Fa_n-1被熔断以前执行如下文所述的冗余电路检测。一个预充电信号PREB在地址被选中以前处于“低”电位，并在地址即将被选中以前变为“高”电位。由于在冗余电路的检测过程中熔丝未被熔断，所有R4000至R4003的节点变为“高”，所有冗余地址编程电路400至403输出的冗余选择信号XRD0至XRD3变为无效状态-“低”。另外，由于冗余电路检测模式信号RXTE为“高”，从图1所示的冗余判断电路410发出的冗余判断信号XRDN变成冗余状态-“低”。因此，所有主行解码器10至13被模块控制部分70至73变为无效状态。另一方面，由图4(b)中所示的对应于冗余电路检测模式信号RXTE为“高”的状态时的对应表根据输入地址(XA2,XA3)确定由图4(a)所示的冗余主行编码器420产生的冗余主行编码信号RXDS0和RXDS1。在此，当输入的地址为冗余判断信号XRDN的“低”冗余状态，如(0,0)，而来自冗余主行编码器420的编码信号RXDS0和RXDS1的“低”状态被图3中所示模块控制电路70的译码部分RDE700所译码，冗余主行解码器有效信号RXDE0和读出放大器启动信号SAE0变为有效电位-“高”。这样，图1中所示的冗余存储器单元阵列200的冗余主字线RMWL0被选中。由于模块控制电路71至73只在译码部分RDE700的构造上不同于模块控制电路，因此在此省略其中的细节。例如，模块控制电路71这样构成，使得当冗余主行编码信号RXDS0和RXDS1分别为“高”和“低”时，读出放大器启动信号SAE1和冗余主行译码有效信号RXDE1变为“高。

另一方面，在图5中展示了子行解码器320的具有电路，对应于输入地址的最低两位有效两位(XA0,XA1)的子字线驱动器选择信号SWDS0至SWDS3之一变为“高”。因此，在图6中所详细说明的冗余子行驱动器40中，被连接到处于有效电平的冗余主字线RMWL0上的四个冗余主字线RMWL0至RMWL3之一被选中，在本例中，一个冗余地址编程电路把一条主字线(4条子字线)作为一个单元进行替换。如上文所述，有可能在保持冗余电路检测模式信号RXTE为“高”电位时，通过改变地址(XA0至XA3)来检测所有的冗余存储单元阵列200至203。

由于在本实施例中有四个冗余存储单元阵列模块，则通过运用地址线(XA0至XA3)寻址可以检测冗余存储单元阵列。如果有八个冗余存储单元阵列模式，则可以通过运用地址线(XA0至XA4)寻址进行检测。

如上文所述，在本发明的半导体存储器中，当冗余电路检测模式信号有效时，输入地址的一部分被用作冗余主行编码信号，这样就有可能通过利用较小的电路来检测冗余存储单元阵列。

下面将说明当冗余电路检测模式信号RXTE处于“低”状态时，在某些熔丝被熔断之后该半导体存储器的一个操作过程。

当把一个非通过把熔丝熔断而编程的地址输入后，所有图2所示的冗余地址编程电路400至403的节点R4000至R4003变为“高”，所有从冗余地址编程电路400至403输出的冗余选择信号XRD0至XRD3变为无效电位-“低”。因此，由于从冗余判断电路410输出的信号XRDN保持为“高”(此为常态)，则所有模块控制电路70至73的冗余主行解码器启动信号RXDE0至RXDE3变为无效电位-“低”。另一方面，根据输入地址的最高两位有效位(XA_n-2和XA_n-1)，从模块选择器300输出的信号BSEL0至BSEL3之一变为有效电位“高”。例如，当模块选择信号BSEL0处于有效电位“高”时，图3中所示的模块控制电路70被选中，主行解码器启动信号XDXE0和读出放大器启动信号SAE0变为有效，主行对码器10根据输入地址(XA₂～XA_n-3)选中一条主字线MWL。另外，如图5所示的子行解码器320根据输入地址(X0,X1)，选中其中一条子字线，并且图15中所示的子字线驱动器20选择一个正常的存储单元阵列。

现在考虑对应于其中一个冗余地址编程电路400-407的预编程地址输入的情况。比如，如果把冗余地址编程电路400的地址输入后。这时在冗余地址编程电路400中的节点R4000变为“低”，冗余地址编程电路400的冗余选择信号XRD0变为有效电位-“高”。因此，从冗余判断电路410输出的冗余判断信号XRDN变为冗余状态-“低”，当冗余电路检测模式信号RXTA处于有效电位-“高”时，所有主行解码器10至13由模块控制部分70至73变为无效状态。另一方面，冗余主行编程信号RXSD0和RXDS1由图4(a)中所示的冗余主行编码器根据图4(b)中在冗余电路检测模式信号变为“低”的对应表来确定。由于冗余选择信号RXD0处于“高”电位，则冗余主行编码信号RXDS0和RXDS1都变为“低”。由于在上述操作过程之后的操作与冗余电路检测模式信号处于有效电位-“低”的操作相似，因而在此省略。

如上文所述，在通常的操作中，非输入信号的一部分且由冗余选择信号所决定的信号可通过使冗余电路检测模式信号RXTE无效而被用作冗余主行编码信号。

本实施例中的冗余编码器420可由图7所示的逻辑线路构成，而不由图4所示的电路构成。在此，预充电信号PRBE被用作为输入信号。

下面将根据图8至15说明本发明的第二实施例。

图8表示本发明第二实施例的一个结构框图，八个冗余地址编程电路400至407修补存储单元阵列模式100至103中的缺陷。也就是说，与第一实施例不同之处在于，第一实施例中输入到冗余地址编程电路的地址线为XA₂～XA_n-1，而在第二实施例中为XA₁～XA_n-1，这样两个子字线可以作为一个单元由一个冗余地址编程电路所取代。

在图9所示的冗余地址编程电路400至407的熔丝Fa₁～Fa_n-1被熔断之前以下述方法进行冗余电路检测。由于在进行冗余电路检测时没有熔断任何熔丝，则节点R4000至R4007变为高而作为冗余地址编程400至407的输出的冗余选择信号XRD0至XRD7变为无效状态-“低”。另外，由于冗余电路检测模式信号RXTE为“高”，则图8中所示的冗余判断电路410所输出的信号变为冗余状态-“低”。因此，所有主行解码器10至13被模块控制电路70至73变为无效状态。

另一方面，在冗余电路检测模式信号RXTE为“高”的状态时，由图10(b)中相应的对应表根据输入地址(XA₂,XA₃)确定图10(a)中所示的冗余主行编码器所产生的冗余主行编码信号RXDS0和RXDS1。当输入地址(XA₂,XA₃)为(0,0)时处于“低”冗余状态的冗余判断信号XRDN和处于“低”状态的冗余主行编码器420输出的编码信号RXDS0和RXDS1的“低”状态由图3所示的模块控制电路70的译码部分RDE700所译码，并且冗余主行解码器启动信号RXDE0和读出放大器启动信号SAE0变为有效电位-“高”。这样，图8所示的冗余存储单元阵列200的冗余主字线RMWL0被选中。

另一方面，在图11(a)的子字行解码器430的具体电路中，冗余子行译码信号RRS的状态由图11(b)所示的在冗余电路检测模式信号为“高”时的对应表所确定。然后，地址的最低一位有效位XA0和冗余子行编码信号RRS由图12所示的冗余子行解码器所译码，并且其中一个字线驱动器选择信号SWDS0至SWDS3变为“高”。然后，在图13所示的冗余子字线驱动器40中，被连接到冗余主字线RMWL0的冗余主字线RMWL0至RMWL3的其中一条被选中。在本例中，一条冗余地址编程电路作为一个单元与两条子字线进行替换。

如上文所述，可以通过改变地址XA₀-XA₃来检测冗余存储单元阵列，而保持冗余电路检测模式信号RXTE为“高”电位。

下面将说明当冗余电路检测模式信号RXTE为“低”时某些熔丝被熔断之后该半导体存储器的操作过程。

由于，当一个非通过熔丝熔断而编程的地址被输入时，图9中所示的所有冗余地址编程电路400至407的节点R4000至R4007变为“高”。所有从冗余地址编程电路400至407输出的冗余选择信号XRD0至XRD7变为无效电位-“低”。因此，所有模式控制电路70至73的冗余主行解码器启动信号RXDE0至RXDE3变为无效电位-“低”，由于从冗余判断电路410输出的信号XRDN保持为“高”(此状态为常态)。然后，以类似于第一实施例中的操作过程选中正常的存储单元阵列。

下面说明当对其中一个冗余地址编程电路400-407编程的一个初始地址被输入后的情形。例如，假设对应于冗余地址编程电路400的地址被输入。这时，在冗余地址编程电路400中的节点R4000变为“低”，而冗余地址编程电路400的冗余选择信号XRD0变为有效电位-“高”。因此，从冗余判断电路410输出的冗余判断信号变为冗余状态一“低”，并且当冗余电路检测模式信号RXTE处于有效电位-“高”时所有主行解码器10至13由模块控制电路70至73变为无效状态，另一方面，图10(a)所示的冗余主行编码器根据图10(b)中在冗余电路检测模式信号RXTE变为“低”时的对应表确定冗余主行编码信号RXDS0和RXDS1。由于冗余选择信号处于“高”电位，则冗余主行编码信号RXDS0和RXDS1都变为“低”。由于上述操作过程之后的其他操作与当冗余电路检测模式信号为有效“低”电位时的操作相似，因而在此省略。

图14表示用逻辑线路而非图10中的电路构成的冗余主行编码器420，但其操作过程类似于图10中的电路。另外，该冗余子行编码器430也可以用逻辑线路构成。

如上文所述，在本发明的半导体器件中，不必象现有技术那样在每个冗余地址编程电路中增加熔丝和门电路等部份。

对于本发明的半导体存储器，当冗余电路检测模式信号处于有效电位时，通过输入地址位的部分来选中冗余存储单元，当冗余电路检测模式信号处于无效状态时，通过冗余地址编程电路输出的冗余选择信号来选中冗余存储单元。因此，这样就有可能预先检测冗余存储单元而不会实质性地增大芯片的面积。

尽管本发明是通过结合用于冗余行的实施例而进行说明的，但也可以分别把冗余行和行地址信号变为冗余列和列地址信号来实现本发明。

本发明不只限于上述的实施例，还可以根据本发明的精神在本发明的范围内作出各种修改和变动。

Claims

1、一种半导体存储器，其特征在于包括：

多个冗余地址编程电路，该电路这样编程使得当用于选择有瑕疵的存储单元的地址输入时在冗余存储单元阵列中选中一个冗余存储单元，每个所述的冗余地址编程电路产生一个冗余选择信号，该信号在对应于每个所述的冗余地址编程电路的地址被输入时变为有效；

一个用于接收冗余电路检测模式信号的控制电路，如果在所述冗余地址编程电路被编程之前检测冗余存储单元，则该冗余电路检测模式信号变为有效，当冗余电路检测模式信号处于有效状态时，该控制电路输出所输入地址的部分地址位，并作为所述冗余存储单元地址的部分地址位，当冗余电路检测模式信号处于无效状态时，该控制电路从所述冗余选择信号中产生作为所述冗余存储单元的地址的所述部分的信号。

2、如权利要求1所述的半导体存储单元，其特征在于所述的控制电路中具有一个编码器，当所述冗余电路检测模式信号处于无效状态时，所述编码器把所述多个冗余地址编程电路的冗余选择信号进行编码以产生作为所述冗余存储单元的地址的所述部分的冗余编码信号，当所述冗余电路检测模式信号处于所述有效状态时，所述编码器产生作为冗余编码信号的所述输入地址的所述部分。

3、一种半导体存储器，其特征在于包括：用于选择和使用冗余存储单元阵列而不选择带有瑕疵的存储单元阵列的装置，用于预先检测所述冗余存储单元阵列的装置，以及在所述冗余存储单元阵列被检测时，用于通过部分地址位来选中所述冗余存储单元阵列的冗余存储单元行的装置。

4、一种半导体存储器，其特征在于包括：当在某个存储单元阵列中存在瑕疵时，选择和使用存储单元阵列来取代所述有瑕疵的存储单元阵列的装置，用于预先检测所述冗余存储单元阵列中的瑕疵的装置，以及在执行预检测时，通过输入地址的部分位来选择所述冗余存储单元阵列的冗余存储单元的装置。