JP5550252B2

JP5550252B2 - 半導体装置の製造方法

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Description

本発明は、ＤＲＡＭ、フラッシュメモリ等の半導体メモリや、ＣＰＵやＤＳＰ等の論理ＩＣに好適に用いられる半導体装置の製造方法に関する。特に集積回路（ＩＣ）が作製されたチップを複数積層してパッケージ化した、いわゆる３次元実装された半導体装置の製造方法に関する。

ＣＭＯＳ回路が作製された半導体層を、ハンドル基板に転写して３次元実装されたＩＣを製造する方法は、非特許文献１に記載されている。一例を挙げると、シリコンウエハの表面に多孔質シリコンからなる分離層を形成し、その上に単結晶シリコンからなる半導体層をエピタキシャル成長させ、その半導体層にＣＭＯＳ回路を作製する。

続いて、ＣＭＯＳ回路が作製された半導体層をハンドル基板に貼り合わせ、分離層において分離を行い、半導体層をハンドル基板に転写する。この工程を複数回繰り返すことにより、ＣＭＯＳ回路が作製された半導体層を複数、ハンドル基板上に、積層する。

特許文献１には、バックサイドリセスが形成させたハンドル基板に、トランジスタが作製された半導体層をポリマーフィルムを介して接着し、当該半導体層をハンドル基板に転写するプロセスが記載されている。そして、このプロセスを繰り返して積層されたトランジスタを得ている。

米国特許第６６３８８３５号明細書

ＰｒｏｃｅｅｄｉｎｇｏｆＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＷａｓｈｉｎｇｔｏｎＤＣ，ＵＳＡ，Ｄｅｃ．２００５，ＨｉｒｏｙｕｋｉＳａｎｄａｅｔａｌ．「ＦａｂｒｉｃａｔｉｏｎａｎｄＣｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆＣＭＯＳＦＥＴｓｏｎＰｏｒｏｕｓＳｉｌｉｃｏｎｆｏｒＮｏｖｅｌＤｅｖｉｃｅＬａｙｅｒＴｒａｎｓｆｅｒ」

しかしながら、従来の転写技術には分離層での分離において効率が低く、コストがかかる。特にチップサイズの大きな集積回路チップ上に、チップサイズの小さな集積回路チップ或いは機能素子を積層させた構造の半導体装置の製造方法の技術分野においては、転写技術の改善は重要である。

本発明は、このような背景技術に鑑みてなされたものであり、転写技術を改良し、低コストで３次元実装された半導体装置を提供することを目的とする。

本発明の骨子は、第１の半導体基板１１の表面側に複数の第１の集積回路１１を作製する工程と、第２の半導体基板１に設けられた分離層２上に形成された半導体層３に、前記第１の集積回路よりチップサイズが小さい第２の集積回路７を複数作製する工程と、前記分離層の端面が傾斜面１１２となるように、少なくとも前記半導体層を前記第２の集積回路毎に分離独立させる分離独立工程と、前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の表面側に形成された接合パッドと前記第２の集積回路の表面側に形成された接合パッドとが接合するように貼り合わせ、貼り合わせ構造体を得る工程と、前記貼り合わせ構造体を前記分離層に沿って分離することにより、前記第２の集積回路が作製された半導体層が移設された前記第１の半導体基板を得る工程と、前記複数の第２の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程とを含み、前記分離層は、前記第２の半導体基板の表面に垂直な方向に成長した孔からなる多孔質層であって、前記傾斜面は、前記第２の半導体基板の表面に対して４５度以上８０度以下の角度の面であることを特徴とする半導体装置の製造方法である。

本発明によれば、共通の半導体基板に、複数の半導体層と複数の分離層と少なくとも１つの半導体基板が貼り合わされた貼り合わせ構造体を、各分離層において、順次または同時に効率よく分離することができる。こうして、低コストで３次元実装された半導体装置を製造できる。

本発明に用いられるダイシング方法を説明するための模式的断面図である。一実施形態による半導体装置の製造方法を説明する為の模式的断面図である。別の実施形態による半導体装置の製造方法を説明する為の模式的断面図である。本発明に用いられる分離方法を説明するための模式図である。積層チップの模式的断面図である。別の実施形態による半導体装置の製造方法を説明する為の模式的断面図である。

まず、図１を参照して、本発明の半導体装置の製造方法に用いられるダイシング方法とその後の貼り合わせ工程を説明する。

基板１１は、後に半導体層３が一時的或いは永久的に転写される基板であり、シリコンウエハ、ガラス、樹脂フィルム、金属フィルムなどであり得る。好ましくは、基板１１として第１の半導体基板を用意し、その半導体基板１１の表面側に第１の集積回路１７を周知の半導体製造プロセスにより作製する。ここでは、ＭＯＳトランジスタ一などの機能素子を作製した後、絶縁層の成膜とエッチング、配線となる金属層の成膜とＣＭＰにより、配線パターンを形成しておく。そして、外部と電気的な接続を得るための接合パッドを最表面に形成する。こうして、第１の集積回路１７を作製しておく。

一方、第２の半導体基板１の表面には、分離層２と、分離層上に形成され、転写（移設）される半導体層３とが形成される。半導体層３としては、単結晶半導体が好ましく用いられ、必要に応じて、第１の半導体基板と同様に半導体層３に、第２の集積回路と、接合パッドとが作製される。
第２の集積回路が複数作製された半導体層３を有する半導体基板１を、ダイの少なくとも１側面（端面）が傾斜するようにダイシングを行う。具体的には、ダイシングブレードを切断すべき基板の表面に対して４５度乃至８０度程度に斜めに配置し、半導体基板を削りながらカットする（図１中の矢印１１１を参照）。傾斜の向きは、貼り合わせ面側に向かって小さくなる向きでも大きくなる向きでもよい。また、全て同じ傾斜角（同じ向き）でダイシングしても良い。全てを同じ傾斜角でダイシングすることにより、ダイシングされた構造体の断面形状は台形ではなく平行四辺形となり、無駄領域を最小限に抑えられる。つづいて、傾斜した端面（ダイシング端面）１１２を有する集積回路チップを半導体層３が内側になるように、半導体基板１１の表面と貼り合わせ、貼り合わせ構造体を得る。この時、必要に応じて、接着剤を介して、半導体層３の表面側と基板１１の表面側とを貼り合わせることも好ましいものである。

そして、半導体基板１に、図１に示した貼り合わせ構造体を分離層２において分離するために、分離作用が生じる方向に力を加える。こうすると、分離層２に亀裂が生じ、半導体基板１が剥離し、集積回路が作製された半導体層３が半導体基板１１側に残り、積層された半導体チップが得られる。

ここで、分離層２にシリコンなどの多孔質体からなる層を用いた場合には、陽極化成により形成された細孔が傾斜面に開口２０１を持つので、この開口２０１からエッチング液が多孔質体内に浸透し選択的にエッチングが進行する。こうして、チップの傾斜した端面１１２においては、分離層となる多孔質体が一部除去され凹部が形成されるので、そこに加圧された流体を付与すると流体の楔作用で、多孔質層内に多孔質層に沿って亀裂が生じ半導体基板１と半導体層３とが分離される。この際、チップを飛散させないためにパネルを接着したり、チップの形状に合わせたくぼみを形成したパネルを押し当てる等のチップ保持板を用いることが効果的である。水流を阻害しないようメッシュ状のチップ保持板であるとなお良い。

また、分離層が異なる孔密度を持つ複数の多孔質層からなる場合は、加圧された流体を付与すると、異なる孔密度の境界面で分離される。分離された半導体チップの裏面と基板表面には、夫々、多孔度の異なる多孔質層が残存し、それが保護層となって、流体分離中にクラックが素子、回路内へ進行、伝播するのを阻止することが可能となる。

シリコンなどの多孔質体は陽極化成によって、ウエハ全面に表面に垂直方向に電流を化成溶液中で流すことにより形成される。陽極化成を行う際には、Ｐ^＋型又はＮ^＋型の基板を用いるか、少なくとも陽極化成する領域がＰ^＋型又はＮ^＋型となるようにＰ型又はＮ型の不純物をドープしておくことが好ましい。本発明においては特にＰ^＋型の基板を用いるか、少なくとも陽極化成する領域がＰ^＋型となるようにＰ型の不純物をドープしておくことが好ましい。また、上記Ｐ^＋型又はＮ^＋型の領域抵抗率を調整して導電性を高め、必要に応じて多孔質層の一部を残存させて、チップ化した際に電磁波等のノイズに対するシールドとして機能させることもできる。その孔は表面から先端まで連続に連結され、その形成方向は電流の流通方向を一致する。即ち、多孔質層の孔はウエハ表面に垂直の方向に成長するため、細孔の成長方向には、著しいエッチング速度の増速現象が観察され、その加速されたエッチング速度はＨＦ溶液を用いると孔の無い結晶シリコンに対して、十万倍に達することが、発明者等によって発見されている。

しかしながら、孔に垂直方向、即ち、ウエハの端面への方向には、孔壁が存在し、その孔壁は結晶シリコンで形成されているため、殆どエッチングが進行しない。つまり、このエッチング速度の著しい異方性は、分離層の端面を傾斜して一部の多孔質層の孔の先端を傾斜面に露出させることにより極めて重要な役割を果たす。流体を複数の多孔質層界面へ導入するためには、接着層に接合する界面を分離することを避け、そのトリガーを与える、導入空隙を形成することが最も効果的であることを見出した。よって、この流体の初期導入のための空隙形成に、傾斜面への多孔質層の選択的エッチングが有効である。

或いは、流体を用いなくとも傾斜面１１２にある多孔質体からなる分離層を横方向に選択的にエッチングして半導体層３と基板１とを分離してもよいが、長時間を必要として、選択性が低く、異方性が損なわれているため、同一の結晶シリコンで形成されている基板、デバイス活性層のエッチングが等方的に進行することになるため、加圧された流体を用いることが好ましい。。

以下、実施形態を参照して本発明の半導体装置の製造方法について説明する。

（実施形態１）
第１の半導体基板１１としてバルクシリコンウエハ、エピタキシャルシリコンウエハのような半導体基板を用意する。そして、周知の製造プロセスにより半導体基板１１の表面側に、複数の第１の集積回路１７を作製する。ここで云う、第１の集積回路とは、後にチップ（ダイ）となる一つの集積回路部分である。例えば、ＣＰＵやＤＳＰなどの論理ＩＣである。また、はんだ、金、銅などからなる接合バッド１６を形成する。こうして、図２（ａ）の符号１０に示すような構造体が得られる。

一方、第２の半導体基板として、バルクシリコンウエハのような第２の半導体基板１に、多孔度が互いに異なる少なくとも２層の多孔質シリコンのような分離層２を形成し、分離層２上に複数、好ましくは３つ以上の第２の集積回路７を作製したウエハを用意する。ここで云う第２の集積回路とは、ＤＲＡＭやフラッシュメモリなどの半導体メモリであり得る。半導体メモリであれば、第２の集積回路は、多数のメモリセルと、メモリセルを選択する選択回路、メモリセルから信号を読み出したり、メモリセルに信号を書き込むための信号処理回路等を含む。

また、ＭＯＳトランジスタのような能動素子及び多数のＭＯＳトランジスタを接続する多層配線を形成した後、半導体層にスルーホールやビアホールと呼ばれる貫通孔を形成する。その貫通孔の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、貫通孔内に導電体を充填して、貫通電極４を形成する（スルーシリコンビア技術）。この時、エッチング時間を調整して、溝の深さＤｔを半導体層３の厚さｔ３よりも小さくする。Ｄｔ＜ｔ３、つまり、溝４内の導電層の底が分離層２に到達しない程度に浅く形成する。半導体層３の厚さｔ３は１．０μｍ以上２０μｍ以下、より好ましくは１．０μｍ以上１０μｍ以下の範囲から選択しうる。例えば、ＣＭＯＳ回路を作製する場合には、１．０μｍ以上、２．０μｍ以下であり、メモリ構造を作製する場合には、種々の記憶電荷を保持する容量によって異なるが、１．０μｍ以上、１０．０μｍ以下である。穴又は溝の深さＤｔは、半導体層３の厚さの半分以上であって、溝の下方に半導体層３の２０分の１以下厚さの残留部を残すことが好ましいものである。つまり、ｔ３／２≦Ｄｔ＜ｔ３／２０×１を満足するように設計するとよい。導電体としては、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成すると良い。

その後、はんだや金や銅からなる接合パッド６を形成する。図では判りやすいように、貫通電極や接合パッドの位置を集積回路のチップの内側に描いているが、通常、貫通電極や接合パッドは、集積回路のチップの周辺部分に複数設けられる。本発明において貫通電極とは、各チップの集積回路の配線と接続されており、チップ同士を積層した場合は、配線と電気的に接続できる機能を有するものを示す。具体的には、電源供給ライン、入出力ライン、クロック信号ライン、グランドラインになり得る。

そして、ダイシングソーを用いて、半導体層３の表面側から、ダイシングを行う。そして、隣接する集積回路７の間に溝９を彫っていき、第２の集積回路毎に分離独立させる。この時、ダイシングブレードを半導体層３の表面側から、半導体基板の表面に対して斜めに傾斜させた姿勢でダイシングを行う。ダイシングブレードの角度を変更してダイシングすれば、図２（ａ）の符号１００に示す構造体が得られる。こうして、第２の集積回路７のチップサイズに対応したダイであって、端面１１２が傾斜したダイを複数得ることができる。このダイは、貼り合わせ面側に向かってチップサイズが小さくなるように、前記第２の半導体基板をダイシングして得られる。また、分離層２の端面は、曲面であってもよい。

複数の第１の集積回路１７に接合パッドが形成された第１の半導体基板１１の表面に、ダイシングされた第２の半導体基板１と、第１の半導体基板１１とを、それぞれの接合パッドが形成された面同士を向かい合わせにする。

そして、間に接着剤１８を介在させて、ダイシングされた半導体基板１と半導体基板１１とを接着する。この時、フリップチップボンディングの要領にて接合パッド同士も接合させ、電気的に短絡しておく。

接着剤を用いる場合には、フリップチップボンディングした第１及び第２の半導体基板の周囲をディスペンサ等によりアクリル樹脂のような封止部材で一旦囲い、その封止部材の一部に開口を設けて硬化させておき、その開口から内部空間により粘性の低い接着剤を導入し、硬化させる。この接着剤の充填技術は液晶パネルの製造方法において用いられている、周知の液晶材料の充填する方法と同様である。本発明において用いることができる好ましい接着剤としては、低粘度、低不純物、高耐候性、低脱ガス、低収縮性、１６０℃における耐熱性、高接着力、低熱膨張率、高熱伝導率、高体積抵抗率を満たす接着剤を選択することが好ましい。これらの条件を満たす接着剤としては、例えば、アクリル系、メタクリル系（アクリレート系）、エポキシ系（酸無水物硬化剤）、ポリイミド系、ポリイミドアミド系（ポロイミド＝ナイロン変性系）の接着剤を挙げることができる。そしてこれらの接着剤を接合表面（基板又はチップ表面）に塗布し、一定のタック性を残した状態で乾燥した後、所定の荷重をかけて、所定の温度で熱処理を行う。また、接着剤の代わりまたは接着剤に加えて、接着剤として機能するフィルム（ホットメルトシート）を用いて接着することも可能である。本発明においては例えば日立化成工業株式会社製のダイボンディングフィルム、ＦＨシリーズ、ＤＦシリーズ、ＨＳシリーズ、アンダーフィル用フイルム、ＵＦシリーズ等を使用することができる。

或いは、いずれか一方の半導体基板の表面における接合パッドの設けられていない領域に、接着性の粒子（接着ビーズ）を分散配置しておき、他方の半導体基板をフリップチップボンディングする際に、同時に接着ビーズを変形させて硬化してもよい。これらの方法により介在させた接着剤は、後に分離層２において半導体層３を分離する際に、接合パッドのみの接着力に頼らず、２つの半導体基板の接着強度を増すために用いられる。

また、貼りあわせの接着剤と導通の両方を兼ねるものとして、厚さ方向に対しては電気的に短絡して、横方向に対しては隣接する接合パッド間を絶縁する異方性導電フィルムやペーストを用いてもよい。

次に、隣接する第１の集積回路１７の上にも、同様に、集積回路が形成され分離独立された半導体基板１を接合する。

図２の（ｂ）には、一つの集積回路１７と一つの集積回路７が形成された半導体層３とが貼り合わせ、その後、エッチング液に浸漬させた時の、貼り合わせ構造体の一部が示されている。

図２の（ｂ）に示すように、２つの半導体基板１、１１が接合された構造体の側面、具体的には第１の半導体基板と分離層と半導体層とからなるダイの傾斜した側面（ダイシング端面）において、分離層の露出部を部分的に除去する。

続いて、図１の（ｃ）の矢印ＷＪに示すように、研磨粒子を含まない（超音波やレーザ光も必須ではない）高圧の水流を吹き付ける。そして、分離層２において、半導体層３を第２の半導体基板１から剥離する。こうして、図１（ｄ）に示すように、半導体基板１が除去され、集積回路７が作製された半導体層３が、第２の半導体基板１から第１の半導体基板１１上に転写される。

分離方法は、上述したようないわゆるウオータージェット法に限らず、窒素等の高圧ガスを吹き付けるガスジェット法でもよく、要するに流体によって、自由に変形する楔の作用をもつ流体を吹き付ければよい。図に示すようにダイの端面は傾斜面になっているので、分離層としてシリコンの多孔質体を用いる場合には、分離層の露出した側面には多数の開口が存在するため、エッチングが選択的に進行する。第２の半導体基板を含むチップと第１の半導体基板との間には窪み（凹部）が形成されている。よって、この部分に楔を挿入することにより、２枚の半導体基板が互いに離れるような方向の力ベクトルを加えれば、両者は複数層の多孔度のことなる多孔質シリコン層界面に内在し、集中している歪みエネルギーの開放により、多孔質層界面に沿って分離される。

ここで、分離後の分離層２は、第１の半導体基板１１の半導体層側、又は第２の半導体基板側、或いは両者の側に夫々、多孔度の異なる多孔質シリコン層が残留する。特に、分離層として多孔質体の多孔度が異なる少なくとも２つの多孔質層の積層体を用いれば、多孔質層の界面に近い部分であって、当該多孔質層の界面に沿って分離がなされ、残存する被分離物品の表面にクラックが伝播することを阻止する保護層として機能する。

これにより、残留多孔質層の厚さは、集積回路が作製される半導体基板表面部分の全体に亘って均一な厚さとなる。

エッチング液の例としては、フッ化水素と過酸化水素とを含む混合溶液、フッ化水素とフッ化アンモニウムと過酸化水素とを含む混合溶液が挙げられる。流体の楔作用を用いることなくエッチングのみで分離する手法を用いることもできる。この場合には、転写された半導体層３の露出面には図１（ｄ）のような多孔質体からなる分離層は殆ど残留しないこともありうる。

分離層２が残留する場合には、必要に応じて、上述した混合溶液を用いてエッチング等により残留分離層を除去し、半導体層の裏面を露出させる。そして、貫通電極が露出するまで、半導体層の裏面をエッチングし、貫通電極を露出させた後、はんだや金などにより接合パッドを形成する。

こうして、図１（ｅ）に示すように、大小２つのチップサイズの集積回路７、１７が積層された積層チップが得られる。また、半導体基板１１上では、不図示ではあるが隣接する領域にも同様の構造体が形成される。集積回路の積層数が２層でよい場合には、この構造体を垂直配置されたダイシングソーにより、隣接する集積回路間の領域に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
こうして、少なくともチップサイズの小さい第１の集積回路７とチップサイズの大きい第２の集積回路１７とを有する積層チップ、即ち３次元実装された半導体装置が製造できる。

（実施形態２）
本実施形態は、ダイの端面全部を傾斜面にするのではなく、少なくとも一つの端面を傾斜させ、そこに露出する分離層の露出部を部分的に除去した後、流体を吹き付けて分離を行う形態である。

図３（ａ）は分離方法を説明するための模式的断面を、図３（ｂ）は分離された後の積層された半導体チップの模式的断面図である。

（実施形態３）
まず、前述した実施形態１において得られる図２（ｂ）の構造体と同じ構造体を半導体基板１１を共通にして、複数用意する。この様子を、図３に示す。

半導体基板１１を回転させながら、流体噴射ノズル（噴射用開口）から加圧された流体をチップの傾斜面に向けて噴射する。このようにして、流体が噴出する開口と、貼り合わせ構造体とを相対的に移動させながら、流体を各チップの傾斜面に向けて噴射し、流体楔作用により、半導体基板１１から、各ダイシングされた半導体基板１を次々と剥離していく。こうして、半導体基板１１上には、互いに間隔をおいて複数の半導体層３（半導体チップ７）が転写されて残る。

更に、図４に示す構造体をダイシングソーにより、隣接する集積回路間の領域に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。この後、金属や、セラミックスや、金属配線が形成された絶縁性シートなどからなる実装基板上にダイシングされた積層チップは、ダイボンディングされ、パッケージ化される。

いずれも図も、縦方向を拡大して描いているが、実際には厚さ（図中縦方向の長さ）より、チップサイズ（図中横方向の長さ）の方がかなり大きい。

以上の実施形態において、第１の半導体基板１１や、各半導体層３に作製される集積回路７、１７は、同一の回路でもよく、別の回路でもよい。より好ましくは集積回路１７を相対的に回路規模の大きな別の回路とする。集積回路７としては、ＤＲＡＭのような記憶保持動作が必要な半導体メモリや、フラッシュメモリと称されるＥＥＰＲＯＭ、ＭＲＡＭ等の不揮発性半導体メモリが好ましく用いられる。また、積層数も、図示した２層に限らす、８層以上、より好ましくは１２層以上であり得る。一方、集積回路１７は、集積回路７又は２７より回路規模の大きな上述した論理ＩＣであることが好ましいものである。
更に、半導体基板１１を薄層化することもできる。

（実施形態４）
本実施形態では、本発明の半導体装置の製造方法により得られた積層チップについて説明する。図５は、そのうち、チップサイズの小さい３つの集積回路が積層された部分の断面を示している。図５の下方には、不図示のチップサイズの大きな集積回路チップがあり、それに図５に示す構造体が積層されたものが、本実施形態の積層チップである。

半導体メモリなどの小チップサイズの集積回路７が作製された半導体層３には、貫通電極４と接合パッドとしてのはんだバンプ８が形成されている。その上には、同じ半導体メモリからなる集積回路２７が作製された半導体層２３が積層され、半導体層２３には、貫通電極２４と接合パッドとしてのはんだバンプ２８が形成されている。

更にその上に、半導体メモリからなる集積回路３７が作製された半導体層３３が積層されている。ここで、一番上の半導体層３３においては、分離層３２を除去することなく、半導体層３３上に残している。

貫通電極３４は、下方の貫通電極２４、４上に積層されるように配置され、互いに導通をとるように短絡している。それぞれの半導体層３、２３、３３の部分では、貫通孔内壁が絶縁膜で形成されているので、各半導体層と貫通孔内部でショートすることはない。一方、残留させた多孔質体からなる分離層３２は、高濃度のほう素を含むシリコンからなる低抵抗層であるため、分離層と貫通電極３４とを互いに短絡させることにより、分離層として用いた多孔質体からなる低抵抗層３２を、電気シールド層として利用することにより、積層チップの誤動作や静電破壊等を防止することができる。貫通電極３４とそれに繋がる貫通電極４、２４は、各半導体層のＰ型ボディ部分を相互に電気的に短絡させるボディコンタクトである。このボディコンタクトは、ｐＭＯＳトランジスタのＮ型半導体ウエルが形成されるところのＰ型のボディ部分（分離された半導体層の共通部分）を、不図示の配線層を通じて電気的に互いに短絡させるとともに、接地される。この多孔質体からなる層３２に代えて、高濃度ドープのＰ＋半導体層又は金属層を設けることもできる。

（実施形態５）
図６に本実施形態による第２の半導体基板を示す。ここには、実施形態１と同様に分離層、半導体層、集積回路、貫通電極、接合パッドが形成されている。実施形態１と異なる点は、ダイシングの角度である。集積回路が形成されていない半導体基板１の裏面側からダイシングブレードで溝９を形成し、ダイの端面を斜めカットすることにより、各集積回路チップに分離独立させる。ダイシングブレードの角度を変更してダイシングすれば、図６に示す構造体が得られる。こうして、第２の集積回路７のチップサイズに対応したダイであって、端面１１２が傾斜したダイを複数得ることができる。このダイは、貼り合わせ面側に向かってチップサイズが大きくなるように、前記第２の半導体基板をダイシングして得られる。

その後の、半導体装置の製造工程は、実施形態１などと同様である。ダイに対するダイシング端面の向きが実施形態１の場合と異なる。しかしながら、この場合も、分離層となる多孔質体の細孔が分離層のダイシング端面において開口しているので、そこからエッチング液が分離層に浸透し、分離層の少なくとも一部を除去することができる。

（実施形態６）
中央演算装置の機能を有する集積回路（ＣＰＵ）を第１の半導体基板上に作製する。他のウエハ上に、最中密に配置してチップ取れ数が最大になるよう配置して、記憶装置の機能を有する集積回路（ＤＲＡＭ）を第２の半導体基板上に作製する。更に他の記憶装置（ＳＲＡＭ）をチップ取れ数が最大になるよう配置して第３の半導体基板上に作成する。更に又、別の記憶装置（ＦＬＡＳＨＭＥＭＯＲＹ）を取れ数が最大になるよう配置して第４の半導体基板上に作成する。各記憶装置の回路チップのサイズは第１の半導体基板上に作製された演算装置の回路チップよりも小型に作製できる。

又、第２から４の半導体基板上には、陽極化成によって二種類の多孔度を有する多孔質シリコン層が複数形成され、更にこの上部に孔の無い、シリコン単結晶層がエピタキシャル成長によって形成されている。各記憶装置回路素子はこのエピタキシャル層に製造、集積されている。これらの小型の記憶装置回路チップをシリコンウエハからダイサーによって切り出す。この際、チップの四辺のうち、少なくとも一辺が傾斜するように裁断し、フリップボンダーによって第１の演算装置チップの表面側に接着層を介して配置、接着され、圧着によって、電極どうしの接続が形成される。接着層は有機絶縁物を溶液に溶かしたもので、スピンコートによって塗布し、揮発性の溶媒を低温の熱処理によって除去する。

この時点で有機絶縁層の表面には、若干の初期粘着性（タック性）が加水分解性基（アルコキシ基、シラノール基など）の作用によって発現する。この状態で分断された個別のチップを回路表面を下方に配置して設置、圧着し、加熱によって、有機絶縁層は固相へ移行して、チップは強固に接合される。第１の半導体基板はそのままの形状のまま、傾斜断面を有する切断チップの側面に表出する多孔質シリコンの孔の開口部をフッ酸と過酸化水素水の混合液を用いて、一ミリメートル以下の多孔質シリコン層を面内方向へ、選択的にエッチング除去する。この凹部に二層の多孔質シリコン層の界面が位置し、そこに歪みエネルギーが内在、蓄積されている。その部位を流体を照射することにより、流体楔が凹部から導かれて、二層の多孔質シリコン層の界面から剥離が開始され、短時間にチップ全体の基板部分が分離、除去される。分離面には、多孔質シリコン層が表面を被覆して水流などの機械的ダメージやクラックの伝播を阻止する。

表面の多孔質層を選択エッチングで除去して、パッシベーションを施して、第１の半導体基板をダイシングして、複数のメモリーとロジックが三次元集積された高密度、高速の半導体回路チップが完成する。

１第２の半導体基板
２分離層
３半導体層
７第２の集積回路
１１第１の半導体基板
１７第２の集積回路
１１２傾斜面

Claims

第１の半導体基板の表面側に複数の第１の集積回路を作製する工程と、
第２の半導体基板に設けられた分離層上に形成された半導体層に、前記第１の集積回路よりチップサイズが小さい第２の集積回路を複数作製する工程と、
前記分離層の端面が傾斜面となるように、少なくとも前記半導体層を前記第２の集積回路毎に分離独立させる分離独立工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の表面側に形成された接合パッドと前記第２の集積回路の表面側に形成された接合パッドとが接合するように貼り合わせ、貼り合わせ構造体を得る工程と、
前記貼り合わせ構造体を前記分離層に沿って分離することにより、前記第２の集積回路が作製された半導体層が移設された前記第１の半導体基板を得る工程と、
前記複数の第２の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程と、を含み、
前記分離層は、前記第２の半導体基板の表面に垂直な方向に成長した孔からなる多孔質層であって、
前記傾斜面は、前記第２の半導体基板の表面に対して４５度以上８０度以下の角度の面であることを特徴とする半導体装置の製造方法。
前記分離独立工程は、前記第２の半導体基板をダイシングし、前記第２の半導体基板と前記分離層と前記半導体層とからなるダイシング端面を傾斜させる工程を含む請求項１に記載の半導体装置の製造方法。
前記ダイシング端面にある前記分離層の少なくとも一部を除去した後、加圧された流体を付与して、前記半導体層を分離する請求項２に記載の半導体装置の製造方法。
前記ダイシング端面に露出した前記分離層の少なくとも一部をエッチングで除去して、前記半導体層を分離する請求項２又は３のいずれかに記載の半導体装置の製造方法。
前記分離層は異なる孔密度を持つ複数の多孔質シリコンで形成され、前記流体を付与することにより、前記異なる孔密度の境界面で分離する請求項３に記載の半導体装置の製造方法。