CN111115549B - 低温封装结构及方法 - Google Patents
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- CN111115549B CN111115549B CN201811289984.4A CN201811289984A CN111115549B CN 111115549 B CN111115549 B CN 111115549B CN 201811289984 A CN201811289984 A CN 201811289984A CN 111115549 B CN111115549 B CN 111115549B
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 247
- 239000002184 metal Substances 0.000 claims abstract description 247
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 103
- 239000010703 silicon Substances 0.000 claims abstract description 103
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 238000003825 pressing Methods 0.000 claims abstract description 11
- 230000005611 electricity Effects 0.000 claims abstract 3
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000005496 eutectics Effects 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 229910052797 bismuth Inorganic materials 0.000 description 6
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 6
- 229910052792 caesium Inorganic materials 0.000 description 6
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000012163 sequencing technique Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0006—Interconnects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0032—Packages or encapsulation
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00095—Interconnects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00261—Processes for packaging MEMS devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0214—Biosensors; Chemical sensors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
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Abstract
一种低温封装结构，包括封装体、硅基体及印刷电路板，所述硅基体的正面设置有多个电极，每一所述电极分别通过通孔引至硅基体的背面，所述硅基体的背面设置有多个第一金属凸点，每一所述第一金属凸点上设置有至少一第二金属凸点，所述印刷电路板的一表面设置有多个第三金属凸点，所述第二金属凸点的尺寸小于所述第一金属凸点及所述第三金属凸点的尺寸，每一所述第三金属凸点通过冷压键合方式与第二金属凸点连接，以使得所述硅基体与所述印刷电路板之间电连接。本发明还提供一种低温封装方法。上述低温封装结构及方法，封装结构简单，通过减少硅基体上金属凸点的接触面积，在施加外力的情况下即可实现与印刷电路板的冷压键合。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种低温封装结构及方法。
背景技术
随着半导体圆片级封装技术的不断成熟发展，其以微型化、低成本、高电性能、良好的导热散热性以及对于高频信号高抗干扰性等优点越来越多的被Bio-MEMS器件封装所采用。一般来说，生物测序芯片(如基因测序芯片)对于其加工温度比较敏感(<100摄氏度)，尤其是对于一些加工过程中表面有生物涂层器件，对温度要求更为苛刻。传统的圆片级半导体封装技术其器件加工过程中温度一般都在200摄氏度以上。这样就导致很大一部分生物测序芯片无法采用传统的圆片级封装技术进行封装。现有技术一般是采用传统的铝打线的方式，来满足器件对低温的加工要求，然而采用低温铝打线进行封装，其成本高、产能低、器件小型化较困难。
发明内容
鉴于以上内容，有必要提供一种低温封装结构及方法，封装结构简单，在施加外力的情况下即可实现硅基体与印刷电路板的冷压键合。
本发明一实施方式提供一种低温封装结构，包括封装体、硅基体及印刷电路板，所述硅基体的正面设置有电极区，所述电极区包括多个电极，每一所述电极分别通过通孔引至所述硅基体的背面，所述硅基体的背面设置有多个第一金属凸点，每一所述第一金属凸点通过一通孔一一对应电连接于每一所述电极，每一所述第一金属凸点上设置有至少一第二金属凸点，所述印刷电路板的一表面设置有多个第三金属凸点，所述第二金属凸点的尺寸小于所述第一金属凸点及所述第三金属凸点的尺寸，每一所述第三金属凸点通过冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接，以使得所述硅基体与所述印刷电路板之间电连接。
可选地，所述硅基体的正面还设置有功能区，所述功能区包括以下一种或者多种：感光区、生物反应区、压力传感区、电容电感耦合区。
可选地，所述通孔的深宽比小于或等于20:1。
可选地，所述第一金属凸点的高度为5～30μm，所述第二金属凸点的高度为20-50μm，所述第三金属凸点的高度为30-100μm，且所述第二金属凸点的高度小于所述第三金属凸点的高度。
可选地，所述第二金属凸点的硬度大于所述第三金属凸点的硬度，或者所述第二金属凸点的硬度大于所述第三金属凸点的顶部区域金属的硬度。
可选地，所述第二金属凸点包括第一子金属层及第二子金属层，所述第二子金属层的硬度小于所述第一子金属层。
本发明一实施方式还提供一种一种低温封装方法，包括以下步骤：
提供一硅基体及一印刷电路板，所述硅基体的正面设置有电极区，所述电极区包括多个电极；
将每一所述电极引至所述硅基体的背面；
在所述硅基体的背面形成多个第一金属凸点，每一所述第一金属凸点电连接于每一所述电极；
在每一所述第一金属凸点上形成至少一第二金属凸点，所述第二金属凸点的尺寸小于所述第一金属凸点的尺寸；
在所述印刷电路板上形成多个第三金属凸点，并将每一所述第三金属凸点采用冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接；及
对封装体间隙进行填充，其中所述封装体用于封装所述硅基体及所述印刷电路板。
可选地，所述硅基体的正面还设置有功能区，所述提供一硅基体的步骤之后还包括：
在所述硅基体的正面贴合一保护膜或者临时键合一基片，以保护所述功能区及所述电极区。
可选地，所述提供一硅基体的步骤之后还包括：
对所述硅基体的背面进行磨片处理，以将所述硅基体的厚度减薄至预设厚度；
其中，所述预设厚度为200～500μm。
可选地，所述将每一所述电极引至所述硅基体的背面的步骤包括：
采用深硅刻蚀方式将所述硅基体正面上的电极打开，形成硅通孔，其中所述硅通孔的深宽比小于或等于20:1；
对所述硅通孔填充金属，以将所述电极引至所述硅基体的背面。
可选地，所述第二金属凸点包括依次层叠在所述第一金属凸点上的第一子金属层、第二子金属层及第三子金属层，所述第一子金属层的硬度大于所述第二子金属层的硬度及所述第三子金属层的硬度，所述第三金属凸点包括依次层叠在所述印刷电路板表面的第四子金属层及第五子金属层，所述四子金属层的硬度大于所述第五子金属层的硬度，所述第二金属凸点的高度小于所述第五子金属层的高度。
可选地，所述将每一所述第三金属凸点采用冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接的步骤之后还包括：
采用预设温度对所述硅基体及所述印刷电路板进行加热，以使得所述第三金属凸点与所述第二金属凸点共熔；
其中，所述预设温度小于100摄氏度，所述第三金属凸点与所述第二金属凸点共熔比例为1％～35％之间。
与现有技术相比，上述低温封装结构及方法，封装结构简单，利用部分金属表面硬度较低的特性，通过减少硅基体上金属凸点的接触面积，在施加外力的情况下实现与印刷电路板的冷压键合，利用部分金属/合金熔点较低的特性，通过低温加热即可实现硅基体与印刷电路板接触区域小范围共熔连接，形成金属生长层，从而提高器件的电性能及结构可靠性，极大程度上解决现有生物器件封装体积过大，成本较高、散热效果不佳的技术难题，实现生物器件的低温电连接封装。
附图说明
图1是本发明一实施方式的低温封装结构的结构示意图。
图2是本发明一实施方式的硅基体的结构示意图。
图3是本发明一实施方式的印刷电路板形成有金属凸点的结构示意图。
图4是本发明一实施方式的硅基体正面贴合有保护膜的结构示意图。
图5是本发明一实施方式的硅基体经过磨片工艺后的结构示意图。
图6是本发明一实施方式的硅基体上的电极经过硅穿孔技术形成硅通孔的结构示意图。
图7是本发明一实施方式的对硅通孔填充金属后的硅基体的结构示意图。
图8是本发明一实施方式的硅基体背面形成有金属凸点的结构示意图。
图9是本发明一实施方式的第二金属凸点的结构示意图。
图10是本发明一实施方式的硅基体通过倒装冷压键合到印刷电路板的结构示意图。
图11是本发明一实施方式的低温封装结构完成封装体间隙填充后的结构示意图。
主要元件符号说明
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
请参阅图1，本发明一实施方式提供一低温封装结构100，所述低温封装结构100包括硅基体101、印刷电路板102及封装体103，所述封装体103用于封装所述硅基体101及所述印刷电路板102。所述硅基体101的正面110设置有电极区104及功能区105。所述电极区104包括有多个电极104a、104b(图1仅示出2个电极104a、104b为例，并不以2个为限)。所述功能区105可以是以下一种或者多种：感光区、生物反应区、压力传感区、电容电感耦合区。
在一实施方式中，所述硅基体101可以是晶圆或者其他形状的硅晶片。
每一所述电极104a、104b分别通过硅通孔167引至所述硅基体101的背面120(指与所述硅基体的正面相对的另一表面)，所述硅通孔167可以通过硅穿孔技术及深孔电镀填充的方式来进行加工，所述硅通孔167的深宽比优选小于或等于20:1。所述硅基体101的背面120设置有多个第一金属凸点10，每一所述第一金属凸点10按照PCB布线技术分布在所述硅基体101的背面120。每一所述第一金属凸点10通过一硅通孔167一一对应电连接于每一所述电极104a、104b，进而实现将正面110上的电极104a、104b转移至背面120。每一所述第一金属凸点10上设置有至少一第二金属凸点20，所述第二金属凸点20的尺寸优选小于所述第一金属凸点10的尺寸。所述第二金属凸点20可以通过电镀和物理气相沉积方式来实现设置于所述第一金属凸点10。举例而言，一第一金属凸点10上设置有4个第二金属凸点20，该4个第二金属凸点20的高度优选相同，所述第一金属凸点10和第二金属凸点20优选为圆柱形结构，所述第二金属凸点20的直径优选小于所述第一金属凸点10的直径，进而使得4个第二金属凸点20可以分布设置在所述第一金属凸点10的顶面/底面。在本发明的其他实施方式中，所述第一金属凸点10和第二金属凸点20也可以是其他几何结构，例如正方体。
所述印刷电路板102的一表面设置有多个第三金属凸点30，每一所述第三金属凸点30通过冷压键合方式与每一所述第一金属凸点10上的第二金属凸点20连接，以使得所述硅基体101与所述印刷电路板102之间电连接。
在一实施方式中，所述硅基体101优选为一晶圆，在进行冷压键合过程中，可以先通过划片工艺将硅基体101切割为单颗芯片形态，然后再将切割成单颗芯片形态的硅基体采用倒装冷压键合的方式实现与所述印刷电路板102连接。
在一实施方式中，所述第一金属凸点10的高度优选为5～30μm，所述第一金属凸点10包括但不限于由铜、锡等形成。所述第二金属凸点20的高度优选为20-50μm，所述第二金属凸点20包括但不限于由铜、锡、铟、铋、铯、金、银、镍、钯等单质或者复合金属形成。所述第三金属凸点30的高度优选为30-100μm，且所述第二金属凸点20的高度优选小于所述第三金属凸点30的高度，进而使得第二金属凸点20可以全部压合进所述第三金属凸点30中，所述第三金属凸点30包括但不限于由铜、锡、铟、铋、铯、金、银、镍、钯等单质和复合金属形成。
在一实施方式中，为了使得所述第二金属凸点20与所述第三金属凸点30进行冷压键合，所述第二金属凸点20的硬度优选大于所述第三金属凸点30的硬度，或者所述第二金属凸点20的硬度优选大于所述第三金属凸点的顶部区域金属的硬度。例如，所述第三金属凸点30顶部区域由硬度较低的金属形成，包含但不限于锡、铟、铋、金、铯等金属。
请参阅图2-11，本发明一施方式提供一低温封装方法。根据不同的需求，下述步骤的顺序可以改变，某些步骤也可以省略。
步骤一，提供一硅基体101及一印刷电路板102。在本实施方式中，所述硅基体101以晶圆为例进行举例说明，但不以此为限。如图2所示，所述硅基体101的正面110设置有电极区104及功能区105，所述电极区104包括多个电极104a、104b。所述功能区105可以是以下一种或者多种：感光区、生物反应区、压力传感区、电容电感耦合区。如图3所示，所述印刷电路板102通过电镀方式制备有多个第三金属凸点30。所述第三金属凸点30包括依次层叠在所述印刷电路板102表面的第四子金属层347及第五子金属层348，第五子金属层348优选为软质金属层，所述第四子金属层347的硬度大于所述第五子金属层348的硬度，所述第四子金属层347用于连接及支撑所述第五子金属层348，所述第五子金属层348用于与所述第二金属凸点20进行冷压键合。
在一实施方式中，所述第四子金属层347可以是铜、锡、铟、铋、铯、金、银、镍、钯等单质和复合金属形成。所述第五子金属层348可以是锡、铟、铋、金、铯等金属。
步骤二，如图4所示，在所述硅基体101的正面110贴合一保护膜106，以保护所述功能区105及所述电极区104，所述保护膜106可以是UV膜。在本发明的其他实施方式中，也可以对所述正面110临时键合一基片来保护所述功能区105及所述电极区104。可以理解的是，如采用临时键合的方式，临时键合区域应尽量避开功能区105，当然若功能区105对外部接触不敏感，临时键合区域也可不用避开功能区105。
在一实施方式中，所述保护膜106或者临时键合的基片需要有一定的强度，以支撑后续磨片工艺带来的机械力，进而能够保证晶圆背面减薄顺利进行。
步骤三，如图5所示，对所述硅基体101的背面120进行磨片处理，以将所述硅基体101的厚度减薄至预设厚度，以便进行深硅刻蚀，降低工艺难度，所述预设厚度优选为200～500μm。
步骤四，如图6所示，通过硅穿孔技术将硅基体101正面电极104a、104b打开，形成硅通孔167，为后续深孔填充金属做准备。所述硅通孔167的深宽比优选小于或等于20:1。所述硅穿孔技术优选采用深硅刻蚀的方式。
步骤五，如图7所示，通过深孔填充技术制备并将填充金属130填充至所述硅通孔167，以将所述电极104a、104b通过所述硅通孔167引至所述硅基体101的背面120，该填充金属130可以是铜、金等。
步骤六，如图8所示，在所述硅基体101的背面120通过电镀或者物理气相沉淀形成多个第一金属凸点10，每一所述第一金属凸点10一一对应电连接于每一所述电极104a、104b，每一所述第一金属凸点10通过再布线技术阵列分布于所述硅基体101的背面120。所述第一金属凸点10包括但不限于由铜、锡等形成。
步骤七，如图9所示，在每一所述第一金属凸点10上通过电镀和/或物理气相沉淀方式形成至少一第二金属凸点20，所述第二金属凸点20的尺寸(尺寸可以是指直径、截面积等)优选小于所述第一金属凸点10的尺寸，进而可以在所述第一金属凸点10形成多个第二金属凸点20。第二金属凸点20包括依次层叠在所述第一金属凸点10上的第一子金属层201、第二子金属层202及第三子金属层203。所述第二子金属层202及第三子金属层203优选为软质金属层，可以是由锡、铟、铋、金、铯等金属形成。所述第一子金属层201的硬度优选比第二子金属层202及第三子金属层203的硬度。在本发明的其他实施方式中，所述第二金属凸点20也可以只包括第一子金属层201、或者第一子金属层201与第二子金属层202、或者第一子金属层201与第三子金属层203。
在一实施方式中，由于第二金属凸点20的直径远小于第三金属凸点30的直径，可以实现在后续对硅基体101施加外力的情况下，与印刷电路板的冷压键合。
在一实施方式中，所述第一子金属层201作为软质金属层的支撑层，其厚度优选为5～30μm，所述第二子金属层202的厚度优选为1～10μm，其可以在与所述第五子金属层348进行冷压键合后形成良好的连接效果。所述第三子金属层203的厚度优选为0.5μm～5μm，其可以在与所述第五子金属层348进行冷压键合后，通过对硅基体101及印刷电路板102加热保持一定的温度(小于100摄氏度)形成共熔层或者金属生长层，进而提高器件电连接性能效果。
步骤八，如图10所示，采用晶圆级切割工艺将制备完金属凸点的硅基体101切割成单颗芯片形态，并将切割后的单颗芯片形态的硅基体101采用倒装冷压键合到制备好金属凸点的印刷电路板102上，第二金属凸点20优选完全楔进第五子金属层348中，形成刚性互连。
在一实施方式中，如果步骤二采用的是临时键合来保护电极区104及功能区105，在进行晶圆级切割前需要对临时键合进行解胶，使得临时键合的基片与硅基体101分离，然后再贴膜保护硅基体101的正面110。
在一实施方式中，当完成装冷压键合工艺后，还可以对贴装好的硅基体101及印刷电路板102进行加热，加热温度可以控制在小于50°，进而可以提高封装的可靠性及电连接性能。在进行加热的过程中，为了保证器件的电连接性能及封装结构强度，所述第五子金属层348与所述第二金属凸点20共熔比例优选在1％～35％之间。
步骤九，如图11所示，通过底部填充工艺使用低温固化填充材料501对封装体103间隙进行填充，完成封装体间隙填充后，即可初步形成该低温封装结构100。
步骤十，通过照紫外灯去除正面110贴合的保护膜106，形成最终低温封装结构100(如图1所示)。
上述低温封装结构及方法，封装结构简单，利用部分金属表面硬度较低的特性，通过减少硅基体上金属凸点的接触面积，在施加外力的情况下实现与印刷电路板的冷压键合，利用部分金属/合金熔点较低的特性，通过低温加热即可实现硅基体与印刷电路板接触区域小范围共熔连接，形成金属生长层，从而提高器件的电性能及结构可靠性，极大程度上解决现有生物器件封装体积过大，成本较高、散热效果不佳的技术难题，实现生物器件的低温电连接封装。
对本领域的技术人员来说，可以根据本发明的发明方案和发明构思结合生产的实际需要做出其他相应的改变或调整，而这些改变和调整都应属于本发明所公开的范围。
Claims (10)
1.一种低温封装结构，包括封装体、硅基体及印刷电路板，其特征在于：所述硅基体的正面设置有电极区，所述电极区包括多个电极，每一所述电极分别通过通孔引至所述硅基体的背面，所述硅基体的背面设置有多个第一金属凸点，每一所述第一金属凸点通过一通孔一一对应电连接于每一所述电极，每一所述第一金属凸点上设置有至少一第二金属凸点，所述印刷电路板的一表面设置有多个第三金属凸点，所述第二金属凸点的尺寸小于所述第一金属凸点及所述第三金属的尺寸，每一所述第三金属凸点通过冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接，以使得所述硅基体与所述印刷电路板之间电连接。
2.如权利要求1所述的低温封装结构，其特征在于，所述硅基体的正面还设置有功能区，所述功能区包括以下一种或者多种：感光区、生物反应区、压力传感区、电容电感耦合区。
3.如权利要求1或2所述的低温封装结构，其特征在于，所述第一金属凸点的高度为5～30μm，所述第二金属凸点的高度为20-50μm，所述第三金属凸点的高度为30-100μm，且所述第二金属凸点的高度小于所述第三金属凸点的高度。
4.如权利要求1或2所述的低温封装结构，其特征在于，所述第二金属凸点的硬度大于所述第三金属凸点的硬度，或者所述第二金属凸点的硬度大于所述第三金属凸点的顶部区域金属的硬度。
5.如权利要求1或2所述的低温封装结构，其特征在于，所述第二金属凸点包括第一子金属层及第二子金属层，所述第二子金属层的硬度小于所述第一子金属层。
6.一种低温封装方法，其特征在于，包括以下步骤：
提供一硅基体及一印刷电路板，所述硅基体的正面设置有电极区，所述电极区包括多个电极；
将每一所述电极引至所述硅基体的背面；
在所述硅基体的背面形成多个第一金属凸点，每一所述第一金属凸点电连接于每一所述电极；
在每一所述第一金属凸点上形成至少一第二金属凸点，所述第二金属凸点的尺寸小于所述第一金属凸点的尺寸；
在所述印刷电路板上形成多个第三金属凸点，并将每一所述第三金属凸点采用冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接；及
对封装体间隙进行填充，其中所述封装体用于封装所述硅基体及所述印刷电路板。
7.如权利要求6所述的低温封装方法，其特征在于，所述硅基体的正面还设置有功能区，所述提供一硅基体的步骤之后还包括：
在所述硅基体的正面贴合一保护膜或者临时键合一基片，以保护所述功能区及所述电极区。
8.如权利要求6所述的低温封装方法，其特征在于，所述提供一硅基体的步骤之后还包括：
对所述硅基体的背面进行磨片处理，以将所述硅基体的厚度减薄至预设厚度；
其中，所述预设厚度为200～500μm。
9.如权利要求6-8任意一项所述的低温封装方法，其特征在于，所述第二金属凸点包括依次层叠在所述第一金属凸点上的第一子金属层、第二子金属层及第三子金属层，所述第一子金属层的硬度大于所述第二子金属层的硬度及所述第三子金属层的硬度，所述第三金属凸点包括依次层叠在所述印刷电路板表面的第四子金属层及第五子金属层，所述四子金属层的硬度大于所述第五子金属层的硬度，所述第二金属凸点的高度小于所述第五子金属层的高度。
10.如权利要求6-8任意一项所述的低温封装方法，其特征在于，所述将每一所述第三金属凸点采用冷压键合方式与每一所述第一金属凸点上的第二金属凸点连接的步骤之后还包括：
采用预设温度对所述硅基体及所述印刷电路板进行加热，以使得所述第三金属凸点与所述第二金属凸点共熔；
其中，所述预设温度小于100摄氏度，所述第三金属凸点与所述第二金属凸点共熔比例为1％～35％之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811289984.4A CN111115549B (zh) | 2018-10-31 | 2018-10-31 | 低温封装结构及方法 |
Publications (2)
| Publication Number | Publication Date |
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ID=70494258
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811289984.4A Active CN111115549B (zh) | 2018-10-31 | 2018-10-31 | 低温封装结构及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111115549B (zh) |
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| Publication number | Publication date |
|---|---|
| CN111115549A (zh) | 2020-05-08 |
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