WO1998059369A1 - Boitier de semi-conducteur et son procede de fabrication - Google Patents

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WO1998059369A1
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circuit board
chip
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resin
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Yoshihiro Ishida
Yoshio Iinuma
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Citizen Watch Co., Ltd.
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Definitions

  • the present invention relates to a small-sized semiconductor package and a method for manufacturing the same, and more particularly, to an IC chip-sized semiconductor package in which a circuit board is mounted on an IC chip by flip-chip connection, and a method for manufacturing the same.
  • a through hole 2 is formed in a circuit board 1 in which a copper foil 6 is formed on both sides of a resin base 1a.
  • a copper plating layer (not shown) is formed on both surfaces of the circuit board 1 by electroless copper plating and electrolytic copper plating.
  • the copper plating layer is also formed on the inner wall surface of the through hole.
  • the copper plating layers on both sides of the circuit board 1 are laminated with a plating resist (not shown). Further, this mask resist is sequentially exposed and developed to form a pattern mask (not shown). After that, copper plating through this pattern mask The layer is subjected to pattern etching using an etching liquid. By this pattern etching, a plurality of bonding patterns 3 as IC connection electrodes are formed on the upper surface side of the circuit board 1. In addition, the pad electrodes 4 arranged in a matrix are formed on the bottom side of the circuit board 1 by this pattern etching.
  • a solder resist process is performed to form a resist film (not shown) on the bottom surface side of the collective circuit board 100.
  • This resist film has an opening for exposing the pad electrode 4 which is a solderable region.
  • the bottom surface of the circuit board 1 becomes flat. In this way, the circuit board 1 in which a large number of solderable regions of the same shape are arranged in a matrix on the bottom surface is completed (FIG. 4 (a)).
  • solder ball 9 is fixed on the pad electrode of the circuit board 1.
  • a flux 12 is applied to the solder balls 9 as shown in FIG.
  • the solder balls 9 to which the flux 12 has been applied are temporarily fixed on the pad electrodes with the flux 12 ((c) in FIG. 4).
  • composition of the solder ball is 60% lead (Pb) and 40% tin (Sn) in terms of% by weight.
  • solder having this composition is referred to as “6Z4 solder”.
  • solder bumps 7 for flip chip connection are formed on the IC chip 5. Further, a flux 12 is applied to the solder bumps 7 ((d) in FIG. 4).
  • the IC chip 5 to which the solder balls 9 are temporarily fixed is mounted on the circuit board 1.
  • the solder bumps 7 of the IC chip 5 are positioned on the bonding pads 3 of the circuit board 1.
  • the IC chip 5 is temporarily fixed to the circuit board 1 by the flux 12 applied to the solder bumps 7 ((e) in FIG. 4).
  • the circuit board 1 and the IC chip 5 are heated in a heating furnace at a temperature of 210 ° C. to 230 ° C. to perform a riff opening.
  • the flux 12 applied to the solder ball 9 is melted with the solder ball 9 to form the solder ball electrode 10.
  • the solder bump 7 The flux 12 melts with the solder bump 7.
  • the IC chip 5 is flip-chip connected to the circuit board 1 via the solder bumps 7 and the bonding pads 3 ((f) in FIG. 4).
  • the IC chip 5 is side-molded to protect the IC chip 5 mounted on the circuit board 1.
  • the IC chip 5 by exposing the upper surface of the IC chip 5, to allow for proper heat dissipation from the IC chip 5 (of FIG. 4 (g)) c
  • the area occupied by the circuit board is made equal to the area occupied by the IC chip, there is a problem that the manufacturing cost for mounting the IC chip on the circuit board is eliminated. Furthermore, if the area occupied by the circuit board is made equal to the area occupied by the IC chip, there is almost no space between the IC chips mounted on the circuit board. As a result, there is a problem that it becomes difficult to inject the sealing resin between the IC chip and the circuit board from a gap between the IC chips.
  • a semiconductor package and a method of manufacturing the same according to the present invention are directed to an inexpensive and small-sized semiconductor package excellent in reliability and productivity, and a method of manufacturing the same, in view of the above problems. Disclosure of the invention
  • the area occupied by the circuit board is made smaller than the area occupied by the IC chip.
  • the size of the semiconductor package is determined by the size of the IC chip.
  • the size of the semiconductor package was determined by the size of the circuit board larger than the IC chip. Therefore, according to the present invention, the semiconductor The package can be reduced in size.
  • each of the I formed on the wafer As described above, according to the method of manufacturing a semiconductor package according to the present invention, each of the I formed on the wafer. A flip-chip connection is made to each circuit board smaller than the IC chip. At the time of flip-chip connection, the edge of the wafer can be used as a manufacturing margin. Therefore, there is no need to provide a manufacturing allowance on the circuit board side for flip-chip connection.
  • the circuit board is smaller than the IC chip, a gap can be provided between the circuit boards mounted on each IC chip of the wafer. As a result, it is possible to easily inject the sealing resin from between the circuit boards to between the Ic chip and the circuit board.
  • the yield can be improved. As a result, it is possible to suppress the manufacturing cost of the semiconductor package and contribute to reducing the price.
  • the size of the circuit board is smaller than that of the IC chip, the number of circuit boards per unit area that can be obtained from the integrated circuit board can be increased as compared with the conventional case. The result As a result, the manufacturing cost of the semiconductor package can be reduced. As a result, the price of the semiconductor package can be reduced.
  • FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor package according to a first embodiment of the present invention.
  • FIG. 2 is a fragmentary cross-sectional view for explaining the structure of a circuit board constituting the semiconductor package according to the first embodiment of the present invention.
  • FIGS. 3A to 3E are views for explaining a method of manufacturing a semiconductor package according to a second embodiment of the present invention, and FIG. It is a figure for explaining, (b) is a figure for explaining a bonding process, (c) is a figure for explaining a resin sealing process, and (d) is a diagram for explaining.
  • FIG. 7 is a diagram for explaining a dicing process, and FIG. 7E is a diagram for explaining a manufactured semiconductor package.
  • FIG. 5A is a cross-sectional view for explaining the structure of a semiconductor package according to the third embodiment of the present invention
  • FIG. 5B and FIG. FIG. 13 is a cross-sectional view of a principal part for describing a structure of a circuit board configuring a semiconductor package according to a third embodiment of the present invention.
  • FIG. 6 is a fragmentary cross-sectional view for explaining the structure of a semiconductor package according to a third embodiment of the present invention.
  • FIG. 1 is a cross-sectional view for explaining the structure of the semiconductor package according to the first embodiment.
  • a semiconductor package 20 includes an IC chip 5 and a circuit board 1.
  • the IC chip 5 and the circuit board 1 are flip-chip connected to each other via solder bumps 7.
  • the area occupied by the circuit board 1 is smaller than the area occupied by the IC chip 5.
  • FIG. 1 the illustration of the internal structure of the IC chip 5 is partially omitted.
  • the size of the semiconductor package because the c determined by the size of connexion of the IC chip 5, greater than the IC chip
  • the size of the semiconductor package can be reduced compared to a conventional semiconductor package in which an IC chip is mounted on a circuit board.
  • the space between the IC chip 5 and the circuit board 1 is sealed with a sealing resin 8. Further, the outer peripheral side surface of the circuit board 1 is also covered with the sealing resin 8.
  • the outer peripheral side of the IC chip smaller than the circuit board was covered with the sealing resin.
  • FIG. 2 is a cross-sectional view of a main part of the circuit board 1.
  • the circuit board 1 is configured using a resin substrate containing a glass cloth as a base material. Then, by containing the glass cloth, the line width of the circuit pattern of the circuit of the circuit board 1 can be reduced. As a result, the density of the rooster pattern can be increased. In addition, workability can be improved by containing glass cloth.
  • the circuit board 1 has a bonding pad 3 for flip-chip connection on one surface. On this bonding pad 3, a solder bump 7 is connected.
  • the circuit board 1 has an external connection electrode 10 on the other surface.
  • the external connection electrode 10 includes a pad electrode 4 and a solder ball 9 formed thereon as a protruding electrode.
  • the semiconductor package is electrically connected to, for example, a mother board (not shown) via the external connection electrode 10.
  • the bonding pad 3 and the pad electrode 4 are each formed of a Ni (nickel) + Au (gold) plating layer 2e.
  • the circuit board 1 includes a through hole 2 for electrically connecting the bonding pad 3 and the external connection electrode 10.
  • a copper plating layer 2a is formed on the inner wall surface of the through hole 2.
  • the through hole 2 is filled with a resin 2b. Both ends of the through hole filled with resin 2b are covered with copper plating layer 2c.
  • the copper plating layer 2c is electrically connected to the copper plating layer 2a.
  • the bonding pad 3 and the pad electrode 4 are formed on the copper plating layer 2c on their respective surfaces. Therefore, the bonding pad 3 and the protruding electrode 10 including the pad electrode 4 and the solder ball 9 are electrically connected.
  • filling the through hole 2 with the resin 2b can prevent the solder from flowing into the through hole 2.
  • a wiring pattern can be formed on the surface of the circuit board 1 at the position where the through hole 2 is formed. Therefore, the surface of the circuit board 1 can be effectively used.
  • the bonding pad 3 and the protruding electrode 10 are connected one to one. Then, as shown in FIG. 1, each protruding electrode 10 is provided on the position where the through hole 2 is formed. In this case, since the through-hole 2 is filled with the resin 2b, it is possible to prevent the protruding electrode 10 from depressing into the through-hole 2. Therefore, the height accuracy of the protruding electrode 10 can be ensured.
  • FIG. 3 shows an example in which four semiconductor packages 20 are taken from one wafer for convenience.
  • a semiconductor package including an IC chip and a circuit board, which are flip-chip connected to each other, is manufactured through a solder bump forming step, a bonding step, a resin sealing step, and a dicing step sequentially. I do.
  • solder bumps 7 are formed on the plurality of IC chips 5 formed on the wafer 11 (FIG. 3 (a)).
  • the solder bump 7 is made of 6/4 solder. Further, the solder bumps 7 are formed on pad electrodes (not shown) formed on the surface of the IC chip 5.
  • solder bumps 7 for example, a method such as a stud bump method, a ball bump method, and a plating bump method may be used.
  • the plated bump method allows the bumps to be formed in a narrow array between the pad electrodes. For this reason, the bump method is particularly effective for miniaturizing IC chips.
  • each of the IC chips 5 formed on the wafer 11 is provided with a circuit board 1 occupying a smaller area than the occupied area of the individual IC chip 5, one by one via a solder bump 7.
  • flip-chip connection ((b) in Fig. 3).
  • the circuit board 1 is mounted on the IC chip 5.
  • the solder bumps 7 are positioned on the bonding pads (not shown in FIG. 3) of the circuit board 1 to which the flatness is applied.
  • the circuit board 1 is melted by solder reflow and the flux is melted and integrated with the solder pads.
  • the non-formed area 5a of the IC chip 5 of the wafer 11 can be used as a manufacturing margin.
  • NC number control
  • a copper plating layer 2a is formed on both surfaces of the substrate 1a by electroless copper plating and electrolytic copper plating.
  • the copper plating layer 2 a is also formed on the inner wall surface of the through hole 2.
  • the through holes 2 are filled with the resin 2b.
  • a copper plating layer 2c is formed on both ends of the through hole 2 filled with the resin 2b by electroless copper plating and electrolytic copper plating.
  • the copper plating layer 2c is electrically connected to the copper plating layer 2a.
  • the copper plating layer 2c is laminated with a plating resist (not shown).
  • the mask resist is exposed and developed to form a pattern mask (not shown).
  • pattern etching using an etchant is performed on the copper plating layer via the pattern mask.
  • a plurality of bonding patterns 3 as IC connection electrodes arranged on the upper surface side of the circuit board 1 are patterned.
  • the pad electrodes 4 arranged in a matrix shape are patterned on the bottom surface side of the circuit board 1 by this pattern etching.
  • a solder resist process is performed to form a resist film 2 d having openings in the regions of the bonding pattern 3 and the pad electrode 4. These openings are arranged in a matrix.
  • a bonding pattern 3 and a pad electrode 4 are formed by forming a Ni + Au plating layer 2e in each opening of the resist film 2d. Then, the solder balls 9 are temporarily fixed on the pad electrodes 4 by means of flattening.
  • the solder ball 9 is made of 6/4 solder. Therefore, when the flux is melted and the solder bump 7 is fixed in the reflow process, the solder ball 9 is also fixed to the pad electrode 4 to form the protruding electrode 10.
  • thermosetting resin is injected from between circuit boards 1 so that IC chips 5 formed on wafer 11 and circuit
  • the space between the substrate and the substrate 1 is sealed with a resin. Further, sealing between the adjacent circuit boards 1 is sealed.
  • each circuit board 1 is fixed to the wafer 11.
  • the wafer 11 is cut into individual IC chips 5 by dicing ((d) in FIG. 3).
  • the wafer 11 is fixed to a jig (not shown) by a fixing means such as an adhesive or a double-sided tape.
  • cutting is performed along dicing lines (street lines) 17 in the X direction and the Y direction orthogonal to each other by a cutting means such as a dicing saw.
  • the sealing resin 8 sealed between the circuit boards 1 is also cut together with the wafer 11. Therefore, the dicing, the cut surface of the sealing resin 8 is formed ⁇
  • each IC chip 5 is peeled from the jig using a dissolving solution or the like. In this way, a semiconductor package 20 is obtained ((e) of FIG. 3).
  • the semiconductor package 20a of this embodiment is composed of an IC chip 5 and a circuit board 1.
  • the IC chip 5 and the circuit board 1 are flip-chip connected to each other via solder bumps 7.
  • the occupied area of the circuit board 1 is smaller than the occupied area of the IC chip 5.
  • the semiconductor package 20a having such a structure is formed by mounting a circuit board (interposer substrate) 1 on an IC chip 5 on which solder bumps 7 are formed.
  • a pad electrode 18 is formed on the surface of the IC chip 5.
  • the pad electrodes 18 are formed at a pitch of 1 mm or less and arranged in a grid of 5 rows and 5 columns.
  • a solder bump 7 is formed on each pad electrode 18.
  • through holes (device holes) 2 are formed in the base material 1a constituting the circuit board 1, as shown in FIG. 5 (b). Through hole 2 is used for laser processing.
  • the base material 1a is formed by punching by press working. These through holes 2 are formed at a pitch of 1 mm or less and arranged in a grid of 5 rows and 5 columns, similarly to the pad electrodes 18 on the IC chip 5.
  • a bonding pad 3 is formed so as to cover the opening of each through hole 2 on one surface of the substrate 1a.
  • the bonding pad 3 is exposed on the bottom surface of the through hole 2.
  • a resist film 2d is formed on one surface of the substrate 1a on which the bonding pads 3 are formed.
  • the resist film 2 d has an opening on the bonding pad 3. Therefore, when this state is viewed from one surface side of the base material 1a, the bonding pad 3 is exposed at the opening of the resist film 2d.
  • a solder paste is printed and melted from the other surface side of the base material 1a to fill the through hole 2 with the solder 19.
  • the solder balls 9 are melted and bonded to the solders 19 filled in the through holes 2 to form the external connection electrodes 10.
  • the IC chip 5 is flip-chip connected to the circuit board 1 on which the external connection electrodes 10 are formed. In connecting the flip chip, each solder bump 7 of the IC chip 5 is connected to each bonding pad 3 of the circuit board 1. Further, the space between the IC chip 5 and the circuit board 1 is resin-sealed with a sealing schedule 8. Through these steps, the semiconductor package 20a is obtained.
  • the semiconductor package 2 0 a, through the external connection electrodes 1 0, are example, mounted on motherboard one board (not shown) c
  • the external connection electrode 10 and the bonding pad 3 are connected via the through hole 2 on the circuit board 20a. For this reason, it is not necessary to provide a wire pattern other than the bonding pad 3 on one surface of the circuit board 20a. As a result, the pitch of the bonding pads 3 can be shorter than in the case where a circuit board provided with a wiring pattern is used. As a result, The body package can be reduced in size.
  • the pitch of the external connection electrodes 10 can be reduced as compared with the case where a circuit board provided with a dashed line pattern is used.
  • the number of the external connection electrodes 10 can be increased while the pitch of the external connection electrodes 10 is set to 1 mm or less. In this regard, if there is a rugged pattern, increasing the number of external connection electrodes increases the area occupied by the wiring patterns, making it difficult to set the pitch of the external connection electrodes to 1 mm or less.
  • FIG. 6 is a sectional view of a principal part of a semiconductor package 20b according to the fourth embodiment.
  • the same components as those in the fifth embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor package 20b of this embodiment has a bonding pad on one surface of the substrate la of the circuit board 1 (ie, the surface on the side where the IC chip 5 is flip-chip connected).
  • the bad electrode 4 is provided on the other surface of the base material la.
  • the pad electrode 4 is provided so as to close the opening of the through hole 2 on the other surface side of the substrate 1a.
  • the solder balls 9 are connected to the pad electrodes 4. Therefore, the external connection electrode 10 is constituted by the pad electrode 4 and the solder hole 9.
  • the through hole 2 is filled with solder 19 from one surface side of the base material 1a.
  • solder 19 and the solder bumps 7 of the IC chip 5 are connected and integrated.
  • the semiconductor package and the method of manufacturing the same according to the present invention are suitable as a semiconductor package having excellent reliability and productivity and a method of manufacturing the semiconductor package, which are mounted on a camera-integrated VTR or a small portable device. is there.

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Description

明 細 書 半導体パッケージ及びその製造方法 技術分野
本発明は、小型の半導体パッケージ及びその製造方法に関し、 さらに詳しくは、 I Cチップに回路基板をフリップチップ接続により実装した、 I Cチップサイズ の半導体パッケージ及びその製造方法に関するものである。 背景技術
半導体パッケージの小型化、 高密度化に伴い、 ベア ·チップを直接フェイスダ ゥンで基板上に実装するフリップチップ接続 （フリップチップボンディング） が 開発されている。 さらに近年、 カメラ一体型 V T Rや携帯電話等のベア 'チップ とほぼ同じ寸法の小型パッケージ、 いわゆる C S P (チップサイズ/スケール . パッケージ） を搭載した携帯機器が相次いで登場してきている。 このような事情 から、 C S Pに対する市場要求が本格化し、 このため、 最近 C S Pの開発が急速 に進んでいる。
次に、 第 4図を参照して、 C S Pの半導体パッケージの従来における製造方法 の一例として、 フリップチップ実装 B G A (ボール ·ダリッド .アレイ） の製造 方法の例について概説する。 なお、 この従来例では、 一個の半導体パッケージに 着目して説明する。 このため、 この従来例では、 ダイシング工程の説明を省略す る。
従来例においては、 先ず、 樹脂の基材 1 aの両面に銅箔 6が形成された回路基 板 1にスルーホール 2を形成する。 次に、 この回路基板 1の両面に、 無電解銅メ ツキおょぴ電解銅メツキにより銅メツキ層 （図示せず） を形成する。 なお、 この 銅メツキ層は、 スルーホールの内壁面上にも形成される。
続いて、 回路基板 1の両面の銅メツキ層をメツキレジスト （図示せず） でラミ ネートする。 さらに、 このメツキレジストを順次に露光および現像してパターン マスク （図示せず） を形成する。 その後、 このパターンマスクを介して銅メツキ 層に対してェッチング液を用いたパターンェツチングを行う。 このパターンェッ チングにより、 回路基板 1の上面側には複数個分配列した I C接続用の電極とし てのボンディングパターン 3が形成される。 また、 このパターンエッチングによ り、 回路基板 1の底面側にはマトリックス状に配置されたパッド電極 4が形成さ れる。
続いて、 ソルダーレジスト処理を行って、 集合回路基板 100の底面側にレジ スト膜 （図示せず） を形成する。 このレジスト膜は、 半田付け可能な領域である パッド電極 4を露出させるための開口部を有する。 このレジスト膜を形成するこ とにより、 回路基板 1の底面は平坦となる。 このようにして、 底面に多数の同一 形状の半田付け可能な領域がマトリックス状に配置された、 回路基板 1が完成す る （第 4図の （a))。
なお、 第 4図の （c)、 (d) 〜 （g) においては、 パッド電極 4の図示を省略 する。
次に、 回路基板 1のパッド電極上に、 半田ボ一ル 9を固定する。 ここでは、 第 4図の （b) に示すように、 半田ボール 9にフラックス 12を塗布する。 そして、 フラックス 12が塗布された半田ボール 9を、 パッド電極上に、 フラックス 12 により仮固定する （第 4図の （c))。
なお、 半田ボールの組成は、重量％で表すと、鉛（P b)： 60%、錫 （S n) ： 40%である。 以下、 この組成の半田を 「6Z4半田」 と表記する。
次に、 I Cチップ 5にフリップチップ接続用の半田バンプ 7を形成する。 さら に、 この半田バンプ 7に、 フラックス 12を塗布する （第 4図の （d))
次に、 半田ボール 9を仮固定した I Cチップ 5を、 回路基板 1上に搭載する。 この際、 I Cチップ 5の半田バンプ 7を、 回路基板 1のボンディングパッド 3上 に位置させる。 この搭載により、 I Cチップ 5は、 半田バンプ 7に塗布したフラ ックス 12によって、 回路基板 1に仮固定される （第 4図の （e))。
続いて、 回路基板 1および I Cチップ 5を加熱炉中において、 210°C〜2 30°Cの温度で加熱することにより、 リフ口一を行う。 このリフローにより、 . 半田ボール 9に塗布されたフラックス 12は、 半田ボール 9と溶融して半田ボ一 ル電極 10が形成される。 また、 このリフローにより、 半田バンプ 7に塗布され たフラックス 1 2は、 半田バンプ 7と溶融する。 その結果、 半田バンプ 7および ボンディングパッド 3を介して、 I Cチップ 5は、 回路基板 1にフリップチップ 接続される （第 4図の （f ) )。
次に、 樹脂封止工程では、 回路基板 1に実装された I Cチップ 5を保護するた めに、 I Cチップ 5をサイ ドモールドする。 この際、 I Cチップ 5の上面を露出 させることにより、 I Cチップ 5の熱放散性を確保する （第 4図の （g ) ) c
このようにして、 フリップチップ ·キヤビティアップ B G A 2 0が完成する。 ところで、 近年、 小型携帯 βのさらなる小型化の要求に伴い、 半導体パッケ ージの小型化が急務となるとともに、 半導体パッケージを安価に製造することが 要請されている。 そのために、 I Cチップよりも大きな回路基板の占有面積を狭 くして、 I Cチップの占有面積に近づけることが試みられている。
しかしながら、 回路基板の占有面積を I Cチップの占有面積と同等とすると、 回路基板に I Cチップを実装する際の製造代がなくなるという問題があった。 さらに、 回路基板の占有面積を I Cチップの占有面積と同等とすると、 回路基 板に実装された I Cチップどうしの間隔がほとんどなくなつてしまう。その結果、 I Cチップどうしの隙間から、 I Cチップと回路基板との間へ封止樹脂を注入す ることが困難となるという問題があった。
したがって、 本発明にかかる半導体パッケージ及びその製造方法は、 上述の問 題にかんがみ、 信頼性および生産性に優れた、 安価で小型の半導体パッケージ及 びその製造方法の «を目的とする。 発明の開示
この発明の半導体パッケージによれば、 互いにフリップチップ接続された I C チップと回路基板とを備えた半導体パッケージにおいて、回路基板の占有面積を、 I Cチップの占有面積よりも小さくしてある。
このように、 この発明の半導体パッケージによれば、 I Cチップの大きさによ つて、 半導体パッケージの大きさが決まる。 これに対して、 従来の半導体パッケ ージでは、 I Cチップよりも大きな回路基板の大きさによって、 半導体バッケ一 ジの大きさが決まっていた。 したがって、 この発明によれば、 従来よりも半導体 パッケージを小型化することができる。
また、 この発明の半導体パッケージの製造方法によれば、 互いにフリップチッ プ接続された I Cチップと回路基板とを備えた半導体パッケージを製造するにあ たり、
ウェハに形成された複数の I cチップに、 それぞれ半田バンプを形成する半田 バンプ形成工程と、
I Cチップの各々に、 個々の I Cチップの占有面積よりも占有面積が小さい回 路基板を、 半田バンプを介してフリップチップ接続するボンディング工程と、 ウェハと回路基板との間を封止樹脂により樹脂封止する樹脂封止工程と、 ウェハをダイシングにより個々の I Cチップに切り分けることにより、 半導体 パッケージを形成するダイシング工程と
を含む。
このように、 この発明にかかる半導体パッケージの製造方法によれば、 ウェハ に形成された各 I。チップに、 I Cチップよりも小さな回路基板をそれぞれフリ ップチップ接続する。 フリツプチップ接続の際には、 ウェハの縁部分を製造代と して利用することができる。 このため、 フリップチップ接続にあたり、 回路基板 側に製造代を設ける必要が無い。
さらに、 回路基板を I Cチップよりも小さくしたので、 ウェハの各 I Cチップ に実装された回路基板どうしの間に隙間を設けることができる。 その結果、 回路 基板どうしの間から、 I cチップと回路基板との間へ封止樹脂を容易に注入する ことができる。
また、 封止樹脂の注入が容易となるので、 封止不良の発生を抑制することがで きる。 その結果、 製造された半導体パッケージの信頼性を向上させることができ る。
また、 封止不良の発生を抑制することにより、 歩留まりを向上させることがで きる。 その結果、 半導体パッケージの製造コストを抑制して、 その値段を安価に することに寄与することができる。
また、 回路基板の大きさを I Cチップよりも小さくしたので、 集合回路基板か ら取れる単位面積当たりの回路基板数を従来よりも増やすことができる。 その結 果、 半導体パッケージの製造コストを抑制することができる。 その結果、 半導体 パッケージの値段を安価にすることができる。
したがって、 本発明にかかる半導体パッケージの製造方法によれば、 信頼性お よび生産性に優れ、 安価で小型の半導体パッケージを提供することができる。 図面の簡単な説明
第 1図は、 本発明の第 1の実施の形態にかかる、 半導体パッケージの構造を説 明するための断面図である。
第 2図は、 本発明の第 1の実施の形態にかかる、 半導体パッケージを構成する 回路基板の構造を説明するための要部断面図である。
第 3図の （a ) 〜 （e ) は、 本発明の第 2の実施の形態にかかる、 半導体パッ ケージの製造方法を説明するための図であり、 （a ) は、 半田バンプ形成工程を 説明するための図であり、 （b ) は、 ボンディング工程を説明するための図であ り、 （c ) は、 樹脂封止工程の説明を説明するための図であり、 （d ) は、 ダイシ ング工程の説明をするための図であり、 （e ) は、 製造された半導体パッケージ を説明するための図である。
第 4図の （a ) 〜 （g ) は、 従来の半導体パッケージの製造方法を説明するた めの工程図である。
第 5図の （a ) は、 本発明の第 3の実施の形態に係る、 半導体パッケージの構 造を説明するための断面図であり、 第 5図の （b ) および （c ) は、 本発明の第 3の実施の形態にかかる、 半導体パッケージを構成する回路基板の構造を説明す るための要部断面図である。
第 6図は、 本発明の第 3の実施の形態に係る、 半導体パッケージの構造を説明 するための要部断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して説明する。
なお、 参照する図面は、 この発明が理解できる程度に、 各構成成分の大きさ、 形状および配置関係を概略的に示してあるに過ぎない。 したがって、 この発明は 図示例にのみ限定されるものではない。
[第 1の実施の形態]
まず、 第 1図を参照して、 この発明の半導体パッケージの実施の形態について 説明する。 第 1図は、 第 1の実施の形態にかかる半導体パッケージの構造を説明 するための断面図である。
第 1図に示すように、 この実施の形態の半導体パッケージ 2 0は、 I Cチップ 5と回路基板 1とにより構成されている。 この I Cチップ 5と回路基板 1とは、 半田バンプ 7を介して、 互いにフリップチップ接続されている。 そして、 回路基 板 1の占有面積は、 I Cチップ 5の占有面積よりも狭くしてある。
なお、第 1図においては、 I Cチップ 5の内部構造の図示を一部省略している。 このように、 回路基板 1の外形寸法を I Cチップ 5の外形寸法よりも小さくし てあるので、半導体パッケージの大きさは I Cチップ 5の大きさによつて決まる c このため、 I Cチップよりも大きな回路基板に I Cチップを実装していた従来の 半導体パッケージに比べて、 半導体パッケージを小型化することができる。
また、 この半導体パッケージ 2 0においては、 I Cチップ 5と回路基板 1との 間を、 封止用樹脂 8によって封止している。 さらに、 回路基板 1の外周側面も封 止樹脂 8で覆っている。
なお、 従来の半導体パッケージにおいては、 回路基板よりも小さな I Cチップ の外周側面が封止樹脂で覆われていた。
ここで、 図 2を参照して、 回路基板 1の構造について説明する。 図 2は、 回路 基板 1の要部断面図である。 この回路基板 1は、 ガラスクロスを含んだ樹脂基板 を基材として構成されている。 そして、 ガラスクロスを含有することにより、 回 路基板 1の回路の酉線パターンの線幅を細くすることができる。 その結果、 酉 ¾線 パターンを高密度化することができる。 また、 ガラスクロスを含有することによ り、 作業性を向上させることもできる。
なお、 回路基板 1の基材として、 セラミック基板を使用しても良い。 セラミツ ク基板を使用すれば、 配線密度を細密化できる。 また、 セラミックは、 線膨張係 数が小さレ、。 このため、 セラミック基板を基材として用いれば、 回路基板 1の温 度変化による歪みの発生を抑制することができる。 また、 第 2図に示すように、 この回路基板 1は、 一方の面にフリップチップ接 続用のボンディングパッド 3を備えている。 このボンディングパッド 3上に、 半 田バンプ 7が接続される。 また、 この回路基板 1は、 他方の面に外部接続用電極 1 0を備えている。 外部接続用電極 1 0は、 パッド電極 4とその上に形成された 突起電極としての半田ボール 9とをもって構成されている。 そして、 半導体パッ ケージは、 この外部接続用電極 1 0を介して、 例えばマザ一ボード （図示せず） に電気的に接続される。 また、 ボンディングパッド 3およびパッド電極 4は、 レ、 ずれも、 N i (ニッケル） + A u (金） メツキ層 2 eで形成されている。
なお、 第 1図においては、 ボンディングパッド 3およびパッド電極 4の図示を 省略する。
そして、 この回路基板 1は、 ボンディングバッド 3と外部接続用電極 1 0とを 電気的に接続するためのスルーホ―ル 2を備えている。 このスルーホール 2の内 壁面上には、 銅メツキ層 2 aが形成されている。 さらに、 このスルーホール 2に は、 樹脂 2 bが充填されている。 また、 樹脂 2 bが充填されたスルーホールの両 端は、 銅メツキ層 2 cで覆われている。 この銅メツキ層 2 cは、 銅メツキ層 2 a と電気的に接続されている。 さらに、 ボンディングパッド 3およびパッド電極 4 は、 それぞれの面で銅メツキ層 2 c上に形成されている。 したがって、 ボンディ ングパッド 3と、 パッド電極 4と半田ボール 9とからなる突起電極 1 0とは、 電 気的に接続されている。
このように、 スルーホール 2を樹脂 2 bで充填すれば、 スルーホール 2の内部 へ半田が流れ込むことを防ぐことができる。その上、回路基板 1の表面において、 スルーホール 2の形成位置にも配線パターンを形成することができる。このため、 回路基板 1の表面の有効利用を図ることができる。
特に、 この実施の形態では、 ボンディングバッド 3と突起電極 1 0とは一対一 に接続されている。 そして、 第 1図に示すように、 各突起電極 1 0は、 それぞれ スルーホール 2の形成位置上に設けてある。 この場合、 スルーホール 2に樹脂 2 bが充填されているため、 突起電極 1 0がスルーホール 2内へ陥没することを防 止できる。 このため、 突起電極 1 0の高さ精度を確保することができる。
[第 2の実施の形態] 次に、 第 3図を参照して、 第 2の実施の形態にかかる半導体パッケージの製造 方法について説明する。 なお、 第 3図の （a ) 〜 （e ) においては、 図面の右側 に上面図をそれぞれ示し、 各上面図の左側にその上面図の A— Aに沿った切り口 における断面図をそれぞれ示す。 また、 第 3図においては、 便宜上、 一枚のゥェ ハから半導体パッケージ 2 0を 4個取りする例を示す。
第 2の実施の形態では、 半田バンプ形成工程、 ボンディング工程、 樹脂封止ェ 程およびダイシング工程を順次に経て、 互いにフリップチップ接続された I Cチ ップと回路基板とを備えた半導体パッケージを製造する。
<半田バンプ形成工程 >
先ず、 半田バンプ形成工程においては、 ウェハ 1 1に形成された複数の I Cチ ップ 5に、 それぞれ半田バンプ 7を形成する （図 3の （a ) )。 この半田バンプ 7 は、 6 / 4半田を材料とする。 また、 半田バンプ 7は、 I Cチップ 5の表面に形 成されたパッド電極 （図示せず） 上に形成される。
この半田バンプ 7の形成にあたっては、 例えば、 スタッドバンプ方式、 ボール バンプ方式およびメツキバンプ方式等の方法を用いると良い。 これらの方法のう ち、 メッキバンプ方式は、 パッド電極間の狭レ、配列でバンプを形成することが可 能である。 このため、 メツキバンプ方式は、 I Cチップの小型化に特に有効であ
<ボンディング工程 >
次に、 ボンディング工程においては、 ウェハ 1 1に形成された I Cチップ 5の 各々に、 個々の I Cチップ 5の占有面積よりも占有面積の狭い回路基板 1を、 一 つずつ、 半田バンプ 7を介してフリップチップ接続する （図 3の （b ) )。 フリツ プチップ接続にあたっては、 先ず、 I Cチップ 5上に、 回路基板 1を搭載する。 この際、 回路基板 1のフラッタスが塗布されたボンディングパッド （図 3では図 示せず） 上に、 半田バンプ 7が位置するようにする。 そして、 半田リフローによ り、 フラックスを溶融して半田パッドと一体化させることにより、 回路基板 1を
I Cチップ 5に固定する。
なお、 このボンディング工程において、 ウェハ 1 1のうちの I Cチップ 5の非 形成領域 5 aは、 製造代として利用することができる。 ここで、 回路基板 1の形成方法の例について説明する。 第 2図に示した回路基 板 1の形成にあたっては、 先ず、 N C (数 制御） 穴あけ加工により、 集合回路 基板の基材 1 aにスル一ホール 2を形成する。 次に、 この基材 1 aの両面に、 無 電解銅メツキおよび電解銅メツキにより銅メツキ層 2 aを形成する。 なお、 この 銅メツキ層 2 aは、 スルーホール 2の内壁面上にも形成される。
次に、 スルーホール 2を樹脂 2 bで充填する。 次に、 樹脂 2 bが充填されたス ルーホ一ル 2の両端に、 無電解銅メツキおょぴ電解銅メツキにより、 銅メツキ層 2 cを形成する。 この銅メツキ層 2 cは、 銅メツキ層 2 aと電気的に接続されて いる- 続いて、 メツキレジスト （図示せず） でラミネ一トする。 さらに、 このメツキ レジストを露光および現像してパターンマスク （図示せず） を形成する。 その後、 このパターンマスクを介して銅メツキ層に対してエッチング液を用いたパターン エッチングを行う。 このパターンエッチングにより、 回路基板 1の上面側に複数 個分配列した I C接続用の電極としてのボンディングパターン 3をパターニング する。 また、 このパターンェツチングにより、 回路基板 1の底面側にはマトリッ タス状に配置されたパッド電極 4をパターユングする。
続いて、 ソルダーレジスト処理を行って、 ボンディングパターン 3およびパッ ド電極 4の領域にそれぞれ開口部を有するレジスト膜 2 dを形成する。 これらの 開口部は、 マトリックス形状に配置されている。
次に、 レジスト膜 2 dの各開口部に、 N i + A uメツキ層 2 eを形成すること によりボンディングパターン 3およびパッド電極 4を形成する。 そして、 このパ ッド電極 4上にフラッタスで半田ボール 9を仮固定する。
この半田ボール 9は、 6 / 4半田を材料としている。 したがって、 リフローェ 程において、 フラックスが融けて半田バンプ 7が固定される際に、 この半田ボー ル 9もパッド電極 4に固定されて突起電極 1 0が形成される。
<樹脂封止工程 >
次に、 樹脂封止工程においては、 ウェハ 1 1 と回路基板 1との間を封止樹脂に より樹脂封止する （図 3の （c ) )。 樹脂封止にあたっては、 熱硬化性の樹脂を回 路基板 1どうしの間から注入して、 ウェハ 1 1に形成された I Cチップ 5と回路 基板 1との間を樹脂封止する。 さらに、 隣り合った回路基板 1どうしの間も樹月旨 封止する。 この樹脂封止により、 各回路基板 1がウェハ 1 1に固定される。
くダイシングェ程 >
次に、 ダイシング工程においては、 ウェハ 1 1をダイシングにより個々の I C チップ 5に切り分ける （図 3の （d ) )。 ダイシングにあたっては、 ウェハ 1 1を 接着剤または両面テープといった固定手段で治具（図示せず） に固定する。 次に、 ダイシングソーをはじめとする切削手段で、 互レ、に直交する X方向および Y方向 のダイシングライン （ストリートライン） 1 7に沿つて切削する。
なお、 このダイシングの際に、 回路基板 1 どうしの間に封入されていた封止樹 月旨 8も、 ウェハ 1 1とともに切削される。 したがって、 このダイシングにより、 封止樹脂 8の切断面が形成される ΰ
続いて、切削されたウェハ 1 1を個々の I Cチップ 5ごとに分割する。 さらに、 溶解液等を用いて各 I Cチップ 5を治具から剥離する。 このようにして半導体パ ッケージ 2 0が得られる （図 3の （e ) )。
[第 3の実施の形態]
次に、 第 5図の （a ) 〜 （c ) を参照し、 第 3の実施の形態として、 この発明 の半導体パッケージの一例にっレ、て説明する c
第 5図の （a ) に示すように、 この実施の形態の半導体パッケージ 2 0 aは、 I Cチップ 5と回路基板 1とにより構成されている。 この I Cチップ 5と回路基 板 1とは、 半田バンプ 7を介して、 互いにフリップチップ接続されている。 そし て、 第 3の実施の形態の半導体パッケージ 2 0 aにおいても、 回路基板 1の占有 面積を、 I Cチップ 5の占有面積よりも狭くしてある。
このような構造の半導体パッケージ 2 0 aは、 半田バンプ 7を形成した I Cチ ップ 5に、 回路基板 （インターポーザ基板） 1を実装して形成する。
そのために、 先ず、 I Cチップ 5の表面に、 パッド電極 1 8を形成する。 この パッド電極 1 8は、 1 mm以下のピッチで、 かつ、 5行 5列のグリッド状に配列 して形成される。 続いて、 各パッド電極 1 8上に、 半田バンプ 7を形成する。 一方、 回路基板 1を構成する基材 1 aには、 第 5図の （b ) に示すように、 ス ルーホール （デバイスホール） 2を形成する。 スルーホール 2は、 レーザ加工ま たはプレス加工により基材 1 aを穴開けして形成する。 また、 これらのスルーホ —ル 2は、 I Cチップ 5上のパッド電極 1 8と同様に、 1 mm以下のピッチで、 かつ、 5行 5列のグリッド状に配列して形成される。
さらに、 第 5図の （b ) に示すように、 基材 1 aの一方の表面の各スルーホ一 ル 2の開口部を塞ぐように、 ボンディングパッド 3を形成する。 この状態を、 基 材 1 aの他方の表面側から見ると、 スル一ホール 2の底面に、 ボンディングパッ ド 3が露出している。
続いて、 ボンディングパッド 3が形成された基材 1 aの一方の表面上に、 レジ スト膜 2 dを形成する。 このレジスト膜 2 dは、 ボンディングパッド 3上に開口 部を有する。 したがって、 この状態を、 基材 1 aの一方の面側から見ると、 レジ スト膜 2 dの開口部に、 ボンディングパッド 3が露出している。
次に、 第 5図の （c ) に示すように、 基材 1 aの他方の面側から半田べ一ス ト を印刷および溶融することにより、 スルーホール 2に半田 1 9を充填する。 続い て、 第 5図の （c ) に示すように、 スルーホール 2に充填された半田 1 9に、 半 田ボール 9を溶融して接着することにより、 外部接続用電極 1 0を形成する。 こ のように、 スル一ホール 2に半田 1 9を充填することにより、 スルーホール 2内 部に不要な空間を残すことなく、 外部接続用電極 1 0を形成することができる。 そして、 外部接続用電極 1 0が形成された回路基板 1に、 I Cチップ 5をフリ ップチップ接続する。 フリツプチップ接続にあたっては、 回路基板 1の各ボンデ イングパッド 3に、 I Cチップ 5の各半田バンプ 7をそれぞれ接続する。 さらに、 I Cチップ 5と回路基板 1との間を封止樹月旨 8で樹脂封止する。 このような工程 を経て半導体パッケージ 2 0 aが得られる。
さらに、 この半導体パッケージ 2 0 aは、 外部接続用電極 1 0を介して、 例え ば、 マザ一ボード （図示せず） に実装される c
また、 この実施の形態では、 回路基板 2 0 aにおいて、 外部接続用電極 1 0と ボンディングパッド 3とをスル一ホール 2を介して接続している。 このため、 回 路基板 2 0 aの一方の表面には、 ボンディングパッド 3以外の酉線パターンを設 ける必要がない。 その結果、 配線パターンが設けられた回路基板を用いる場合よ りも、 ボンディングパッド 3のピッチを短くすることができる。 その結果、 半導 体パッケージを小型化することができる。
さらに、 この実施の形態では、 回路基板 2 0 aの他方の表面にも、 外部接続用 電極 1 0以外の配線パターンを設ける必要がなレ、。 その結果、 酉線パターンが設 けられた回路基板を用いる場合よりも、 外部接続用電極 1 0のピッチを短くする ことができる。 例えば、 外部接続用電極 1 0のピッチを 1 mm以下に設定したま ま、 外部接続用電極 1 0の数を増やすことができる。 この点、 禄パターンがあ る場合には、 外部接続用電極の数を増やすと、 配線パターンの占有面積も増える ため、 外部接続用電極のピッチを 1 mm以下に設定することが困難である。
[第 4の実施の形態]
次に、 第 6図を参照して、 第 4の実施の形態として、 この発明の半導体パッケ —ジの一例について説明する。 第 6図は、 第 4の実施の形態の半導体パッケージ 2 0 bの要部断面図である。 また、 第 5の実施の形態と同一の構成成分には同一 の符号を付して、 その詳細な説明を省略する。
第 6図に示すように、 この実施の形態の半導体パッケージ 2 0 bは、 回路基板 1の基材 l aの一方の表面 （すなわち、 I Cチップ 5がフリップチップ接続され る側の表面） にボンディングパッドを設ける代わりに、 基材 l aの他方の表面に バッド電極 4を設けている。 このパッド電極 4は、 基材 1 aの他方の表面側のス ルーホール 2の開口部を塞ぐように設けられている。 そして、 このパッド電極 4 上に、 半田ボール 9を接続している。 したがって、 このパッド電極 4と半田ボー ノレ 9とにより外部接続電極 1 0が構成される。
また、 スルーホール 2には、 基材 1 aの一方の表面側から半田 1 9が充填され ている。 そして、 I Cチップ 5に回路基板 1をフリップチップ実装する際には、 この半田 1 9と I Cチップ 5の半田バンプ 7とを接続して一体化する。
ところで、 この片面基板である回路基板 1の一方の表面側には、 スルーホール 2に露出した半田 1 9以外には、酉線パターンは形成されていない。 したがって、 基材 1 aの一方の表面側に、 レジスト膜を形成する必要はない。 また、 基材 l b の他方の表面側にも、 レジスト膜を形成する必要はない。 産業上の利用可能性 以上のように、 本発明にかかる半導体パッケージ及びその製造方法は、 カメラ 一体型 V T Rや小型携帯機器等に搭載される、 信頼性および生産性の優れた半導 体パッケージ及びその製造方法として好適である。

Claims

1 . 互いにフリ '"接続された I '回路基板とを備えた半導体 パッケージにおいて、
前記回路基板の占有面積が、 前記 I 有面積よりも狭レ'
ことを特徴とする半導体パッケージ。
2 . 請求項 1に記載の半導体青パッケージにおいて、
前記 I Cチップと前記回路基板との間を、 封止用樹脂によって封止した ことを特徴とする半導体パッケージ。
車
3 . 請求項 2に記載の半導体パッケージにおい囲て、
前記回路基板の外周側面を、 前記封止樹脂で覆つた
ことを特徴とする半導体パッケージ。
4 . 請求項 1〜請求項 3に記載の半導体パッケージにおいて、
前記回路基板は、
第 1主表面にフリップチップ接続用のボンディングパッドを備え、
第 2主表面に外部接続用電極を備え、 かつ、
前記ボンディングパッドと前記外部接続用電極とを電気的に接続するためのス ルーホーノレを備えた
ことを特徴とする半導体パッケージ。
5 . 請求項 4に記載の半導体パッケージにおいて、
前記スルーホールに樹脂を充填した
ことを特徴とする半導体パッケージ。
6 . 請求項 4または請求項 5に記載の半導体パッケージにおいて、
前記スル一ホールの内壁面上、 導電性のメツキ層を形成した ことを特徴とする半導体パッケージ。
7 . 請求項 5に記載の半導体パッケージにお！/、て、
前記樹脂を導電性樹脂とした
ことを特徴とする半導体パッケージ。
8 . 請求項 4〜請求項 7のいずれか一つの請求項に記載の半導体パッケージに おいて、
前記外部接続用電極の各々を、 前記第 2主表面のうちの前記スルーホール形成 位置に設けた
ことを特徴とする半導体パッケージ。
9 . 請求項 4〜請求項 8のいずれか一つの請求項に記載の半導体パッケージに おいて、
前記外部接続用電極を突起電極とした
ことを特徴とする半導体パッケージ。
1 0 . 請求項 9に記載の半導体パッケージにおいて、
前記突起電極を半田ボールとした
ことを特徴とする半導体パッケージ。
1 1 . 請求項 1〜請求項 1 0のいずれか一つの請求項に記載の半導体バッケー ジにおいて、
前記 I Cチップと前記回路基板とを、 半田バンプを介して、 フリップチップ接 続した
ことを特徴とする半導体パッケージ。
1 2 . 請求項 1〜請求項 1 1のいずれか一つの請求項に記載の半導体バッケー ジにおいて、 前記回路基板が、 ガラスクロスを含有した樹脂基板を基材とした
ことを特徴とする半導体パッケージ。
1 3 . 請求項 1〜請求項 1 1のいずれか一つの請求項に記載の半導体パッケー ジにおいて、
前記回路基板が、 セラミック基板を基材とした
ことを特徴とする半導体パッケージ。
1 4 . 互いにフリップチップ接続された I Cチップと回路基板とを備えた半導 体パッケージを製造するにあたり、
ウェハに形成された複数の I Cチップに、 それぞれ半田バンプを形成する半田 バンプ形成工程と、
前記 I Cチップの各々に、 個々の I Cチップの占有面積よりも占有面積の狭い 回路基板を、 前記半田バンプを介してフリツプチップ接続するボンディング工程 と、
ウェハと前記回路基板との間を封止樹脂により樹脂封止する樹脂封止工程と、 前記ウェハをダイシングにより個々の前記 I cチップに切り分けることにより、 前記半導体パッケージを形成するダイシング工程と
を含むことを特徴とする半導体パッケージ製造方法。
1 5 . 請求項 1 4に記載の半導体パッケージの製造方法において、
前記樹脂封止工程にぉレ、て、 隣り合つた前記回路基板どうしの間を樹脂封止す る
ことを特徴とする半導体パッケージ製造方法。
1 6 . 請求項 1 4または請求項 1 5に記載の半導体パッケージ製造方法にぉレヽ て、
前記ダイシング工程において、 前記ウェハをダイシングする際に、 前記封止樹 脂の切断面を形成する ことを特徴とする半導体パッケージ製造方法。
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