WO2011158456A1 - 半導体装置及びその製造方法並びに該半導体装置を備えた実装体 - Google Patents

半導体装置及びその製造方法並びに該半導体装置を備えた実装体 Download PDF

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義広 仲出
老田　成志
茂史 土肥
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a mounting body including the semiconductor device.
  • the number of terminals of a semiconductor chip used in the semiconductor device has increased, and the density of terminals has been increased.
  • the number of wirings formed on the mounting surface of the mounting substrate on which the semiconductor device is mounted is increased, and the wiring formation is complicated.
  • Patent Document 1 proposes a technique for improving the extraction efficiency of a wiring pattern formed on a mounting surface of a mounting board.
  • Patent Document 2 proposes a technique for easily forming wiring on a mounting surface of a mounting substrate.
  • CSP Chip Size Package
  • FIG. 25 and FIG. 26 are not shown because they are plan views viewed from the lower surface side of the insertion substrate, but a semiconductor chip is fixed to the upper surface of the insertion substrate.
  • the interval PB between the center points of the CSP lands 16B adjacent to each other is 0.8 mm.
  • the interval PC between the center points of the CSP lands 16C adjacent to each other is 0.8 mm.
  • Each of the plurality of electrodes of the semiconductor chip is connected to a via (FIG. 26: V12) formed in the insertion substrate or a wiring pattern (FIG. 26: L13) formed on the lower surface of the insertion substrate and the wiring pattern.
  • the vias are electrically connected to each of the plurality of CSP lands 16A, 16B, 16C.
  • the first conventional semiconductor device in which the semiconductor chip is fixed to the upper surface of the insertion substrate is mounted on the mounting surface of the mother substrate (mounting substrate).
  • a plurality of lands and a plurality of wiring patterns are formed on the mounting surface of the mother board.
  • the plurality of lands are formed on the mounting surface of the mother board so as to face each of the plurality of CSP lands 16A, 16B, 16C. Therefore, like the plurality of CSP lands 16A, 16B, and 16C, the plurality of lands are arranged in a matrix at different intervals.
  • Each of the plurality of CSP lands 16A, 16B, and 16C is electrically connected to each of the plurality of lands formed on the mounting surface of the mother board via the bump electrodes.
  • a plurality of CSP lands 16A, 16B, 16C are arranged in a matrix at different intervals PA, PB, PC (PB ⁇ PA, PC ⁇ PA).
  • a plurality of wiring patterns L13 can be formed between the CSP lands 16A arranged at relatively wide intervals PA.
  • the plurality of lands formed on the mounting surface of the mother board are arranged in a matrix at different intervals like the plurality of CSP lands 16A, 16B, and 16C. .
  • a plurality of wiring patterns can be formed between lands arranged at relatively wide intervals. Therefore, the drawing efficiency of the wiring pattern formed on the mounting surface of the mother board can be improved.
  • FIG. 30 illustration of the semiconductor chip, the sealing resin, and the land is omitted.
  • the semiconductor chip 101 is fixed to the back surface of the wiring substrate 100, lands 103 are formed on the surface of the wiring substrate 100, and bump electrodes 107 are formed on the lands 103. Yes.
  • the semiconductor chip 101 is covered with a sealing resin 102.
  • FIG. 28 among the plurality of lands 103 and the plurality of bump electrodes 107 arranged in a matrix at equal intervals, for example, three lands 103 and three bump electrodes 107 (see dotted lines) are missing. ing.
  • a portion where the land 103 and the bump electrode 107 are missing on the surface of the wiring board 100 is referred to as a missing portion N103.
  • a land 109 and a wiring 110 drawn from the land 109 are formed on the mounting surface of a printed wiring board (PWB: printed wiring board, mounting board) 108.
  • PWB printed wiring board, mounting board
  • the land 109 is formed on the mounting surface of the printed wiring board 108 so as to face the bump electrode 107.
  • the land 109 is not formed in the portion facing the missing portion (see N103 in FIG. 28) on the mounting surface of the printed wiring board 108.
  • a missing portion N103 is provided on the surface of the wiring substrate 100 as shown in FIG.
  • the wiring 110 can be formed without forming the land 109 in the portion facing the missing portion N103 on the mounting surface of the printed wiring board 108. Therefore, it is possible to easily form the wiring 110 on the mounting surface of the printed wiring board 108 and improve the drawing efficiency of the wiring 110.
  • the first conventional semiconductor device has the following problems.
  • the bump electrodes that electrically connect each of the plurality of CSP lands 16A, 16B, and 16C and each of the plurality of lands formed on the mounting surface of the mother substrate are formed as follows.
  • a ball electrode is mounted on each of the plurality of CSP lands 16A, 16B, and 16C by using a ball mounting jig having a ball electrode mounted on the mounting surface so as to face each of the plurality of CSP lands 16A, 16B, and 16C. Is placed. Thereafter, the ball electrode is melted by reflow to form a bump electrode.
  • the ball mounting jig in which the arrangement of the ball electrodes matches the arrangement of the CSP lands 16A, 16B, 16C, that is, a special ball mounting jig.
  • the tool (see FIGS. 22 (a) and 22 (b) described later) cannot be used. For this reason, it becomes necessary to newly prepare a special ball mounting jig, and there is a problem that a cost is required for manufacturing the special ball mounting jig, resulting in an increase in manufacturing cost.
  • the “normal ball mounting jig” means that the ball electrodes are arranged on the mounting surface so that the intervals between the adjacent center points are equal as shown in FIGS. 22 (a) and 22 (b). Arranged ball mounting jig.
  • a special ball mounting jig is newly produced according to the change of the intervals PA, PB, PC, that is, the arrangement change of the CSP lands 16A, 16B, 16C, and the produced ball mounting jig is attached to the ball electrode. It is necessary to replace the ball mounting jig whose arrangement matches the arrangement of the CSP lands 16A, 16B, and 16C before the change. For this reason, there exists a possibility that production efficiency may become low.
  • the second conventional semiconductor device has the following problems.
  • the bump electrode 107 is formed as follows. As shown in FIG. 31, the ball electrode 106 is mounted on the land 103 coated with the flux 104 by using a ball mounting jig 105 on which the ball electrode 106 is mounted so as to face the land 103 on the mounting surface. Put. Thereafter, the ball electrode 106 is melted by reflow to form the bump electrode 107.
  • a special ball mounting jig is newly produced in accordance with the change in the arrangement of the lands 103, and the ball mounting jig thus produced is matched with the arrangement of the lands 103 before the change of the ball electrodes. Need to be replaced. For this reason, there exists a possibility that production efficiency may become low.
  • an object of the present invention is to improve the extraction efficiency of wiring formed on the mounting surface of the mounting board in a semiconductor device (for example, CSP or BGA package) mounted on the mounting surface of the mounting board. is there.
  • a first semiconductor device includes a semiconductor chip, a wiring substrate having a semiconductor chip fixed to the upper surface, a first land formed on the lower surface of the wiring substrate, and a wiring A second land formed on the lower surface of the substrate; a first bump electrode formed on the first land; and a second bump electrode formed on the second land; The height from the upper surface of the substrate to the second bump electrode is lower than the height from the upper surface of the wiring substrate to the first bump electrode.
  • the height from the upper surface of the wiring board to the second bump electrode can be made lower than the height from the upper surface of the wiring board to the first bump electrode. For this reason, it is possible to prevent the second bump electrode from coming into contact with the mounting surface of the mounting substrate when mounting the semiconductor device on the mounting surface of the mounting substrate. For this reason, it is possible to form the wiring without forming the third land in the portion facing the second land on the mounting surface of the mounting substrate. Accordingly, the wiring drawing efficiency can be improved.
  • the planar area of the second land is larger than the planar area of the first land, and the height of the second bump electrode is larger than the height of the first bump electrode. Preferably it is low.
  • the height of the second bump electrode is made lower than the height of the first bump electrode by making the plane area of the second land larger than the plane area of the first land. Therefore, the height from the upper surface of the wiring board to the second bump electrode is higher than the height from the upper surface of the wiring board to the first bump electrode. Only the difference can be lowered.
  • the planar shape of the second land may be different from the planar shape of the first land.
  • a recess is provided on the lower surface of the wiring substrate, the first land is disposed in a portion other than the recess on the lower surface of the wiring substrate, and the second land is formed of the recess. It is preferable to arrange on the bottom.
  • the height from the upper surface of the wiring board to the second bump electrode can be increased.
  • the height from the top surface to the first bump electrode can be lowered by the amount of the recess.
  • the shape of the second land is the same as the shape of the first land
  • the shape of the second bump electrode is the same as the shape of the first bump electrode. May be.
  • the lower surface of the wiring board covers the peripheral edge of the first land and the peripheral edge of the second land, and exposes the central part of the first land.
  • a solder resist having a second opening that exposes the central portion of the second land and the second land may be formed.
  • a first opening exposing the entire surface of the first land and a second opening exposing the entire surface of the second land are provided on the lower surface of the wiring board.
  • the solder resist which has may be formed.
  • the second land is disposed at least at a corner of the lower surface of the wiring board.
  • the plurality of second lands are arranged such that at least two first lands are interposed between the adjacent second lands at the peripheral edge of the lower surface of the wiring board. It is preferable to arrange
  • a first mounting body includes a first semiconductor device according to the present invention, a third land on the mounting surface, and a wiring drawn from the third land.
  • the first semiconductor device according to the present invention is mounted on the mounting surface of the mounting substrate so that the first land and the third land face each other, and the first bump electrode is provided. Is connected to the third land, and the second bump electrode is not in contact with the mounting surface of the mounting substrate.
  • a third land is formed in the first portion facing the first land on the mounting surface of the mounting substrate, and the second land on the mounting surface of the mounting substrate is The third land is not formed in the second portion facing, and the wiring drawn from the third land formed around the second portion is formed in the peripheral region including the second portion. It is preferable that
  • a second semiconductor device includes a semiconductor chip, a wiring board having the semiconductor chip fixed to the back surface, and formed on the surface of the wiring board and electrically connected to the semiconductor chip.
  • a first land formed on the surface of the wiring substrate and not electrically connected to the semiconductor chip; a first bump electrode formed on the first land;
  • the second bump electrode is formed on the second land, and the height of the second bump electrode is lower than the height of the first bump electrode.
  • the height of the second bump electrode can be made lower than the height of the first bump electrode. For this reason, it is possible to prevent the second bump electrode from coming into contact with the mounting surface of the mounting substrate when mounting the semiconductor device on the mounting surface of the mounting substrate. For this reason, it is possible to form the wiring without forming the third land in the portion facing the second land on the mounting surface of the mounting substrate. Accordingly, the wiring drawing efficiency can be improved.
  • the plane area of the second land is preferably larger than the plane area of the first land.
  • the height of the second bump electrode is made lower than the height of the first bump electrode by making the plane area of the second land larger than the plane area of the first land. Can do.
  • the wiring board and the second land are preferably provided with a recess that penetrates the second land and reaches the wiring board.
  • the height of the second bump electrode can be made lower than the height of the first bump electrode by providing a recess that penetrates the second land and reaches the wiring board.
  • the recess may have a constant diameter from the opening surface to the bottom surface.
  • the recess may have a diameter that changes from the opening surface toward the bottom surface.
  • a part of the second bump electrode is embedded in at least a part of the recess.
  • the height of the second bump electrode can be made lower than the height of the first bump electrode by providing a through hole penetrating the second land and the wiring board.
  • the ratio of the planar area of the second land to the planar area of the first land is preferably larger than 1.1.
  • a second mounting body includes a second semiconductor device according to the present invention, a third land on the mounting surface, and a wiring drawn from the third land.
  • the second semiconductor device according to the present invention is mounted on the mounting surface of the mounting substrate so that the first land and the third land face each other, and the first bump electrode is provided. Is connected to the third land, and the second bump electrode is not in contact with the mounting surface of the mounting substrate.
  • a third land is formed in the first portion facing the first land on the mounting surface of the mounting substrate, and the second land on the mounting surface of the mounting substrate is The third land is not formed in the second portion facing, and the wiring drawn from the third land formed around the second portion is formed in the peripheral region including the second portion. It is preferable that
  • a first semiconductor device manufacturing method includes a step (a) of preparing a wiring board, a step (b) of fixing a semiconductor chip to the back surface of the wiring board, A first land that is electrically connected to the semiconductor chip is formed on the surface of the wiring substrate, and the first land that is not electrically connected to the semiconductor chip is formed on the surface of the wiring substrate.
  • a second semiconductor device manufacturing method includes a step (a) of preparing a wiring board, a step (b) of fixing a semiconductor chip to the back surface of the wiring board, After the step (b), a first land that is electrically connected to the semiconductor chip is formed on the surface of the wiring substrate, and a second land that is not electrically connected to the semiconductor chip is formed on the surface of the wiring substrate.
  • the ball electrode is mounted on the first land by using a ball mounting jig having a plurality of ball electrodes mounted on the mounting surface, and the second land
  • a step (e) of placing a ball electrode thereon and a heat treatment thus, the ball electrode placed on the first land is melted to form the first bump electrode, and the ball electrode placed on the second land is melted to obtain the second A step (f) of forming a bump electrode, wherein in the step (f), a part of the second bump electrode is embedded in at least a part of the recess or the through hole, The height is formed to be lower than the height of the first bump electrode.
  • the manufacturing method thereof, and the mounting body including the semiconductor device according to the present invention it is possible to improve the drawing efficiency of the wiring formed on the mounting surface of the mounting substrate.
  • FIG. 1 is a diagram illustrating a configuration of a semiconductor device according to a first embodiment of the present invention and a mounting substrate on which the semiconductor device is mounted, and an upper portion of FIG. 1 illustrates the configuration of the semiconductor device.
  • FIG. 2 is a cross-sectional perspective view, and a lower part of FIG. 1 is a perspective view showing a configuration of the mounting substrate.
  • FIGS. 2 (a) and 2 (b) are diagrams showing the configuration of a portion including the first and second CSP lands, FIG. 2 (a) is a plan view, and FIG. 2 (b) is a figure. It is an expanded sectional view which shows the structure of the part enclosed with the dotted line shown in 1, and is sectional drawing in the IIb-IIb line
  • FIG. 3 is a cross-sectional view showing a configuration of a portion including first and second CSP lands in a semiconductor device according to another example of the first embodiment of the present invention.
  • 4 is a cross-sectional cross-sectional view showing the configuration of the mounting body according to the first embodiment of the present invention, and the lower part of FIG. 4 is a cross-sectional perspective view taken along line IV-IV shown in FIG. 5A is a plan view showing lands and wirings formed on the mounting surface of the mounting board in the mounting body according to the first embodiment of the present invention, and FIG. 5B is a plan view of the comparative example. It is a top view which shows the land and wiring which were formed in the mounting surface of the mounting board in a mounting body.
  • FIG. 5A is a plan view showing lands and wirings formed on the mounting surface of the mounting board in the mounting body according to the first embodiment of the present invention
  • FIG. 5B is a plan view of the comparative example. It is a top view which shows the land and wiring which
  • FIG. 6A is a plan view showing first and second CSP lands formed on the lower surface of the wiring board in the semiconductor device according to the first modification of the first embodiment of the present invention.
  • 6 (b) is a plan view showing the first and second CSP lands formed on the lower surface of the wiring board in the semiconductor device according to the second modification of the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a configuration of a semiconductor device according to a third modification of the first embodiment of the present invention and a mounting substrate on which the semiconductor device is mounted.
  • the upper part of FIG. It is a cross-sectional perspective view which shows the structure of an apparatus, and the lower part of FIG. 7 is a perspective view which shows the structure of this mounting substrate.
  • FIG. 8A and 8B are diagrams showing the configuration of the portion including the first and second CSP lands
  • FIG. 8A is a plan view
  • FIG. FIG. 9 is an enlarged cross-sectional view showing a configuration of a portion surrounded by a dotted line shown in FIG. 7, and is a cross-sectional view taken along line VIIIb-VIIIb shown in FIG. 9 is a cross-sectional perspective view showing the configuration of the mounting body according to the third modification of the first embodiment of the present invention, and the lower part of FIG. 9 is a cross-section taken along the line IX-IX shown in FIG. It is a perspective view.
  • FIG. 9 is an enlarged cross-sectional view showing a configuration of a portion surrounded by a dotted line shown in FIG. 7, and is a cross-sectional view taken along line VIIIb-VIIIb shown in FIG. 9 is a cross-sectional perspective view showing the configuration of the mounting body according to the third modification of the first embodiment of the present invention, and the lower part of FIG
  • FIG. 10 is a plan view showing lands and wirings formed on the mounting surface of the mounting board in the mounting body according to the fourth modification of the first embodiment of the present invention.
  • FIG. 11 is a plan view showing an arrangement example of the first and second CSP lands formed on the lower surface of the wiring board in the semiconductor device according to the fifth modification of the first embodiment of the present invention.
  • FIG. 12 is a plan view showing an arrangement example of first and second CSP lands formed on the lower surface of the wiring board in the semiconductor device according to another example of the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention, and is a cross-sectional view taken along line XIII-XIII shown in FIGS. 14 and 15.
  • FIG. 14 is a plan view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 15 is a plan view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIGS. 16A and 16B are plan views showing the configuration of the second land.
  • FIG. 17 is a plan view showing the arrangement relationship of the first land, the second land, and the third land.
  • FIGS. 18A and 18B are cross-sectional views showing the configuration of the through holes.
  • FIGS. 19A to 19C are cross-sectional views showing the configuration of the recesses.
  • FIGS. 20A and 20B are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • 21A and 21B are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • 22A and 22B are diagrams showing the configuration of a ball mounting jig in which ball electrodes are mounted on the mounting surface
  • FIG. 22A is a plan view
  • FIG. FIG. 22 is a cross-sectional view taken along line XXIIb-XXIIb shown in FIG.
  • FIG. 23 is a perspective view showing a configuration of a mounting body according to the second embodiment of the present invention.
  • FIG. 24 is a perspective view showing a configuration of a semiconductor device according to the second embodiment of the present invention and a mounting substrate on which the semiconductor device is mounted.
  • FIG. 25 is a plan view showing the CSP land formed on the lower surface of the wiring board in the first conventional semiconductor device.
  • FIG. 26 is a plan view showing a configuration of a wiring board in the first conventional semiconductor device, and is an enlarged plan view showing a configuration of a portion surrounded by a dotted line shown in FIG. 27 is a cross-sectional view showing a configuration of a second conventional semiconductor device, and is a cross-sectional view taken along line XXVII-XXVII shown in FIG.
  • FIG. 28 is a plan view showing a configuration of a second conventional semiconductor device.
  • FIG. 29 is a plan view showing a configuration of a mounting substrate on which a second conventional semiconductor device is mounted.
  • FIG. 30 is a perspective view showing a configuration of a second conventional mounting body.
  • FIG. 31 is a cross-sectional view showing a second conventional method for manufacturing a semiconductor device.
  • FIG. 32 is a plan view for explaining a problem in the second conventional semiconductor device.
  • the semiconductor device 1 for example, CSP
  • the semiconductor device 1 is mounted on a mounting surface of a mother substrate (mounting substrate) 20.
  • the wiring board (insertion board) 10 includes a first layer CSP board part 10A, a second layer CSP board part 10B, a third layer CSP board part 10C, and a fourth layer CSP board part 10D.
  • An IC chip (semiconductor chip) 11 is fixed to the upper surface of the wiring substrate 10 (the upper surface of the first layer CSP substrate portion 10A).
  • a plurality of electrodes (not shown) arranged in a matrix are formed on the lower surface of the IC chip 11.
  • the “upper surface of the wiring substrate 10” refers to the surface of the wiring substrate 10 to which the IC chip 11 is fixed.
  • a plurality of IC chip lands 12 arranged in a matrix are formed on the upper surface of the wiring board 10.
  • a plurality of first CSP lands 13 ⁇ / b> A and second CSP lands 13 ⁇ / b> B are formed on the lower surface of the wiring substrate 10 (the lower surface of the fourth layer CSP substrate portion 10 ⁇ / b> D).
  • the plurality of first CSP lands 13A and second CSP lands 13B are arranged in a matrix, and are arranged so that the intervals between adjacent center points are equal.
  • the “lower surface of the wiring substrate 10” refers to a surface of the wiring substrate 10 on which the first CSP land 13A and the second CSP land 13B are formed.
  • Each of the plurality of first CSP lands 13A has the same shape. That is, each of the plurality of first CSP lands 13A has the same planar shape (for example, a circular shape) and has the same height.
  • the “height of the first CSP land 13A” refers to the height from the lower surface of the wiring board 10 to the surface of the first CSP land 13A.
  • the plane area of the second CSP land 13B is larger than the plane area of the first CSP land 13A.
  • the height of the second CSP land 13B is, for example, the same as the height of the first CSP land 13A.
  • the “height of the second CSP land 13B” refers to the height from the lower surface of the wiring board 10 to the surface of the second CSP land 13B.
  • a first bump electrode 14A is formed on the first CSP land 13A.
  • a second bump electrode 14B is formed on the second CSP land 13B.
  • the plurality of first bump electrodes 14 ⁇ / b> A and second bump electrodes 14 ⁇ / b> B are arranged in a matrix and are arranged so that the intervals between adjacent center points are equal.
  • the first bump electrode 14A and the second bump electrode 14B are formed as follows, for example.
  • a ball electrode is placed on each of the plurality of first CSP lands 13A and second CSP lands 13B using a normal ball mounting jig (see FIGS. 22A and 22B). To do.
  • the shape of the ball electrode placed on the first CSP land 13A and the shape of the ball electrode placed on the second CSP land 13B are the same. Thereafter, heat treatment such as reflow is performed.
  • the ball electrode placed on the first CSP land 13A is melted to form the first bump electrode 14A.
  • the ball electrode placed on the second CSP land 13B is melted to form the second bump electrode 14B.
  • the plane area of the second bump electrode 14B is larger than the plane area of the first bump electrode 14A, and the height of the second bump electrode 14B is lower than the height of the first bump electrode 14A. This is due to the following reasons. “Height of the first and second bump electrodes 14A and 14B” means from the surface of the first and second CSP lands 13A and 13B to the top of the first and second bump electrodes 14A and 14B. Say height.
  • the molten ball electrode wets and spreads on the first and second CSP lands 13A and 13B, and then the melted and wet ball electrode solidifies to form the first and second bump electrodes 14A. , 14B are formed.
  • the plane area of the second CSP land 13B is larger than the plane area of the first CSP land 13A, the shape of the ball electrode placed on the second CSP land 13B, and the first area The shape of the ball electrode placed on the CSP land 13A is the same.
  • the area where the ball electrode placed on the second CSP land 13B can spread and spread is larger than the area where the ball electrode placed on the first CSP land 13A can spread and spread.
  • the plane area of the second bump electrode 14B is larger than the plane area of the first bump electrode 14A, and the height of the second bump electrode 14B is lower than the height of the first bump electrode 14A.
  • Each of a plurality of electrodes (not shown) formed on the lower surface of the IC chip 11 is connected to a plurality of IC chip lands 12 formed on the upper surface of the first layer CSP substrate portion 10A via solder (not shown). Are electrically connected to each other.
  • Each of the plurality of IC chip lands 12 has vias formed in the wiring substrate 10 and wirings formed in the wiring substrate 10 or on the lower surface of the wiring substrate 10, so that the fourth layer CSP substrate unit 10 ⁇ / b> D has a It is electrically connected to the first CSP land 13A or the second CSP land 13B formed on the lower surface.
  • the IC chip land 12 located fifth from the right is electrically connected to the first CSP land 13A via the via V10 and the wiring W10d.
  • the IC chip land 12 located third from the right is electrically connected to the first CSP land 13A via vias V10a to 10d and wirings W10a to W10c.
  • the solder resist is formed on the lower surface of the fourth layer CSP substrate portion 10D so as to cover the peripheral portion of the first CSP land 13A and the peripheral portion of the second CSP land 13B.
  • the solder resist 15 has a first opening O15A that exposes the central portion of the first CSP land 13A and a second opening O15B that exposes the central portion of the second CSP land 13B.
  • the first bump electrode 14A is formed so as to embed the first opening O15A on the peripheral region of the first opening O15A in the solder resist 15.
  • the second bump electrode 14B is formed so as to embed the second opening O15B on the peripheral region of the second opening O15B in the solder resist 15.
  • a solder resist 15 is formed on the lower surface of the fourth layer CSP substrate portion 10D other than the portion where the first and second CSP lands 13A and 13B are formed. ing.
  • the solder resist 15 has a first opening O15C that exposes the entire surface of the first CSP land 13A and a second opening O15D that exposes the entire surface of the second CSP land 13B.
  • NMD land means that the opening areas of the first and second openings O15C and O15D are larger than the plane area of the first and second CSP lands 13A and 13B, and the first and second CSP lands 13A. , 13B are exposed in the first and second openings O15C and O15D and exposed from the first and second openings O15C and O15D in the first and second CSP lands 13A and 13B.
  • the planar shape is not defined by the opening shapes of the first and second openings O15C and O15D, but is defined by the planar shapes of the first and second CSP lands 13A and 13B.
  • the semiconductor device 1 for example, CSP
  • the semiconductor device 1 is mounted on the mounting surface of the mother substrate (mounting substrate) 20.
  • a mother board land (hereinafter referred to as “land”) 21 and wiring drawn from the land 21 (not shown, see FIG. 5A): 22 are provided on the mounting surface of the mother board 20. ) Is formed.
  • the wiring 22 extends from the land 21 toward the periphery of the mother board 20 as shown in FIG.
  • Each of the plurality of lands 21 is formed on the mounting surface of the mother substrate 20 so as to face each of the plurality of first CSP lands 13A.
  • the land 21 is formed in the first portion of the mounting surface of the mother board 20 that faces the first CSP land 13A.
  • the land 21 is not formed in the second portion of the mounting surface of the mother substrate 20 that faces the second CSP land 13B.
  • the portion of the mounting surface of the mother substrate 20 that faces the second CSP land 13B and where the land 21 is not formed is referred to as a portion N21.
  • a wiring 22 drawn from the land 21 formed around the portion N21 is formed in the peripheral region R including the portion N21 (second portion). Therefore, the density of the wiring 22 existing in the peripheral region R including the portion N21 is higher than the density of the wiring 22 existing in a region other than the peripheral region R (for example, the peripheral region including the first portion).
  • the plurality of lands 21 and the portion N21 are arranged so that the intervals between adjacent center points (see FIG. 5A: P) are equal.
  • each of the plurality of first bump electrodes 14A is connected to each of the plurality of lands 21.
  • the height of the second bump electrode 14B is lower than the height of the first bump electrode 14A, and the second bump electrode 14B is not in contact with the mounting surface of the mother substrate 20. Thus, the height of the second bump electrode 14B after mounting is lower than the height of the first bump electrode 14A after mounting.
  • the mounting body according to the present embodiment has a larger plane area of the second CSP land 13B than the plane area of the first CSP land 13A.
  • the height of the second bump electrode 14B is lower than the height of the first bump electrode 14A.
  • a portion N21 where the land 21 is not formed is provided on the mounting surface of the mother substrate 20. It is a mounted body.
  • the mounting area of the comparative example has the same CSP land area, and the bump electrodes all have the same height. As shown in FIG. The mounting body does not have a portion where the land 21 is not formed on the mounting surface (see FIG. 5A: N21).
  • the planar shape of the land 21 is, for example, a circular shape, and the diameter of the land 21 is, for example, 0.5 mm.
  • the wiring width of the wiring 22 is, for example, 0.1 mm.
  • An interval P between the center points of the adjacent lands 21 is, for example, 0.8 mm.
  • the number of wirings 22 formed in the peripheral region R on the mounting surface of the mother board 20 is, for example, five.
  • the number of wirings 22 formed in the region corresponding to the peripheral region R is, for example, three.
  • two wires 22 are provided in the peripheral region R on the mounting surface of the mother board 20, as compared with the comparative example shown in FIG. 5B. Only more can be formed.
  • the plane area of the second CSP land 13B is made larger than the plane area of the first CSP land 13A.
  • the height of the second bump electrode 14B can be made lower than the height of the first bump electrode 14A. Therefore, as shown in FIG. 4, it is possible to prevent the second bump electrode 14 ⁇ / b> B from coming into contact with the mounting surface of the mother substrate 20 when the semiconductor device is mounted. Therefore, the wiring 22 can be formed in the peripheral region R including the portion N21 without forming the land 21 in the portion N21 on the mounting surface of the mother substrate 20. Therefore, the drawing efficiency of the wiring 22 can be improved.
  • the plurality of first CSP lands 13A and second CSP lands 13B are arranged so that the distances between the adjacent center points are equal.
  • a normal ball mounting jig (refer to FIGS. 22A and 22B described later) can be used when the ball electrode is placed. Therefore, it is not necessary to produce a special ball mounting jig (see FIG. 31 described above) unlike the first and second conventional semiconductor devices. Therefore, it is possible to prevent an increase in manufacturing cost of the semiconductor device.
  • the ball electrode when the ball electrode is placed, the ball electrode can be placed on each of the plurality of first CSP lands 13A and second CSP lands 13B by using a normal ball mounting jig. Therefore, it is possible to prevent the formation of a solder bridge that electrically connects the adjacent first bump electrodes 14A.
  • the wiring board 10 includes first to fourth CSP board portions 10A to 10D, and the wiring board 10 has four layers as a specific example. Although described, the present invention is not limited to this. For example, the number of layers of the wiring board 10 may be two or more.
  • the second CSP land 13B that is electrically connected to the IC chip land 12 may be used as a test pad for inspection.
  • the planar shape of the second CSP land 13B is, for example, a circular shape.
  • the planar shape of the second CSP land 13B1 is, for example, a square shape.
  • the width of the second CSP land 13B1 is larger than the diameter of the second CSP land 13B. Therefore, the plane area of the second CSP land 13B1 is larger than the plane area of the second CSP land 13B.
  • the plane area of the second CSP land 13B1 is made larger than the plane area of the second CSP land 13B.
  • the area where the ball electrode placed on the second CSP land 13B1 can be wet-spread is larger than the area where the ball electrode placed on the second CSP land 13B can wet-spread. Therefore, the height of the second bump electrode in the present modification can be made lower than the height of the second bump electrode 14B in the first embodiment.
  • the planar shape of the second CSP land 13B1 is, for example, a square shape.
  • the planar shape of the second CSP land 13B2 is, for example, a shape having a cutout portion in which three rectangular portions are cut out. is there. Of the three notches, the two cutouts have a semicircular shape, for example, and the remaining one notch has a quadrant shape.
  • the plane area of the second CSP land 13B2 in this modification is larger than the plane area of the second CSP land 13B1 in the first modification.
  • the plane area of the second CSP land 13B2 is made larger than the plane area of the second CSP land 13B1.
  • the height of the 2nd bump electrode in this modification can be made lower than the height of the 2nd bump electrode in a 1st modification.
  • FIG. 8A only the fourth layer CSP board portion and the first and second CSP lands in the wiring board are shown, and the other components are not shown.
  • FIG. 8 (a) and (b) and FIG. 9 the same components as those in the first embodiment are the same as those shown in FIG. 1, FIG. 2 (a) and (b) and FIG.
  • symbol is attached
  • the second CSP land 13 ⁇ / b> B is formed on the lower surface of the fourth layer CSP substrate portion 10 ⁇ / b> D in the wiring substrate 10.
  • the plane area of the second CSP land 13B is larger than the plane area of the first CSP land 13A.
  • the height of the second CSP land 13B is, for example, the same as the height of the first CSP land 13A.
  • the plane area of the second bump electrode 14B is larger than the plane area of the first bump electrode 14A.
  • the height of the second bump electrode 14B is lower than the height of the first bump electrode 14A.
  • the shape of the second CSP land 13B3 is the same as the shape of the first CSP land 13A. That is, the plane area and height of the second CSP land 13B3 are the same as the plane area and height of the first CSP land 13A, respectively.
  • the shape of the second bump electrode 14B3 is the same as the shape of the first bump electrode 14A. That is, the plane area and height of the second bump electrode 14B3 are the same as the plane area and height of the first bump electrode 14A, respectively.
  • the height of the second bump electrode 14B is increased by making the plane area of the second CSP land 13B larger than the plane area of the first CSP land 13A. It is made lower than the height of one bump electrode 14A. Thereby, the height from the upper surface of the wiring board 10 to the highest vertex of the second bump electrode 14B is set higher than the height from the upper surface of the wiring board 10 to the highest vertex of the first bump electrode 14A. The height difference between 14A and the second bump electrode 14B can be lowered.
  • a recess is provided in the fourth layer CSP substrate portion 10D of the wiring substrate 10, and the second CSP land 13B3 is formed on the lower surface of the third layer CSP substrate portion 10C exposed at the bottom surface of the recess.
  • the height from the upper surface of the wiring board 10 to the highest vertex of the second bump electrode 14B3 is greater than the height from the upper surface of the wiring board 10 to the highest vertex of the first bump electrode 14A. Can also be lowered.
  • the wiring 22 can be formed in the peripheral region R including the portion N21 without forming the land 21 in the portion N21 facing the second CSP land 13B3 on the mounting surface of the mother substrate 20. Therefore, the drawing efficiency of the wiring 22 can be improved.
  • the plurality of first CSP lands 13A and second CSP lands 13B3 are arranged so that the intervals between the adjacent center points are equal.
  • a normal ball mounting jig (refer to FIGS. 22A and 22B described later) can be used when the ball electrode is placed. Therefore, it is not necessary to produce a special ball mounting jig (see FIG. 31 described above) unlike the first and second conventional semiconductor devices. Therefore, it is possible to prevent an increase in manufacturing cost of the semiconductor device.
  • the fourth layer CSP substrate portion 10D is provided with a recess
  • the second CSP land 13B3 is formed on the lower surface of the third layer CSP substrate portion 10C exposed on the bottom surface of the recess.
  • a recess may be provided in the fourth layer CSP substrate portion 10D and the third layer CSP substrate portion 10C
  • the second CSP land may be formed on the lower surface of the second layer CSP substrate portion 10B exposed at the bottom surface of the recess. .
  • one wiring 22 ⁇ / b> X having a wiring width of 0.5 mm is formed in the peripheral region including the portion N ⁇ b> 21 on the mounting surface of the mother substrate 20.
  • the wiring width of the wiring 22X is preferably greater than 0.1 mm and 0.5 mm or less, for example.
  • the plurality of first CSP lands 13 ⁇ / b> A and the plurality of second CSP lands 13 ⁇ / b> B ⁇ b> 5 are equidistant on the lower surface of the fourth layer CSP substrate unit 10 ⁇ / b> D.
  • the planar shape of the first CSP land 13A is, for example, a circular shape.
  • the planar shape of the second CSP land 13B5 is, for example, a square shape.
  • first CSP lands 13A are interposed between the second CSP lands 13B5 adjacent along the side direction of the lower surface.
  • a second CSP land 13B5 is arranged.
  • two or three first CSP lands 13A are interposed between the second CSP lands 13B5.
  • the number of the first CSP lands 13A interposed between the adjacent second CSP lands 13B5 may be at least two.
  • the second CSP land 13B5 is disposed at each of the four corners on the lower surface of the fourth layer CSP substrate 10D.
  • the second CSP land 13B5 only needs to be disposed at at least one corner among the four corners.
  • the second CSP land 13B5 is regularly arranged.
  • the arrangement order of the first and second CSP lands 13A and 13B5 included in the upper side row of the lower surface of the fourth layer CSP board portion 10D is the first and second CSP lands included in the lower side row. It is the same as the arrangement order of 13A and 13B5.
  • the arrangement order of the first and second CSP lands 13A and 13B5 included in the left side column is the same as the arrangement order of the first and second CSP lands 13A and 13B5 included in the right side column. is there.
  • the portion where the land is not formed in the corner portion of the mounting surface of the mother substrate ( FIG. 1: N21) can be provided. Since there is no land at the corner portion of the mother substrate to which the maximum stress is applied when the semiconductor device is mounted, the stress applied to the corner portion can be dispersed. For this reason, the maximum stress applied to the corner can be reduced.
  • the second CSP lands 13B5 are arranged regularly, it is possible to equalize the stress applied to the wiring board and avoid the stress from being concentrated on a specific portion of the wiring board. If the second CSP lands 13B5 are irregularly arranged, there is a risk of stress concentration on a specific portion of the wiring board.
  • the arrangement example of the second CSP land 13B5 is not limited to the arrangement example shown in FIG.
  • the arrangement example shown in FIG. the arrangement example shown in FIG.
  • the second CSP land 13B5 is not only on the peripheral portion of the lower surface of the fourth layer CSP substrate portion 10D but also on the lower surface of the fourth layer CSP substrate portion 10D. It may also be arranged in the part (that is, the central part of the lower surface). If it does in this way, it can respond to a user's demand flexibly.
  • a semiconductor chip 31 is fixed to the back surface of the wiring board 30.
  • a sealing resin 32 is formed on the back surface of the wiring substrate 30 so as to cover the semiconductor chip 31.
  • the “back surface of the wiring substrate 30” refers to the surface of the wiring substrate 30 to which the semiconductor chip 31 is fixed.
  • a plurality of first lands 33 are formed on the surface of the wiring board 30.
  • second lands 34a, 34b, 34c and a third land 35 are formed.
  • the “surface of the wiring board 30” refers to a surface of the wiring board 30 on which the first lands 33, the second lands 34a, 34b, 34c, and the third lands 35 are formed.
  • the first land 33 is electrically connected to the semiconductor chip 31.
  • the second lands 34 a, 34 b, 34 c and the third land 35 are not electrically connected to the semiconductor chip 31.
  • a first bump electrode 41 is formed on the first land 33.
  • Second bump electrodes 42a and 42b are formed on the second lands 34a and 34b.
  • a second bump electrode (see FIG. 15: 42c) is formed on the second land (see FIG. 14: 34c).
  • a third bump electrode 43 is formed on the third land 35.
  • the first bump electrode 41 is electrically connected to the semiconductor chip 31.
  • the second bump electrodes 42 a, 42 b, 42 c and the third bump electrode 43 are not electrically connected to the semiconductor chip 31.
  • each of the plurality of first lands 33 has the same shape. That is, each of the plurality of first lands 33 has the same planar shape (for example, a circular shape) and has the same height.
  • the “height of the first land 33” refers to the height from the surface of the wiring board 30 to the surface of the first land 33.
  • the planar shape of the first land is not limited to a circular shape, and may be a polygonal shape, for example.
  • the planar area of the second lands 34 a, 34 b, 34 c is larger than the planar area of the first land 33.
  • the height of the second lands 34a, 34b, 34c is the same as the height of the first land 33, for example.
  • the “height of the second lands 34a, 34b, 34c” refers to the height from the surface of the wiring board 30 to the surface of the second lands 34a, 34b, 34c.
  • the planar shape of the second land 34a is, for example, circular as shown in FIG.
  • the planar shape of the second land 34a is not limited to a circular shape, and may be a polygonal shape, for example.
  • the planar shape of the second land 34b is, for example, a shape in which two first lands 33 are connected to each other as shown in FIG.
  • the second land 34b includes portions 34b1 and 34b2 having the same shape as the first land 33, and a connecting portion 34b3 that connects the portions 34b1 and 34b2. have. Therefore, the plane area of the second land 34 b is larger than twice the plane area of the first land 33.
  • the planar shape of the second land 34 b is not limited to the shape in which the two first lands 33 are connected to each other, and the planar area is larger than twice the planar area of the first land 33. Any shape is acceptable.
  • the planar shape of the second land 34c is, for example, a shape in which three first lands 33 are connected to each other as shown in FIG.
  • the second land 34c is a connecting portion that connects the portions 34c1, 34c2, and 34c3 having the same shape as the first land 33, and the portions 34c1 and 34c2.
  • 34c4 and a connecting portion 34c5 that connects the portion 34c1 and the portion 34c3. Therefore, the plane area of the second land 34 c is larger than three times the plane area of the first land 33.
  • the planar shape of the second land 34 c is not limited to the shape in which the three first lands 33 are connected to each other, and the planar area is larger than three times the planar area of the first land 33. Any shape is acceptable.
  • the ratio of the plane area of the second land 34a to the plane area of the first land 33 is preferably larger than 1.1, for example.
  • the ratio of the plane area of the second land 34b to the plane area of the first land 33 is preferably larger than 2.2, for example.
  • the ratio of the planar area of the second land 34c to the planar area of the first land 33 is preferably larger than 3.3, for example.
  • the wiring substrate 30 and the third land 35 are provided with a through hole 36 that penetrates the third land 35 and the wiring substrate 30 and whose lower end reaches the sealing resin 32. Yes.
  • the through hole 36 has a constant diameter from the upper end to the lower end.
  • a part of the third bump electrode 43 is embedded in the through hole 36.
  • the plane area of the third land 35 is the same as the plane area of the first land 33, for example. There is no particular restriction on the size relationship between the first land 33 and the third land 35, and the third land 35 may have a smaller planar area than the first land 33. Alternatively, it may be larger than the plane area of the first land 33.
  • the height of the third land 35 is the same as the height of the first land 33, for example. The “height of the third land 35” refers to the height from the surface of the wiring board 30 to the surface of the third land 35.
  • the planar shape of the third land 35 is, for example, a circular shape as shown in FIG.
  • the planar shape of the third land 35 is not limited to a circular shape, and may be, for example, a polygonal shape.
  • the center point of 34c3 and the center point of the third land 35 are arranged so that the intervals between adjacent center points are equal.
  • each of the plurality of first bump electrodes 41 has the same shape. That is, each of the plurality of first bump electrodes 41 has the same planar shape and the same height.
  • the heights H42a and H42b of the second bump electrodes 42a and 42b are lower than the height H41 of the first bump electrode 41.
  • the height of the second bump electrode (see FIG. 15: 42c) is lower than the height of the first bump electrode 41.
  • the height H43 of the third bump electrode 43 is lower than the height H41 of the first bump electrode 41.
  • the “height of the first bump electrode 41” refers to the height from the surface of the first land 33 to the highest vertex of the first bump electrode 41.
  • the height of the second bump electrodes 42a, 42b, 42c refers to the height from the surface of the second lands 34a, 34b, 34c to the highest vertex of the second bump electrodes 42a, 42b, 42c.
  • the “height of the third bump electrode 43” refers to the height from the surface of the third land 35 to the highest vertex of the third bump electrode 43.
  • the ratio of the height of the second bump electrodes 42a, 42b, 42c to the height of the first bump electrode 41, and the ratio of the height of the third bump electrode 43 to the height of the first bump electrode 41 are as follows: For example, it is preferably smaller than 0.8.
  • the plane area of the second bump electrodes 42 a, 42 b, 42 c is larger than the plane area of the first bump electrode 41.
  • the case where a part of the third bump electrode 43 is embedded in the entire through hole 36 has been described as a specific example, but the present invention is not limited to this. . It is only necessary that a part of the third bump electrode is embedded in at least a part of the through hole.
  • the case where the through hole 36 having a constant diameter from the upper end to the lower end is used has been described as a specific example, but the present invention is not limited to this.
  • tapered through holes 36a and 36b whose diameters change from the upper end toward the lower end may be used.
  • the diameter of the through hole 36a increases from the upper end to the lower end.
  • the diameter of the through hole 36b decreases from the upper end toward the lower end.
  • the present invention is not limited to this.
  • recesses 37a, 37b, and 37c that penetrate the third land 35 and reach the wiring board 30 may be used.
  • the concave portion may be a concave portion 37a having a constant diameter from the opening surface to the bottom surface as shown in FIG. 19 (a), for example, and secondly, as shown in FIG. 19 (b) and FIG. 19 (c), for example.
  • tapered concave portions 37b and 37c whose diameters change from the opening surface toward the bottom surface may be used.
  • the diameter of the concave portion 37b increases from the opening surface toward the bottom surface.
  • the recess 37c has a diameter that decreases from the opening surface toward the bottom surface.
  • a semiconductor chip 31 is fixed to the back surface of the wiring board 30.
  • thermosetting resin such as a thermosetting resin
  • the applied resin is cured and sealed.
  • a stop resin 32 is formed.
  • a plurality of first lands 33 that are electrically connected to the semiconductor chip 31 are formed on the surface of the wiring board 30.
  • second lands 34 a and 34 b that are not electrically connected to the semiconductor chip 31 are formed on the surface of the wiring board 30.
  • the plane area of the second land 34 a is larger than the plane area of the first land 33.
  • the plane area of the second land 34 b is larger than twice the plane area of the first land 33.
  • a third land 35 that is not electrically connected to the semiconductor chip 31 is formed on the surface of the wiring board 30.
  • the plane area of the third land 35 is the same as the plane area of the first land 33, for example.
  • the plane area of the third land 35 may be smaller than the plane area of the first land 33 or may be larger than the plane area of the first land 33.
  • the surface of the first land 33, the surfaces of the second lands 34a and 34b, the surface of the third land 35, and the through holes 36 in the third land 35 are formed.
  • Surface treatment is performed on the exposed inner surface. This improves the wettability of the ball electrode (see FIG. 21 (a), which will be described later) with respect to the surface subjected to the surface treatment.
  • a flux 38 is applied on the first land 33 as shown in FIG.
  • a flux 38 is applied on the second land 34a.
  • the flux 38 is applied on the portion of the second land 34b (see FIG. 16A: 34b1 and 34b2).
  • a flux 38 is applied on the third land 35.
  • a plurality of ball electrodes 40 made of, for example, solder are mounted on the mounting surface of the ball mounting jig 39.
  • each of the plurality of ball electrodes 40 has the same shape.
  • the plurality of ball electrodes 40 are arranged on the mounting surface of the ball mounting jig 39 so that the distances between adjacent central points are equal.
  • the center point of the ball electrode 40 corresponds to the center point shown in FIG.
  • the ball electrode 40 mounted on the mounting surface of the ball mounting jig 39 is opposed to the flux 38.
  • the ball electrode 40 is placed on the first land 33.
  • one ball electrode 40 is placed on the second land 34a.
  • the two ball electrodes 40 are placed on the second land 34b.
  • at least one ball electrode 40 is placed on the second lands 34 a and 34 b having a plane area larger than the plane area of the first land 33.
  • the ball electrode 40 is placed on the third land 35.
  • one ball electrode 40 is placed on the second land 34a whose plane area is larger than the plane area of the first land 33.
  • Two ball electrodes 40 are placed on the second land 34 b having a plane area larger than twice the plane area of the first land 33.
  • heat treatment such as reflow is performed.
  • the oxide 38 present on the bonding surface of the first land 33, the second lands 34 a and 34 b, the third land 35, and the ball electrode 40 is removed by the flux 38.
  • the ball electrode 40 placed on the first land 33 is melted to form the first bump electrode 41.
  • one ball electrode 40 placed on the second land 34a is melted to form a second bump electrode 42a.
  • the two ball electrodes 40 placed on the second land 34b are melted to form the second bump electrode 42b.
  • the ball electrode 40 placed on the third land 35 is melted to form the third bump electrode 43.
  • the semiconductor device according to this embodiment can be manufactured.
  • the plane area of the second land 34a is larger than the plane area of the first land 33, and one ball electrode 40 is placed on the second land 34a.
  • One ball electrode 40 is placed on the land 33.
  • the wettable spread area per one ball electrode 40 placed on the second land 34 a is the wet spread area per one ball electrode 40 placed on the first land 33.
  • the height of the second bump electrode 42 a is lower than the height of the first bump electrode 41, and the plane area is larger than the plane area of the first bump electrode 41.
  • the plane area of the second land 34b is larger than twice the plane area of the first land 33, and two ball electrodes 40 are placed on the second land 34b.
  • One ball electrode 40 is placed on the first land 33.
  • the wettable spread area per ball electrode 40 placed on the second land 34 b is the wet spread area per ball electrode 40 placed on the first land 33. Greater than possible area. Therefore, the height of the second bump electrode 42 b is lower than that of the first bump electrode 41, and the plane area is larger than the plane area of the first bump electrode 41.
  • a through hole 36 penetrating the third land 35 and the wiring substrate 30 is provided, and one ball electrode 40 is placed on the third land 35. On the top, one ball electrode 40 is placed. A part of the melted ball electrode 40 is embedded in the through hole 36. Therefore, the height of the third bump electrode 43 partially embedded in the through hole 36 is lower than the height of the first bump electrode 41.
  • the diameter of the upper end of the through hole 36 is preferably about ⁇ 0.05 mm of the diameter of the ball electrode 40.
  • the plane area of the second land 34 a is made larger than the plane area of the first land 33. Accordingly, the height of the second bump electrode 42 a obtained by melting one ball electrode 40 can be made lower than the height of the first bump electrode 41.
  • the plane area of the second land 34 b is set to be larger than twice the plane area of the first land 33. Accordingly, the height of the second bump electrode 42b obtained by melting the two ball electrodes 40 can be made lower than the height of the first bump electrode 41.
  • a through hole 36 penetrating the third land 35 and the wiring board 30 is provided.
  • the height of the third bump electrode 43 partially embedded in the through hole 36 can be made lower than the height of the first bump electrode 41.
  • the plane area of the third land cannot be made larger than the plane area of the first land, and the plane area of the third land can be reduced to the plane area of the first land. If it is necessary to be the same as or the plane area of the first land, the through-hole penetrating the third land and the wiring board (or passing through the third land and in the wiring board) By providing the recesses that reach (), the height of the third bump electrode can be made lower than the height of the first bump electrode.
  • one through hole 36 penetrating the third land 35 and the wiring substrate 30 is described as a specific example, but the present invention is not limited to this.
  • a plurality of through holes penetrating the third land and the wiring board may be provided.
  • a plurality of through holes may be provided.
  • the ball adsorption method is used as a method for placing the ball electrode
  • the present invention is not limited to this, for example, a ball transfer method or a transfer method. A method may be used.
  • PBGA Physical BGA
  • FCBGA Flip Chip BGA
  • the semiconductor device for example, PBGA package
  • the semiconductor device is mounted on the mounting surface of the printed wiring board (mounting board) 50.
  • lands 51 and wirings 52 drawn from the lands 51 are formed on the mounting surface of the printed wiring board 50.
  • the wiring 52 extends from the land 51 toward the peripheral edge of the printed wiring board 50.
  • each of the plurality of lands 51 is formed on the mounting surface of the printed wiring board 50 so as to face each of the plurality of first bump electrodes 41 (first lands).
  • the land 51 is formed on the first portion of the mounting surface of the printed wiring board 50 that faces the first bump electrode 41 (first land).
  • the land 51 is not formed on the second portion of the mounting surface of the printed wiring board 50 that faces the second bump electrodes 42a and 42b (second lands).
  • the portion of the mounting surface of the printed wiring board 50 facing the second land and where the land 51 is not formed is referred to as a portion N51.
  • the land 51 is not formed in the third portion facing the third bump electrode (third land) on the mounting surface of the printed wiring board 50.
  • a wiring 52 drawn from the land 51 formed around the portion N51 is formed in the peripheral region including the portion N51 (second portion). Therefore, the density of the wiring 52 existing in the peripheral region including the portion N51 is higher than the density of the wiring 52 existing in a region other than the peripheral region (for example, the peripheral region including the first portion). Although not shown in the drawing, a wiring 52 drawn from a land 51 formed around the third portion is formed in the peripheral region including the third portion.
  • the plurality of lands 51, the portion N51 (second portion), and the third portion are arranged so that the intervals between adjacent center points are equal.
  • the land 51 and the first bump electrode 41 are electrically connected by solder (not shown).
  • the height of the second bump electrodes 42a and 42b is lower than the height of the first bump electrode 41, and the second bump electrodes 42a and 42b are connected to the mounting surface of the printed wiring board 50. There is no contact.
  • the height of the second bump electrodes 42a and 42b after mounting is lower than the height of the first bump electrode 41 after mounting.
  • the height of the third bump electrode (see FIG. 1:43) is lower than the height of the first bump electrode 41, and the third bump electrode is mounted on the printed wiring board 50. There is no contact with the surface.
  • the semiconductor device includes a semiconductor chip (not shown) fixed to the back surface of the wiring substrate 30, a sealing resin (not shown) formed on the back surface of the wiring substrate 30 and covering the semiconductor chip, A first land (not shown) formed on the surface of the substrate 30, a second land (not shown) formed on the surface of the wiring substrate 30, and a third land formed on the surface of the wiring substrate 30 (Not shown), the first bump electrode 41 formed on the first land, the second bump electrodes 42a and 42b formed on the second land, and the third land And a third bump electrode (not shown).
  • a semiconductor device according to this embodiment is prepared.
  • solder paste (not shown) is printed on the land 51 using, for example, a printing mask.
  • the semiconductor device is mounted on the mounting surface of the printed wiring board 50 so that the land 51 and the first bump electrode 41 (first land) face each other.
  • the semiconductor device according to the present embodiment can be mounted on a mounting board (printed wiring board).
  • the heights of the first bump electrode after mounting and the second bump electrode after mounting are as follows.
  • the diameter of the planar shape of the first bump electrode 41 before mounting is 0.6 mm
  • the height of the first bump electrode 41 before mounting is 0.52 mm
  • the second bump electrode 42 a before mounting has a height of 0.52 mm.
  • the diameter of the planar shape is 0.7 mm
  • the height of the second bump electrode 42a before mounting is 0.4 mm
  • the distance between the center points (see FIG. 17) is 1 mm
  • the printing mask When the opening height of the opening is 0.13 mm, the height of the first bump electrode 41 after mounting is about 0.45 mm to 0.55 mm, and the height of the second bump electrode 42a after mounting is About 0.4 mm.
  • the plane area of the second lands 34 a, 34 b, 34 c is made larger than the plane area of the first land 33.
  • the height of the second bump electrodes 42 a, 42 b, 42 c can be made lower than the height of the first bump electrode 41.
  • the wiring 52 can be formed in the peripheral region including the portion N51 without forming the land 51 in the portion N51 (second portion) on the mounting surface of the printed wiring board 50. Therefore, the drawing efficiency of the wiring 52 can be improved.
  • a through hole 36 penetrating the third land 35 and the wiring board 30 is provided.
  • the height of the third bump electrode 43 can be made lower than the height of the first bump electrode 41.
  • the wiring 52 can be formed in the peripheral region including the third portion without forming the land 51 in the third portion on the mounting surface of the printed wiring board 50. Therefore, the drawing efficiency of the wiring 52 can be improved.
  • the center points of 34c2 and 34c3 and the center point of the third land 35 are arranged so that the intervals between adjacent center points are equal. Accordingly, as shown in FIG. 20B, a normal ball mounting jig 39 can be used when the ball electrode 40 is placed. Therefore, it is not necessary to produce a special ball mounting jig (see FIG. 31 described above) unlike the first and second conventional semiconductor devices. Therefore, it is possible to prevent an increase in manufacturing cost of the semiconductor device.
  • a normal ball mounting jig 39 is used to place each of the plurality of first lands 33, second lands 34a, 34b, 34c, and the third lands 35 on each other. At least one ball electrode 40 can be mounted. Therefore, it is possible to prevent a solder bridge that electrically connects the adjacent first bump electrodes 41 from being formed.
  • the second lands 34a, 34b, 34c and the third land 35 are formed on the surface of the wiring board 30 at a portion facing the peripheral edge of the printed wiring board 50. If it does in this way, a 2nd part (part N51) and a 3rd part can be located in the peripheral part of the mounting surface of the printed wiring board 50.
  • the height of the bump electrode is lower than the height of the first bump electrode 41.
  • the height of the second bump electrode 42 a is made higher than the height of the first bump electrode 41. Also lower.
  • through holes 36, 36 a, 36 b that penetrate the third land 35 and the wiring substrate 30 are provided.
  • the height of the third bump electrode 43 is made lower than the height of the first bump electrode 41.
  • the present invention is not limited to this.
  • a recess is provided on the surface of the wiring substrate, and a land is formed on the bottom surface of the recess, thereby forming the back surface of the wiring substrate.
  • the height from the back surface of the wiring board to the highest vertex of the first bump electrode may be lower than the height of the bump electrode formed on the land.
  • the height from the upper surface of the wiring board 10 to the topmost point of the second bump electrode 14B is set to the height of the first bump electrode 14A from the upper surface of the wiring board 10.
  • the height of the second bump electrode 14B is increased by making the plane area of the second CSP land 13B larger than the plane area of the second CSP land 13A.
  • the present invention is not limited to this.
  • the height of the bump electrode formed on the CSP land is set to the first level. It may be lower than the height of the bump electrode.
  • the present invention can improve the lead-out efficiency of the wiring formed on the mounting surface of the mounting substrate, and is useful for a semiconductor device, a manufacturing method thereof, and a mounting body including the semiconductor device.
  • CSP Semiconductor device

Landscapes

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Abstract

　半導体装置１は、半導体チップ１１と、上面に半導体チップ１１が固着された配線基板１０と、配線基板１０の下面に形成された第１のランド１３Ａと、配線基板１０の下面に形成された第２のランド１３Ｂと、第１のランド１３Ａの上に形成された第１のバンプ電極１４Ａと、第２のランド１３Ｂの上に形成された第２のバンプ電極１４Ｂとを備えている。配線基板１０の上面から第２のバンプ電極１４Ｂまでの高さは、配線基板１０の上面から第１のバンプ電極１４Ａまでの高さよりも低い。

Description

半導体装置及びその製造方法並びに該半導体装置を備えた実装体
　本発明は、半導体装置及びその製造方法並びに該半導体装置を備えた実装体に関する。
　近年、電子機器の小型化及び高性能化を実現するために、電子機器に使用される半導体装置に対して、製造プロセスの微細化、薄型化及び多端子化が要求されている。
　半導体装置を多端子化するために、半導体装置に使用される半導体チップの端子数が増加して、端子の高密度化が進んでいる。その結果、半導体装置が実装される実装基板の実装面に形成される配線の本数が増えて、配線の形成が複雑化している。
　特許文献１には、実装基板の実装面に形成された配線パターンの引出し効率を向上させる技術が提案されている。特許文献２には、実装基板の実装面に配線を容易に形成する技術が提案されている。
　以下に、高密度パッケージの一例として、ＣＳＰ（Chip Size Package）と呼ばれる半導体装置について、図２５及び図２６を参照しながら説明する（例えば、特許文献１参照）。なお、図２５において、ＣＳＰランドと接続する配線パターンの図示を省略している。
　図２５及び図２６に示す図は、介挿基板の下面側から見た平面図のため、図示されないが、介挿基板の上面には、半導体チップが固着されている。
　図２６に示すように、介挿基板の下面には、複数のＣＳＰランド１６Ａ、複数のＣＳＰランド１６Ｂ、複数のＣＳＰランド１６Ｃ、及び複数の配線パターンＬ１３が形成されている。図２５に示すように、最外周の列は、複数のＣＳＰランド１６Ａを含む列である。最内周の列は、複数のＣＳＰランド１６Ｃを含む列である。最外周の列と最内周の列との間に位置する列は、複数のＣＳＰランド１６Ｂを含む列である。互いに隣り合うＣＳＰランド１６Ａの中心点同士の間隔ＰＡは、１．０ｍｍである。互いに隣り合うＣＳＰランド１６Ｂの中心点同士の間隔ＰＢは、０．８ｍｍである。互いに隣り合うＣＳＰランド１６Ｃの中心点同士の間隔ＰＣは、０．８ｍｍである。このように、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃは、互いに異なる間隔ＰＡ，ＰＢ，ＰＣで行列状に配列されている（ＰＢ＞ＰＡ，ＰＣ＞ＰＡ）。
　半導体チップの複数の電極の各々は、介挿基板中に形成されたビア（図２６：Ｖ１２）又は介挿基板の下面に形成された配線パターン（図２６：Ｌ１３）及び該配線パターンと接続するビアを介して、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々と電気的に接続されている。
　実装体の構成を示す図を省略したが、介挿基板の上面に半導体チップが固着された第１の従来の半導体装置は、マザー基板（実装基板）の実装面に実装されている。
　マザー基板の実装面には、複数のランド及び複数の配線パターンが形成されている。該複数のランドは、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々と対向するように、マザー基板の実装面に形成されている。よって、複数のランドは、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃと同様に、互いに異なる間隔で行列状に配列されている。
　複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々は、バンプ電極を介して、マザー基板の実装面に形成された複数のランドの各々と電気的に接続されている。
　第１の従来の半導体装置では、図２５に示すように、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃは、互いに異なる間隔ＰＡ，ＰＢ，ＰＣで行列状に配列されている（ＰＢ＜ＰＡ，ＰＣ＜ＰＡ）。これにより、図２６に示すように、相対的に広い間隔ＰＡで配置されたＣＳＰランド１６Ａ同士の間に、配線パターンＬ１３を、複数本形成することができる。
　実装体の構成を示す図を省略したが、マザー基板の実装面に形成された複数のランドは、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃと同様に、互いに異なる間隔で行列状に配列されている。これにより、相対的に広い間隔で配置されたランド同士の間に、配線パターンを、複数本形成することができる。従って、マザー基板の実装面に形成された配線パターンの引出し効率を向上させることができる。
　以下に、高密度パッケージの他の一例として、ＢＧＡ（Ball Grid Array）パッケージと呼ばれる半導体装置、及び該半導体装置を備えた実装体について、図２７～図３０を参照しながら説明する（例えば、特許文献２参照）。なお、図３０において、半導体チップ、封止樹脂及びランドの図示を省略している。
　図２７に示すように、配線基板１００の裏面には、半導体チップ１０１が固着され、配線基板１００の表面には、ランド１０３が形成され、ランド１０３の上には、バンプ電極１０７が形成されている。半導体チップ１０１は封止樹脂１０２により覆われている。図２８に示すように、等間隔で行列状に配列された複数のランド１０３及び複数のバンプ電極１０７のうち、例えば、３個のランド１０３及び３個のバンプ電極１０７（点線参照）が欠落している。以下、配線基板１００の表面におけるランド１０３及びバンプ電極１０７が欠落した部分を、欠落部分Ｎ１０３と呼ぶ。
　図２９に示すように、プリント配線基板（ＰＷＢ：printed wiring board，実装基板）１０８の実装面には、ランド１０９及びランド１０９から引き出された配線１１０が形成されている。図３０に示すように、ランド１０９は、バンプ電極１０７と対向するように、プリント配線基板１０８の実装面に形成されている。プリント配線基板１０８の実装面における欠落部分（図２８：Ｎ１０３参照）と対向する部分には、ランド１０９が形成されていない。
　第２の従来の半導体装置では、図２８に示すように、配線基板１００の表面に欠落部分Ｎ１０３を設ける。これにより、プリント配線基板１０８の実装面における欠落部分Ｎ１０３と対向する部分に、ランド１０９を形成せずに、配線１１０を形成することができる。従って、プリント配線基板１０８の実装面に配線１１０を容易に形成し、配線１１０の引出し効率を向上させることができる。
特開２０００－１２７２７号公報 特開２００３－７７５０号公報
　しかしながら、第１の従来の半導体装置では、以下に示す問題がある。
　ところで、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々と、マザー基板の実装面に形成された複数のランドの各々とを電気的に接続するバンプ電極は、次のようにして形成される。搭載面に複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々と対向するようにボール電極が搭載されたボール搭載治具を用いて、複数のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの各々の上に、ボール電極を載置する。その後、リフローにより、ボール電極を溶融し、バンプ電極を形成する。
　第１の従来の半導体装置では、ボール電極の配列がＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの配列に合致したボール搭載治具、即ち、特別なボール搭載治具を用いる必要があり、通常のボール搭載治具（後述の図２２(a) 及び(b) 参照）を用いることができない。このため、新たに特別なボール搭載治具を作製する必要が生じ、特別なボール搭載治具の作製にコストを要し、製造コストの増大を招くという問題がある。なお、「通常のボール搭載治具」とは、後述の図２２(a) 及び(b) に示すように、搭載面に、隣り合う中心点同士の間隔が等間隔となるようにボール電極が配列されたボール搭載冶具である。
　さらに、間隔ＰＡ，ＰＢ，ＰＣの変更、即ち、ＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの配列変更に応じて、新たに特別なボール搭載治具を作製し、作製したボール搭載治具を、ボール電極の配列が変更前のＣＳＰランド１６Ａ，１６Ｂ，１６Ｃの配列に合致したボール搭載治具と交換する必要がある。このため、生産効率が低くなる虞がある。
　第２の従来の半導体装置では、以下に示す問題がある。
　ところで、バンプ電極１０７は、次のようにして形成される。図３１に示すように、搭載面にランド１０３と対向するようにボール電極１０６が搭載されたボール搭載治具１０５を用いて、フラックス１０４が塗布されたランド１０３の上に、ボール電極１０６を載置する。その後、リフローにより、ボール電極１０６を溶融し、バンプ電極１０７を形成する。
　第２の従来の半導体装置では、図３１に示すような特別なボール搭載治具１０５を用いる必要があり、通常のボール搭載治具（後述の図２２(a) 及び(b) 参照）を用いることができない。このため、新たに特別なボール搭載治具を作製する必要が生じ、特別なボール搭載治具の作製にコストを要し、製造コストの増大を招くという問題がある。
　さらに、ランド１０３の配列変更に応じて、新たに特別なボール搭載治具を作製し、作製したボール搭載治具を、ボール電極の配列が変更前のランド１０３の配列に合致したボール搭載治具と交換する必要がある。このため、生産効率が低くなる虞がある。
　そこで、第２の従来の半導体装置において、製造コストの削減を考慮して、通常のボール搭載冶具を用いた場合、次のような不具合がある。図３２に示すように、フラックス（図３１：１０４参照）が塗布されたランド（図３１：１０３参照）の上に、ボール電極１０６が載置されるだけでなく、配線基板１００の表面における欠落部分（図２８：Ｎ１０３参照）に、ボール電極１０６ｘが載置される。このため、リフロー時に、ボール電極１０６ｘが配線基板１００の表面を自由に移動し、隣り合うバンプ電極同士の間を電気的に接続するはんだブリッジが形成されるという不具合がある。
　同様に、第１の従来の半導体装置において、製造コストの削減を考慮して、通常のボール搭載冶具を用いた場合、例えば、介挿基板の下面における相対的に広い間隔で配置されたＣＳＰランド（図２５：１６Ａ参照）同士の間に、ボール電極が載置されるため、はんだブリッジが形成されるという不具合がある。
　前記に鑑み、本発明の目的は、実装基板の実装面に実装される半導体装置（例えば、ＣＳＰ又はＢＧＡパッケージ等）において、実装基板の実装面に形成された配線の引出し効率を向上させることである。
　前記の目的を達成するため、本発明に係る第１の半導体装置は、半導体チップと、上面に半導体チップが固着された配線基板と、配線基板の下面に形成された第１のランドと、配線基板の下面に形成された第２のランドと、第１のランドの上に形成された第１のバンプ電極と、第２のランドの上に形成された第２のバンプ電極とを備え、配線基板の上面から第２のバンプ電極までの高さは、配線基板の上面から第１のバンプ電極までの高さよりも低い。
　本発明に係る第１の半導体装置によると、配線基板の上面から第２のバンプ電極までの高さを、配線基板の上面から第１のバンプ電極までの高さよりも低くすることができる。このため、半導体装置を実装基板の実装面に実装する実装時に、第２のバンプ電極が、実装基板の実装面と接触することを防止することができる。このため、実装基板の実装面における第２のランドと対向する部分に、第３のランドを形成せずに、配線を形成することができる。従って、配線の引出し効率を向上させることができる。
　本発明に係る第１の半導体装置において、第２のランドの平面積は、第１のランドの平面積よりも大きく、第２のバンプ電極の高さは、第１のバンプ電極の高さよりも低いことが好ましい。
　このようにすると、第２のランドの平面積を、第１のランドの平面積よりも大きくすることにより、第２のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができるため、配線基板の上面から第２のバンプ電極までの高さを、配線基板の上面から第１のバンプ電極までの高さよりも、第１のバンプ電極と第２のバンプ電極との高低差分だけ、低くすることができる。
　本発明に係る第１の半導体装置において、第２のランドの平面形状は、第１のランドの平面形状と異なっていてもよい。
　本発明に係る第１の半導体装置において、配線基板の下面には、凹部が設けられ、第１のランドは、配線基板の下面における凹部以外の部分に配置され、第２のランドは、凹部の底面に配置されていることが好ましい。
　このようにすると、配線基板の下面に、凹部を設けて、凹部の底面に、第２のランドを形成することにより、配線基板の上面から第２のバンプ電極までの高さを、配線基板の上面から第１のバンプ電極までの高さよりも、凹部の凹み分だけ、低くすることができる。
　本発明に係る第１の半導体装置において、第２のランドの形状は、第１のランドの形状と同一であり、第２のバンプ電極の形状は、第１のバンプ電極の形状と同一であってもよい。
　本発明に係る第１の半導体装置において、配線基板の下面には、第１のランドの周縁部及び第２のランドの周縁部を覆い、且つ、第１のランドの中央部を露出する第１の開口部及び第２のランドの中央部を露出する第２の開口部を有するソルダレジストが形成されていてもよい。
　本発明に係る第１の半導体装置において、配線基板の下面には、第１のランドの全表面を露出する第１の開口部及び第２のランドの全表面を露出する第２の開口部を有するソルダレジストが形成されていてもよい。
　本発明に係る第１の半導体装置において、第２のランドは、少なくとも配線基板の下面の角部に配置されていることが好ましい。
　本発明に係る第１の半導体装置において、複数の第２のランドは、配線基板の下面の周縁部に、隣り合う第２のランド同士の間に少なくとも２個の第１のランドが介在するように配置されていることが好ましい。
　前記の目的を達成するため、本発明に係る第１の実装体は、本発明に係る第１の半導体装置と、実装面に、第３のランド、及び第３のランドから引き出された配線が形成された実装基板とを備え、本発明に係る第１の半導体装置は、第１のランドと第３のランドとが対向するように、実装基板の実装面に実装され、第１のバンプ電極は、第３のランドと接続され、第２のバンプ電極は、実装基板の実装面と接触していない。
　本発明に係る第１の実装体において、実装基板の実装面における第１のランドと対向する第１の部分には、第３のランドが形成され、実装基板の実装面における第２のランドと対向する第２の部分には、第３のランドが形成されず、第２の部分を含む周辺領域には、第２の部分の周囲に形成された第３のランドから引き出された配線が形成されていることが好ましい。
　前記の目的を達成するため、本発明に係る第２の半導体装置は、半導体チップと、裏面に半導体チップが固着された配線基板と、配線基板の表面に形成され、半導体チップと電気的に接続された第１のランドと、配線基板の表面に形成され、半導体チップと電気的に接続されていない第２のランドと、第１のランドの上に形成された第１のバンプ電極と、第２のランドの上に形成された第２のバンプ電極とを備え、第２のバンプ電極の高さは、第１のバンプ電極の高さよりも低い。
　本発明に係る第２の半導体装置によると、第２のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができる。このため、半導体装置を実装基板の実装面に実装する実装時に、第２のバンプ電極が、実装基板の実装面と接触することを防止することができる。このため、実装基板の実装面における第２のランドと対向する部分に、第３のランドを形成せずに、配線を形成することができる。従って、配線の引出し効率を向上させることができる。
　本発明に係る第２の半導体装置において、第２のランドの平面積は、第１のランドの平面積よりも大きいことが好ましい。
　このようにすると、第２のランドの平面積を、第１のランドの平面積よりも大きくすることにより、第２のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができる。
　本発明に係る第２の半導体装置において、配線基板及び第２のランドには、第２のランドを貫通し配線基板中に到達する凹部が設けられていることが好ましい。
　このようにすると、第２のランドを貫通し配線基板中に到達する凹部を設けることにより、第２のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができる。
　本発明に係る第２の半導体装置において、凹部は、開口面から底面まで一定の径を有していてもよい。
　本発明に係る第２の半導体装置において、凹部は、開口面から底面に向かって変化する径を有していてもよい。
　本発明に係る第２の半導体装置において、第２のバンプ電極の一部は、凹部の少なくとも一部に埋設されていることが好ましい。
　本発明に係る第２の半導体装置において、配線基板及び第２のランドには、第２のランド及び配線基板を貫通する貫通孔が設けられていることが好ましい。
　このようにすると、第２のランド及び配線基板を貫通する貫通孔を設けることにより、第２のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができる。
　本発明に係る第２の半導体装置において、第２のバンプ電極の一部は、貫通孔の少なくとも一部に埋設されていることが好ましい。
　本発明に係る第２の半導体装置において、第１のランドの平面積に対する第２のランドの平面積の比率は、１．１よりも大きいことが好ましい。
　本発明に係る第２の半導体装置において、第１のバンプ電極の高さに対する第２のバンプ電極の高さの比率は、０．８よりも小さいことが好ましい。
　前記の目的を達成するため、本発明に係る第２の実装体は、本発明に係る第２の半導体装置と、実装面に、第３のランド、及び第３のランドから引き出された配線が形成された実装基板とを備え、本発明に係る第２の半導体装置は、第１のランドと第３のランドとが対向するように、実装基板の実装面に実装され、第１のバンプ電極は、第３のランドと接続され、第２のバンプ電極は、実装基板の実装面と接触していない。
　本発明に係る第２の実装体において、実装基板の実装面における第１のランドと対向する第１の部分には、第３のランドが形成され、実装基板の実装面における第２のランドと対向する第２の部分には、第３のランドが形成されず、第２の部分を含む周辺領域には、第２の部分の周囲に形成された第３のランドから引き出された配線が形成されていることが好ましい。
　前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、配線基板を準備する工程（ａ）と、配線基板の裏面に、半導体チップを固着する工程（ｂ）と、配線基板の表面に、半導体チップと電気的に接続する第１のランドを形成すると共に、配線基板の表面に、半導体チップと電気的に接続せず、且つ、平面積が第１のランドの平面積よりも大きい第２のランドを形成する工程（ｃ）と、工程（ｃ）の後に、搭載面に複数のボール電極が搭載されたボール搭載治具を用いて、第１のランドの上に、ボール電極を載置すると共に、第２のランドの上に、少なくとも１つのボール電極を載置する工程（ｄ）と、熱処理により、第１のランドの上に載置されたボール電極を溶融して、第１のバンプ電極を形成すると共に、第２のランドの上に載置された少なくとも１つのボール電極を溶融して、第２のバンプ電極を形成する工程（ｅ）とを備え、工程（ｅ）において、第２のバンプ電極は、高さが、第１のバンプ電極の高さよりも低くなるように形成される。
　前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、配線基板を準備する工程（ａ）と、配線基板の裏面に、半導体チップを固着する工程（ｂ）と、工程（ｂ）の後に、配線基板の表面に、半導体チップと電気的に接続する第１のランドを形成すると共に、配線基板の表面に、半導体チップと電気的に接続しない第２のランドを形成する工程（ｃ）と、配線基板及び第２のランドに、第２のランドを貫通し配線基板中に到達する凹部、又は第２のランド及び配線基板を貫通する貫通孔を形成する工程（ｄ）と、工程（ｄ）の後に、搭載面に複数のボール電極が搭載されたボール搭載治具を用いて、第１のランドの上に、ボール電極を載置すると共に、第２のランドの上に、ボール電極を載置する工程（ｅ）と、熱処理により、第１のランドの上に載置されたボール電極を溶融して、第１のバンプ電極を形成すると共に、第２のランドの上に載置されたボール電極を溶融して、第２のバンプ電極を形成する工程（ｆ）とを備え、工程（ｆ）において、第２のバンプ電極の一部は、凹部又は貫通孔の少なくとも一部に埋設されて、第２のバンプ電極は、高さが、第１のバンプ電極の高さよりも低くなるように形成される。
　本発明に係る半導体装置及びその製造方法並びに該半導体装置を備えた実装体によると、実装基板の実装面に形成された配線の引出し効率を向上させることができる。
図１は、本発明の第１の実施形態に係る半導体装置、及び該半導体装置が実装される実装基板の構成を示す図であり、図１の上側の部分は、該半導体装置の構成を示す断面斜視図であり、図１の下側の部分は、該実装基板の構成を示す斜視図である。 図２(a) 及び(b) は、第１，第２のＣＳＰランドを含む部分の構成を示す図であり、図２(a) は、平面図であり、図２(b) は、図１に示す点線で囲まれた部分の構成を示す拡大断面図であり、図２(a) に示すIIb-IIb線における断面図である。 図３は、本発明の第１の実施形態のその他の例に係る半導体装置における、第１，第２のＣＳＰランドを含む部分の構成を示す断面図である。 図４は、本発明の第１の実施形態に係る実装体の構成を示す断面断面図であり、図４の下側の部分は、図１に示すIV-IV線における断面斜視図である。 図５(a) は、本発明の第１の実施形態に係る実装体における、実装基板の実装面に形成されたランド及び配線を示す平面図であり、図５(b) は、比較例の実装体における、実装基板の実装面に形成されたランド及び配線を示す平面図である。 図６(a) は、本発明の第１の実施形態の第１変形例に係る半導体装置における、配線基板の下面に形成された第１，第２のＣＳＰランドを示す平面図であり、図６(b) は、本発明の第１の実施形態の第２変形例に係る半導体装置における、配線基板の下面に形成された第１，第２のＣＳＰランドを示す平面図である。 図７は、本発明の第１の実施形態の第３変形例に係る半導体装置、及び該半導体装置が実装される実装基板の構成を示す図であり、図７の上側の部分は、該半導体装置の構成を示す断面斜視図であり、図７の下側の部分は、該実装基板の構成を示す斜視図である。 図８(a) 及び(b) は、第１，第２のＣＳＰランドを含む部分の構成を示す図であり、図８(a) は、平面図であり、図８(b) は、図７に示す点線で囲まれた部分の構成を示す拡大断面図であり、図８(a) に示すVIIIb-VIIIb線における断面図である。 図９は、本発明の第１の実施形態の第３変形例に係る実装体の構成を示す断面斜視図であり、図９の下側の部分は、図７に示すIX-IX線における断面斜視図である。 図１０は、本発明の第１の実施形態の第４変形例に係る実装体における、実装基板の実装面に形成されたランド及び配線を示す平面図である。 図１１は、本発明の第１の実施形態の第５変形例に係る半導体装置における、配線基板の下面に形成された第１，第２のＣＳＰランドの配置例を示す平面図である。 図１２は、本発明の第１の実施形態のその他の例に係る半導体装置における、配線基板の下面に形成された第１，第２のＣＳＰランドの配置例を示す平面図である。 図１３は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図であり、図１４及び図１５に示すXIII-XIII線における断面図である。 図１４は、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。 図１５は、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。 図１６(a) 及び(b) は、第２のランドの構成を示す平面図である。 図１７は、第１のランド、第２のランド及び第３のランドの配列関係を示す平面図である。 図１８(a) 及び(b) は、貫通孔の構成を示す断面図である。 図１９(a) ～(c) は、凹部の構成を示す断面図である。 図２０(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２１(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２２(a) 及び(b) は、搭載面にボール電極が搭載されたボール搭載治具の構成を示す図であり、図２２(a) は、平面図であり、図２２(b) は、図２２(a) に示すXXIIb-XXIIb線における断面図である。 図２３は、本発明の第２の実施形態に係る実装体の構成を示す斜視図である。 図２４は、本発明の第２の実施形態に係る半導体装置、及び該半導体装置が実装される実装基板の構成を示す斜視図である。 図２５は、第１の従来の半導体装置における、配線基板の下面に形成されたＣＳＰランドを示す平面図である。 図２６は、第１の従来の半導体装置における、配線基板の構成を示す平面図であり、図２５に示す点線で囲まれた部分の構成を示す拡大平面図である。 図２７は、第２の従来の半導体装置の構成を示す断面図であり、図２８に示すXXVII-XXVII線における断面図である。 図２８は、第２の従来の半導体装置の構成を示す平面図である。 図２９は、第２の従来の半導体装置が実装される実装基板の構成を示す平面図である。 図３０は、第２の従来の実装体の構成を示す斜視図である。 図３１は、第２の従来の半導体装置の製造方法を示す断面図である。 図３２は、第２の従来の半導体装置における問題について説明する平面図である。
　（第１の実施形態）
　＜半導体装置＞
　以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１並びに図２(a) 及び(b) を参照しながら説明する。なお、図２(a) において、配線基板における第４層ＣＳＰ基板部、及び第１，第２のＣＳＰランドのみを図示し、その他の構成要素の図示を省略している。
　図１に示すように、本実施形態に係る半導体装置１（例えば、ＣＳＰ）は、マザー基板（実装基板）２０の実装面に実装される。
　配線基板（介挿基板）１０は、第１層ＣＳＰ基板部１０Ａ、第２層ＣＳＰ基板部１０Ｂ、第３層ＣＳＰ基板部１０Ｃ及び第４層ＣＳＰ基板部１０Ｄを有している。
　配線基板１０の上面（第１層ＣＳＰ基板部１０Ａの上面）には、ＩＣチップ（半導体チップ）１１が固着されている。ＩＣチップ１１の下面には、行列状に配列された複数の電極（図示省略）が形成されている。「配線基板１０の上面」とは、配線基板１０におけるＩＣチップ１１が固着される面をいう。
　配線基板１０の上面には、行列状に配列された複数のＩＣチップ用ランド１２が形成されている。一方、配線基板１０の下面（第４層ＣＳＰ基板部１０Ｄの下面）には、複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂが形成されている。複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂは、行列状に配列され、且つ、隣り合う中心点同士の間隔が等間隔となるように配列されている。「配線基板１０の下面」とは、配線基板１０における第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂが形成される面をいう。
　複数の第１のＣＳＰランド１３Ａの各々は、互いに同一の形状を有している。即ち、複数の第１のＣＳＰランド１３Ａの各々は、互いに同一の平面形状（例えば円形状）を有し、且つ、互いに同一の高さを有している。「第１のＣＳＰランド１３Ａの高さ」とは、配線基板１０の下面から、第１のＣＳＰランド１３Ａの表面までの高さをいう。
　図２(a) に示すように、第２のＣＳＰランド１３Ｂの平面積は、第１のＣＳＰランド１３Ａの平面積よりも大きい。第２のＣＳＰランド１３Ｂの高さは、例えば、第１のＣＳＰランド１３Ａの高さと同一である。「第２のＣＳＰランド１３Ｂの高さ」とは、配線基板１０の下面から、第２のＣＳＰランド１３Ｂの表面までの高さをいう。
　第１のＣＳＰランド１３Ａの上には、第１のバンプ電極１４Ａが形成されている。第２のＣＳＰランド１３Ｂの上には、第２のバンプ電極１４Ｂが形成されている。複数の第１のバンプ電極１４Ａ及び第２のバンプ電極１４Ｂは、行列状に配列され、且つ、隣り合う中心点同士の間隔が等間隔となるように配列されている。
　第１のバンプ電極１４Ａ及び第２のバンプ電極１４Ｂは、例えば、次のようにして形成される。通常のボール搭載治具（後述の図２２(a) 及び(b) 参照）を用いて、複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂの各々の上に、ボール電極を載置する。第１のＣＳＰランド１３Ａの上に載置されたボール電極の形状と、第２のＣＳＰランド１３Ｂの上に載置されたボール電極の形状とは、同一である。その後、リフロー等の熱処理を行う。これにより、第１のＣＳＰランド１３Ａの上に載置されたボール電極を溶融し、第１のバンプ電極１４Ａを形成する。それと共に、第２のＣＳＰランド１３Ｂの上に載置されたボール電極を溶融し、第２のバンプ電極１４Ｂを形成する。
　第２のバンプ電極１４Ｂの平面積は、第１のバンプ電極１４Ａの平面積よりも大きく、且つ、第２のバンプ電極１４Ｂの高さは、第１のバンプ電極１４Ａの高さよりも低い。これは、以下のような理由による。「第１，第２のバンプ電極１４Ａ，１４Ｂの高さ」とは、第１，第２のＣＳＰランド１３Ａ，１３Ｂの表面から、第１，第２のバンプ電極１４Ａ，１４Ｂの最頂点までの高さをいう。
　熱処理時に、溶融したボール電極が、第１，第２のＣＳＰランド１３Ａ，１３Ｂの上に濡れ拡がった後、溶融して濡れ拡がったボール電極が凝固して、第１，第２のバンプ電極１４Ａ，１４Ｂが形成される。上述の通り、第２のＣＳＰランド１３Ｂの平面積は、第１のＣＳＰランド１３Ａの平面積よりも大きく、第２のＣＳＰランド１３Ｂの上に載置されたボール電極の形状と、第１のＣＳＰランド１３Ａの上に載置されたボール電極の形状とは、同一である。このため、第２のＣＳＰランド１３Ｂの上に載置されたボール電極が濡れ拡がり可能な面積は、第１のＣＳＰランド１３Ａの上に載置されたボール電極が濡れ拡がり可能な面積よりも大きい。よって、第２のバンプ電極１４Ｂの平面積は、第１のバンプ電極１４Ａの平面積よりも大きく、且つ、第２のバンプ電極１４Ｂの高さは、第１のバンプ電極１４Ａの高さよりも低い。
　ＩＣチップ１１の下面に形成された複数の電極（図示省略）の各々は、はんだ（図示省略）を介して、第１層ＣＳＰ基板部１０Ａの上面に形成された複数のＩＣチップ用ランド１２の各々と電気的に接続されている。複数のＩＣチップ用ランド１２の各々は、配線基板１０中に形成されたビア、及び、配線基板１０中又は配線基板１０の下面に形成された配線を介して、第４層ＣＳＰ基板部１０Ｄの下面に形成された第１のＣＳＰランド１３Ａ又は第２のＣＳＰランド１３Ｂと電気的に接続されている。具体的には例えば、図１の紙面において、右から５番目に位置するＩＣチップ用ランド１２は、ビアＶ１０及び配線Ｗ１０ｄを介して、第１のＣＳＰランド１３Ａと電気的に接続されている。右から３番目に位置するＩＣチップ用ランド１２は、ビアＶ１０ａ～１０ｄ及び配線Ｗ１０ａ～Ｗ１０ｃを介して、第１のＣＳＰランド１３Ａと電気的に接続されている。
　図２(b) に示すように、第４層ＣＳＰ基板部１０Ｄの下面には、第１のＣＳＰランド１３Ａの周縁部及び第２のＣＳＰランド１３Ｂの周縁部を覆うように、ソルダレジスト（ＳＲ）１５が形成されている。ソルダレジスト１５は、第１のＣＳＰランド１３Ａの中央部を露出する第１の開口部Ｏ１５Ａ及び第２のＣＳＰランド１３Ｂの中央部を露出する第２の開口部Ｏ１５Ｂを有している。第１のバンプ電極１４Ａは、ソルダレジスト１５における第１の開口部Ｏ１５Ａの周辺領域の上に、第１の開口部Ｏ１５Ａを埋め込むように形成されている。第２のバンプ電極１４Ｂは、ソルダレジスト１５における第２の開口部Ｏ１５Ｂの周辺領域の上に、第２の開口部Ｏ１５Ｂを埋め込むように形成されている。
　図２(b) に示す第１，第２のＣＳＰランド１３Ａ，１３Ｂは、ソルダマスク定義（ＳＭＤ：Solder Mask Defined）ランドである。「ＳＭＤランド」とは、第１，第２の開口部Ｏ１５Ａ，Ｏ１５Ｂの開口面積が、第１，第２のＣＳＰランド１３Ａ，１３Ｂの平面積よりも小さく、第１，第２のＣＳＰランド１３Ａ，１３Ｂの表面における中央部のみが、第１，第２の開口部Ｏ１５Ａ，Ｏ１５Ｂから露出し、第１，第２のＣＳＰランド１３Ａ，１３Ｂにおける第１，第２の開口部Ｏ１５Ａ，Ｏ１５Ｂから露出する部分の平面形状が、第１，第２の開口部Ｏ１５Ａ，Ｏ１５Ｂの開口形状で定義されるランドをいう。
　なお、第１，第２のＣＳＰランド１３Ａ，１３Ｂは、ＳＭＤランドに限定されるものではなく、例えば、図３に示すように、非ソルダマスク定義（ＮＳＭＤ：Non-Solder Mask Defined）ランドであってもよい。
　具体的には、図３に示すように、第４層ＣＳＰ基板部１０Ｄの下面における第１，第２のＣＳＰランド１３Ａ，１３Ｂが形成された部分以外の部分には、ソルダレジスト１５が形成されている。ソルダレジスト１５は、第１のＣＳＰランド１３Ａの全表面を露出する第１の開口部Ｏ１５Ｃ及び第２のＣＳＰランド１３Ｂの全表面を露出する第２の開口部Ｏ１５Ｄを有している。
　「ＮＳＭＤランド」とは、第１，第２の開口部Ｏ１５Ｃ，Ｏ１５Ｄの開口面積が、第１，第２のＣＳＰランド１３Ａ，１３Ｂの平面積よりも大きく、第１，第２のＣＳＰランド１３Ａ，１３Ｂの全表面が、第１，第２の開口部Ｏ１５Ｃ，Ｏ１５Ｄ内に露出し、第１，第２のＣＳＰランド１３Ａ，１３Ｂにおける第１，第２の開口部Ｏ１５Ｃ，Ｏ１５Ｄから露出する部分の平面形状が、第１，第２の開口部Ｏ１５Ｃ，Ｏ１５Ｄの開口形状で定義されずに、第１，第２のＣＳＰランド１３Ａ，１３Ｂの平面形状自体で定義されるランドをいう。
　＜実装体＞
　以下に、本発明の第１の実施形態に係る実装体の構成について、図１、図４及び図５(a) を参照しながら説明する。
　図４に示すように、マザー基板（実装基板）２０の実装面には、本実施形態に係る半導体装置１（例えば、ＣＳＰ）が実装されている。
　図１に示すように、マザー基板２０の実装面には、マザー基板ランド（以下、「ランド」と呼ぶ）２１、及びランド２１から引き出された配線（図示省略，図５(a) ：２２参照）が形成されている。配線２２は、図５(a) に示すように、ランド２１からマザー基板２０の周縁に向かって延びている。
　複数のランド２１の各々は、複数の第１のＣＳＰランド１３Ａの各々と対向するように、マザー基板２０の実装面に形成されている。言い換えれば、マザー基板２０の実装面における第１のＣＳＰランド１３Ａと対向する第１の部分には、ランド２１が形成されている。一方、マザー基板２０の実装面における第２のＣＳＰランド１３Ｂと対向する第２の部分には、ランド２１が形成されていない。以下、マザー基板２０の実装面における、第２のＣＳＰランド１３Ｂと対向し且つランド２１が形成されない部分を部分Ｎ２１と呼ぶ。
　図５(a) に示すように、部分Ｎ２１（第２の部分）を含む周辺領域Ｒには、部分Ｎ２１の周囲に形成されたランド２１から引き出された配線２２が形成されている。よって、部分Ｎ２１を含む周辺領域Ｒに存在する配線２２の密度は、周辺領域Ｒ以外の領域（例えば、第１の部分を含む周辺領域）に存在する配線２２の密度よりも高い。
　複数のランド２１及び部分Ｎ２１は、隣り合う中心点同士の間隔（図５(a)： Ｐ参照）が等間隔となるように配列されている。
　図４に示すように、複数の第１のバンプ電極１４Ａの各々は、複数のランド２１の各々と接続されている。
　第２のバンプ電極１４Ｂの高さは、第１のバンプ電極１４Ａの高さよりも低く、第２のバンプ電極１４Ｂは、マザー基板２０の実装面と接触していない。このように、実装後の第２のバンプ電極１４Ｂの高さは、実装後の第１のバンプ電極１４Ａの高さよりも低い。
　以下に、本発明の有効性について、本実施形態と比較例とを比較しながら説明する。
　本実施形態に係る実装体とは、図２(a) に示すように、第２のＣＳＰランド１３Ｂの平面積が、第１のＣＳＰランド１３Ａの平面積よりも大きく、図４に示すように、第２のバンプ電極１４Ｂの高さが、第１のバンプ電極１４Ａの高さよりも低く、図５(a) に示すように、マザー基板２０の実装面にランド２１が形成されない部分Ｎ２１を設けた実装体である。
　一方、比較例の実装体とは、ＣＳＰランドの平面積が、全て、同一であり、バンプ電極の高さが、全て、同一であり、図５(b) に示すように、マザー基板２０の実装面にランド２１が形成されない部分（図５(a)：Ｎ２１参照）を設けない実装体である。
　図５(a) 及び(b) に示すように、ランド２１の平面形状は、例えば、円形状であり、ランド２１の径は、例えば、０．５ｍｍである。配線２２の配線幅は、例えば、０．１ｍｍである。隣り合うランド２１の中心点同士の間隔Ｐは、例えば、０．８ｍｍである。
　図５(a) に示すように、マザー基板２０の実装面における周辺領域Ｒに形成された配線２２の本数は、例えば、５本である。一方、図５(b) に示すように、周辺領域Ｒと対応する領域に形成された配線２２の本数は、例えば、３本である。
　図５(a) に示す本実施形態では、図５(b) に示す比較例と比べて、マザー基板２０の実装面における周辺領域Ｒに、配線２２を２本（＝５本－３本）だけ多く形成することができる。
　本実施形態によると、図２(a) に示すように、第２のＣＳＰランド１３Ｂの平面積を、第１のＣＳＰランド１３Ａの平面積よりも大きくする。これにより、図１及び図２(b) に示すように、第２のバンプ電極１４Ｂの高さを、第１のバンプ電極１４Ａの高さよりも低くすることができる。このため、図４に示すように、半導体装置の実装時に、第２のバンプ電極１４Ｂが、マザー基板２０の実装面と接触することを防止することができる。このため、マザー基板２０の実装面における部分Ｎ２１に、ランド２１を形成せずに、部分Ｎ２１を含む周辺領域Ｒに、配線２２を形成することができる。従って、配線２２の引出し効率を向上させることができる。
　さらに、図２(a) に示すように、複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂは、隣り合う中心点同士の間隔が等間隔となるように配列されている。これにより、ボール電極の載置時に、通常のボール搭載冶具（後述の図２２(a) 及び(b) 参照）を用いることができる。このため、第１，第２の従来の半導体装置のように、特別なボール搭載冶具（前述の図３１参照）を作製する必要がない。従って、半導体装置の製造コストの増大を招くことを防止することができる。
　さらに、ボール電極の載置時に、通常のボール搭載治具を用いて、複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂの各々の上に、ボール電極を載置することができる。従って、隣り合う第１のバンプ電極１４Ａ同士の間を電気的に接続するはんだブリッジが形成されることを防止することができる。
　なお、本実施形態では、例えば、配線基板１０が、第１層～第４層ＣＳＰ基板部１０Ａ～１０Ｄを有し、配線基板１０の層数が、４層である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、配線基板１０の層数は、２層以上であればよい。
　なお、本実施形態では、ＩＣチップ用ランド１２と電気的に接続する第２のＣＳＰランド１３Ｂを、検査用のテストパッドとして用いてもよい。
　（第１の実施形態の第１変形例）
　以下に、本発明の第１の実施形態の第１変形例に係る半導体装置について、図６(a) を参照しながら説明する。
　本変形例と第１の実施形態との相違点は、以下のような点である。
　第１の実施形態では、図２(a) に示すように、第２のＣＳＰランド１３Ｂの平面形状は、例えば、円形状である。
　これに対し、本変形例では、図６(a) に示すように、第２のＣＳＰランド１３Ｂ１の平面形状は、例えば、正方形状である。
　第２のＣＳＰランド１３Ｂ１の幅は、第２のＣＳＰランド１３Ｂの径よりも大きい。よって、第２のＣＳＰランド１３Ｂ１の平面積は、第２のＣＳＰランド１３Ｂの平面積よりも大きい。
　本変形例によると、第２のＣＳＰランド１３Ｂ１の平面積を、第２のＣＳＰランド１３Ｂの平面積よりも大きくする。これにより、第２のＣＳＰランド１３Ｂ１の上に載置されたボール電極が濡れ拡がり可能な面積を、第２のＣＳＰランド１３Ｂの上に載置されたボール電極が濡れ拡がり可能な面積よりも大きくすることができるので、本変形例における第２のバンプ電極の高さを、第１の実施形態における第２のバンプ電極１４Ｂの高さよりも低くすることができる。
　（第１の実施形態の第２変形例）
　以下に、本発明の第１の実施形態の第２変形例に係る半導体装置ついて、図６(b) を参照しながら説明する。
　本変形例と第１変形例との相違点は、以下のような点である。
　第１変形例では、図６(a) に示すように、第２のＣＳＰランド１３Ｂ１の平面形状は、例えば、正方形状である。
　これに対し、本変形例では、図６(b) に示すように、第２のＣＳＰランド１３Ｂ２の平面形状は、例えば、長方形状の３つの箇所が切り欠かれた切り欠き部を有する形状である。３つの切り欠き部のうち、２つの切り欠き部の平面形状は、例えば、半円形状であり、残りの１つの切り欠き部の平面形状は、４分円形状である。
　本変形例における第２のＣＳＰランド１３Ｂ２の平面積は、第１変形例における第２のＣＳＰランド１３Ｂ１の平面積よりも大きい。
　本変形例によると、第２のＣＳＰランド１３Ｂ２の平面積を、第２のＣＳＰランド１３Ｂ１の平面積よりも大きくする。これにより、本変形例における第２のバンプ電極の高さを、第１変形例における第２のバンプ電極の高さよりも低くすることができる。
　（第１の実施形態の第３変形例）
　以下に、本発明の第１の実施形態の第３変形例に係る半導体装置、及び該半導体装置を備えた実装体について、図７、図８(a) 及び(b) 並びに図９を参照しながら説明する。なお、図８(a) において、配線基板における第４層ＣＳＰ基板部、及び第１，第２のＣＳＰランドのみを図示し、その他の構成要素の図示を省略している。図７、図８(a) 及び(b) 並びに図９において、第１の実施形態と同様の構成要素には、図１、図２(a) 及び(b) 並びに図４に示す符号と同一の符号を付している。
　本変形例と第１の実施形態との相違点は、以下のような点である。
　第１の実施形態では、図１に示すように、第２のＣＳＰランド１３Ｂは、配線基板１０における第４層ＣＳＰ基板部１０Ｄの下面に形成されている。図２(a) に示すように、第２のＣＳＰランド１３Ｂの平面積は、第１のＣＳＰランド１３Ａの平面積よりも大きい。第２のＣＳＰランド１３Ｂの高さは、例えば、第１のＣＳＰランド１３Ａの高さと同一である。第２のバンプ電極１４Ｂの平面積は、第１のバンプ電極１４Ａの平面積よりも大きい。図２(b) に示すように、第２のバンプ電極１４Ｂの高さは、第１のバンプ電極１４Ａの高さよりも低い。
　これに対し、本変形例では、図７に示すように、配線基板１０における第４層ＣＳＰ基板部１０Ｄには、底面に第３層ＣＳＰ基板部１０Ｃの下面が露出する凹部が設けられている。図８(a) に示すように、該凹部の開口形状は、例えば正方形状である。なお、該凹部の開口形状は、正方形状に限定されるものではなく、例えば多角形状又は円形状等であってもよい。該凹部の底面に露出する第３層ＣＳＰ基板部１０Ｃの下面には、第２のＣＳＰランド１３Ｂ３が形成されている。図８(a) 及び(b) に示すように、例えば、第２のＣＳＰランド１３Ｂ３の形状は、第１のＣＳＰランド１３Ａの形状と同一である。即ち、第２のＣＳＰランド１３Ｂ３の平面積及び高さは、それぞれ、第１のＣＳＰランド１３Ａの平面積及び高さと同一である。図８(b) に示すように、例えば、第２のバンプ電極１４Ｂ３の形状は、第１のバンプ電極１４Ａの形状と同一である。即ち、第２のバンプ電極１４Ｂ３の平面積及び高さは、それぞれ、第１のバンプ電極１４Ａの平面積及び高さと同一である。
　このように、第１の実施形態では、第２のＣＳＰランド１３Ｂの平面積を、第１のＣＳＰランド１３Ａの平面積よりも大きくすることにより、第２のバンプ電極１４Ｂの高さを、第１のバンプ電極１４Ａの高さよりも低くする。これにより、配線基板１０の上面から第２のバンプ電極１４Ｂの最頂点までの高さを、配線基板１０の上面から第１のバンプ電極１４Ａの最頂点までの高さよりも、第１のバンプ電極１４Ａと第２のバンプ電極１４Ｂとの高低差分だけ、低くすることができる。
　これに対し、本変形例では、配線基板１０における第４層ＣＳＰ基板部１０Ｄに凹部を設けて、凹部の底面に露出する第３層ＣＳＰ基板部１０Ｃの下面に、第２のＣＳＰランド１３Ｂ３を形成する。これにより、配線基板１０の上面から第２のバンプ電極１４Ｂ３の最頂点までの高さを、配線基板１０の上面から第１のバンプ電極１４Ａの最頂点までの高さよりも、第４層ＣＳＰ基板部１０Ｄの厚さ分だけ、低くすることができる。
　本変形例によると、上記の通り、配線基板１０の上面から第２のバンプ電極１４Ｂ３の最頂点までの高さを、配線基板１０の上面から第１のバンプ電極１４Ａの最頂点までの高さよりも、低くすることができる。このため、図９に示すように、半導体装置の実装時に、第２のバンプ電極１４Ｂ３が、マザー基板２０の実装面と接触することを防止することができる。このため、マザー基板２０の実装面における第２のＣＳＰランド１３Ｂ３と対向する部分Ｎ２１に、ランド２１を形成せずに、部分Ｎ２１を含む周辺領域Ｒに、配線２２を形成することができる。従って、配線２２の引出し効率を向上させることができる。
　さらに、図８(a) に示すように、複数の第１のＣＳＰランド１３Ａ及び第２のＣＳＰランド１３Ｂ３は、隣り合う中心点同士の間隔が等間隔となるように配列されている。これにより、ボール電極の載置時に、通常のボール搭載冶具（後述の図２２(a) 及び(b) 参照）を用いることができる。このため、第１，第２の従来の半導体装置のように、特別なボール搭載冶具（前述の図３１参照）を作製する必要がない。従って、半導体装置の製造コストの増大を招くことを防止することができる。
　なお、本変形例では、第４層ＣＳＰ基板部１０Ｄに凹部を設け、第２のＣＳＰランド１３Ｂ３を、凹部の底面に露出する第３層ＣＳＰ基板部１０Ｃの下面に形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第４層ＣＳＰ基板部１０Ｄ及び第３層ＣＳＰ基板部１０Ｃに凹部を設け、第２のＣＳＰランドを、凹部の底面に露出する第２層ＣＳＰ基板部１０Ｂの下面に形成してもよい。
　（第１の実施形態の第４変形例）
　以下に、本発明の第１の実施形態の第４変形例に係る実装体について、図１０を参照しながら説明する。
　本変形例と第１の実施形態との相違点は、以下のような点である。
　第１の実施形態では、図５(a) に示すように、マザー基板２０の実装面における部分Ｎ２１を含む周辺領域Ｒには、例えば、配線幅が０．１ｍｍの配線２２が、５本形成されている。
　これに対し、本変形例では、図１０に示すように、マザー基板２０の実装面における部分Ｎ２１を含む周辺領域には、例えば、配線幅が０．５ｍｍの配線２２Ｘが、１本形成されている。配線２２Ｘの配線幅は、例えば、０．１ｍｍよりも大きく且つ０．５ｍｍ以下であることが好ましい。
　本変形例では、配線２２よりも配線幅が大きい配線２２Ｘを形成することにより、配線２２と比べて、配線２２Ｘにより大きな電流を流すことができる。
　（第１の実施形態の第５変形例）
　以下に、本発明の第１の実施形態の第５変形例に係る半導体装置について、図１１を参照しながら説明する。
　図１１に示すように、第４層ＣＳＰ基板部１０Ｄの下面には、複数の第１のＣＳＰランド１３Ａ及び複数の第２のＣＳＰランド１３Ｂ５が、隣り合う中心点同士の間隔が等間隔となるように配列されている。
　第１のＣＳＰランド１３Ａの平面形状は、例えば、円形状である。第２のＣＳＰランド１３Ｂ５の平面形状は、例えば、正方形状である。
　第４層ＣＳＰ基板部１０Ｄの下面の周縁部には、該下面の辺方向に沿って隣り合う第２のＣＳＰランド１３Ｂ５同士の間に第１のＣＳＰランド１３Ａが介在されるように、複数の第２のＣＳＰランド１３Ｂ５が配置されている。第２のＣＳＰランド１３Ｂ５同士の間には、例えば、２個又は３個の第１のＣＳＰランド１３Ａが介在している。なお、隣り合う第２のＣＳＰランド１３Ｂ５同士の間に介在する第１のＣＳＰランド１３Ａの個数は、少なくとも２個であればよい。
　第４層ＣＳＰ基板部１０Ｄの下面の４つの角部の各々には、第２のＣＳＰランド１３Ｂ５が配置されている。なお、第２のＣＳＰランド１３Ｂ５は、４つの角部のうち少なくとも１つの角部に配置されていればよい。
　第２のＣＳＰランド１３Ｂ５は、規則的に配置されている。例えば、第４層ＣＳＰ基板部１０Ｄの下面の上辺側の列に含まれる第１，第２のＣＳＰランド１３Ａ，１３Ｂ５の配列順は、下辺側の列に含まれる第１，第２のＣＳＰランド１３Ａ，１３Ｂ５の配列順と同一である。同様に、左辺側の列に含まれる第１，第２のＣＳＰランド１３Ａ，１３Ｂ５の配列順は、右辺側の列に含まれる第１，第２のＣＳＰランド１３Ａ，１３Ｂ５の配列順と同一である。
　本変形例では、配線基板における第４層ＣＳＰ基板部１０Ｄの下面の角部に、第２のＣＳＰランド１３Ｂ５を配置することにより、マザー基板の実装面の角部に、ランドが形成されない部分（図１：Ｎ２１参照）を設けることができる。半導体装置の実装時に最大応力が印加されるマザー基板の角部に、ランドが存在しないため、該角部に印加された応力を分散させることができる。このため、該角部に印加される最大応力を軽減することができる。
　さらに、第２のＣＳＰランド１３Ｂ５を規則的に配置することにより、配線基板に印加される応力を均等にして、配線基板における特定の部分に応力が集中することを避けることができる。仮に、第２のＣＳＰランド１３Ｂ５を不規則に配置した場合、配線基板における特定の部分への応力集中を招く虞がある。
　なお、第２のＣＳＰランド１３Ｂ５の配置例は、図１１に示す配置例に限定されるものではない。例えば、図１２に示す配置例であってもよい。具体的には、図１２に示すように、第２のＣＳＰランド１３Ｂ５を、第４層ＣＳＰ基板部１０Ｄの下面の周縁部にだけでなく、第４層ＣＳＰ基板部１０Ｄの下面における周縁部以外の部分（即ち、下面の中央部）にも配置してもよい。このようにすると、ユーザーの要望に対して柔軟に対応することができる。
　（第２の実施形態）
　＜半導体装置＞
　以下に、本発明の第２の実施形態に係る半導体装置の構成について、図１３、図１４、図１５、図１６(a) 及び(b) 並びに図１７を参照しながら説明する。なお、図１４において、第１，第２，第３のランドを明瞭に図示する為に、第１，第２，第３のバンプ電極の図示を省略している。
　図１３に示すように、配線基板３０の裏面には、半導体チップ３１が固着されている。配線基板３０の裏面には、半導体チップ３１を覆うように、封止樹脂３２が形成されている。「配線基板３０の裏面」とは、配線基板３０における半導体チップ３１が固着される面をいう。
　図１３及び図１４に示すように、配線基板３０の表面には、複数の第１のランド３３が形成されている。配線基板３０の表面には、第２のランド３４ａ，３４ｂ，３４ｃ及び第３のランド３５が形成されている。「配線基板３０の表面」とは、配線基板３０における第１のランド３３、第２のランド３４ａ，３４ｂ，３４ｃ及び第３のランド３５が形成される面をいう。
　第１のランド３３は、半導体チップ３１と電気的に接続している。一方、第２のランド３４ａ，３４ｂ，３４ｃ及び第３のランド３５は、半導体チップ３１と電気的に接続していない。
　図１３に示すように、第１のランド３３の上には、第１のバンプ電極４１が形成されている。第２のランド３４ａ，３４ｂの上には、第２のバンプ電極４２ａ，４２ｂが形成されている。第２のランド（図１４：３４ｃ参照）の上には、第２のバンプ電極（図１５：４２ｃ参照）が形成されている。第３のランド３５の上には、第３のバンプ電極４３が形成されている。
　第１のバンプ電極４１は、半導体チップ３１と電気的に接続している。一方、第２のバンプ電極４２ａ，４２ｂ，４２ｃ及び第３のバンプ電極４３は、半導体チップ３１と電気的に接続していない。
　図１３及び図１４に示すように、複数の第１のランド３３の各々は、互いに同一の形状を有している。即ち、複数の第１のランド３３の各々は、互いに同一の平面形状（例えば円形状）を有し、且つ、互いに同一の高さを有している。「第１のランド３３の高さ」とは、配線基板３０の表面から、第１のランド３３の表面までの高さをいう。なお、第１のランドの平面形状は、円形状に限定されるものではなく、例えば多角形状等であってもよい。
　図１４に示すように、第２のランド３４ａ，３４ｂ，３４ｃの平面積は、第１のランド３３の平面積よりも大きい。第２のランド３４ａ，３４ｂ，３４ｃの高さは、例えば、第１のランド３３の高さと同一である。「第２のランド３４ａ，３４ｂ，３４ｃの高さ」とは、配線基板３０の表面から、第２のランド３４ａ，３４ｂ，３４ｃの表面までの高さをいう。
　第２のランド３４ａの平面形状は、図１４に示すように、例えば円形状である。なお、第２のランド３４ａの平面形状は、円形状に限定されるものではなく、例えば多角形状等であってもよい。
　第２のランド３４ｂの平面形状は、図１４に示すように、例えば２つの第１のランド３３同士が互いに連結した形状である。言い換えれば、第２のランド３４ｂは、図１６(a) に示すように、第１のランド３３と同一の形状を有する部分３４ｂ１，３４ｂ２と、部分３４ｂ１と部分３４ｂ２とを連結する連結部分３４ｂ３とを有している。よって、第２のランド３４ｂの平面積は、第１のランド３３の平面積の２倍よりも大きい。なお、第２のランド３４ｂの平面形状は、２つの第１のランド３３同士が互いに連結した形状に限定されるものではなく、平面積が第１のランド３３の平面積の２倍よりも大きい形状であればよい。
　第２のランド３４ｃの平面形状は、図１４に示すように、例えば３つの第１のランド３３同士が互いに連結した形状である。言い換えれば、第２のランド３４ｃは、図１６(b) に示すように、第１のランド３３と同一の形状を有する部分３４ｃ１，３４ｃ２，３４ｃ３と、部分３４ｃ１と部分３４ｃ２とを連結する連結部分３４ｃ４と、部分３４ｃ１と部分３４ｃ３とを連結する連結部分３４ｃ５とを有している。よって、第２のランド３４ｃの平面積は、第１のランド３３の平面積の３倍よりも大きい。なお、第２のランド３４ｃの平面形状は、３つの第１のランド３３同士が互いに連結した形状に限定されるものではなく、平面積が第１のランド３３の平面積の３倍よりも大きい形状であればよい。
　第１のランド３３の平面積に対する第２のランド３４ａの平面積の比率は、例えば１．１よりも大きいことが好ましい。第１のランド３３の平面積に対する第２のランド３４ｂの平面積の比率は、例えば２．２よりも大きいことが好ましい。第１のランド３３の平面積に対する第２のランド３４ｃの平面積の比率は、例えば３．３よりも大きいことが好ましい。
　図１３に示すように、配線基板３０及び第３のランド３５には、第３のランド３５及び配線基板３０を貫通し、且つ、下端が封止樹脂３２に到達する貫通孔３６が設けられている。貫通孔３６は、上端から下端まで一定の径を有している。第３のバンプ電極４３の一部は、貫通孔３６に埋設されている。
　第３のランド３５の平面積は、例えば、第１のランド３３の平面積と同一である。なお、第１のランド３３と第３のランド３５との平面積の大小関係に、特に制約はなく、第３のランド３５の平面積は、第１のランド３３の平面積よりも小さくてもよく、又は第１のランド３３の平面積よりも大きくてもよい。第３のランド３５の高さは、例えば、第１のランド３３の高さと同一である。「第３のランド３５の高さ」とは、配線基板３０の表面から、第３のランド３５の表面までの高さをいう。
　第３のランド３５の平面形状は、図１４に示すように、例えば円形状である。なお、第３のランド３５の平面形状は、円形状に限定されるものではなく、例えば多角形状等であってもよい。
　図１７に示すように、第１のランド３３の中心点、第２のランド３４ａの中心点、第２のランド３４ｂにおける部分３４ｂ１，３４ｂ２の中心点、第２のランド３４ｃにおける部分３４ｃ１，３４ｃ２，３４ｃ３の中心点及び第３のランド３５の中心点は、隣り合う中心点同士の間隔が等間隔となるように配列されている。
　図１３及び図１５に示すように、複数の第１のバンプ電極４１の各々は、互いに同一の形状を有している。即ち、複数の第１のバンプ電極４１の各々は、互いに同一の平面形状を有し、且つ、互いに同一の高さを有している。
　図１３に示すように、第２のバンプ電極４２ａ，４２ｂの高さＨ42a，Ｈ42bは、第１のバンプ電極４１の高さＨ41よりも低い。第２のバンプ電極（図１５：４２ｃ参照）の高さは、第１のバンプ電極４１の高さよりも低い。第３のバンプ電極４３の高さＨ43は、第１のバンプ電極４１の高さＨ41よりも低い。「第１のバンプ電極４１の高さ」とは、第１のランド３３の表面から、第１のバンプ電極４１の最頂点までの高さをいう。「第２のバンプ電極４２ａ，４２ｂ，４２ｃの高さ」とは、第２のランド３４ａ，３４ｂ，３４ｃの表面から、第２のバンプ電極４２ａ，４２ｂ，４２ｃの最頂点までの高さをいう。「第３のバンプ電極４３の高さ」とは、第３のランド３５の表面から、第３のバンプ電極４３の最頂点までの高さをいう。
　第１のバンプ電極４１の高さに対する第２のバンプ電極４２ａ，４２ｂ，４２ｃの高さの比率、及び第１のバンプ電極４１の高さに対する第３のバンプ電極４３の高さの比率は、例えば０．８よりも小さいことが好ましい。
　図１５に示すように、第２のバンプ電極４２ａ，４２ｂ，４２ｃの平面積は、第１のバンプ電極４１の平面積よりも大きい。
　なお、本実施形態では、第３のバンプ電極４３の一部が、貫通孔３６の全部に埋設されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第３のバンプ電極の一部が、貫通孔の少なくとも一部に埋設されていればよい。
　なお、本実施形態では、上端から下端まで径が一定の貫通孔３６を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図１８(a) 及び(b) に示すように、上端から下端に向かって径が変化するテーパー状の貫通孔３６ａ，３６ｂを用いてもよい。図１８(a) の場合、貫通孔３６ａは、径が、上端から下端に向かって大きくなっている。一方、図１８(b) の場合、貫通孔３６ｂは、径が、上端から下端に向かって小さくなっている。
　なお、本実施形態では、第３のランド３５及び配線基板３０を貫通する貫通孔３６を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図１９(a) ～(c) に示すように、第３のランド３５を貫通し配線基板３０中に到達する凹部３７ａ，３７ｂ，３７ｃを用いてもよい。この場合も、本実施形態と同様に、第３のバンプ電極の一部が、凹部の少なくとも一部に埋設されていればよい。凹部は、第１に例えば、図１９(a) に示すように、開口面から底面まで径が一定の凹部３７ａであってもよく、第２に例えば、図１９(b) 及び(c) に示すように、開口面から底面に向かって径が変化するテーパー状の凹部３７ｂ，３７ｃであってもよい。図１９(b) の場合、凹部３７ｂは、径が、開口面から底面に向かって大きくなっている。一方、図１９(c) の場合、凹部３７ｃは、径が、開口面から底面に向かって小さくなっている。
　以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図２０(a) 及び(b) 、図２１(a) 及び(b) 並びに図２２(a) 及び(b) を参照しながら説明する。
　まず、図２０(a) に示すように、配線基板３０を準備する。
　次に、図２０(a) に示すように、配線基板３０の裏面に、半導体チップ３１を固着する。
　次に、図２０(a) に示すように、配線基板３０の裏面に、半導体チップ３１を覆うように、例えば熱硬化性樹脂等からなる樹脂を塗布した後、塗布した樹脂を硬化して封止樹脂３２を形成する。
　次に、図２０(a) に示すように、配線基板３０の表面に、半導体チップ３１と電気的に接続する複数の第１のランド３３を形成する。それと共に、配線基板３０の表面に、半導体チップ３１と電気的に接続しない第２のランド３４ａ，３４ｂを形成する。第２のランド３４ａの平面積は、第１のランド３３の平面積よりも大きい。第２のランド３４ｂの平面積は、第１のランド３３の平面積の２倍よりも大きい。それと共に、配線基板３０の表面に、半導体チップ３１と電気的に接続しない第３のランド３５を形成する。第３のランド３５の平面積は、例えば、第１のランド３３の平面積と同一である。なお、第３のランド３５の平面積は、第１のランド３３の平面積よりも小さくてもよく、第１のランド３３の平面積よりも大きくてもよい。
　次に、図２０(a) に示すように、配線基板３０及び第３のランド３５に、第３のランド３５及び配線基板３０を貫通し、且つ、下端が封止樹脂３２に到達する貫通孔３６を形成する。
　次に、図２０(a) に示すように、第１のランド３３の表面、第２のランド３４ａ，３４ｂの表面及び第３のランド３５の表面、並びに第３のランド３５における貫通孔３６に露出する内側面に対し、表面処理を施す。これにより、表面処理が施された面に対するボール電極（後述の図２１(a) 参照）の濡れ性を向上させる。
　次に、図２０(a) に示すように、第１のランド３３の上に、フラックス３８を塗布する。それと共に、第２のランド３４ａの上に、フラックス３８を塗布する。それと共に、第２のランド３４ｂにおける部分（図１６(a)：３４ｂ１，３４ｂ２参照）の上に、フラックス３８を塗布する。それと共に、第３のランド３５の上に、フラックス３８を塗布する。
　次に、図２０(b) に示すように、ボール搭載治具３９の搭載面に、例えばはんだからなる複数のボール電極４０を搭載する。
　図２０(b) 並びに図２２(a) 及び(b) に示すように、複数のボール電極４０の各々は、互いに同一の形状を有している。複数のボール電極４０は、隣り合う中心点同士の間隔が等間隔となるようにボール搭載治具３９の搭載面に配列されている。ボール電極４０の中心点は、図１７に図示する中心点と対応している。
　次に、図２０(b) に示すように、ボール搭載治具３９の搭載面に搭載されたボール電極４０を、フラックス３８と対向させる。
　その後、ボール電極４０を、第１のランド３３の上に載置する。それと共に、１つのボール電極４０を、第２のランド３４ａの上に載置する。それと共に、２つのボール電極４０を、第２のランド３４ｂの上に載置する。このように、平面積が第１のランド３３の平面積よりも大きい第２のランド３４ａ，３４ｂの上に、少なくとも１つのボール電極４０を載置する。それと共に、ボール電極４０を、第３のランド３５の上に載置する。
　本実施形態では、図２０(b) に示すように、平面積が第１のランド３３の平面積よりも大きい第２のランド３４ａの上には、１つのボール電極４０が載置される。平面積が第１のランド３３の平面積の２倍よりも大きい第２のランド３４ｂの上には、２つのボール電極４０が載置される。
　次に、図２１(a) に示すように、例えばリフロー等の熱処理を行う。このとき、フラックス３８により、第１のランド３３、第２のランド３４ａ，３４ｂ、第３のランド３５及びボール電極４０の接合面に存在する酸化膜が除去される。
　これにより、図２１(b) に示すように、第１のランド３３の上に載置されたボール電極４０を溶融して、第１のバンプ電極４１を形成する。それと共に、第２のランド３４ａの上に載置された１つのボール電極４０を溶融して、第２のバンプ電極４２ａを形成する。それと共に、第２のランド３４ｂの上に載置された２つのボール電極４０を溶融して、第２のバンプ電極４２ｂを形成する。それと共に、第３のランド３５の上に載置されたボール電極４０を溶融して、第３のバンプ電極４３を形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態では、第２のランド３４ａの平面積は、第１のランド３３の平面積よりも大きく、第２のランド３４ａの上には、１つのボール電極４０が載置され、第１のランド３３の上には、１つのボール電極４０が載置されている。このため、第２のランド３４ａの上に載置された１つのボール電極４０当たりの濡れ拡がり可能な面積は、第１のランド３３の上に載置された１つのボール電極４０当たりの濡れ拡がり可能な面積よりも大きい。よって、第２のバンプ電極４２ａは、高さが、第１のバンプ電極４１の高さよりも低く、平面積が、第１のバンプ電極４１の平面積よりも大きい。
　本実施形態では、第２のランド３４ｂの平面積は、第１のランド３３の平面積の２倍よりも大きく、第２のランド３４ｂの上には、２つのボール電極４０が載置され、第１のランド３３の上には、１つのボール電極４０が載置されている。このため、第２のランド３４ｂの上に載置された１つのボール電極４０当たりの濡れ拡がり可能な面積は、第１のランド３３の上に載置された１つのボール電極４０当たりの濡れ拡がり可能な面積よりも大きい。よって、第２のバンプ電極４２ｂは、高さが、第１のバンプ電極４１の高さよりも低く、平面積が、第１のバンプ電極４１の平面積よりも大きい。
　本実施形態では、第３のランド３５及び配線基板３０を貫通する貫通孔３６が設けられ、第３のランド３５の上には、１つのボール電極４０が載置され、第１のランド３３の上には、１つのボール電極４０が載置されている。溶融したボール電極４０は、一部が、貫通孔３６に埋設される。よって、一部が貫通孔３６に埋設された第３のバンプ電極４３は、高さが、第１のバンプ電極４１の高さよりも低い。
　溶融したボール電極４０の一部が貫通孔３６に埋設され易いという観点から、貫通孔３６の上端の径は、ボール電極４０の径±０．０５ｍｍ程度であることが好ましい。
　このように、本実施形態では、第２のランド３４ａの平面積を、第１のランド３３の平面積よりも大きくする。これにより、１つのボール電極４０を溶融させた第２のバンプ電極４２ａの高さを、第１のバンプ電極４１の高さよりも低くすることができる。同様に、第２のランド３４ｂの平面積を、第１のランド３３の平面積の２倍よりも大きくする。これにより、２つのボール電極４０を溶融させた第２のバンプ電極４２ｂの高さを、第１のバンプ電極４１の高さよりも低くすることができる。
　本実施形態では、第３のランド３５及び配線基板３０を貫通する貫通孔３６を設ける。これにより、一部を貫通孔３６に埋設させた第３のバンプ電極４３の高さを、第１のバンプ電極４１の高さよりも低くすることができる。
　特に、例えば設計上の都合により、第３のランドの平面積を、第１のランドの平面積よりも大きくすることができず、第３のランドの平面積を、第１のランドの平面積と同じにせざるを得ない、又は第１のランドの平面積よりも小さくせざるを得ない場合、第３のランド及び配線基板を貫通する貫通孔（又は第３のランドを貫通し配線基板中に到達する凹部）を設けることにより、第３のバンプ電極の高さを、第１のバンプ電極の高さよりも低くすることができる。
　なお、本実施形態では、図１４に示すように、２つの第２のランド３４ａ、１つの第２のランド３４ｂ、１つの第２のランド３４ｃ及び１つの第３のランド３５を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、少なくとも１つの第２のランド又は少なくとも１つの第３のランドを形成すればよい。
　なお、本実施形態では、第３のランド３５及び配線基板３０を貫通する１つの貫通孔３６を設ける場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第３のランド及び配線基板を貫通する複数の貫通孔を設けてもよい。特に、第３のランドの平面積が第１のランドの平面積よりも大きい場合、複数の貫通孔を設けてもよい。
　なお、本実施形態では、ボール電極を載置する方式として、ボール吸着方式を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばボール転写方式又は振込方式を用いてもよい。
　なお、本実施形態では、半導体装置として、ＰＢＧＡ（Plastic BGA）パッケージを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ＦＣＢＧＡ（Flip Chip BGA）パッケージ等を用いてもよい。
　＜実装体＞
　以下に、本発明の第２の実施形態に係る実装体の構成について、図２３及び図２４を参照しながら説明する。なお、図２３及び図２４において、半導体チップ、封止樹脂、第１のランド、第２のランド及び第３のランドの図示を省略している。
　図２３に示すように、プリント配線基板（実装基板）５０の実装面には、本実施形態に係る半導体装置（例えば、ＰＢＧＡパッケージ）が実装されている。
　図２３及び図２４に示すように、プリント配線基板５０の実装面には、ランド５１、及びランド５１から引き出された配線５２が形成されている。配線５２は、ランド５１からプリント配線基板５０の周縁に向かって延びている。
　図２４に示すように、複数のランド５１の各々は、複数の第１のバンプ電極４１（第１のランド）の各々と対向するように、プリント配線基板５０の実装面に形成されている。言い換えれば、プリント配線基板５０の実装面における第１のバンプ電極４１（第１のランド）と対向する第１の部分には、ランド５１が形成されている。一方、プリント配線基板５０の実装面における第２のバンプ電極４２ａ，４２ｂ（第２のランド）と対向する第２の部分には、ランド５１が形成されていない。以下、プリント配線基板５０の実装面における、第２のランドと対向し且つランド５１が形成されない部分を部分Ｎ５１と呼ぶ。なお、図示を省略したが、プリント配線基板５０の実装面における第３のバンプ電極（第３のランド）と対向する第３の部分には、ランド５１が形成されていない。
　図２３及び図２４に示すように、部分Ｎ５１（第２の部分）を含む周辺領域には、部分Ｎ５１の周囲に形成されたランド５１から引き出された配線５２が形成されている。よって、部分Ｎ５１を含む周辺領域に存在する配線５２の密度は、周辺領域以外の領域（例えば、第１の部分を含む周辺領域）に存在する配線５２の密度よりも高い。なお、図示を省略したが、第３の部分を含む周辺領域には、第３の部分の周囲に形成されたランド５１から引き出された配線５２が形成されている。
　複数のランド５１、部分Ｎ５１（第２の部分）及び第３の部分は、隣り合う中心点同士の間隔が等間隔となるように配列されている。
　図２３に示すように、はんだ（図示省略）により、ランド５１と第１のバンプ電極４１とが電気的に接続されている。
　図２３に示すように、第２のバンプ電極４２ａ，４２ｂの高さは、第１のバンプ電極４１の高さよりも低く、第２のバンプ電極４２ａ，４２ｂは、プリント配線基板５０の実装面と接触していない。このように、実装後の第２のバンプ電極４２ａ，４２ｂの高さは、実装後の第１のバンプ電極４１の高さよりも低い。なお、図示を省略したが、第３のバンプ電極（図１：４３参照）の高さは、第１のバンプ電極４１の高さよりも低く、第３のバンプ電極は、プリント配線基板５０の実装面と接触していない。
　なお、本実施形態に係る半導体装置は、配線基板３０の裏面に固着された半導体チップ（図示省略）と、配線基板３０の裏面に形成され半導体チップを覆う封止樹脂（図示省略）と、配線基板３０の表面に形成された第１のランド（図示省略）と、配線基板３０の表面に形成された第２のランド（図示省略）と、配線基板３０の表面に形成された第３のランド（図示省略）と、第１のランドの上に形成された第１のバンプ電極４１と、第２のランドの上に形成された第２のバンプ電極４２ａ，４２ｂと、第３のランドの上に形成された第３のバンプ電極（図示省略）とを備えている。
　以下に、本実施形態に係る半導体装置を、実装基板（プリント配線基板）に実装する実装方法について説明する。
　まず、本実施形態に係る半導体装置を準備する。
　一方、実装面にランド５１及び配線５２が形成されたプリント配線基板５０を準備する。
　次に、例えば印刷マスクを用いて、ランド５１の上に、はんだペースト（図示省略）を印刷する。
　次に、プリント配線基板５０の実装面に、ランド５１と第１のバンプ電極４１（第１のランド）とが対向するように、半導体装置を載置する。
　次に、例えばリフロー等の熱処理を行う。これにより、はんだペーストを溶融して、はんだにより、ランド５１と第１のバンプ電極４１とを電気的に接続する。
　以上のようにして、本実施形態に係る半導体装置を、実装基板（プリント配線基板）に実装することができる。
　例えば、以下の条件の場合、実装後の第１のバンプ電極及び実装後の第２のバンプ電極の高さは、以下の通りである。
　実装前の第１のバンプ電極４１の平面形状の径が０．６ｍｍであり、実装前の第１のバンプ電極４１の高さが０．５２ｍｍであり、実装前の第２のバンプ電極４２ａの平面形状の径が０．７ｍｍであり、実装前の第２のバンプ電極４２ａの高さが０．４ｍｍであり、中心点同士の間隔（図１７参照）が１ｍｍであり、且つ、印刷マスクの開口部の開口高さが０．１３ｍｍの場合、実装後の第１のバンプ電極４１の高さは、０．４５ｍｍ～０．５５ｍｍ程度となり、実装後の第２のバンプ電極４２ａの高さは、０．４ｍｍ程度となる。
　本実施形態によると、第１に例えば、第２のランド３４ａ，３４ｂ，３４ｃの平面積を、第１のランド３３の平面積よりも大きくする。これにより、第２のバンプ電極４２ａ，４２ｂ，４２ｃの高さを、第１のバンプ電極４１の高さよりも低くすることができる。このため、半導体装置の実装時に、第２のバンプ電極４２ａ，４２ｂ，４２ｃが、プリント配線基板５０の実装面と接触することを防止することができる。このため、プリント配線基板５０の実装面における部分Ｎ５１（第２の部分）に、ランド５１を形成せずに、部分Ｎ５１を含む周辺領域に、配線５２を形成することができる。従って、配線５２の引出し効率を向上させることができる。
　第２に例えば、第３のランド３５及び配線基板３０を貫通する貫通孔３６を設ける。これにより、第３のバンプ電極４３の高さを、第１のバンプ電極４１の高さよりも低くすることができる。このため、半導体装置の実装時に、第３のバンプ電極４３が、プリント配線基板５０の実装面と接触することを防止することができる。このため、プリント配線基板５０の実装面における第３の部分に、ランド５１を形成せずに、第３の部分を含む周辺領域に、配線５２を形成することができる。従って、配線５２の引出し効率を向上させることができる。
　さらに、図１７に示すように、第１のランド３３の中心点、第２のランド３４ａの中心点、第２のランド３４ｂにおける部分３４ｂ１，３４ｂ２の中心点、第２のランド３４ｃにおける部分３４ｃ１，３４ｃ２，３４ｃ３の中心点、及び第３のランド３５の中心点は、隣り合う中心点同士の間隔が等間隔となるように配列されている。これにより、図２０(b) に示すように、ボール電極４０の載置時に、通常のボール搭載治具３９を用いることができる。このため、第１，第２の従来の半導体装置のように、特別なボール搭載冶具（前述の図３１参照）を作製する必要がない。従って、半導体装置の製造コストの増大を招くことを防止することができる。
　さらに、ボール電極４０の載置時に、通常のボール搭載治具３９を用いて、複数の第１のランド３３、第２のランド３４ａ，３４ｂ，３４ｃ及び第３のランド３５の各々の上に、少なくとも１つのボール電極４０を載置することができる。従って、隣り合う第１のバンプ電極４１同士の間を電気的に接続するはんだブリッジが形成されることを防止することができる。
　本実施形態では、第２のランド３４ａ，３４ｂ，３４ｃ及び第３のランド３５は、配線基板３０の表面におけるプリント配線基板５０の周縁部と対向する部分に形成されることが好ましい。このようにすると、第２の部分（部分Ｎ５１）及び第３の部分を、プリント配線基板５０の実装面の周縁部に位置させることができる。
　第２の実施形態に係る半導体装置（例えば、ＢＧＡパッケージ）では、バンプ電極の高さを第１のバンプ電極４１の高さよりも低くする例として、２つの具体例を挙げて説明した。第１に例えば、第２のランド３４ａの平面積を、第１のランド３３の平面積よりも大きくすることにより、第２のバンプ電極４２ａの高さを、第１のバンプ電極４１の高さよりも低くする。第２に例えば、第３のランド３５及び配線基板３０を貫通する貫通孔３６，３６ａ，３６ｂ（又は第３のランド３５を貫通し配線基板３０中に到達する凹部３７ａ，３７ｂ，３７ｃ）を設けることにより、第３のバンプ電極４３の高さを、第１のバンプ電極４１の高さよりも低くする。しかしながら、本発明はこれに限定されるものではない。
　例えば、第１の実施形態の第３変形例に係る半導体装置（例えば、ＣＳＰ）と同様に、配線基板の表面に凹部を設け、凹部の底面に、ランドを形成することにより、配線基板の裏面から該ランドの上に形成されたバンプ電極の最頂点までの高さを、配線基板の裏面から第１のバンプ電極の最頂点までの高さよりも低くしてもよい。
　第１の実施形態に係る半導体装置（例えば、ＣＳＰ）では、配線基板１０の上面から第２のバンプ電極１４Ｂの最頂点までの高さを、配線基板１０の上面から第１のバンプ電極１４Ａの最頂点までの高さよりも低くする例として、第２のＣＳＰランド１３Ｂの平面積を、第２のＣＳＰランド１３Ａの平面積よりも大きくすることにより、第２のバンプ電極１４Ｂの高さを、第１のバンプ電極１４Ａの高さよりも低くする具体例を挙げて説明した。しかしながら、本発明はこれに限定されるものではない。
　例えば、第２の実施形態に係る半導体装置と同様に、ＣＳＰランドを貫通し配線基板中に到達する凹部を設けることにより、該ＣＳＰランドの上に形成されたバンプ電極の高さを、第１のバンプ電極の高さよりも低くしてもよい。
　本発明は、実装基板の実装面に形成された配線の引出し効率を向上させることができ、半導体装置及びその製造方法並びに該半導体装置を備えた実装体に有用である。
　１　　半導体装置（ＣＳＰ）
１０　　配線基板
１０Ａ　　第１層ＣＳＰ基板部
１０Ｂ　　第２層ＣＳＰ基板部
１０Ｃ　　第３層ＣＳＰ基板部
１０Ｄ　　第４層ＣＳＰ基板部
Ｖ１０，Ｖ１０ａ～Ｖ１０ｄ　　ビア
Ｗ１０ａ～Ｗ１０ｄ　　配線
１１　　ＩＣチップ（半導体チップ）
１２　　ＩＣチップ用ランド
１３Ａ　　第１のＣＳＰランド（第１のランド）
１３Ｂ，１３Ｂ１～１３Ｂ３，１３Ｂ５　　第２のＣＳＰランド（第２のランド）
１４Ａ　　第１のバンプ電極
１４Ｂ　　第２のバンプ電極
１５　　ソルダレジスト
２０　　マザー基板（実装基板）
２１　　ランド（第３のランド）
２２，２２Ｘ　　配線
Ｎ２１　　ランドが形成されない部分
３０　　配線基板
３１　　半導体チップ
３２　　封止樹脂
３３　　第１のランド
３４ａ，３４ｂ，３４ｃ　　第２のランド
３５　　第３のランド（第２のランド）
３４ｂ１，３４ｂ２，３４ｃ１，３４ｃ２，３４ｃ３　　部分
３４ｂ３，３４ｃ４，３４ｃ５　　連結部分
３６，３６ａ，３６ｂ　　貫通孔
３７ａ，３７ｂ，３７ｃ　　凹部
３８　　フラックス
３９　　ボール搭載治具
４０　　ボール電極
４１　　第１のバンプ電極
４２ａ，４２ｂ，４２ｃ　　第２のバンプ電極
４３　　第３のバンプ電極（第２のバンプ電極）
５０　　プリント配線基板（実装基板）
５１　　ランド（第３のランド）
５２　　配線
Ｎ２１　　ランドが形成されない部分
Ｈ41　　第１のバンプ電極の高さ
Ｈ42a，Ｈ42b　　第２のバンプ電極の高さ
Ｈ43　　第３のバンプ電極の高さ

Claims (25)

  1. 　半導体チップと、
    　上面に前記半導体チップが固着された配線基板と、
    　前記配線基板の下面に形成された第１のランドと、
    　前記配線基板の下面に形成された第２のランドと、
    　前記第１のランドの上に形成された第１のバンプ電極と、
    　前記第２のランドの上に形成された第２のバンプ電極とを備え、
    　前記配線基板の上面から前記第２のバンプ電極までの高さは、前記配線基板の上面から前記第１のバンプ電極までの高さよりも低いことを特徴とする半導体装置。
  2. 　前記第２のランドの平面積は、前記第１のランドの平面積よりも大きく、
    　前記第２のバンプ電極の高さは、前記第１のバンプ電極の高さよりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２のランドの平面形状は、前記第１のランドの平面形状と異なっていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記配線基板の下面には、凹部が設けられ、
    　前記第１のランドは、前記配線基板の下面における前記凹部以外の部分に配置され、
    　前記第２のランドは、前記凹部の底面に配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２のランドの形状は、前記第１のランドの形状と同一であり、
    　前記第２のバンプ電極の形状は、前記第１のバンプ電極の形状と同一であることを特徴とする請求項４に記載の半導体装置。
  6. 　前記配線基板の下面には、前記第１のランドの周縁部及び前記第２のランドの周縁部を覆い、且つ、前記第１のランドの中央部を露出する第１の開口部及び前記第２のランドの中央部を露出する第２の開口部を有するソルダレジストが形成されていることを特徴とする請求項１～５のうちいずれか１項に記載の半導体装置。
  7. 　前記配線基板の下面には、前記第１のランドの全表面を露出する第１の開口部及び前記第２のランドの全表面を露出する第２の開口部を有するソルダレジストが形成されていることを特徴とする請求項１～５のうちいずれか１項に記載の半導体装置。
  8. 　前記第２のランドは、少なくとも前記配線基板の下面の角部に配置されていることを特徴とする請求項１～７のうちいずれか１項に記載の半導体装置。
  9. 　複数の前記第２のランドは、前記配線基板の下面の周縁部に、隣り合う前記第２のランド同士の間に少なくとも２個の前記第１のランドが介在するように配置されていることを特徴とする請求項１～８のうちいずれか１項に記載の半導体装置。
  10. 　請求項１～９のうちいずれか１項に記載された半導体装置と、
    　実装面に、第３のランド、及び前記第３のランドから引き出された配線が形成された実装基板とを備え、
    　前記半導体装置は、前記第１のランドと前記第３のランドとが対向するように、前記実装基板の実装面に実装され、
    　前記第１のバンプ電極は、前記第３のランドと接続され、
    　前記第２のバンプ電極は、前記実装基板の実装面と接触していないことを特徴とする実装体。
  11. 　前記実装基板の実装面における前記第１のランドと対向する第１の部分には、前記第３のランドが形成され、
    　前記実装基板の実装面における前記第２のランドと対向する第２の部分には、前記第３のランドが形成されず、前記第２の部分を含む周辺領域には、前記第２の部分の周囲に形成された前記第３のランドから引き出された前記配線が形成されていることを特徴とする請求項１０に記載の実装体。
  12. 　半導体チップと、
    　裏面に前記半導体チップが固着された配線基板と、
    　前記配線基板の表面に形成され、前記半導体チップと電気的に接続された第１のランドと、
    　前記配線基板の表面に形成され、前記半導体チップと電気的に接続されていない第２のランドと、
    　前記第１のランドの上に形成された第１のバンプ電極と、
    　前記第２のランドの上に形成された第２のバンプ電極とを備え、
    　前記第２のバンプ電極の高さは、前記第１のバンプ電極の高さよりも低いことを特徴とする半導体装置。
  13. 　前記第２のランドの平面積は、前記第１のランドの平面積よりも大きいことを特徴とする請求項１２に記載の半導体装置。
  14. 　前記配線基板及び前記第２のランドには、前記第２のランドを貫通し前記配線基板中に到達する凹部が設けられていることを特徴とする請求項１２又は１３に記載の半導体装置。
  15. 　前記凹部は、開口面から底面まで一定の径を有していることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記凹部は、開口面から底面に向かって変化する径を有していることを特徴とする請求項１４に記載の半導体装置。
  17. 　前記第２のバンプ電極の一部は、前記凹部の少なくとも一部に埋設されている請求項１４～１６のうちいずれか１項に記載の半導体装置。
  18. 　前記配線基板及び前記第２のランドには、前記第２のランド及び前記配線基板を貫通する貫通孔が設けられていることを特徴とする請求項１２又は１３に記載の半導体装置。
  19. 　前記第２のバンプ電極の一部は、前記貫通孔の少なくとも一部に埋設されていることを特徴とする請求項１８に記載の半導体装置。
  20. 　前記第１のランドの平面積に対する前記第２のランドの平面積の比率は、１．１よりも大きいことを特徴とする請求項１３～１９のうちいずれか１項に記載の半導体装置。
  21. 　前記第１のバンプ電極の高さに対する前記第２のバンプ電極の高さの比率は、０．８よりも小さいことを特徴とする請求項１２～２０のうちいずれか１項に記載の半導体装置。
  22. 　請求項１２～２１のうちいずれか１項に記載された半導体装置と、
    　実装面に、第３のランド、及び前記第３のランドから引き出された配線が形成された実装基板とを備え、
    　前記半導体装置は、前記第１のランドと前記第３のランドとが対向するように、前記実装基板の実装面に実装され、
    　前記第１のバンプ電極は、前記第３のランドと接続され、
    　前記第２のバンプ電極は、前記実装基板の実装面と接触していないことを特徴とする実装体。
  23. 　前記実装基板の実装面における前記第１のランドと対向する第１の部分には、前記第３のランドが形成され、
    　前記実装基板の実装面における前記第２のランドと対向する第２の部分には、前記第３のランドが形成されず、前記第２の部分を含む周辺領域には、前記第２の部分の周囲に形成された前記第３のランドから引き出された前記配線が形成されていることを特徴とする請求項２２に記載の実装体。
  24. 　配線基板を準備する工程（ａ）と、
    　前記配線基板の裏面に、半導体チップを固着する工程（ｂ）と、
    　前記配線基板の表面に、前記半導体チップと電気的に接続する第１のランドを形成すると共に、前記配線基板の表面に、前記半導体チップと電気的に接続せず、且つ、平面積が前記第１のランドの平面積よりも大きい第２のランドを形成する工程（ｃ）と、
    　前記工程（ｃ）の後に、搭載面に複数のボール電極が搭載されたボール搭載治具を用いて、前記第１のランドの上に、前記ボール電極を載置すると共に、前記第２のランドの上に、少なくとも１つの前記ボール電極を載置する工程（ｄ）と、
    　熱処理により、前記第１のランドの上に載置された前記ボール電極を溶融して、第１のバンプ電極を形成すると共に、前記第２のランドの上に載置された前記少なくとも１つの前記ボール電極を溶融して、第２のバンプ電極を形成する工程（ｅ）とを備え、
    　前記工程（ｅ）において、前記第２のバンプ電極は、高さが、前記第１のバンプ電極の高さよりも低くなるように形成されることを特徴とする半導体装置の製造方法。
  25. 　配線基板を準備する工程（ａ）と、
    　前記配線基板の裏面に、半導体チップを固着する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記配線基板の表面に、前記半導体チップと電気的に接続する第１のランドを形成すると共に、前記配線基板の表面に、前記半導体チップと電気的に接続しない第２のランドを形成する工程（ｃ）と、
    　前記配線基板及び前記第２のランドに、前記第２のランドを貫通し前記配線基板中に到達する凹部、又は前記第２のランド及び前記配線基板を貫通する貫通孔を形成する工程（ｄ）と、
    　前記工程（ｄ）の後に、搭載面に複数のボール電極が搭載されたボール搭載治具を用いて、前記第１のランドの上に、前記ボール電極を載置すると共に、前記第２のランドの上に、前記ボール電極を載置する工程（ｅ）と、
    　熱処理により、前記第１のランドの上に載置された前記ボール電極を溶融して、第１のバンプ電極を形成すると共に、前記第２のランドの上に載置された前記ボール電極を溶融して、第２のバンプ電極を形成する工程（ｆ）とを備え、
    　前記工程（ｆ）において、前記第２のバンプ電極の一部は、前記凹部又は前記貫通孔の少なくとも一部に埋設されて、前記第２のバンプ電極は、高さが、前記第１のバンプ電極の高さよりも低くなるように形成されることを特徴とする半導体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945807A (ja) * 1995-08-03 1997-02-14 Sony Corp 半導体装置
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP2006237470A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007081150A (ja) * 2005-09-14 2007-03-29 Rohm Co Ltd 半導体装置及び基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945807A (ja) * 1995-08-03 1997-02-14 Sony Corp 半導体装置
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP2006237470A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007081150A (ja) * 2005-09-14 2007-03-29 Rohm Co Ltd 半導体装置及び基板

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