KR20160140184A - 패키지 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 패키지 기판은, 일면에 매립된 제1 회로 패턴을 포함하는 절연층; 및 상기 매립된 제1 회로 패턴 중 일부의 상부에 돌출된 돌출 회로 패턴을 포함하고, 상기 돌출 회로 패턴의 폭은 상기 매립된 제1 회로 패턴의 폭보다 넓고, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴이 같이 존재함으로써 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있으며, 매립된 회로 패턴 쪽의 시드층을 활용하여 전기 도금을 위한 별도의 시드층 형성 없이 그리고 별도의 도금 인입선 없이 표면 처리가 필요한 부분인 돌출된 회로 패턴의 상부에 표면 처리층을 형성할 수 있기 때문에, 기존의 테일리스(tailless) 공법 대비 프로세스를 간소화할 수 있고 공정 비용을 절감할 수 있다.

Description

패키지 기판 및 그 제조 방법{Package substrate and method of manufacturing the same}
본 발명은 패키지 기판 및 그 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품이 고성능화되는 추세이며, 이에 따른 패키지도 소형화, 고밀도화될 것이 요구된다.
패키지의 고밀도화의 원인은 실장되는 IC의 증가로 인해 I/O 접속단자의 수가 증가되었기 때문이며, 이에 따라 미세한 피치 요구도 동시에 증가되고 있다.
현재의 고밀도 패키지에서의 IC 실장 방법은 와이어 본딩 방식과 플립본딩 방식이 사용되고 있으며, I/O 접속단자의 수가 일정 수 이상 올라가게 되면 실장시 소요되는 비용으로 인하여 플립본딩 방식이 선호되고 있다. 또한, 플립칩과 와이어 본딩 칩이 동시에 실장되는 하이브리드 플립본딩 방식도 사용되고 있다.
하기의 선행기술문헌에 기재된 특허문헌은, 금속범프를 갖는 인쇄회로기판 및 그 제조방법에 관한 것으로, 캐리어 상부에 드라이필름을 적층하고 이를 이용하여 금속으로 이루어진 금속범프를 형성하기 때문에, 높이가 일정하고, 전기전달 특성이 뛰어나 포스트 형상의 금속 범프를 갖는 인쇄회로기판을 제조할 수 있고, 금속범프를 드라이필름에 형성된 직경이 일정한 개방홀을 도금 방식으로 충전하여 형성하기 때문에 직경이 일정한 금속범프를 형성할 수 있으며, 이에 따라 미세피치를 갖는 범프를 형성하는 것이 가능한 금속범프를 갖는 인쇄회로기판 및 그 제조방법을 개시하고 있다.
본 발명의 일 실시예가 해결하고자 하는 과제는, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴을 구현함으로써 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있으며, 별도의 전기 도금용 시드층을 형성할 필요없이 원하는 부분에 선택적으로 표면 처리층을 형성할 수 있어 공정을 간소할 수 있고 공정 비용이 절감될 수 있는 패키지 기판을 제공하는 것이다.
본 발명의 일 실시예가 해결하고자 하는 다른 과제는, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴을 구현함으로써 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있으며, 별도의 전기 도금용 시드층을 형성할 필요없이 원하는 부분에 선택적으로 표면 처리층을 형성할 수 있어 공정을 간소할 수 있고 공정 비용이 절감될 수 있는 패키지 기판 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 패키지 기판은, 일면에 매립된 제1 회로 패턴을 포함하는 절연층; 및 상기 매립된 제1 회로 패턴 중 일부의 상부에 돌출된 돌출 회로 패턴을 포함하고, 상기 돌출 회로 패턴의 폭은 상기 매립된 제1 회로 패턴의 폭보다 넓다.
본 발명의 일 실시예에 의한 패키지 기판은, 상기 돌출 회로 패턴의 상부에 형성된 표면 처리층을 더 포함하고, 상기 매립된 제1 회로 패턴의 표면은 상기 절연층의 표면과 동일 평면상에 형성된다.
본 발명의 일 실시예에 의한 패키지 기판에 있어서, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴이 같이 존재함으로써 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있다.
또한, 본 발명의 일 실시예에 의한 패키지 기판 제조 방법에 의하면, 매립된 회로 패턴 쪽의 시드층을 활용하여 전기 도금을 위한 별도의 시드층 형성 없이 그리고 별도의 도금 인입선 없이 표면 처리가 필요한 부분인 돌출된 회로 패턴의 상부에 표면 처리층을 형성할 수 있기 때문에, 기존의 테일리스(tailless) 공법 대비 프로세스를 간소화할 수 있고 공정 비용을 절감할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시예에 의한 패키지 기판을 도시한 단면도.
도 2는 도 1의 패키지 기판을 상부(T)에서 본 A 부분의 확대도로서 매립 회로 패턴과 돌출 회로 패턴의 폭을 비교하기 위한 도면.
도 3은 본 발명의 제2 실시예에 의한 패키지 기판을 도시한 단면도.
도 4는 도 3의 패키지 기판을 상부(T)에서 본 B 부분의 확대도로서 매립 회로 패턴과 돌출 회로 패턴의 폭을 비교하기 위한 도면.
도 5a 내지 도 5g는 본 발명의 제1 실시예에 의한 패키지 기판을 제조하기 위한 방법을 도시한 공정 단면도.
도 6a 내지 도 6i는 본 발명의 제2 실시예에 의한 패키지 기판을 제조하기 위한 방법을 도시한 공정 단면도.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, "제1", "제2", "일면". "타면" 등의 용어는, 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시예에 의한 패키지 기판
도 1은 본 발명의 제1 실시예에 의한 패키지 기판을 도시한 단면도이다.
도 1에 도시된 본 발명의 제1 실시예에 의한 패키지 기판(100)은, 일면에 매립된 제1 회로 패턴(104a, 104b)을 포함하는 절연층(102), 및 상기 매립된 제1 회로 패턴(104a, 104b) 중 일부(104a)의 상부에 돌출된 돌출 회로 패턴(106)을 포함한다.
본 발명의 제1 실시예에 의한 패키지 기판(100)은, 상기 절연층(102)의 타면에 형성된 제2 회로 패턴(110), 상기 제1 회로 패턴(104a, 104b)과 상기 제2 회로 패턴(110)을 전기적으로 연결하는 비아(112), 및 상기 제1 회로 패턴(104a, 104b)의 일부 및 상기 절연층(102)의 상부면 중 일부를 덮고, 상기 제2 회로 패턴(110)의 일부 및 상기 절연층(102)의 하부면 중 일부를 덮는 솔더 레지스트층(114)을 더 포함한다. 참조번호 113은 비아(112) 및 제2 회로 패턴(110)을 형성하기 위해 사용된 시드층이다.
도 1에 도시된 본 발명의 제1 실시예에 의한 패키지 기판(100)은 절연층(102)의 상부 및 하부에 각각 매립된 제1 회로 패턴(104a, 104b)과 제2 회로 패턴(110)이 형성되어 있는 2층의 회로 패턴을 포함하지만, 이는 하나의 실시예일 뿐, 본 발명의 실시예에 의한 패키지 기판은 다수의 절연층 및 다층의 매립된 회로 패턴을 포함할 수 있다.
상기 절연층(102)으로서 통상의 수지 절연재가 사용될 수 있다. 상기 절연층(102)으로서 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그 또는 ABF(Ajinomoto Build up Film)가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 상기 제1 회로 패턴(104a, 104b) 및 제2 회로 패턴(110)은 회로 기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 일반적이다.
또한, 상기 솔더 레지스트층(114)은 최외층 회로를 보호하는 기능을 하며, 전기적 절연을 위해 형성되고, 솔더 레지스트 잉크, 솔더 레지스트 필름 등으로 구성될 수 있으며, 적용 목적에 따라 열경화성 수지나 감광성 수지와 같은 절연재로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 1에 도시된 본 발명의 일 실시예에 의한 패키지 기판(100)에는, 전자소자(미도시)가 실장될 면에 매립된 구조의 매립된 제1 회로 패턴(104a, 104b)과 돌출된 구조의 돌출 회로 패턴(106)이 같이 구현되어 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있다.
또한, 도 1에 도시된 본 발명의 일 실시예에 의한 패키지 기판(100)에서 돌출 회로 패턴(106)이 형성되어 있지 않은 매립된 제1 회로 패턴(104b)은 신호선으로서 사용되며, 미세 회로가 밀집되는 영역을 형성한다.
상기 매립된 제1 회로 패턴(104a, 104b)의 표면은 상기 절연층(102)의 표면과 동일 평면상에 형성되어 있고, 상기 돌출 회로 패턴(106)은 약 10㎛ 이내로 매립된 제1 회로 패턴(104a)의 상부로 돌출되어, 절연층(102)과 단차가 형성된다.
또한, 도 2를 참조하면, 상기 돌출 회로 패턴(106)의 폭(Wa)은 상기 매립된 제1 회로 패턴(104a, 104b)의 폭(Wb)보다 넓다.
상기 돌출 회로 패턴(106)은 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용된다. 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용되기 위해서는, 패드의 폭이 적어도 40㎛ 이상이 되어야 하기 때문에, 상기 돌출 회로 패턴(106)의 폭(Wa)을 신호선으로서 사용되는 상기 매립된 제1 회로 패턴(104b)의 폭(Wb)보다 넓게 형성한다.
본 발명의 일 실시예에 의한 패키지 기판(100)에 의하면, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴이 같이 구현되어 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있다.
제2 실시예에 의한 패키지 기판
도 3은 본 발명의 제2 실시예에 의한 패키지 기판을 도시한 단면도이다.
도 3에 도시된 본 발명의 제2 실시예에 의한 패키지 기판(200)은, 돌출 회로 패턴(106)의 상부에 형성된 표면 처리층(108)을 더 포함한다는 점만 제외하곤, 도 1에 도시된 본 발명의 제1 실시예에 의한 패키지 기판(100)과 동일하다.
따라서, 도 1에 도시된 본 발명의 제1 실시예에 의한 패키지 기판(100)과 중복되는 구성요소에 대한 설명은 생략하기로 한다.
본 발명의 제2 실시예에 의한 패키지 기판(200)은, 돌출 회로 패턴(106)의 상부에 표면 처리층(108)이 더 형성되어 있다.
상기 표면 처리층(108)은 상기 돌출 회로 패턴(106)의 표면의 산화를 방지하고 솔더링 특성을 향상시키기 위한 것으로, 니켈(Ni)/금(Au), 니켈(Ni)/팔라듐(Pd)/금(Au) 또는 주석(Tin) 전기 도금 등 여러 표면 처리 공법을 실시하여 형성될 수 있고, OSP(Organic Solderability Preservative)와 같은 표면 처리를 실시하여 형성될 수도 있다.
도 3에 도시된 본 발명의 제2 실시예에 의한 패키지 기판(200)에는, 전자소자(미도시)가 실장될 면에 매립된 구조의 매립된 제1 회로 패턴(104a, 104b)과 돌출된 구조의 돌출 회로 패턴(106)이 같이 구현되어 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있다.
또한, 도 3에 도시된 본 발명의 제2 실시예에 의한 패키지 기판(200)에서 돌출 회로 패턴(106)이 형성되어 있지 않은 매립된 제1 회로 패턴(104b)은 신호선으로서 사용되며, 미세 회로가 밀집되는 영역을 형성한다.
상기 매립된 제1 회로 패턴(104a, 104b)의 표면은 상기 절연층(102)의 표면과 동일 평면상에 형성되어 있고, 상기 돌출 회로 패턴(106)은 약 10㎛ 이내로 매립된 제1 회로 패턴(104a)의 상부로 돌출되어, 절연층(102)과 단차가 형성된다.
도 3에 도시된 본 발명의 제2 실시예에 의한 패키지 기판(200)에 있어서, 돌출된 회로 패턴(106)의 상부에는 니켈(Ni)/금(Au)이 전기 도금된 표면 처리층(108)이 형성되어 있다. 도 3에는 표면 처리층(108)이 하나의 층으로 표시되어 있으나, 실제로는 니켈(Ni)/금(Au)이 2중으로 도금 처리되어 있다.
도 4를 참조하면, 상기 돌출 회로 패턴(106) 및 표면 처리층(108)의 폭(Wa)은 상기 매립된 제1 회로 패턴(104a, 104b)의 폭(Wb)보다 넓다.
상기 돌출 회로 패턴(106)은 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용된다. 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용되기 위해서는, 패드의 폭이 적어도 40㎛ 이상이 되어야 하기 때문에, 상기 돌출 회로 패턴(106) 및 표면 처리층(108)의 폭(Wa)을 신호선으로서 사용되는 상기 매립된 제1 회로 패턴(104b)의 폭(Wb)보다 넓게 형성한다.
또한, 추후 본 발명의 일 실시예에 의한 패키지 기판 제조 방법에서 살펴볼 바와 같이, 시드층 상부에 표면 처리층(108)이 형성되어 있고, 금도금된 표면 처리층(108)을 에칭 레지스트로 사용하여 표면 처리층(108)이 형성되어 있지 않은 시드층을 제거하는 경우, 표면 처리층(108)을 에칭 레지스트로 사용하면 표면 처리층(108) 하부의 돌출 회로 패턴(106)의 측면이 에칭되어, 돌출 회로 패턴(106)의 폭이 좁아지기 때문에, 이를 감안하여, 상기 돌출 회로 패턴(106)의 폭(Wa)은 상기 매립된 제1 회로 패턴(104b)의 폭(Wb)보다 넓게 형성된다.
본 발명의 제2 실시예에 의한 패키지 기판(200)에 의하면, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴이 같이 구현되어 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있다.
제1 실시예에 의한 패키지 기판을 제조하기 위한 방법
도 5a 내지 도 5g는 도 1에 도시된 본 발명의 제1 실시예에 의한 패키지 기판을 제조하기 위한 방법을 도시한 공정 단면도이다.
우선, 도 5a에 도시된 바와 같이, 제1 시드층(504a, 504b)이 적층되어 있는 캐리어 기판(505)을 준비하고, 회로 형성 공정을 통해, 제1 시드층(504a)에 제1 회로층(506)을 형성한다.
상기 제1 시드층(504a, 504b)은 회로 기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 일반적이다.
상기 캐리어 기판(505)은 절연재(500)의 양면에 동박층(502a, 502b)이 적층되어 있는 기판이다. 상기 제1 시드층(504a)과 상기 동박층(502a)은 서로 분리가능하고, 상기 제1 시드층(504b)과 상기 동박층(502b)은 서로 분리가능하다.
본 발명의 실시예에서는 캐리어 기판(505)의 일면 상에 제1 회로층(506)을 형성하는 것을 도시하였지만, 캐리어 기판(505)의 양면 상에 제1 회로층(506)을 형성하는 것도 역시 가능할 것이다.
다음, 도 5b에 도시된 바와 같이, 상기 제1 회로층(506)이 매립되도록 절연층(508)을 적층하고, 상기 제1 회로층(506)의 일부가 노출되도록 상기 절연층(506)의 일부를 제거한다.
다음, 도 5c에 도시된 바와 같이, 상기 절연층(508)의 상부면과 상기 제1 회로층(506)이 노출된 부분에 제2 시드층(510)을 형성하고, 상기 제2 시드층(510)을 전기 도금용 시드층으로 사용하여 전기 도금을 실시하여 상기 제1 회로층(506)의 일부와 전기적으로 연결되는 비아(514)를 포함하는 제2 회로층(512, 514)을 형성한다.
상기 제2 시드층(510)은 전기 도금을 수행하기 위해 형성하는 것으로, 전도성 금속이면 제한 없이 사용 가능하나, 구리를 사용하는 것이 전형적이다.
다음, 도 5d에 도시된 바와 같이, 제1 시드층(504a)과 동박층(502a)을 분리하여, 매립 패턴 기판(515)을 준비한다. 도 5d에 도시된 매립 패턴 기판(515)은 도 5c에서 제1 시드층(504a)과 동박층(502a)을 분리하여 형성된 기판의 상하를 거꾸로 뒤집은 것이다.
다음, 도 5e에 도시된 바와 같이, 제1 시드층(504a) 및 제2 시드층(510)을 부분적으로 제거하기 위하여 에칭 레지스트(516)를 형성한다.
다음, 도 5f에 도시된 바와 같이, 에칭을 실시한 후 에칭 레지스트(516)를 제거하여, 절연층(508)에 매립된 제1 회로 패턴(506a, 506b), 제1 회로 패턴(506a, 506b) 중 일부(506a)의 상부에 돌출된 돌출 회로 패턴(518), 제2 회로 패턴(522, 523), 및 제1 회로 패턴(506a, 506b)과 제2 회로 패턴(522, 523)을 연결하는 비아(520)를 형성한다.
도 5f를 참조하면, 상기 돌출 회로 패턴(518)의 폭(Wa)은 상기 매립된 제1 회로 패턴(506a, 506b)의 폭(Wb)보다 넓다.
상기 돌출 회로 패턴(518)은 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용된다. 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용되기 위해서는, 패드의 폭이 적어도 40㎛ 이상이 되어야 하기 때문에, 상기 돌출 회로 패턴(518)의 폭(Wa)을, 상기 매립된 제1 회로 패턴(506a, 506b)의 폭(Wb)보다 넓게 형성한다.
따라서, 도 5e에서, 제1 시드층(504a) 및 제2 시드층(510)을 부분적으로 제거하기 위하여 에칭 레지스트(516)를 형성할 때, 상기 돌출 회로 패턴(518)의 폭(Wa)이 상기 매립된 제1 회로 패턴(506a, 506b)의 폭(Wb)보다 넓도록, 에칭 레지스트(516)를 형성한다.
다음, 도 5g에 도시된 바와 같이, 솔더 마스킹 공정을 통해, 상기 제1 회로 패턴(506a, 506b)의 일부 및 상기 절연층(508)의 상부면 중 일부를 덮고, 상기 제2 회로 패턴(522, 523)의 일부 및 상기 절연층(508)의 하부면 중 일부를 덮는 솔더 레지스트층(524)을 형성하여, 패키지 기판(530)을 형성한다.
본 발명의 실시예에 의한 패키지 기판 제조 방법에 의하면, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴을 같이 구현할 수 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있는 패키지 기판을 제조할 수 있다.
제2 실시예에 의한 패키지 기판을 제조하기 위한 방법
도 6a 내지 도 6i는 도 3에 도시된 본 발명의 제2 실시예에 의한 패키지 기판을 제조하기 위한 방법을 도시한 공정 단면도이다.
기본 공정은 2 레이어 임베디드 트레이스(2L Embedded Trace) 구조 제품의 프로세스에 준한다. 종래의 2 레이어 임베디드 트레이스 구조를 갖는 패키지 기판의 경우, 캐리어 기판의 분리 후 바로 상부 및 하부의 시드층을 에칭하여 패턴 형성을 완료하지만, 본 실시예에서는 매립된 회로 패턴 쪽의 구리 시드층을 활용하여 테일리스(tailless) 가능한 전기 도금 공정을 구현한다.
우선, 도 6a에 도시된 바와 같이, 제1 시드층(604a, 604b)이 적층되어 있는 캐리어 기판(605)을 준비하고, 회로 형성 공정을 통해, 제1 시드층(604a)에 제1 회로층(606)을 형성한다.
상기 캐리어 기판(605)은 절연재(600)의 양면에 동박층(602a, 602b)이 적층되어 있는 기판이다. 상기 제1 시드층(604a)과 상기 동박층(602a)은 서로 분리가능하고, 상기 제1 시드층(604b)과 상기 동박층(602b)은 서로 분리가능하다.
다음, 도 6b에 도시된 바와 같이, 상기 제1 회로층(606)이 매립되도록 절연층(608)을 적층하고, 상기 제1 회로층(606)의 일부가 노출되도록 상기 절연층(608)의 일부를 제거한다.
다음, 도 6c에 도시된 바와 같이, 상기 절연층(608)의 상부면과 상기 제1 회로층(606)이 노출된 부분에 제2 시드층(610)을 형성하고, 상기 제2 시드층(610)을 전기 도금용 시드층으로 사용하여 전기 도금을 실시하여 상기 제1 회로층(606)의 일부와 전기적으로 연결되는 비아(614)를 포함하는 제2 회로층(612, 614)을 형성한다.
다음, 도 6d에 도시된 바와 같이, 제1 시드층(604a)과 동박층(602a)을 분리하여, 매립 패턴 기판(615)을 준비한다. 도 6d에 도시된 매립 패턴 기판(615)은 도 6c에서 제1 시드층(604a)과 동박층(602a)을 분리하여 형성된 기판의 상하를 거꾸로 뒤집은 것이다.
다음, 도 6e에 도시된 바와 같이, 제1 시드층(604a)의 표면 중 표면 처리가 필요한 부분만 노출되도록 드라이 필름(DF)과 같은 도금 레지스트(616)를 이용하여 마스킹 공정을 진행한다. 하부면의 경우, OSP 볼 패드를 위해 전면 마스킹한다.
다음, 도 6f에 도시된 바와 같이, 상기 제1 시드층(604a)을 전기 도금용 시드층으로 사용하여 전기 도금을 실시하여 상기 노출된 제1 시드층(604a)의 표면에 표면 처리층(618)을 형성한다. 상기 표면 처리층(618)은 니켈(Ni)/금(Au), 니켈(Ni)/팔라듐(Pd)/금(Au) 또는 주석(Tin) 전기 도금 등 여러 표면 처리 공법을 실시하여 형성될 수 있다.
제1 회로층(606)과 제2 회로층(612, 614)은 구리로 된 제1 및 제2 시드층(604a, 610)에 의해 전체가 연결된 상태이고 전기 도금을 이용하여 제1 및 제2 시드층(604a, 610)을 통해 원하는 부분에 도금이 가능하기 때문에, 표면 처리층을 원하는 부분에 형성할 수 있다. 도금되는 영역은 도금 이전, 즉 도 6e에서 도금 레지스트(616)가 덮여 있지 않은 영역이다.
다음, 도 6g에 도시된 바와 같이, 상기 도금 레지스트(616)를 모두 제거한다.
다음, 도 6h에 도시된 바와 같이, 상기 제1 시드층(604a) 중 상기 표면 처리층(618)이 형성되지 않은 부분을 제거하여, 상기 절연층(608)에 매립된 제1 회로 패턴(606a, 606b) 및 상기 제1 회로 패턴(606a, 606b)의 일부(606a)의 상부에 돌출된 돌출 회로 패턴(620)을 형성한다. 또한, 상기 제2 시드층(610) 중 일부를 제거하여 제2 회로 패턴(613, 622, 624)을 형성한다. 상기 매립된 제1 회로 패턴(606a, 606b)의 표면은 상기 절연층(608)의 상부면과 동일 평면상에 형성된다.
상기 돌출 회로 패턴(620)은 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용된다. 와이어 본딩을 위한 와이어 본딩 패드 또는 플립 칩 본딩을 위한 범프 패드로 사용되기 위해서는, 패드의 폭이 적어도 40㎛ 이상이 되어야 하기 때문에, 상기 돌출 회로 패턴(620) 및 표면 처리층(618)의 폭(Wa)을, 상기 매립된 제1 회로 패턴(606a, 606b)의 폭(Wb)보다 넓게 형성한다.
또한, 도 6h에서, 표면 처리층(618)은 니켈(Ni)/금(Au) 도금층으로 형성되어 있다. 금(Au)은 에칭액에 의해 제거되지 않아 에칭 레지스트와 같은 역할을 할 수 있기 때문에, 금으로 형성된 표면 처리층(618)을 에칭 레지스트로 이용하여 제1 시드층(604a) 중 표면 처리층(618)이 형성되어 있지 않은 부분을 제거한다.
표면 처리층(608)을 에칭 레지스트로 이용하는 경우 표면 처리층(608) 하부의 돌출 회로 패턴(620)의 측면이 에칭되어, 돌출 회로 패턴(620)의 폭이 좁아지기 때문에, 이를 감안하여, 상기 돌출 회로 패턴(620)의 폭(Wa)은 상기 매립된 제1 회로 패턴(606a, 606b)의 폭(Wb)보다 더 넓게 형성한다.
표면 처리층(618)이 금 도금층으로 형성되어 있지 않은 경우에는, 별도로 에칭 레지스트를 형성한 후 제1 시드층(604a) 중 표면 처리층(618)이 형성되어 있지 않은 부분을 제거할 수 있다.
다음, 도 6i에 도시된 바와 같이, 솔더 마스킹 공정을 통해, 상기 제1 회로 패턴(606a, 606b)의 일부 및 상기 절연층(608)의 상부면 중 일부를 덮고, 상기 제2 회로 패턴(613, 622, 624)의 일부 및 상기 절연층(608)의 하부면 중 일부를 덮는 솔더 레지스트층(626)을 형성하여, 패키지 기판(630)을 형성한다.
본 발명의 실시예에 의한 패키지 기판 제조 방법에 의하면, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴을 같이 구현할 수 있기 때문에, 플립 칩과 와이어 본딩용 칩을 동시에 실장할 수 있고, 미세 회로 패턴을 형성할 수 있는 패키지 기판을 제조할 수 있다.
또한, 본 발명의 실시예에 의한 패키지 기판 제조 방법에 의하면, 매립된 제1 회로 패턴(606a, 606b)을 형성하기 위하여 사용된 제1 시드층(604a)을 활용하여 전기 도금을 위한 별도의 시드층 형성 없이 그리고 별도의 도금 인입선 없이 표면 처리가 필요한 부분인 돌출된 회로 패턴(620)의 상부에 표면 처리층(618)을 형성하기 때문에, 기존의 테일리스(tailless) 공법 대비 프로세스를 간소화할 수 있고 공정 비용을 절감할 수 있다.
본 발명의 실시예에 의한 패키지 기판 및 제조 방법에 의하면, 매립되는 회로 패턴의 구조를 이용하여 L/S(라인/스페이스: 회로 패턴의 폭/ 회로 패턴의 간격) 20/20㎛ 이하의 미세 회로 구현이 가능하고, 표면 처리가 필요한 부분에 별도의 도금 인입선 없이 테일리스(tailess) 공법이 공정 추가 없이 가능하므로, 프로세스의 간소화 및 공정 비용을 절감할 수 있다.
또한, 본 발명의 실시예에 의한 패키지 기판 및 제조 방법에 의하면, 전자소자가 실장될 면에 매립된 구조의 회로 패턴과 돌출된 구조의 회로 패턴을 같이 구현할 수 있기 때문에, 테일리스 설계 구현 요구가 많은 플립 칩과 와이어 본딩 칩이 동시에 실장되는 하이브리드 플립칩 제품이나 와이어 본딩 제품에 활용도가 높다.
이상 본 발명을 구체적인 실시예를 통하여 상세하게 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 530, 630 : 패키지 기판
102, 508, 608 : 절연층 104a, 104b : 매립된 제1 회로 패턴
106, 518, 620 : 돌출 회로 패턴 108, 618 : 표면 처리층
110, 522, 622 : 제2 회로 패턴 112, 514, 520, 614, 624 : 비아
113, 510, 523, 610, 613 : 제2 시드층
114, 524, 626 : 솔더 레지스트 층 500, 600 : 절연재
502a, 502b, 602a, 602b : 동박층 504a, 504b, 604a, 604b : 제1 시드층
505, 605 : 캐리어 기판 506, 606 : 제1 회로층
512, 612 : 제2 회로층 515, 615 : 매립 패턴 기판
516 : 에칭 레지스트 616 : 도금 레지스트

Claims (13)

  1. 일면에 매립된 제1 회로 패턴을 포함하는 절연층; 및
    상기 매립된 제1 회로 패턴 중 일부의 상부에 돌출된 돌출 회로 패턴을 포함하고,
    상기 돌출 회로 패턴의 폭은 상기 매립된 제1 회로 패턴의 폭보다 넓은 패키지 기판.
  2. 청구항 1에 있어서,
    상기 돌출 회로 패턴의 상부에 형성된 표면 처리층을 더 포함하는 패키지 기판.
  3. 청구항 1에 있어서,
    상기 매립된 제1 회로 패턴의 표면은 상기 절연층의 표면과 동일 평면상에 형성된 패키지 기판.
  4. 청구항 1에 있어서,
    상기 절연층의 타면에 형성된 제2 회로 패턴을 더 포함하는 패키지 기판.
  5. 청구항 4에 있어서,
    상기 제1 회로 패턴과 상기 제2 회로 패턴을 전기적으로 연결하는 비아를 더 포함하는 패키지 기판.
  6. 청구항 5에 있어서,
    상기 제1 회로 패턴의 일부 및 상기 절연층의 일면 중 일부를 덮고, 상기 제2 회로 패턴의 일부 및 상기 절연층의 타면 중 일부를 덮는 솔더 레지스트층을 더 포함하는 패키지 기판.
  7. (A) 일면에 매립된 제1 회로층이 형성되어 있는 절연층, 및 상기 절연층의 일면과 상기 제1 회로층의 노출된 부분의 상부에 형성되고 상기 매립된 제1 회로층의 형성시 전기 도금용 시드층으로 사용된 제1 시드층을 포함하는 매립 패턴 기판을 준비하는 단계; 및
    (B) 상기 제1 시드층을 부분적으로 제거하여, 상기 절연층에 매립된 제1 회로 패턴 및 상기 제1 회로 패턴의 상부에 돌출된 돌출 회로 패턴을 형성하는 단계를 포함하고,
    상기 돌출 회로 패턴의 폭은 상기 매립된 제1 회로 패턴의 폭보다 넓은 패키지 기판 제조 방법.
  8. 청구항 7에 있어서,
    상기 매립된 제1 회로 패턴의 표면은 상기 절연층의 표면과 동일 평면상에 형성되는 패키지 기판 제조 방법.
  9. 청구항 7에 있어서,
    상기 단계 (A)와 상기 단계 (B) 사이에,
    상기 제1 시드층의 표면 중 표면 처리가 필요한 부분만 노출되도록 도금 레지스트를 이용하여 마스킹 공정을 진행하는 단계;
    상기 제1 시드층을 전기 도금용 시드층으로 사용하여 전기 도금을 실시하여 상기 노출된 제1 시드층의 표면에 표면 처리층을 형성하는 단계; 및
    상기 도금 레지스트를 제거하는 단계를 더 포함하고,
    상기 단계 (B)는, 상기 제1 시드층 중 상기 표면 처리층이 형성되지 않은 부분을 제거하는 단계를 포함하는 패키지 기판 제조 방법.
  10. 청구항 7에 있어서,
    상기 단계 (A)는,
    (A1) 상기 제1 시드층이 적층된 캐리어 기판을 준비하는 단계;
    (A2) 상기 제1 시드층 상에 상기 제1 회로층을 형성하는 단계;
    (A3) 상기 제1 회로층이 매립되도록 상기 절연층을 적층하는 단계; 및
    (A4) 상기 캐리어 기판과 상기 제1 시드층을 분리하여 상기 매립 패턴 기판을 준비하는 단계를 포함하는 패키지 기판 제조 방법.
  11. 청구항 10에 있어서,
    상기 단계 (A3)과 상기 단계 (A4) 사이에,
    (A3-1) 상기 제1 회로층의 일부가 노출되도록 상기 절연층의 일부를 제거하는 단계;
    (A3-2) 상기 절연층의 타면과 상기 제1 회로층이 노출된 부분에 제2 시드층을 형성하는 단계; 및
    (A3-3) 상기 제2 시드층을 전기 도금용 시드층으로 사용하여 전기 도금을 실시하여 상기 제1 회로층의 일부와 전기적으로 연결되는 비아를 포함하는 제2 회로층을 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
  12. 청구항 11에 있어서,
    상기 단계 (B)는 상기 제2 시드층 중 일부를 제거하여 제2 회로 패턴을 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
  13. 청구항 12에 있어서,
    상기 단계 (B) 이후에,
    상기 제1 회로 패턴의 일부 및 상기 절연층의 일면 중 일부를 덮고, 상기 제2 회로 패턴의 일부 및 상기 절연층의 타면 중 일부를 덮는 솔더 레지스트층을 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
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