KR20090106708A

KR20090106708A - 고밀도 회로기판 및 그 형성방법

Info

Publication number: KR20090106708A
Application number: KR1020080032013A
Authority: KR
Inventors: 강명삼
Original assignee: 삼성전기주식회사
Priority date: 2008-04-07
Filing date: 2008-04-07
Publication date: 2009-10-12
Also published as: KR100966336B1; JP2009253261A; US20090250260A1; CN101557674A

Abstract

본 발명은 미세회로패턴을 기판 상부 내측에 함침시킴으로써 회로의 밀도를 높이기 위한 고밀도 회로기판 및 그 제조방법에 관한 것이다.

본 발명에 따른 고밀도 회로기판은, 상하부 내측에 미세회로패턴이 함침된 기판; 상기 기판 상하부의 미세회로패턴을 서로 전기적으로 도통시키도록 상기 기판 내부에 형성된 비아; 상기 기판 상부의 미세회로패턴 상에 형성된 패드; 및 상기 기판의 상하부 상에 형성된 솔더 레지스트;를 포함한다. 이에 따라, 회로패턴을 미세피치화 시킬 수 있으며, 기판과 회로패턴의 밀착도를 증가시켜 신뢰성을 향상시킬 수 있다.

미세회로패턴, 고밀도, 함침, 회로패턴, 회로 이격간격

Description

고밀도 회로기판 및 그 형성방법{HIGH DENSITY SUBSTRATE AND MANUFACTURING METHOD THEREOF}

본 발명은 고밀도 회로기판 및 그 형성방법에 관한 것으로, 보다 자세하게는 기판 상부에 형성되는 미세회로패턴을 기판 상부 내측에 함침시키며, 패드를 범프로 사용하는 고밀도 회로기판 및 그 형성방법에 관한 것이다.

최근, 전자기기에 사용되는 반도체집적회로의 고밀도, 고집적화에 따라, 반도체집적회로 전극단자의 다핀 및 반도체집적회로가 실장될 회로기판의 미세피치(fine pitch)화가 급속하게 진행되고 있다.

이러한 반도체집적회로를 회로기판 상에 실장하는 기술로는, 배선지연을 적게 하기 위해 플립칩(flip chip) 실장이 널리 이용된다. 이때, 플립칩 실장은, 회로기판의 패드 상에 솔더 범프(solder bump)를 형성한 후, 플립칩의 전극단자를 솔더 범프 상에 위치시켜 접합되는 것이 일반적이다.

그러나, 전극단자 수가 점차 증가되는 차세대 반도체집적회로를 회로기판에 실장하기 위해서는, 회로기판에 100㎛ 이하의 미세피치에 대응한 범프를 형성할 필요가 있는데, 현재의 솔더 범프 형성기술로는 이에 적응하기가 어렵다.

또한, 반도체집적회로의 집적도가 증가되어 이를 실장하기 위한 회로기판도 미세피치를 갖는 회로패턴으로 형성되어야 한다.

본 발명은 고밀도의 회로패턴을 갖는 회로기판에 관한 것으로, 기판 상부에 형성되는 미세회로패턴을 기판 상부 내측에 함침시키며, 패드를 범프로 사용함으로써, 회로패턴을 미세피치화 시킬 수 있으며 기판과 회로패턴의 밀착도를 증가시켜 신뢰성을 향상시킬 수 있는 고밀도 회로기판 및 그 형성방법을 제공하는데 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 이루어진 것으로, 본 발명의 제1 실시예에 따른 고밀도 회로기판은, 상하부 내측에 미세회로패턴이 함침된 기판; 상기 기판 상하부의 미세회로패턴을 서로 전기적으로 도통시키도록 상기 기판 내부에 형성된 비아; 상기 기판 상부의 미세회로패턴 상에 형성된 패드; 및 상기 기판의 상하부 상에 형성된 솔더 레지스트;를 포함한다. 이에 따라, 회로패턴을 미세피치화 시킬 수 있으며, 기판과 회로패턴의 밀착도를 증가시켜 신뢰성을 향상시킬 수 있 다.

이때, 상기 미세회로패턴은 15㎛ 이하의 폭을 가지며, 상기 미세회로패턴, 패드 및 비아는 Cu 또는 Ag로 형성될 수 있다.

또한, 상기 패드는 70㎛ 이하의 폭을 가지며, 상기 패드의 상부는 상기 기판의 외부로 노출시킬 수 있다.

특히, 상기 솔더 레지스트는 상기 패드의 높이와 동일한 높이를 갖도록 형성시키거나, 상기 패드의 높이보다 낮은 높이로 형성시킬 수 있다. 또한, 상기 기판 하부의 솔더 레지스트는, 기판 하부의 미세회로패턴 하부가 오픈시킬 수 있다.

그리고, 상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 본 발명의 고밀도 회로기판 형성방법은, 기판 상하부 내측에 미세회로패턴을 함침시키는 단계; 상기 기판 하부의 미세회로패턴이 노출되도록 비아홀을 형성하고, 상기 기판 상부에 패드가 형성될 영역 및 비아홀을 오픈시키기 위한 드라이 필름 패턴을 형성하는 단계; 도금공정을 진행하여 상기 비아홀을 매립하고 패드를 형성하는 단계; 및 상기 드라이 필름 패턴을 제거한 후, 상기 기판 상하부에 상기 패드 상부가 노출되도록 솔더 레지스트를 형성하는 단계;를 포함한다.

이때, 상기 기판 상하부 내측에 미세회로패턴을 함침시키는 단계는, 접합층을 중심으로 상하부에 제1 및 제2 동박적층부를 접합시키는 단계; 상기 제1 및 제2 동박적층부 상에 미세회로패턴을 형성하는 단계; 및 상기 제1 및 제2 동박적층부를 접합층으로부터 분리시켜 각각 상하 반전시키고, 기판을 중심으로 가압하여 상기 기판 상하부 내측에 상기 미세회로패턴을 함침시키는 단계;를 포함할 수 있다.

또한, 상기 제1 및 제2 동박적층부는 제1 구리막, 이종메탈층 및 제2 구리막을 순차 적층시켜 형성하며, 상기 미세회로패턴은 15㎛ 이하의 폭을 갖도록 형성하고, 상기 미세회로패턴 및 패드는 Cu 또는 Ag를 사용하여 형성할 수 있다.

또한, 상기 비아홀은 레이저 가공법 또는 식각 공정을 이용하여 형성할 수 있으며, 상기 비아홀을 형성한 후에, 디스미어 공정을 진행하는 단계를 더 포함할 수 있다.

그리고, 상기 드라이 필름 패턴을 형성하기 이전에, 금속 시드층을 형성하는 단계를 더 포함할 수 있으며, 상기 금속 시드층은 Cu 또는 Ag를 사용하여 형성할 수 있다. 이때, 상기 드라이 필름 패턴을 제거한 후, 상기 드라이 필름 패턴 하부에 형성된 금속 시드층을 제거하는 단계를 더 포함할 수 있다.

이때, 상기 패드는 70㎛ 이하의 폭을 갖도록 형성할 수 있다.

또한, 상기 솔더 레지스트를 형성한 후, 상기 패드 상에 형성된 솔더 레지스트를 제거하기 위한 식각공정을 진행하는 단계를 더 포함할 수 있으며, 상기 식각공정은 플라즈마 식각공정, 습식 식각공정 또는 반응성 이온 식각공정 중 선택된 어느 하나의 식각공정을 이용할 수 있다.

상기 솔더 레지스트는 상기 패드의 높이와 동일한 높이를 갖거나 상기 패드의 높이보다 낮은 높이를 갖도록 형성할 수 있다.

한편, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 고밀도 회로기판은, 내측에 회로패턴이 다수의 층으로 형성되고, 상하부 내측에 미세회로패턴 이 함침된 기판; 상기 미세회로패턴을 서로 전기적으로 도통시키도록 각 층의 회로패턴과 연결된 비아; 상기 기판 상부의 미세회로패턴 상에 형성된 패드; 및 상기 패드의 상부를 노출시키며, 기판의 상하부 상에 형성된 솔더 레지스트;를 포함할 수 있다.

아울러, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 고밀도 회로기판의 형성방법은, 내부에 다수 층의 회로패턴이 형성된 기판의 상하부 내측에 미세회로패턴을 함침시키는 단계; 상기 기판 하부의 미세회로패턴이 노출되도록 비아홀을 형성하고, 상기 기판 상부에 패드가 형성될 영역 및 비아홀을 오픈시키기 위한 드라이 필름 패턴을 형성하는 단계; 도금공정을 진행하여 상기 비아홀을 매립하고 패드를 형성하는 단계; 및 상기 드라이 필름 패턴을 제거한 후, 상기 기판 상하부에 상기 패드 상부가 노출되도록 솔더 레지스트를 형성하는 단계;를 포함할 수 있다.

본 발명에 따른 고밀도 회로기판 및 그 형성방법은, 기판 상부에 형성되는 미세회로패턴을 기판 상부 내측에 함침시키고, 기판 상부에 형성된 패드를 범프로 사용함으로써, 회로패턴을 미세피치화 시킬 수 있는 효과가 있다.

또한, 본 발명은, 회로패턴을 기판 내에 함침시켜 기판과의 접착력을 향상시킴으로써, 회로패턴이 기판과 분리되는 현상을 방지함에 따라, 신뢰성을 향상시킬 수 있는 효과가 있다.

본 발명에 따른 고밀도 회로기판의 구성과 형성방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.

제1 실시예

이하, 관련도면을 참조하여 본 발명의 제1 실시예에 따른 고밀도 회로기판의 구성 및 형성방법에 대하여 보다 상세히 설명하면 다음과 같다.

도 1은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 단면 사시도이고, 도 2는 본 발명의 제1 실시예에 따른 고밀도 회로기판의 사시도이며, 도 3은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 평면도이다.

우선, 도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 고밀도 회로기판(100)은, 기판(110)과, 상기 기판(110) 상하부 내측에 함침된 상부 및 하부 미세회로패턴(120, 130)과, 상기 상부 및 하부 미세회로패턴(120, 130)을 전기적으로 도통시키기 위한 비아(140)와, 상부 미세회로패턴(120) 상에 형성된 패드(150) 및 기판(110) 상하부에 형성된 솔더 레지스트(160)를 포함할 수 있다.

특히, 도 2에 도시한 바와 같이, 상기 상부 미세회로패턴(120)은 상기 기 판(110)의 상부면 상에 접착 형성되는 것이 아니라, 상부 내측에 함침되어 형성됨으로써, 기판(110)과의 밀착력이 증가하게 된다.

이에 따라, 상기 상부 미세회로패턴(120)은 점차 고밀도를 만족하기 위하여 폭이 좁아지지만 기판(110)의 상부 내측에 함침됨에 따라, 접착면적이 증가하게 되어 상기 기판(110)으로부터 분리되는 현상을 방지할 수 있으며, 두께를 줄일 수 있다.

또한, 상기 상부 미세회로패턴(120)의 상부에 형성된 패드(150)는 상기 솔더 레지스트(160)의 높이와 동일하거나 높게 형성될 수 있다. 이에 따라, 상기 패드(150)가 외부로 노출되고 소정의 높이를 갖게 됨으로써, 상기 패드(150)를 범프로 사용할 수 있다.

즉, 상기 고밀도 회로기판(100)의 상부에 플립칩과 같은 고집적화된 부품을 실장할 경우, 솔더 범프와 같은 추가적인 접착수단 없이 상기 패드(150)를 범프로 사용함으로써, 공정이 단순해지고 제조비용을 줄일 수 있다.

이때, 본 발명의 제1 실시예에 따른 고밀도 회로기판(100)의 평면을 나타낸 도 3에 도시한 바와 같이, 상기 상부 미세회로패턴(120)은 15㎛ 이하의 미세 패턴을 갖을 수 있다.

또한, 상기 패드(150)는 70㎛ 이하의 크기로 형성할 수 있으며, 상기 패드(150)와 이웃하는 상부 미세회로패턴(120) 또는 패드(150) 사이의 이격거리는 최소 15㎛ 이상의 이격거리를 갖는 것이 바람직하다.

이때, 상기 패드(150)와 이웃하는 상부 미세회로패턴(120) 또는 패드(150) 사이의 이격거리를 확보하는 이유는, 상기 패드(150) 및 상부 미세회로패턴(120)이 도전성 물질로 형성되기 때문에, 이웃하는 패드(150) 또는 상부 미세회로패턴(120)에 의한 전기적 간섭으로부터 영향을 받지 않기 위해서이다.

그리고, 상기 상부 미세회로패턴(120), 비아(140) 및 패드(150)는 Cu 또는 Ag 등과 같은 도전성 물질로 이루어질 수 있다.

한편, 상기 기판(110) 하부에 함침된 하부 미세회로패턴(130)은 상기 상부 미세회로패턴(120)과 동일한 도전성 물질로 이루어진다. 또한, 상기 하부 미세회로패턴(130)의 하부에는 상기 솔더 레지스트(160)가 형성되지 않고 오픈됨으로써, 이에 실장될 부품과 전기적으로 연결된다.

이하, 상기와 같은 구성으로 이루어진 본 발명의 제1 실시예에 따른 고밀도 회로기판의 형성방법에 대하여 도 4 내지 도 13을 참고하여 상세히 설명하면 다음과 같다.

도 4 내지 도 13은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 형성과정을 나타낸 공정 단면도이다.

먼저, 도 4에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 고밀도 회로기판(100)의 형성방법은, 제1 구리막(10, 70), 이종메탈층(20, 60) 및 제2 구리막(30, 50)을 순차적으로 적층시켜, 제1 동박적층부(11) 및 제2 동박적층부(21)를 각각 형성한다.

그런 다음, 상기 제1 및 제2 동박적층부(11, 21)를 접합층(40)을 기준으로 하여 각각의 제2 구리막(30, 50)이 마주하도록 접착시킨다.

상기 제1 및 제2 동박적층부(11, 21)를 접합시킨 후, 도 5에 도시한 바와 같이, 제1 구리막(10, 70) 상에 상부 및 하부 미세회로패턴(120, 130)을 형성하기 위한 제1 드라이 필름 패턴(dry film pattern: 80)을 형성한다.

이때, 상기 제1 드라이 필름 패턴(80)은 후속공정에 의해 형성될 상부 미세회로패턴(120)이 이웃하는 상부 미세회로패턴(120)의 전기적 간섭으로부터 영향을 받지 않게 하기 위하여, 적어도 15㎛ 이상의 이격거리를 갖도록 패터닝된 것이 바람직하다.

상기 제1 드라이 필름 패턴(80)을 형성한 다음, 상기 도금공정을 진행함으로써, 상기 제1 동박적층부(11)의 제1 구리막(10) 상에 하부 미세회로패턴(130)과, 제2 동박적층부(21)의 제1 구리막(70) 상에 상부 미세회로패턴(120)을 각각 형성한다.

특히, 상기 도금공정은 상기 제1 구리막(10, 70)을 금속 시드층으로 사용하여 무전해 또는 전해도금 공정 중 선택된 어느 하나의 공정을 사용할 수 있다. 또한, 상기 상부 및 하부 미세회로패턴(120, 130)은 Cu 또는 Ag를 사용하여 형성할 수 있다.

상기 상부 및 하부 미세회로패턴(120, 130)을 형성한 후, 상기 제1 구리 막(10, 70) 상에 남아 있는 제1 드라이 필름 패턴(80)을 제거한다.

그런 다음, 도 6에 도시한 바와 같이, 상기 접작층(40)을 중심으로 하여 제1 동박적층부(11)과 제2 동박적층부(21)를 각각 분리시킨다. 이렇게 분리된 제1 및 제2 동박적층부(11, 21)를 각각 반전시켜 상부 및 하부 미세회로패턴(120, 130)가 마주하게 위치시킨 다음, 제1 동박적층부(11) 및 제2 동박적층부(21) 사이에 기판(110)을 위치시킨다.

이때, 상기 기판(110)을 중심으로 제1 동박적층부(11) 및 제2 동박적층부(21)를 가압시킴으로써, 도 7에 도시한 바와 같이, 상기 기판(110)의 상하부 내측에 상기 상부 및 하부 미세회로패턴(120, 130)을 함침시킨다.

상기 상부 및 하부 미세회로패턴(120, 130)을 기판(110)의 상하부에 함침시킨 후, 도 8에 도시한 바와 같이, 상기 제1 및 제2 동박적층부(11, 21)의 제2 구리막(30, 50)과 이종메탈층(20, 60)을 순차적으로 제거한다.

특히, 상기 이종메탈층(20, 60)은 상기 두꺼운 두께를 갖는 제2 구리막(30, 50) 제거시 식각정지막으로 사용되어 상기 제1 구리막(10, 70)이 제거되는 것을 방지할 수 있다.

상기 이종메탈층(20, 60)과 제2 구리막(30, 50)을 제거시킨 후, 도 9에 도시한 바와 같이, 상기 기판(110) 내에 하부 미세회로패턴(130)의 상부가 노출되도록 비아홀(140a)을 형성한다.

이때, 상기 비아홀(140a) 가공방법은, 레이저 가공방법을 이용하여 선택적으로 하부 미세회로패턴(130)의 상부까지 식각하거나, 비아홀(140a) 형성 영역만을 오픈시킨 드라이 필름 패턴을 형성하여 식각하는 식각공정 중 선택된 어느 하나의 공정을 이용할 수 있다.

상기 비아홀(140a)을 형성한 다음, 식각공정에 의해 비아홀(140a) 상에 잔류된 기판(110)의 파편을 제거하기 위하여 디스미어 공정을 더 진행하는 것이 바람직하다.

그런 다음, 도 10에 도시한 바와 같이, 상기 비아홀(140a) 내에 금속 시드층(141)을 증착한다. 이때, 상기 금속 시드층(141)은 도전성 물질의 Cu 또는 Ag 중 선택된 어느 하나를 사용하여 형성할 수 있다.

상기 금속 시드층(141)을 형성한 다음, 상기 제1 구리막(10, 70) 상에 제2 드라이 필름 패턴(151)을 형성한다. 상기 제2 드라이 필름 패턴(151)은 후술하는 패드를 형성하기 위한 패턴으로, 제1 구리막(70) 상의 패드 형성영역만 오픈된다.

상기 제2 드라이 필름 패턴(151)을 도금 방지막으로 사용하여 도금공정을 진행함으로써, 도 11에 도시한 바와 같이, 제2 드라이 필름 패턴(151)의 오픈 영역에 패드(150)를 형성하고, 상기 금속 시드층(141)을 성장시켜 비아홀(140a)을 충진시킴에 따라 비아(140)를 형성할 수 있다.

이때, 상기 패드(150) 및 비아(140)는 전기적 특성을 갖는 물질을 사용해야함으로써, 도전성 물질의 Cu 또는 Ag 중 어느 하나의 물질을 사용하여 형성하는 것 이 바람직하다.

또한, 상기 패드(150)는 상기 상부 미세회로패턴(120)의 상부에 형성되며, 70㎛ 이하의 크기를 갖는 것이 바람직하다. 특히, 상기 패드(150)는 이웃하는 패드(150) 또는 상부 미세회로패턴(120)과의 전기적 간섭으로부터의 영향을 받지 않게 하기 위하여 적어도 15㎛의 이격거리를 갖도록 형성하는 것이 바람직하다.

상기 패드(150) 및 비아(140)를 형성한 후, 식각공정을 진행하여 상기 패드(150)가 형성되지 않은 기판(110) 상부의 제1 구리막(10, 70)을 제거한다.

그 다음으로, 도 13에 도시한 바와 같이, 솔더 레지스트(160)를 상기 기판(110)을 중심으로 가압함으로써, 기판(110) 상하부에 위치시킨다.

그리고, 상기 기판(110)의 하부에 형성된 솔더 레지스트(160)는 상기 하부 미세회로패턴(130)이 외부로 노출되도록 형성하기 위하여, 하부 미세회로패턴(130) 하부가 오픈된 것이 바람직하다. 이때, 상기 하부 미세회로패턴(130)은 상부 미세회로패턴(120)보다 넓은 폭을 갖도록 형성할 수 있기 때문에, 외부의 소자와 직접 결합되거나 또는 솔더 범프 등을 추가로 형성하여 접속시킬 수 있다.

특히, 상기 기판(110) 상부에 형성된 솔더 레지스트(160)는 상기 패드(150)의 높이와 동일한 높이를 갖도록 형성하거나, 패드(150)의 높이보다 낮게 형성하여 외부로 노출되게 형성한다.

이에 따라, 상기 패드(150) 상에 솔더 범프 등을 추가로 형성하지 않고 패드(150)를 범프로 사용할 수 있게 됨으로써, 고밀도의 회로기판(100)을 형성할 수 있다.

한편, 상기 솔더 레지스트(160)를 형성한 후, 상기 솔더 레지스트(160)의 가압시 패드(150) 상에 잔류된 솔더 레지스트(160)를 제거하기 위하여 식각공정을 진행하는 단계를 더 진행할 수 있다.

이때, 상기 솔더 레지스트(160)의 식각공정은 플라즈마 식각공정(plasma etching process), 습식식각공정(wet etching process) 또는 반응성 이온 식각공정(reactive ion etching process)을 진행하여 식각하는 것이 바람직하다.

이러한 식각공정을 진행함으로써, 상기 회로기판(100)과 이에 실장되는 반도체 직접회로와의 접합력이 상기 잔류된 솔더 레지스트(160)에 의해 저하되는 것을 방지할 수 있게 됨에 따라 신뢰성을 향상시킬 수 있다.

상술한 바와 같이 본 발명의 제1 실시예에 따른 고밀도 회로기판 형성방법에 따라 제조된 회로기판(100)은, 기판(110)의 상하부 내측에 상부 및 하부 미세회로패턴(120, 130)을 함침시킴으로써, 상부 및 하부 미세회로패턴(120, 130)과 기판(110)과의 밀착력이 향상되어 기판(110)으로부터 상부 및 하부 미세회로패턴(120, 130)이 분리되는 것을 방지할 수 있다.

또한, 상부 및 하부 미세회로패턴(120, 130)을 기판(110) 내에 함침시키고, 그 상부에 패드(150)를 형성함으로써 패드의 크기를 줄일 수 있으며, 상부 및 하부 미세회로패턴(120, 130)과 패드(150)의 높이를 줄일 수 있게 됨에 따라, 회로기 판(100)의 두께를 줄일 수 있다.

제2 실시예

이하, 관련도면을 참조하여 본 발명의 제2 실시예에 따른 고밀도 회로기판에 대하여 자세히 설명하면 다음과 같다. 다만, 제1 실시예의 구성 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.

도 14는 본 발명의 제2 실시예에 따른 고밀도 회로기판의 단면도이고, 도 15는 본 발명의 제2 실시예에 따른 고밀도 회로기판의 변형예를 나타낸 단면도이다.

우선, 도 14에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 고밀도 회로기판(200)은, 내부에 두 개 층의 회로패턴(220, 230)이 형성된 제1 내지 제3 기판(210, 225, 235)의 상하부 내측에 상부 및 하부 미세회로패턴(240, 250)이 함침된다.

이때, 상기 고밀도 회로기판(200)의 내부에는 상기 상부 미세회로패턴(240)과 하부 미세회로패턴(250)이 서로 전기적으로 도통시키기 위한 비아(215)가 형성된다.

또한, 도 15에 도시한 바와 같이, 본 발명의 제2 실시예의 변형예에 따른 고밀도 회로기판(300)은, 4 개 층의 회로패턴(320, 330, 340, 350)이 형성된 제1 내 지 제5 기판(310, 325, 335, 345, 355)의 상하부 내측에 상부 및 하부 미세회로패턴(360, 370)이 함침된다.

이때, 도 14 및 도 15와 같이 다수의 회로패턴층으로 이루어진 회로기판(200, 300)의 상부 및 하부 미세회로패턴(240, 250, 360, 370)은 상술한 제1 실시예와 동일한 방법에 의해 형성할 수 있다.

즉, 제1 및 제2 동박적층부(11, 21) 상에 상부 및 하부 미세회로패턴(240, 250, 360, 370)을 형성한 후, 이를 서로 마주하도록 반전시켜 가압함으로써, 기판 내에 함침시킬 수 있다.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 단면 사시도.

도 2는 본 발명의 제1 실시예에 따른 고밀도 회로기판의 사시도.

도 3은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 평면도.

도 4 내지 도 13은 본 발명의 제1 실시예에 따른 고밀도 회로기판의 형성과정을 나타낸 공정 단면도.

도 14는 본 발명의 제2 실시예에 따른 고밀도 회로기판의 단면도.

도 15는 본 발명의 제3 실시예에 따른 고밀도 회로기판의 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

100 : 고밀도 회로기판 110 : 기판

120 : 상부 미세회로패턴 130 : 하부 미세회로패턴

140 : 비아 150 : 패드

160 : 솔더 레지스트

Claims

상하부 내측에 미세회로패턴이 함침된 기판;

상기 기판 상하부의 미세회로패턴을 서로 전기적으로 도통시키도록 상기 기판 내부에 형성된 비아;

상기 기판 상부의 미세회로패턴 상에 형성된 패드; 및

상기 기판의 상하부 상에 형성된 솔더 레지스트;

를 포함하는 고밀도 회로기판.
제1항에 있어서,

상기 미세회로패턴은 15㎛ 이하의 폭을 갖는 고밀도 회로기판.
제1항에 있어서,

상기 미세회로패턴, 패드 및 비아는 Cu 또는 Ag로 형성된 고밀도 회로기판.
제1항에 있어서,

상기 패드는 70㎛ 이하의 폭을 갖는 고밀도 회로기판.
제1항에 있어서,

상기 패드의 상부는 상기 기판의 외부로 노출된 고밀도 회로기판.
제1항에 있어서,

상기 솔더 레지스트는 상기 패드의 높이와 동일한 높이로 형성된 고밀도 회로기판.
제1항에 있어서,

상기 솔더 레지스트는 상기 패드의 높이보다 낮은 높이로 형성된 고밀도 회로기판.
제1항에 있어서,

상기 기판 하부의 솔더 레지스트는, 기판 하부의 미세회로패턴 하부가 오픈된 고밀도 회로기판.
내측에 회로패턴이 다수의 층으로 형성되고, 상하부 내측에 미세회로패턴이 함침된 기판;

상기 미세회로패턴을 서로 전기적으로 도통시키도록 각 층의 회로패턴과 연결된 비아;

상기 기판 상부의 미세회로패턴 상에 형성된 패드; 및

상기 패드의 상부를 노출시키며, 기판의 상하부 상에 형성된 솔더 레지스트;

를 포함하는 고밀도 회로기판.
기판 상하부 내측에 미세회로패턴을 함침시키는 단계;

상기 기판 하부의 미세회로패턴이 노출되도록 비아홀을 형성하고, 상기 기판 상부에 패드가 형성될 영역 및 비아홀을 오픈시키기 위한 드라이 필름 패턴을 형성하는 단계;

도금공정을 진행하여 상기 비아홀을 매립하고 패드를 형성하는 단계; 및

상기 드라이 필름 패턴을 제거한 후, 상기 기판 상하부에 상기 패드 상부가 노출되도록 솔더 레지스트를 형성하는 단계;

를 포함하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 기판 상하부 내측에 미세회로패턴을 함침시키는 단계는,

접합층을 중심으로 상하부에 제1 및 제2 동박적층부를 접합시키는 단계;

상기 제1 및 제2 동박적층부 상에 미세회로패턴을 형성하는 단계; 및

상기 제1 및 제2 동박적층부를 접합층으로부터 분리시켜 각각 상하 반전시키고, 기판을 중심으로 가압하여 상기 기판 상하부 내측에 상기 미세회로패턴을 함침시키는 단계;

를 포함하는 회로기판 형성방법.
제11항에 있어서,

상기 제1 및 제2 동박적층부는 제1 구리막, 이종메탈층 및 제2 구리막을 순차 적층시켜 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 미세회로패턴은 15㎛ 이하의 폭으로 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 미세회로패턴 및 패드는 Cu 또는 Ag로 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 비아홀은 레이저 가공법 또는 식각 공정으로 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 비아홀을 형성한 후에, 디스미어 공정을 진행하는 단계를 더 포함하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 드라이 필름 패턴을 형성하기 이전에, 금속 시드층을 형성하는 단계를 더 포함하는 고밀도 회로기판 형성방법.
제17항에 있어서,

상기 금속 시드층은 Cu 또는 Ag로 형성하는 고밀도 회로기판 형성방법.
제17항에 있어서,

상기 드라이 필름 패턴을 제거한 후, 상기 드라이 필름 패턴 하부에 형성된 금속 시드층을 제거하는 단계를 더 포함하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 패드는 70㎛ 이하의 폭으로 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 솔더 레지스트를 형성한 후, 상기 패드 상에 형성된 솔더 레지스트를 제거하기 위한 식각공정을 진행하는 단계를 더 포함하는 고밀도 회로기판 형성방법.
제21항에 있어서,

상기 식각공정은 플라즈마 식각공정, 습식 식각공정 또는 반응성 이온 식각공정 중 선택된 어느 하나의 식각공정을 이용하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 솔더 레지스트는 상기 패드의 높이와 동일한 높이로 형성하는 고밀도 회로기판 형성방법.
제10항에 있어서,

상기 솔더 레지스트는 상기 패드의 높이보다 낮은 높이로 형성하는 고밀도 회로기판 형성방법.
내부에 다수 층의 회로패턴이 형성된 기판의 상하부 내측에 미세회로패턴을 함침시키는 단계;

상기 기판 하부의 미세회로패턴이 노출되도록 비아홀을 형성하고, 상기 기판 상부에 패드가 형성될 영역 및 비아홀을 오픈시키기 위한 드라이 필름 패턴을 형성하는 단계;

도금공정을 진행하여 상기 비아홀을 매립하고 패드를 형성하는 단계; 및

상기 드라이 필름 패턴을 제거한 후, 상기 기판 상하부에 상기 패드 상부가 노출되도록 솔더 레지스트를 형성하는 단계;

를 포함하는 고밀도 회로기판 형성방법.