KR20240015892A - 인쇄회로기판 및 인쇄회로기판 제조 방법 - Google Patents

인쇄회로기판 및 인쇄회로기판 제조 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 인쇄회로기판은, 절연층과, 절연층의 상면 상에 배치된 제1 솔더 레지스트층과, 절연층에 배치되고 제1 솔더 레지스트층의 상면으로부터 돌출된 도전성 포스트를 제공하는 제1 도전성 패턴과, 절연층에 매설되고 절연층의 상면보다 더 하위에 위치하는 상면을 가지는 제2 도전성 패턴을 포함할 수 있다.

Description

인쇄회로기판 및 인쇄회로기판 제조 방법{Printed Circuit Board and method for manufacturing the same}
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
인쇄회로기판이 사용될 수 있는 전자기기나 전기기기의 고성능화 및/또는 초집적화에 따라, 인쇄회로기판의 각 구성요소의 크기도 점차 작아지고 있다. 인쇄회로기판 그 자체나 인쇄회로기판의 각 구성요소의 고집적화 및/또는 소형화에 따라, 인쇄회로기판의 신뢰성 확보 난이도는 높아질 수 있다.
또한, 반도체 칩(예: 프로세서, 메모리)의 성능이 점차 높아짐에 따라, 반도체 칩의 집적도도 점차 높아지고 있고, 반도체 칩의 입출력 단자들 간의 간격이나 입출력 단자들 각각의 크기도 점차 작아지고 있다. 따라서, 인쇄회로기판이 제공할 수 있는 전기적 연결 경로의 집적도 및 형성 난이도도 점차 높아지고 있다.
최근, 인쇄회로기판은 설치형 전자기기(서버 포함)나 전기기기(차량 포함)와 같이 전기적 연결 경로의 규모가 크게 요구되는 장치에 점점 널리 사용되고 있다. 이러한 장치에 사용되는 인쇄회로기판은 큰 수평방향 면적을 가지거나 많은 도전성 층수를 가질 수 있으며, 인쇄회로기판이 제공할 수 있는 전기적 연결 경로의 신뢰성 확보 난이도도 점차 높아지고 있다.
공개특허공보 제10-2016-0140184호
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 인쇄회로기판은, 절연층; 상기 절연층의 상면 상에 배치된 제1 솔더 레지스트층; 상기 절연층에 배치되고 상기 제1 솔더 레지스트층의 상면으로부터 돌출된 도전성 포스트를 제공하는 제1 도전성 패턴; 및 상기 절연층에 매설되고 상기 절연층의 상면보다 더 하위에 위치하는 상면을 가지는 제2 도전성 패턴; 을 포함할 수 있다.
본 발명의 일 실시 예에 따른 인쇄회로기판은, 절연층; 상기 절연층의 상면 상에 배치된 제1 솔더 레지스트층; 상기 절연층에 매설된 제1 도전성 패턴; 및 상기 제1 도전성 패턴의 상면 상에 배치되고 상기 제1 솔더 레지스트층의 상면으로부터 돌출된 도전성 포스트; 를 포함하고, 상기 제1 도전성 패턴의 상면의 가장자리는 상기 절연층의 상면보다 더 하위에 위치할 수 있다.
본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 기초 절연층 상의 제1 도전성 층 상에 제1 및 제2 도전성 패턴을 형성하는 단계; 상기 제1 및 제2 도전성 패턴 상에 절연층을 형성하는 단계; 상기 기초 절연층을 상기 제1 도전성 층의 적어도 일부로부터 분리하는 단계; 상기 제1 도전성 층의 적어도 일부 중 일부 영역을 식각하여 도전성 포스트를 형성하는 단계; 상기 절연층에서 상기 도전성 포스트가 형성된 면 상에 제1 솔더 레지스트층을 형성하는 단계; 및 상기 제1 솔더 레지스트층의 두께가 얇아지도록 상기 제1 솔더 레지스트층의 일부를 식각하는 단계; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은, 제공할 수 있는 전기적 연결 경로의 집적도 및/또는 신뢰성을 효율적으로 높일 수 있고, 상기 집적도가 높아짐에 따른 불량(예: 전기적 쇼트) 발생률 증가를 억제할 수 있다.
도 1a 내지 도 1l은 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에 따라 인쇄회로기판이 제조되는 과정을 나타낸 측면도이다.
도 1m은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타낸 측면도이다.
도 1n은 본 발명의 일 실시 예에 따른 인쇄회로기판의 도전성 포스트가 반도체 칩에 플립칩(flip-chip) 구조로 전기적으로 연결되는 것을 나타낸 측면도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 인쇄회로기판의 도전성 포스트와 제1 솔더 레지스트층이 서로 이격된 구조를 나타낸 측면도이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에 의해 제2 도전성 패턴의 두께가 조절된 구조를 나타낸 측면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에서 식각 저지 패턴 없이 도전성 포스트를 형성하는 것을 나타낸 측면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에 의해 절연층의 층수가 조절된 구조를 나타낸 측면도이다.
도 6은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제1 도전성 패턴의 상면의 가장자리가 절연층의 상면보다 더 하위에 위치하는 구조를 나타낸 측면도이다.
도 7은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제1 및 제2 도전성 패턴을 나타낸 평면도이다.
도 8a는 본 발명의 일 실시 예에 따른 인쇄회로기판이 배치될 수 있는 전자기기의 구조를 예시한 도면이다.
도 8b는 본 발명의 일 실시 예에 따른 인쇄회로기판이 배치될 수 있는 전자기기의 시스템을 예시한 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 기초 절연층(111) 상의 제1 도전성 층(131, 132) 상에 제1 도전성 패턴(125) 및 제2 도전성 패턴(127)을 형성하는 단계를 포함할 수 있다.
예를 들어, 미완성 인쇄회로기판(100a, 100b)의 기초 절연층(111)과 제1 도전성 층(131, 132)의 조합 구조는 동박 적층판(Copper Clad Laminate, CCL)일 수 있으므로, 제1 도전성 층(131, 132)의 적어도 일부(132)는 구리(Cu)를 함유할 수 있다. 예를 들어, 제1 도전성 층(131, 132)에서 기초 절연층(111)에 접촉하는 부분(131)은 접착층으로 대체될 수 있으므로, 기초 절연층(111)과 제1 도전성 층(131, 132)의 조합 구조는 이형동박(離型銅薄, DCF) 공법에 따라 제조될 수 있다.
예를 들어, 제1 및 제2 도전성 패턴(125, 127)은 구리(Cu) 도금 공정에 따라 형성된 도금층의 일부분일 수 있으며, 상기 도금층 상에 보호 패턴이 형성된 상태에서 노광 및 현상에 의해 형성될 수 있다.
도 1c 내지 도 1e를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 제1 및 제2 도전성 패턴(125, 127) 상에 절연층(112)을 형성하는 단계를 포함할 수 있다.
예를 들어, 미완성 인쇄회로기판(100c, 100d, 100e)의 절연층(112)은 동박 적층판(CCL), ABF, 프리프레그(prepreg), FR-4, BT(Bismaleimide Triazine), 감광성 절연(Photo Imagable Dielectric: PID) 수지일 수 있고, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, PTFE(Polytetrafluoroethylene), 글래스(glass) 계열 및 세라믹(ceramic) 계열(예: LTCC(Low Temperature Co-fired Ceramic))의 수지의 그룹에서 선택된 적어도 하나일 수 있다.
예를 들어, 절연층(112)의 일부분은 레이저나 드릴에 의해 뚫릴 수 있으며, 도전성 비아(123)는 절연층(112)의 뚫린 공간에 채워질 수 있다. 제3 도전성 패턴(121)은 절연층(112)의 일면 상에 형성될 수 있으며, 제1 및 제2 도전성 패턴(125, 127)이 형성되는 방식과 유사한 방식으로 보호 패턴(116)이 형성된 상태에서 노광 및 현상에 의해 형성될 수 있다. 이후, 보호 패턴(116)은 식각될 수 있다.
예를 들어, 제1 및 제2 도전성 패턴(125, 127)과 도전성 비아(123)에 함유될 수 있는 재료는 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 중 적어도 하나일 수도 있다. 예를 들어, 제3 도전성 패턴(121)은 SAP(Semi-Additive Process), MSAP (Modified Semi-Additive Process) 또는 서브트랙티브법(Subtractive) 등으로 구현될 수 있다.
도 1f 및 도 1g를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 기초 절연층(111)을 제1 도전성 층의 적어도 일부(132)로부터 분리하는 단계를 포함할 수 있다.
예를 들어, 미완성 인쇄회로기판(100f, 100g)에서 기초 절연층(111)의 상부 구조와 하부 구조는 복수의 인쇄회로기판을 제조하는데 이용될 수 있다. 기초 절연층(111)은 코어일 수 있으므로, 상기 복수의 인쇄회로기판 각각은 코어리스(coreless) 구조일 수 있다.
도 1h 내지 도 1k를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 제1 도전성 층의 적어도 일부(132) 중 일부 영역을 식각하여 도전성 포스트(134)를 형성하는 단계를 포함할 수 있다.
예를 들어, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 기초 절연층을 분리하는 단계와 도전성 포스트(134)를 형성하는 단계의 사이에서, 제1 도전성 층(132)에서 제1 도전성 패턴(125)에 중첩되는 영역에 식각 저지 패턴(133)을 형성하는 단계와, 도전성 포스트(134)를 형성하는 단계와 제1 솔더 레지스트층을 형성하는 단계의 사이에서, 식각 저지 패턴(133)을 제거하는 단계를 더 포함할 수 있다. 예를 들어, 식각 저지 패턴(133)은 니켈(Ni) 및 주석(Sn) 중 적어도 하나를 함유할 수 있다.
예를 들어, 미완성 인쇄회로기판(100h)에서 보호 패턴(117)은 제1 도전성 층(132)의 일면 상에서 식각 저지 패턴(133)이 형성되지 않는 영역에 형성될 수 있으므로, 임시 개구부(135)를 가질 수 있다. 미완성 인쇄회로기판(100i)은 임시 개구부(135)에 배치된 식각 저지 패턴(133)을 포함할 수 있다.
보호 패턴(117)과 제1 도전성 층(132)에서 식각 저지 패턴(133)에 수직으로 중첩되지 않는 부분은 식각될 수 있다. 따라서, 미완성 인쇄회로기판(100j)은 식각 저지 패턴(133)에 수직으로 중첩되는 도전성 포스트(134)를 포함할 수 있다. 도전성 포스트(134)를 형성하는 단계는, 제1 도전성 패턴(125)의 상면에 도전성 포스트(134)를 형성하는 것을 포함할 수 있다.
도전성 포스트(134)는 제1 도전성 층(132)으로부터 형성될 수 있으므로, 도전성 포스트(134)의 두께(T1)의 균일성은 제1 도전성 층(132)의 두께의 균일성의 영향을 받을 수 있다. 제1 도전성 층(132)은 넓고 단순하고 평활한 상하면을 가질 수 있으므로, 제1 도전성 층(132)의 두께의 균일성은 높을 수 있다. 따라서, 도전성 포스트(134)의 두께(T1)의 균일성도 높을 수 있다. 두께(T1)의 균일성이 높아짐에 따라, 도전성 포스트(134)의 개수가 복수일 경우, 복수의 도전성 포스트(134) 중 가장 두께가 두꺼운 도전성 포스트와 가장 두께가 얇은 도전성 포스트 간의 두께 차이는 작아질 수 있다.
다시 말해, 도전성 포스트(134)가 형성되는 과정에서 설계와 실제 간의 차이(공정 산포)는 작아질 수 있으므로, 도전성 포스트(134)와 인접한 도전성 구조(예: 제2 도전성 패턴(127)) 간의 전기적 쇼트가 발생할 가능성은 감소할 수 있다.
제1 도전성 층(132)의 일부 영역이 제2 도전성 패턴(127)에 상하방향으로 중첩될 수 있으므로, 식각 공정의 방식이나 시간의 조절에 따라 제2 도전성 패턴(127)의 일부분도 식각될 수 있다. 이에 따라, 제2 도전성 패턴(127)의 상면은 절연층(112)의 상면보다 더 하위에 위치할 수 있고, 함몰부(137)를 제공할 수 있다.
이에 따라, 제1 도전성 층(132)에 대응되는 금속 재료가 제1 도전성 층(132)의 일부 영역 중 도전성 포스트(134)와 제2 도전성 패턴(127) 사이에 잔존할 가능성은 감소할 수 있으므로, 도전성 포스트(134)와 제2 도전성 패턴(127) 간의 의도치 않은 연결 가능성이나 전기적 쇼트 가능성은 감소할 수 있다.
미완성 인쇄회로기판(100k)은 식각 저지 패턴이 제거된 구조를 가질 수 있다. 예를 들어, 도전성 포스트(134)의 두께(T1)은 함몰부(137)의 두께(T2)보다 두꺼울 수 있다.
도 1l을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 절연층(112)에서 도전성 포스트(134)가 형성된 면 상에 제1 솔더 레지스트층(141pre)을 형성하는 단계를 포함할 수 있다.
예를 들어, 제1 솔더 레지스트층(141pre)을 형성하는 단계는, 제1 솔더 레지스트층(141pre)이 제2 도전성 패턴(127)에 접촉하도록 제1 솔더 레지스트층(141pre)을 형성하는 것과, 절연층(142)의 하측에 제2 솔더 레지스트층(142)을 더 형성하는 것을 포함할 수 있다.
예를 들어, 인쇄회로기판(100l)은 도전성 포스트(134)의 두께(T1)보다 더 두꺼운 두께(T3)을 가지는 제1 솔더 레지스트층(141pre)을 포함할 수 있다. 제1 솔더 레지스트층(141pre)을 형성하는 단계와 제1 솔더 레지스트층(141pre)의 일부를 식각하는 단계의 사이에서, 제1 솔더 레지스트층(141pre)의 상면은 도전성 포스트(134)의 상면보다 상위에 위치할 수 있다.
제1 솔더 레지스트층(141pre)이 비교적 두껍게 형성될 수 있으므로, 제1 솔더 레지스트층(141pre)과 제2 도전성 패턴(127) 간의 밀착성은 높아질 수 있다. 따라서, 제2 도전성 패턴(127)과 도전성 포스트(134) 간의 전기적 쇼트가 발생할 가능성은 감소할 수 있다.
이에 따라, 도전성 포스트(134)와 제2 도전성 패턴(127) 간의 간격이 더 좁아지기에 유리할 수 있고, 도전성 포스트(134)와 제2 도전성 패턴(127) 각각의 크기가 더 작아지기에도 유리할 수 있으므로, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에 따라 제조된 인쇄회로기판은 제공할 수 있는 전기적 연결 경로의 집적도 및/또는 신뢰성을 효율적으로 높일 수 있고, 상기 집적도가 높아짐에 따른 불량(예: 전기적 쇼트) 발생률 증가를 억제할 수 있다.
도 1m을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은 제1 솔더 레지스트층(141)의 두께가 얇아지도록 제1 솔더 레지스트층(141)의 일부를 식각하는 단계를 포함할 수 있다.
예를 들어, 제1 솔더 레지스트층(141)의 일부를 식각하는 단계는, 제1 솔더 레지스트층(141)과 제2 솔더 레지스트층(142) 간의 두께 차이가 더 커지도록 제1 솔더 레지스트층(141)의 일부를 식각하는 것을 포함할 수 있다.
예를 들어, 인쇄회로기판(100m)은 도전성 포스트(134)의 두께(T1)보다 더 얇은 두께(T4)를 가지는 제1 솔더 레지스트층(141)을 포함할 수 있다. 제1 솔더 레지스트층(141)의 일부를 식각하는 단계 이후에, 제1 솔더 레지스트층(141)의 상면은 도전성 포스트(134)의 상면보다 하위에 위치할 수 있다.
도 1n을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은 플립칩(flip-chip) 구조로 반도체 칩(200)을 도전성 포스트(134) 상에 실장시키는 단계를 포함할 수 있다. 도전성 포스트(134)가 제1 솔더 레지스트층(141)으로부터 돌출될 수 있으므로, 반도체 칩(200)은 효율적으로 도전성 포스트(134) 상에 실장될 수 있고, 인쇄회로기판(100n)은 제공할 수 있는 전기적 연결 경로의 집적도 및/또는 신뢰성을 효율적으로 높일 수 있다.
예를 들어, 반도체 칩(200)의 복수의 입출력 단자(225)는 복수의 도전성 포스트(134)에 1대1 대응되도록 배치될 수 있고, 솔더(175)를 통해 도전성 포스트(134)에 연결 및 고착될 수 있다.
도 1m 및 도 1n을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판(100m, 100n)은, 절연층(112), 제1 솔더 레지스트층(141), 제1 도전성 패턴(125) 및 제2 도전성 패턴(127)을 포함할 수 있다.
제1 솔더 레지스트층(141)은 절연층(112)의 상면 상에 배치될 수 있다. 예를 들어, 제1 솔더 레지스트층(141)은 절연층(112)과 다른 재료를 함유할 수 있다. 제1 솔더 레지스트층(141)이나 제2 솔더 레지스트층(142)이 포함할 수 있는 재료의 그룹은 절연층(112)의 재료의 그룹 중에서 공지의 솔더 레지스트로 사용될 수 있는 재료로 선택될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 솔더 레지스트층(141)의 두께(T4)는 제2 솔더 레지스트층(142)의 두께보다 더 얇을 수 있다.
제1 도전성 패턴(125)은 절연층(112)에 배치되고 제1 솔더 레지스트층(141)의 상면으로부터 돌출된 도전성 포스트(134)를 제공할 수 있다. 이에 따라, 반도체 칩(200)은 효율적으로 도전성 포스트(134) 상에 실장될 수 있고, 인쇄회로기판(100m, 100n)은 제공할 수 있는 전기적 연결 경로의 집적도 및/또는 신뢰성을 효율적으로 높일 수 있다.
설계에 따라, ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 구조나 OSP(Organic Solder Passivation) 구조와 같은 표면 처리 구조는 도전성 포스트(134)의 상면에 형성될 수 있으나, 이에 한정되지 않는다.
제2 도전성 패턴(127)은 절연층(112)에 매설되고 절연층(112)의 상면보다 더 하위에 위치하는 상면을 가질 수 있다. 이에 따라, 도전성 포스트(134)와 제2 도전성 패턴(127) 사이에 금속 재료가 잔존할 가능성은 감소할 수 있으므로, 도전성 포스트(134)와 제2 도전성 패턴(127) 간의 의도치 않은 연결 가능성이나 전기적 쇼트 가능성은 감소할 수 있다.
따라서, 본 발명의 일 실시 예에 따른 인쇄회로기판(100m, 100n)은 도전성 포스트(134)와 제2 도전성 패턴(127) 간의 간격이 더 좁아지기에 유리할 수 있고, 도전성 포스트(134)와 제2 도전성 패턴(127) 각각의 크기가 더 작아지기에도 유리할 수 있고, 제공할 수 있는 전기적 연결 경로의 집적도 및/또는 신뢰성을 효율적으로 높일 수 있다.
예를 들어, 절연층(112)은 함몰부(137)를 포함할 수 있으며, 제1 솔더 레지스트층(141)의 일부분과 제2 도전성 패턴(127)은 함몰부(137)에서 서로 접촉할 수 있다. 이에 따라, 제1 솔더 레지스트층(141)의 일부분은 제2 도전성 패턴(127)의 상면을 더 안정화시킬 수 있으므로, 제2 도전성 패턴(127)과 도전성 포스트(134) 간의 전기적 쇼트가 발생할 가능성은 더욱 감소할 수 있다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판(100l-2, 100m-2)의 제1 솔더 레지스트층(141-2pre, 141-2)은 도전성 포스트(134)가 배치되는 개구부를 포함하고, 도전성 포스트(134)의 측면은 제1 솔더 레지스트층(141-2pre, 141-2)으로부터 이격될 수 있다. 예를 들어, 본 발명의 일 실시 예에 따른 인쇄회로기판(100l-2, 100m-2)은 NSMD(non-solder mask defined) 구조를 가지거나 NSMD 구조를 가지기 유리할 수 있다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 인쇄회로기판(100j-3, 100m-3)에 함몰부를 형성하는 과정을 생략할 수 있다. 예를 들어, 인쇄회로기판(100j-3, 100m-3)의 구조는 도전성 포스트(134)이 기초일 수 있는 제1 도전성 층을 식각하는 공정의 식각 시간이나 방식을 제어함에 따라 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법은, 인쇄회로기판(100h-4, 100j-4, 100k-4)에 식각 저지 패턴을 형성하는 과정을 생략할 수 있다.
예를 들어, 보호 패턴(117-2)은 제1 도전성 층(132)의 상면 상에 형성될 수 있고, 보호 패턴(117-2)은 상기 식각 저지 패턴의 역할을 대신할 수 있다. 달리 보면, 보호 패턴(117-2)은 식각 저지 패턴의 재료를 금속에서 감광성 절연 재료로 대체함에 따른 구조일 수 있다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판 제조 방법에 따른 인쇄회로기판(100e-5, 100m-5)의 절연층(112)과 제2 도전성 층(125) 각각의 층수는 복수일 수 있으며, 서로 교대로 적층될 수 있다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판(100m-6)은, 절연층(112)과, 절연층(112)의 상면 상에 배치된 제1 솔더 레지스트층(141)과, 절연층에 매설된 제1 도전성 패턴(125)과, 제1 도전성 패턴(125)의 상면 상에 배치되고 제1 솔더 레지스트층(141)의 상면으로부터 돌출된 도전성 포스트(134-6)을 포함할 수 있다.
제1 도전성 패턴(125)의 상면의 가장자리는 절연층(112)의 상면보다 더 하위에 위치할 수 있다. 도전성 포스트(134-6)는 제1 도전성 층(132)의 일부분에 기반하여 형성될 수 있고, 복수의 제1 도전성 패턴(125) 간의 두께 차이나 형태 차이는 감소할 수 있으므로, 도전성 포스트(134-6)와 인접 도전성 구조 간의 전기적 쇼트 발생은 억제될 수 있다.
예를 들어, 도 1i의 제1 도전성 층(132)이 식각될 때, 도전성 포스트(134)의 측면도 미세하게 식각될 수 있으므로, 제1 도전성 패턴(125)의 상면의 가장자리 부분은 제2 도전성 패턴(127)의 상부가 식각될 때 함께 식각될 수 있다. 또는, 도 1j의 식각 저지 패턴(133)의 수평방향 크기는 제1 도전성 패턴(125)의 수평방향 크기보다 더 작을 수 있으므로, 제1 도전성 패턴(125)의 상면의 가장자리 부분은 제2 도전성 패턴(127)의 상부가 식각될 때 함께 식각될 수 있다.
따라서, 도전성 포스트(134-6)의 하면의 폭(W3)은 제1 도전성 패턴(125)의 상면의 폭(도 1n의 W1)보다 좁거나, 도전성 포스트(134-6)의 상면의 폭(W4)은 도전성 포스트(134-6)의 하면의 폭(W3)보다 좁을 수 있으나, 이에 한정되지 않는다.
예를 들어, 도전성 포스트(134-6)의 측면의 일부분은 제1 솔더 레지스트층(141)에 접촉할 수 있다. 이에 따라, 제1 솔더 레지스트층(141)의 일부분은 제1 도전성 패턴(125)의 상면의 가장자리에 밀착하여 배치될 수 있으며, 도전성 포스트(134-6)의 구조적 안정성은 향상될 수 있다.
예를 들어, 제1 도전성 패턴(125)은 도전성 비아(123)의 상면에 연결될 수 있고, 제3 도전성 패턴(121)은 도전성 비아(123)의 하면에 연결될 수 있다. 도전성 비아(123)에서 제1 도전성 패턴(125)에 연결되는 면(예: 상면)의 폭은 도전성 비아(123)에서 제3 도전성 패턴(121)에 연결되는 면(예: 하면)의 폭보다 좁을 수 있다. 예를 들어, 도전성 비아(123)의 폭 차이는 절연층(112)의 일부분(도전성 비아가 형성되는 부분)이 뚫리는 과정에서 형성될 수 있다. 제1 도전성 패턴(125)은 도전성 비아(123)와 제3 도전성 패턴(121)을 통해 전기적 연결 경로를 제공받을 수 있으므로, 제2 도전성 패턴(127)은 설계에 따라 생략될 수 있다.
도 1n 및 도 7을 참조하면, 제1 및 제2 도전성 패턴(125, 127) 사이의 간격(D3)은 제1 도전성 패턴(125)의 폭(W1)보다 좁을 수 있고, 제1 도전성 패턴(125)의 폭(W1)은 제2 도전성 패턴(127)의 폭(W2)보다 넓을 수 있다. 간격(D3)과 폭(W2) 각각은 짧을 수 있으므로, 본 발명의 일 실시 예에 따른 인쇄회로기판(100n)의 전기적 연결 경로의 집적도는 높을 수 있다.
제1 도전성 패턴(125)의 개수가 복수일 경우, 폭(W1)은 복수의 제1 도전성 패턴(125) 각각의 폭(W1-1, W1-2)의 평균으로 측정될 수 있다. 제2 도전성 패턴(127)의 개수가 복수일 경우, 폭(W2)은 복수의 제2 도전성 패턴(127) 각각의 폭(W2-1, W2-2)의 평균으로 측정될 수 있다. 제1 및 제2 도전성 패턴(125, 127) 중 적어도 하나가 복수일 경우, 간격(D3)은 복수의 간격(D3-1, D3-2, D3-3)의 평균으로 측정될 수 있다.
예를 들어, 제1 도전성 패턴(125)은 패드(pad) 또는 랜드(land)일 수 있으며, 제2 도전성 패턴(127)은 배선일 수 있다. 제2 도전성 패턴(127)의 폭(W2)은 배선의 연장방향의 각 지점에서 연장방향에 수직인 방향으로의 폭 측정값의 평균일 수 있다. 제1 도전성 패턴(125)의 폭(W1)은 제1 도전성 패턴(125)의 중심을 지나는 직선에서 측정될 수 있고, 상기 직선에서 측정되는 장변의 방향에 수직인 방향으로 측정될 수 있다. 간격(D3)도 폭(W1, W2)과 동일한 방향으로 측정될 수 있고, 평균화한 값으로 측정될 수 있다.
도 8a는 본 발명의 일 실시 예에 따른 인쇄회로기판이 배치될 수 있는 전자기기의 구조를 예시한 도면이고, 도 8b는 본 발명의 일 실시 예에 따른 인쇄회로기판이 배치될 수 있는 전자기기의 시스템을 예시한 도면이다.
도 8a 및 도 8b를 참조하면, 전자기기(1000)는 메인보드(1010)를 수용할 수 있다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결될 수 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성할 수 있다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 칩 관련부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함될 수 있다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 내부에 수용되어 있다. 부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 부품 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 부품 패키지(1121)는 능동부품 및/또는 수동부품을 포함하는 전자부품이 표면실장 배치된 인쇄회로기판 형태일 수 있다. 또는, 부품 패키지(1121)는 능동부품 및/또는 수동부품이 내장된 인쇄회로기판 형태일 수도 있다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
111: 기초 절연층
112: 절연층
121: 제3 도전성 패턴
123: 도전성 비아(via)
125: 제1 도전성 패턴
127: 제2 도전성 패턴
131: 제1 도전성 층의 상부
132: 제1 도전성 층의 하부
133: 식각 저지 패턴
134: 도전성 포스트(post)
137: 함몰부
141: 제1 솔더 레지스트층
142: 제2 솔더 레지스트층(solder resist layer)
175: 솔더(solder)
200: 반도체 칩

Claims (20)

  1. 절연층;
    상기 절연층의 상면 상에 배치된 제1 솔더 레지스트층;
    상기 절연층에 배치되고 상기 제1 솔더 레지스트층의 상면으로부터 돌출된 도전성 포스트를 제공하는 제1 도전성 패턴; 및
    상기 절연층에 매설되고 상기 절연층의 상면보다 더 하위에 위치하는 상면을 가지는 제2 도전성 패턴; 을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 도전성 패턴에 연결된 도전성 비아; 및
    상기 도전성 비아에 연결되고 상기 절연층의 하측에 배치된 제3 도전성 패턴; 을 더 포함하고,
    상기 도전성 비아에서 상기 제1 도전성 패턴에 연결되는 면의 폭은 상기 도전성 비아에서 상기 제3 도전성 패턴에 연결되는 면의 폭보다 좁은 인쇄회로기판.
  3. 제1항에 있어서,
    상기 절연층의 하측에 배치된 제2 솔더 레지스트층을 더 포함하고,
    상기 제1 솔더 레지스트층의 두께는 상기 제2 솔더 레지스트층의 두께보다 얇은 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 솔더 레지스트층은 상기 도전성 포스트가 배치되는 개구부를 포함하고,
    상기 도전성 포스트의 측면의 일부분은 상기 제1 솔더 레지스트층에 접촉하는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 절연층은 함몰부를 포함하고,
    상기 제1 솔더 레지스트층의 일부분과 상기 제2 도전성 패턴은 상기 함몰부에서 서로 접촉하는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제1 및 제2 도전성 패턴 사이의 간격은 상기 제1 도전성 패턴의 폭보다 좁은 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 도전성 패턴의 폭은 상기 제2 도전성 패턴의 폭보다 넓은 인쇄회로기판.
  8. 제1항에 있어서,
    상기 도전성 포스트는 반도체 칩에 플립칩(flip-chip) 구조로 전기적으로 연결되도록 구성된 인쇄회로기판.
  9. 제1항에 있어서,
    상기 도전성 포스트의 상면의 폭은 상기 도전성 포스트의 하면의 폭보다 좁은 인쇄회로기판.
  10. 절연층;
    상기 절연층의 상면 상에 배치된 제1 솔더 레지스트층;
    상기 절연층에 매설된 제1 도전성 패턴; 및
    상기 제1 도전성 패턴의 상면 상에 배치되고 상기 제1 솔더 레지스트층의 상면으로부터 돌출된 도전성 포스트; 를 포함하고,
    상기 제1 도전성 패턴의 상면의 가장자리는 상기 절연층의 상면보다 더 하위에 위치하는 인쇄회로기판.
  11. 제10항에 있어서,
    상기 도전성 포스트의 하면의 폭은 상기 제1 도전성 패턴의 상면의 폭보다 좁은 인쇄회로기판.
  12. 제10항에 있어서,
    상기 도전성 포스트의 상면의 폭은 상기 도전성 포스트의 하면의 폭보다 좁은 인쇄회로기판.
  13. 제10항에 있어서,
    상면이 상기 제1 도전성 패턴에 연결된 도전성 비아; 및
    상기 도전성 비아에 연결되고 상기 절연층의 하측에 배치된 제3 도전성 패턴; 을 더 포함하고,
    상기 도전성 비아에서 상기 제1 도전성 패턴에 연결되는 면의 폭은 상기 도전성 비아에서 상기 제3 도전성 패턴에 연결되는 면의 폭보다 좁은 인쇄회로기판.
  14. 제10항에 있어서,
    상기 절연층의 하측에 배치된 제2 솔더 레지스트층을 더 포함하고,
    상기 제1 솔더 레지스트층의 두께는 상기 제2 솔더 레지스트층의 두께보다 얇은 인쇄회로기판.
  15. 제10항에 있어서,
    상기 제1 솔더 레지스트층은 상기 도전성 포스트가 배치되는 개구부를 포함하고,
    상기 도전성 포스트의 측면의 일부분은 상기 제1 솔더 레지스트층에 접촉하는 인쇄회로기판.
  16. 기초 절연층 상의 제1 도전성 층 상에 제1 및 제2 도전성 패턴을 형성하는 단계;
    상기 제1 및 제2 도전성 패턴 상에 절연층을 형성하는 단계;
    상기 기초 절연층을 상기 제1 도전성 층의 적어도 일부로부터 분리하는 단계;
    상기 제1 도전성 층의 적어도 일부 중 일부 영역을 식각하여 도전성 포스트를 형성하는 단계;
    상기 절연층에서 상기 도전성 포스트가 형성된 면 상에 제1 솔더 레지스트층을 형성하는 단계; 및
    상기 제1 솔더 레지스트층의 두께가 얇아지도록 상기 제1 솔더 레지스트층의 일부를 식각하는 단계; 를 포함하는 인쇄회로기판 제조 방법.
  17. 제16항에 있어서,
    상기 제1 솔더 레지스트층을 형성하는 단계와 상기 제1 솔더 레지스트층의 일부를 식각하는 단계의 사이에서, 상기 제1 솔더 레지스트층의 상면은 상기 도전성 포스트의 상면보다 상위에 위치하고,
    상기 제1 솔더 레지스트층의 일부를 식각하는 단계 이후에, 상기 제1 솔더 레지스트층의 상면은 상기 도전성 포스트의 상면보다 하위에 위치하는 인쇄회로기판 제조 방법.
  18. 제16항에 있어서,
    상기 제1 솔더 레지스트층을 형성하는 단계는 상기 절연층의 상면 및 하측에 상기 제1 솔더 레지스트층과 제2 솔더 레지스트층을 각각 형성하는 것을 포함하고,
    상기 제1 솔더 레지스트층의 일부를 식각하는 단계는, 상기 제1 솔더 레지스트층과 상기 제2 솔더 레지스트층 간의 두께 차이가 더 커지도록 상기 제1 솔더 레지스트층의 일부를 식각하는 것을 포함하는 인쇄회로기판 제조 방법.
  19. 제16항에 있어서,
    상기 제1 도전성 층의 적어도 일부 중 일부 영역은 상기 제2 도전성 패턴에 상하방향으로 중첩되고,
    상기 제1 솔더 레지스트층을 형성하는 단계는 상기 제1 솔더 레지스트층이 상기 제2 도전성 패턴에 접촉하도록 상기 제1 솔더 레지스트층을 형성하는 것을 포함하는 인쇄회로기판 제조 방법.
  20. 제16항에 있어서,
    상기 분리하는 단계와 상기 도전성 포스트를 형성하는 단계의 사이에서, 상기 제1 도전성 층에서 상기 제1 도전성 패턴에 중첩되는 영역에 식각 저지 패턴을 형성하는 단계; 및
    상기 도전성 포스트를 형성하는 단계와 상기 제1 솔더 레지스트층을 형성하는 단계의 사이에서, 상기 식각 저지 패턴을 제거하는 단계; 를 더 포함하고,
    상기 식각 저지 패턴은 니켈(Ni) 및 주석(Sn) 중 적어도 하나를 함유하는 인쇄회로기판 제조 방법.
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