JP6494673B2 - 負荷駆動用の集積回路装置 - Google Patents

Description

この発明は，電気負荷の通電電流を高頻度に断続制御したり，その閉路時間と開閉周期との比率である通電デューティを制御して負荷電流を調整制御する，半導体開閉素子の集積回路を有する負荷駆動用の集積回路装置の改良，特には，半導体開閉素子に関する局部の異常発生に対応して，継続運転を可能にした負荷駆動用の集積回路装置に関するものである。

予め分割配置された複数の開閉素子の並列個数を調整して，必要とされる電流容量に適合させるようにした負荷駆動用の集積回路装置は公知である。例えば，下記の特許文献１の図２によれば，制御信号Ｂの論理を「Ｌ」から「Ｈ」に変更すると，負荷駆動用のトランジスタ10にはトランジスタ７が並列接続され，これに応じて直列トランジスタ11・12の選択も行われるようになっていて，複数のトランジスタを選択的に接続切換えを行うことによってトランジスタの並列接続数を増減させ，見かけ上のトランジスタサイズを変化させる技術が開示されている。

特開平０７−２６３６３２号公報（要約，図１，図２，段落００２７，００２８）

（１）従来技術の課題の説明
前記特許文献１による半導体集積回路は，例えば並列トランジスタ10に断線異常が発生した場合に，これに代わる代替素子として並列トランジスタ７を有効にすれば，異常発生状態を見かけ上で回復することができる特徴がある。しかし，並列トランジスタ10に短絡異常が発生すると，並列トランジスタ７では代替することができないので，この特許文献１は異常回復を目的とするには不完全な構成となっている。また，直列トランジスタ11・12の一方が断線すると，この回路は無効となり修復不可能な構成となっている。なお，ここで言う異常発生の要因の一つは，例えば半導体集積回路の製造過程において半導体チップにマイクロダストが付着し，これを性能検査段階で検出できなかった場合に発生する初期不良又は偶発不良である。異常発生の他の要因は，半導体集積回路装置を組込んだ製品の実用段階において，外部要因に基づく過電圧・過電流ノイズ等の外乱ストレスによって発生する劣化不良である。

（２）発明の目的の説明
この発明は，電気負荷駆動用の半導体開閉素子を複数の開閉素子に分割して設けたものにおいて，開閉素子のどれかに断線異常又は短絡異常が発生すれば，これを切離してそのまま運転を継続するか，予備の開閉素子を有する場合にはこの予備素子に置換えることができるようにすることを目的とする。

この発明による負荷駆動用の集積回路装置は，電気負荷に電源電圧を印加する指令信号である負荷駆動指令Ｓonを生成する演算制御回路部と，前記電気負荷の負側負荷配線又は正側負荷配線に直列接続され，複数の半導体開閉素子を有する開閉素子部と，前記負荷駆動指令Ｓonに応動して前記複数の半導体開閉素子を開閉動作させる監視制御回路部と，を備え，前記開閉素子部及び前記監視制御回路部を半導体チップ上で一体化した開閉素子集積回路を有する負荷駆動用の集積回路装置であって，前記開閉素子部は，相互に並列接続された，少なくとも第１開閉回路部，第２開閉回路部，及び第３開閉回路部の３つ以上の複数の開閉回路部を備え，前記複数の開閉回路部のそれぞれは，互いに直列接続された一対の上側開閉素子及び下側開閉素子である上下開閉素子を備えると共に，前記上側開閉素子に対する上側並列抵抗と，前記下側開閉素子に対する下側並列抵抗と，前記上側開閉素子と前記下側開閉素子のそれぞれの開閉状態に応動した出力電圧を発生する接続点電位検出回路を備え，前記接続点電位検出回路は，前記上側開閉素子と前記下側開閉素子の接続点電位と基準電位との比較結果を表す電位レベル判定信号を発生し，前記演算制御回路部は，前記複数の開閉回路部から，前記負荷駆動指令Ｓonに応動した負荷電流の断続動作を行う開閉回路部である適用回路を選択し，前記接続点電位検出回路の出力電圧により前記上側開閉素子及び前記下側開閉素子の素子断線異常又は素子短絡異常が判定された場合は，異常発生した開閉回路部を前記適用回路から除外するとともに，前記適用回路に選択していない正常な開閉回路部である予備回路を有する場合には，この予備回路を前記適用回路に含める適用回路選択手段を備え，前記監視制御回路部は，前記適用回路選択手段によって選択された前記適用回路の前記上下開閉素子に対して，前記負荷駆動指令Ｓonに応動した上側開閉タイミング信号及び下側開閉タイミング信号を一斉に発生する開閉信号選択回路を備え，
前記監視制御回路部又は前記演算制御回路部は，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子を共に開路する開路指令，前記上側開閉素子のみを閉路する上側閉路指定信号を発生する閉路指令，及び前記下側開閉素子のみを閉路する下側閉路指定信号を発生する閉路指令を順次行い，各開閉指令を行ったときの前記接続点電位検出回路の前記電位レベル判定信号と，前記上下開閉素子に対する開閉指令の状態との対比を行って，全ての開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する異常判定処理部又は異常検出手段を備え，
前記開閉信号選択回路は，
前記適用回路の前記上下開閉素子に対して，前記負荷駆動指令Ｓonに応動して同一タイミングで発生する共通開閉信号Ｓ00である前記上側開閉タイミング信号及び前記下側開閉タイミング信号を付与するか，若しくは，
前記適用回路の前記上下開閉素子の一方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して遅延閉路で即時開路する，又は少なくとも前記適用回路の前記上下開閉素子の他方が開閉動作を行うときに開路状態となっている実効開閉信号S01を発生する実効断続指令回路と，前記適用回路の前記上下開閉素子の他方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して即時閉路で遅延開路するか，又は少なくとも前記適用回路の前記上下開閉素子の一方が開路している期間に開閉動作を行う無効開閉信号S10を発生する無効断続指令回路と，を備え，前記無効開閉信号S10は，前記適用回路の前記上下開閉素子の一方に対して発生する上側開閉タイミング信号又は下側開閉タイミング信号となり，前記実効開閉信号S01は，前記適用回路の前記上下開閉素子の他方に対して発生する上側開閉タイミング信号又は下側開閉タイミング信号となり，
前記演算制御回路部は，有効回路数算出手段と通電抑制手段を備え，
前記有効回路数算出手段は，前記適用回路選択手段によって前記適用回路に選択されて正常動作を行っている開閉回路部の有効個数を算出し，
前記通電抑制手段は，前記有効回路数算出手段によって算出された前記有効個数が，適正個数未満となっているときに，前記実効開閉信号の閉路時間と開閉周期との比率である通電デューティ又は開閉頻度を，前記有効個数と適正個数の比率に応じて減算補正し，前記適正個数は，異常判定による選択除外がない場合に，前記適用回路に選択される開閉回路部の個数に予め設定されている。

以上のとおり，この発明による負荷駆動用の集積回路装置は，負荷駆動用の開閉素子を複数の開閉素子に分割して設け，互いに直列接続された上側開閉素子と下側開閉素子による一対の開閉回路部の複数を互いに並列接続して構成された複数の開閉回路部を備え，適用回路選択手段によって適用回路に選択されていない上下開閉素子の開閉指令信号は遮断されている。従って，集積回路の製造過程におけるマイクロダストによって，開閉素子の一部に初期不良や偶発不良が発生した場合，断線異常であればこれを適用回路から除外して予備回路に置換えし，短絡異常であれば対となる直列開閉素子を開路しておいて予備回路に置換えし，手軽な制御手段によって自動的に不良発生部位を適用除外して予備回路に置換えることができるので，集積回路装置の信頼度を著しく向上することができる効果がある。なお，予備回路を持たず，予め余裕のある個数の開閉回路部が使用されている場合には，予備回路への置換え処理は不要となるものである。また，単に複数の開閉素子を並列接続したものに比べ，対となる直列開閉素子を設けたことによって，どの開閉素子が短絡異常又は断線異常となっているかを，電流検出手段を用いないで手軽に判定することができる副次的効果がある。

この発明の実施の形態１による負荷駆動用の集積回路装置の全体回路ブロック図である。 図１の中の第１開閉回路部の詳細回路図である。 図１の中の外部監視回路部の詳細回路図と，第１から第３開閉回路部の構成配置図である。 図１の中の監視制御回路部の全体回路ブロック図と，演算制御回路部との接続構成図である。 図４における監視制御回路部から演算制御回路部への上りシリアル信号である直列監視信号の構成一覧図である。 図４における演算制御回路部から監視制御回路部への下りシリアル信号である直列指令信号の構成一覧図である。 図４における監視制御回路部から演算制御回路部への上りパラレル信号である並列監視信号の構成一覧図である。 図１における正常動作中の開閉回路部と外部監視回路部に関する監視出力の状態を示す一覧図である。 図４における外部監視回路部に関する外部異常の種別と監視出力の状態を示す一覧図である 図７に対応した外部監視回路部の異常判定結果の一覧図である。 図６の第１開閉回路部に対応した異常判定結果の一覧図である。 図６の第２開閉回路部に対応した異常判定結果の一覧図である。 図６の第３開閉回路部に対応した異常判定結果の一覧図である。 図１の中の演算制御回路部の動作説明用フローチャートの前段部である。 図１の中の演算制御回路部の動作説明用フローチャートの中段部である。 図１の中の演算制御回路部の動作説明用フローチャートの後段部である。 図４における監視制御回路部の動作説明用のフローチャートである。 図４における監視制御回路部の動作説明用のタイムチャートである。 この発明の実施の形態２による負荷駆動用の集積回路装置の全体回路ブロック図である。 図12における監視・制御信号の系統を示す詳細ブロック図である。 図12の中の演算制御回路部の動作説明用フローチャートの前段部である。 図12の中の演算制御回路部の動作説明用フローチャートの中段部である。 図12の中の演算制御回路部の動作説明用フローチャートの後段部である。 図12における監視制御回路部の動作説明用フローチャートである。

＜実施の形態１の詳細な説明＞
（１）構成の詳細な説明
以下，この発明の実施の形態１による負荷駆動用の集積回路装置110Aの全体回路ブロック図である図１と，図１の中の第１開閉回路部の詳細回路図である図２と，図１の中の外部監視回路部の詳細回路図と，第１から第３開閉回路部の構成配置図である図３について，その構成を詳細に説明する。図１において，開閉素子集積回路200Aは，複数の半導体開閉素子を有する開閉素子部と，監視制御回路部130Aと，外部監視回路部190Aとを半導体チップ上で一体化しており，開閉素子集積回路200Aは演算制御回路部120Aと協働して，電気負荷100の負荷電流をその下流位置において断続制御するように配置されている。開閉素子部は，相互に並列接続された複数の開閉回路部UAn（ｎ＝40，50，60・・・）を備えており，図１には，第１開閉回路部140A，第２開閉回路部150A，及び第３開閉回路部160Aの３つの開閉開路部を示している。電気負荷100は，例えば図示しない車載バッテリから，ＤＣ１２Ｖ系の電源電圧Ｖbbが，図示しない給電ユニット内に設けられた電源ヒューズ101と，電源配線102pを介して印加されている。電気負荷100の負側負荷配線102dは，後述する複数の開閉回路部UAnを介してグランド回路GNDとの間で断続接続されるようになっている。

なお，電気負荷100が誘導性負荷である場合には，この電気負荷100にはサージ吸収回路104が並列接続されており，このサージ吸収回路104として，開閉回路部UAnが負荷電流を遮断したときに負荷電流を緩やかに減衰させたいときには転流ダイオードが使用され，速やかに負荷電流の減衰を行いたいときには，例えば数十ボルトの両端電圧が印加されたときに導通するバリスタが使用される。従って，転流ダイオードを用いた場合には開閉回路部UAnに発生する遮断電圧は電源電圧Ｖbbに略等しくなり，バリスタを用いた場合には，その動作電圧に対応した数十ボルトの値となって，開閉回路部UAnのスイッチングロスが大きくなる。演算制御回路部120Aは開閉素子集積回路200Aと同一基板上に搭載され，図示しない定電圧電源から例えばＤＣ５Ｖの安定化電圧Ｖccを受けて動作するようになっている。この演算制御回路部120Aは，プログラムメモリPMEM及びＲＡＭメモリRMEMと協働するマイクロプロセッサCPUを主体として構成されている。

開閉素子集積回路200Aの一部を構成する監視制御回路部130Aは，演算制御回路部120Aとの間で後述する監視・制御信号の交信を行い，互いに並列接続されている複数の開閉回路部UAn（ｎ＝40，50，60・・・）である第１開閉回路部140A，第２開閉回路部150A，第３開閉回路部160Aに接続されている。複数の開閉回路部UAnのそれぞれは，図２において詳述するとおり，互いに直列接続された上側開閉素子Ｔnuと下側開閉素子Ｔndである上下開閉素子を包含しており，実施の形態１においては，各開閉素子は，Ｎチャネル型の電界効果型トランジスタとされており，電気負荷100の下流位置に接続されている。外部監視回路部190Aは，図３において詳述するとおり，負側負荷配線102dのグランド電位である負荷配線電圧Ｖddを監視して，負側負荷配線102dがグランド回路GNDと混触する地絡異常の有無と，負側負荷配線102dが電源配線102pと混触する天絡異常又は電気負荷100自体の短絡異常の有無と，負側負荷配線102dの断線又は電気負荷100自体の内部断線である負荷断線異常の有無を判定するようになっている。なお，負側負荷配線102dと電源配線102p及びグランド回路GNDとの間にはプルアップ回路103u及びプルダウン回路103dが接続されている。

監視制御回路部130Aと演算制御回路部120Aとは直並列変換器SPCを含み，図５Ａと図５Ｃで後述する上り通信と下り通信によって，マイクロプロセッサCPUへの直列監視信号と，マイクロプロセッサCPUからの直列指令信号を含む直列指令監視信号SERを交信するとともに，監視制御回路部130Aは図５Ｂで後述する４ビットの並列監視信号PARによってマイクロプロセッサCPUへの直接報告を行うようになっている。また，マイクロプロセッサCPUは負荷駆動指令Ｓonを発生して，監視制御回路部130Aを介して複数の開閉回路部UAn内の上下開閉素子の開閉制御を行い，どの開閉素子に対して開閉信号を付与するのかは，予め直列指令信号SERによってマイクロプロセッサCPUから指定されている。外部監視回路部190Aは，過電流検出信号ERRを発生して監視制御回路部130Aに全ての開閉素子を開路させるとともに，過電流検出信号ERRをマイクロプロセッサCPUにも送信し，マイクロプロセッサCPUは負荷駆動指令Ｓonを停止するようになっている。なお，図１では３個の開閉回路部が示されているが，実際には，例えば３個又は４個の開閉回路部と，更に予備の開閉回路部が１個付加されて構成されてもよい。

図２において，第１開閉回路部140Aは前述した負側負荷配線102dにつながる負側内部配線191と，負側内部配線191とグランド回路GNDとの間で直列接続された上側開閉素子Ｔ40u，下側開閉素子Ｔ40d，及び微小な抵抗値を有する分配抵抗147aを備えており，上側開閉素子Ｔ40uと下側開閉素子Ｔ40dとの接続点電位は接続点電位検出回路146によって検出されるようになっている。上側閉路指令回路141uは上側論理和回路142uの出力論理レベルが「Ｈ」のときに上側開閉素子T40uを閉路駆動し，Ｎチャネル型の電界効果型トランジシタである上側開閉素子T40uのゲート端子とソース端子間には上側ゲート抵抗143uが接続され，ドレーン端子とソース端子間には上側並列抵抗144uが接続されている。下側閉路指令回路141dは下側論理和回路142dの出力論理レベルが「Ｈ」のときに下側開閉素子T40dを閉路駆動し，Ｎチャネル型の電界効果型トランジシタである下側開閉素子T40dのゲート端子とソース端子間には下側ゲート抵抗143dが接続され，ドレーン端子とソース端子間には下側並列抵抗144dが接続されている。

上側論理和回路142uと下側論理和回路142dのそれぞれの一方の入力端子に接続される上側開閉タイミング信号Ｓ40uと下側開閉タイミング信号Ｓ40dは，負荷駆動指令Ｓonの論理レベルが「Ｈ」のときに，図11で後述するとおり，その全期間又は一部期間又は延長期間において，適用選択されている上側開閉素子Ｔ40uと下側開閉素子Ｔ40dを閉路駆動する。上側論理和回路142uと下側論理和回路142dのそれぞれの他方の入力端子に接続される上側閉路指定信号Ｄ40uと下側閉路指定信号Ｄ40dとは，負荷駆動指令Ｓonの論理レベルが「Ｌ」であって，電気負荷100の駆動を行っていないときに有効となるように構成された異常点検用の開閉信号であり，この異常点検は上側閉路指定信号Ｄ40uと下側閉路指定信号Ｄ40dとが共に開路指定となっている場合と，どちらか一方が閉路指定を行っている場合と，どちらか他方が閉路指定を行っている場合との３モードに分けて順次実行されるようになっている。

電源電圧Ｖbbが印加される上側分圧抵抗145aと中間分圧抵抗145bと下側分圧抵抗145cとは互いに直列接続されていて，上側分圧抵抗145aと中間分圧抵抗145bとの接続点電位は例えば電源電圧Ｖbbの80％レベルとなる上側基準電位となり，中間分圧抵抗145bと下側分圧抵抗145cとの接続点電位は例えば電源電圧Ｖbbの30％レベルとなる下側基準電位となっている。上側比較出力回路146uは上側開閉素子Ｔ40uと下側開閉素子Ｔ40dとの接続点電位（以下監視電位という）と上側基準電位とを比較して，監視電位が上側基準電位以上であれば論理レベル「Ｈ」となる高電圧の電位レベル判定信号Ｈ40uを発生する。下側比較出力回路146dは前記の監視電位と下側基準電位とを比較して，監視電位が下側基準電位以下であれば論理レベル「Ｈ」となる低電圧の電位レベル判定信号Ｈ40dを発生する。中間電圧判定回路146mは，高電圧側と低電圧側の電位レベル判定信号Ｈ40u・H40dの論理レベルが共に論理「Ｌ」であるときに中電圧の電位レベル判定信号Ｈ40mを発生し，上側比較出力回路146uと下側比較出力回路146dと中間電圧判定回路146mとによって接続点電位検出回路146が構成されている。

電流検出回路148aは，分配抵抗147aの両端電圧と電流基準電圧148bとを比較して，分配抵抗147aに所定の基準電流以上の電流が流れているときに論理レベル「Ｈ」となる電流検出信号Ｈ40eを発生する。なお，分配抵抗147aは上側又は下側開閉素子Ｔ40u・Ｔ40dの内部抵抗と同等以下で，温度の増加に従って抵抗値が増加する正の温度係数を有する配線抵抗又はボンディングワイヤによる接続抵抗であり，この分配抵抗147aは複数の開閉回路部UAnの間の負荷電流の分担を均等化する役割を持っている。また，所定の基準電流は電気負荷100に通電する定格電流が，全ての開閉回路部UAnに分配されたときの一つの開閉回路部の分担電流の50％の電流に設定されていて，若しも，上下の開閉素子が正常閉路状態であれば，分配抵抗147aに流れる分担電流はこの基準電流以上の値となる。従って，上下の開閉素子が共に開路指令であるときに，電流検出信号Ｈ40eが論理レベル「Ｈ」であれば，上下の開閉素子の短絡異常であることが検出されるようになっている。

一方，分配抵抗147aは電気負荷100の定格電流が連続通電すると過熱溶断するヒューズの役割を持っており，上下の開閉素子が短絡すると分配抵抗147aが溶断することによってその両端電圧が増大し，ベース抵抗149bを介して溶断異常検出素子149aが閉路して，下側比較出力回路146dの負側入力端子に接続された入力抵抗149cの一端をグランド電位に低下させ，その結果として，高電圧と低電圧の電位レベル判定信号Ｈ40u・Ｈ40dが共に論理レベル「Ｈ」となることによってこの異常状態を検出することができるようになっている。従って，分配抵抗147aに過熱溶断機能を持たせた場合には電流検出回路148aは不要となる。分配抵抗147aの上流端子は前段加算抵抗147bと後段加算抵抗147cを介して過電流信号配線OCRに接続され，図３で後述する外部監視回路部190Aに入力されるようになっている。しかし，分配抵抗147aが過熱溶断している場合には，ベース抵抗149bbを介して溶断異常検出素子149aaが閉路して，前段加算抵抗147bと後段加算抵抗147cとの接続点をグランド電位に低下させ，外部監視回路部190Aに対する加算信号を停止するようになっている。

図３において，第１開閉回路部140Aと第２開閉回路部150Aと第３開閉回路部160Aとは，図１で前述した負側負荷配線102dにつながる負側内部配線191に接続され，各開閉回路部は図２で説明した第１開閉回路部140Aと同様に構成されている。そして，外部監視回路部190Aは負側内部配線191の電位レベルを監視する配線電位検出回路196と，過電流検出回路198aを主体として構成されている。まず，電源電圧Ｖbbが印加される上側分圧抵抗195aと中間分圧抵抗195bと下側分圧抵抗195cとは互いに直列接続されていて，上側分圧抵抗195aと中間分圧抵抗195bとの接続点電位は例えば電源電圧Ｖbbの80％レベルとなる上側基準電位となり，中間分圧抵抗195bと下側分圧抵抗195cとの接続点電位は例えば電源電圧Ｖbbの30％レベルとなる下側基準電位となっている。上側比較出力回路196uは負側内部配線191の電位レベルである監視電位と上側基準電位とを比較して，監視電位が上側基準電位以上であれば論理レベル「Ｈ」となる高電圧の電位レベル判定信号Ｈ90uを発生する。下側比較出力回路196dは前記の監視電位と下側基準電位とを比較して，監視電位が下側基準電位以下であれば論理レベル「Ｈ」となる低電圧の電位レベル判定信号Ｈ90dを発生する。

中間電圧判定回路196mは，高電圧側と低電圧側の電位レベル判定信号Ｈ90u・H90dの論理レベルが共に論理「Ｌ」であるときに中電圧の電位レベル判定信号Ｈ90mを発生し，上側比較出力回路196uと下側比較出力回路196dと中間電圧判定回路196mとによって配線電位検出回路196が構成されている。過電流検出回路198aは，過電流信号配線OCRを介して複数の開閉回路部UAn内の後段加算抵抗147c・157c・167c（157c・167cは非図示）に接続された加算抵抗197の両端電圧と，過電流検出電圧198bとを比較して，分配抵抗147a・157a・167aに流れる負荷電流の合計値が所定の過大電流以上となったときに論理レベル「Ｈ」となって，フリップフロップ回路である過電流発生記憶回路198cをセットするようになっている。なお，この過電流検出回路198aは，複数の開閉回路部UAnの閉路駆動中において，負側負荷配線102dが電源配線102pと混触する天絡異常又は電気負荷100の内部短絡が発生したことを検出するためのものとなっており，比較判定基準となる所定の過大電流は，電気負荷100の定格電流よりは大きく，電源ヒューズ101の溶断容量未満の電流となっている。

なお，過電流発生記憶回路198cのセット出力は過電流検出信号ERRとなってマイクロプロセッサCPUに送信されて，マイクロプロセッサCPUは負荷駆動指令Ｓonを停止するとともに，リセット指令RSTを発生して過電流発生記憶回路198cをリセットする。また，過電流検出信号ERRが発生しているときは，ベース抵抗199bを介して過電流異常検出素子199aを閉路し，下側比較出力回路196dの負側入力端子に接続された入力抵抗199cの一端をグランド電位に低下させ，その結果として，高電圧と低電圧の電位レベル判定信号Ｈ90u・Ｈ90dが共に論理レベル「Ｈ」となることによってこの異常状態を検出することができるようになっている。

次に，図１の中の監視制御回路部の全体回路ブロック図と，演算制御回路部との接続構成図である図４について，その構成を詳細に説明する。図４において，マイクロプロセッサCPUが発生する負荷駆動指令Ｓonが論理レベル「Ｈ」であるときには，バッファ素子131aの出力に応動する回路ブロック133a〜133d・132aが作動し，負荷駆動指令Ｓonが論理レベル「Ｌ」であるときには，反転素子131bの出力に応動する回路ブロック132b・134が作動することを示している。非選択開路指令133aは，非選択回路（予備回路部又は異常発生回路部）に適用される上下開閉素子に対する開路指令信号を発生する。図１１に示すように，無効断続指令回路133bは負荷駆動指令Ｓonが閉路指令になると直ちに閉路指令となり，負荷駆動指令Ｓonが開路指令になると，相手側開閉素子による負荷電流の遮断所要時間を待ち，遅延して開路指令となる無効開閉信号Ｓ10を発生する。実効断続指令回路133cは負荷駆動指令Ｓonが閉路指令になると，相手側開閉素子の閉路動作の完了を待ち，遅延して閉路指令とすることによって負荷電流を流し始め，負荷駆動指令Ｓonが開路指令になると直ちに開路指令となって負荷電流を遮断する実効開閉信号Ｓ01を発生する。よって，実効開閉信号Ｓ01は負荷電流の断続動作を行わせ，無効開閉信号Ｓ10は負荷電流の断続動作を行わせない。

共通開閉指令133dは，負荷駆動指令Ｓonが閉路指令になると直ちに閉路指令となり，負荷駆動指令Ｓonが開路指令になると直ちに開路指令となり，上下開閉素子を負荷駆動指令Ｓonの動作と連動して開閉する共通開閉信号Ｓ00を発生する。開閉信号選択回路132aは，図５Ｂで後述するマイクロプロセッサＣＰＵからの下りの直列指令信号SERによって，上側開閉タイミング信号Ｓnuと下側開閉タイミング信号Ｓndに付与される指令信号の種別を決定する。なお，上下の直列開閉素子の一方を即時閉路して遅延開路し，他方を遅延閉路して即時開路した場合には，負荷電流の断続動作は専ら他方の開閉素子によって実行されており，一方の開閉素子は断続動作には寄与していないことになる。従って，実効開閉信号Ｓ01が付与される開閉素子にはスイッチングロスが発生し，無効開閉信号Ｓ10が付与される開閉素子にはスイッチングロスが発生せずに温存されることになる。これに対し，共通開閉信号Ｓ00を用いた場合には，上下の開閉素子が同時に負荷電流の断続動作を行うことになり，スイッチングロスは分担されることになるが，分担度合は均一にはならないで，大小のバラツキが発生することになる。

点検信号発生回路132bは，上側開閉素子Ｔnuに対する上側閉路指定信号Ｄnuと，下側開閉素子Ｔndに対する下側閉路指定信号Ｄndとの論理レベルの組合わせとして（Ｄnu＝「Ｌ」，Ｄnd＝「Ｌ」）の第１モードと，（Ｄnu＝「Ｌ」，Ｄnd＝「Ｈ」）の第２モードと，（Ｄnu＝「Ｈ」，Ｄnd＝「Ｌ」）の第３モードで開閉指令信号を順次発生する。異常判定処理部134は，上下の開閉素子に与えられた閉路指定信号Ｄnu・Ｄndの論理レベルと，３種類の電位レベル判定信号Ｈnu・Ｈnm・Ｈnd又は電流検出信号Ｈneを含む監視信号の論理レベルとの組合わせによって，図８Ａ〜図８Ｄで示す真理値表に基づいて各部の異常の有無を判定して，その判定結果を図５Ａで示す上りの直列監視信号SERと，図５Ｃ示す上りの並列監視信号PARでマイクロプロセッサＣＰＵに送信するようになっている。

次に，図４における監視制御回路部から演算制御回路部への上りシリアル信号である直列監視信号SERの構成一覧図である図５Ａと，演算制御回路部から監視制御回路部への下りシリアル信号である直列指令信号SERの構成一覧図である図５Ｂと，監視制御回路部から演算制御回路部への上りパラレル信号である並列監視信号PARの構成一覧図である図５Ｃについて説明する。図５Ａにおいて，上りシリアル信号のビットｂ0〜b11では，第１・第２・第３開閉回路部140A・150A・160Aの上下開閉素子に対する正常・異常の区分と，異常であれば短絡異常であるか断線異常であるかの区分が指定されるようになっている。また，ビットｂ12〜ｂ15では，各開閉回路部が選択適用されているのか，稼働停止しているのかを示している。例えば，ｂ0＝０，ｂ1＝１，ｂ2＝０，ｂ3＝０であれば，上側開閉素子Ｔ40uが断線しているが，下側開閉素子Ｔ40dは正常であり，ｂ12＝０であれば第１開閉回路部140Aは非適用休止状態であることを示している。なお，開閉回路部の総数が多くなれば，それに応じてシリアル信号のビット数は多くなるが，ここでは総数３個の場合について説明している。

図５Ｂには，第１・第２・第３開閉回路部140A・150A・160Aのそれぞれに対応して下り送信される２ビットの選択指令信号を示す。ビットｂ0・ｂ1は，第１開閉回路部140Aに対応する選択指令信号であり，ビットｂ2・ｂ3は、第２開閉回路部150Aに対応する選択指令信号であり，ビットｂ4・ｂ5は、第３開閉回路部160Aに対応する選択指令信号である。ビットｂ0・ｂ1，ｂ2・ｂ3，ｂ4・ｂ5は，第１・第２・第３開閉回路部に対応した下側開閉タイミング信号Ｓnd又は上側開閉タイミング信号Ｓnuを対象としていることを示しており，例えば，適用区分Ａとなるビットｂ0（又はｂ2，ｂ4）が論理０で，ビットｂ1（又はｂ3，ｂ5）が論理０であれば，下側開閉タイミング信号Ｓ40d（又はＳ50d，Ｓ60d）と上側開閉タイミング信号Ｓ40u（又はＳ50u，Ｓ60u）は共に開路指令信号となり，適用区分Ｂであるビットｂ0（又はｂ2，ｂ4）が論理１で，ビットｂ1（又はｂ3，ｂ5）が論理０であれば，下側開閉タイミング信号Ｓ40d（又はＳ50d，Ｓ60d）は実効開閉信号Ｓ01で，上側開閉タイミング信号Ｓ40u（又はＳ50u，Ｓ60u）は無効開閉信号Ｓ10を選択する指令となり，適用区分Cであるビットｂ0（又はｂ2，ｂ4）が論理０で，ビットｂ1（又はｂ3，ｂ5）が論理１であれば，下側開閉タイミング信号Ｓ40d（又はＳ50d，Ｓ60d）は無効開閉信号Ｓ10で，上側開閉タイミング信号Ｓ40u（又はＳ50u，Ｓ60u）は実効開閉信号Ｓ01を選択する指令となっている。適用区分Ｄとなるビットｂ0（又はｂ2，ｂ4）が論理１で，ビットｂ1（又はｂ3，ｂ5）が論理１であれば，下側開閉タイミング信号Ｓ40d（又はＳ50d，Ｓ60d）と上側開閉タイミング信号Ｓ40u（又はＳ50u，Ｓ60u）は共通開閉信号Ｓ00を選択する指令となっている。

図５Ｃにおいて，並列監視信号PARのビットｂ0・ｂ1・ｂ2では，外部監視回路部190Aによる外部診断結果として，負側負荷配線102dの地絡異常の有無，天絡異常の有無，断線異常の有無を示すとともに，ビットｂ3が論理０であれば，複数の開閉回路部UAnの全てが正常であり，ｂ3＝１であれば，複数の開閉回路部UAnのどれかが異常であることを示している。なお，監視制御回路部130Aは，点検信号発生回路132bと異常判定処理部134による全ての開閉回路部の初期点検が完了するまでは，ｂ0〜ｂ3は論理「１」としておくようになっている。また，シリアル下り信号はマイクロプロセッサＣＰＵによって随時送信可能であるが，上りシリアル信号はマイクロプロセッサＣＰＵからの送信要求によって返信されるようになっている。しかし，パラレル上り信号は，マイクロプロセッサＣＰＵからの送信要求なしに随時送信可能であり，マイクロプロセッサＣＰＵによって随時監視が可能であり，パラレル上り信号によってマイクロプロセッサＣＰＵが異常発生を認知した場合には，上りシリアル信号の送信要求を行って，どの開閉回路部の異常発生であるかを識別することができるようになっている。

（２）作用・動作の詳細な説明
以下，図１のとおり構成されたこの発明の実施の形態１による負荷駆動用の集積回路装置110Aにおいて，正常動作中の開閉回路部と外部監視回路部に関する監視出力の状態を示す図６と，外部監視回路部に関する外部異常の種別と監視出力の状態を示す図７と，外部監視回路部の異常判定結果の一覧図である図８Ａと，第１〜第３開閉回路部の異常判定結果の一覧図である図８Ｂ〜図８Ｄについて詳細に説明する。まず，図１において，図示しない電源スイッチが閉路されると，図示しない主電源リレーの出力接点が閉路して，図示しない定電圧電源回路が安定化電圧Ｖccを発生することによって演算制御回路部120A内の主体要素であるマイクロプロセッサCPUが制御動作を開始する。その結果，図示しない負荷電源リレーが付勢されて電気負荷100に対する電源電圧Ｖbbが供給されるようになっている。また，マイクロプロセッサCPUは図示しないセンサ群の動作状態と，不揮発性のプログラムメモリPMEMに格納されている制御プログラムの内容に応動して負荷駆動指令Ｓonを発生して，電気負荷100に対する負荷電流の断続制御を行うようになっている。

以下に詳細説明する開閉素子集積回路200Aの監視制御動作の概要は次のとおりである。開閉素子集積回路200Aを構成する監視制御回路部130Aと複数の開閉回路部UAnとは，各開閉回路部内に設けられた上側開閉素子Ｔnuと下側開閉素子Ｔndの断線又は短絡異常の有無を判定して，その判定結果を演算制御回路部120Aに報告する（素子異常判定）。演算制御回路部120Aは異常発生した開閉回路部を適用除外して予備回路に置換えるなどの適用回路選択手段を備えている（適用回路選択）。監視制御回路部130Aは，開閉信号選択回路を備え，適用回路に選択された開閉回路部に対して開閉信号を分配する（開閉信号分配）。開閉信号の種類としては，負荷駆動指令Ｓonの論理動作と連動して，上下の開閉素子を同時に開閉する共通開閉信号Ｓ00，或いは，遅延閉路で即時開路する実効開閉信号Ｓ01，即時閉路で遅延開路する無効開閉信号Ｓ10などがある。外部監視回路部190Aは，負荷配線の天絡異常・地絡異常・短絡異常・断線異常の有無を監視して，異常発生情報を演算制御回路部120Aに報告する(外部異常診断）。

図６において，この一覧図は第１開閉回路部140Aを駆動する適用回路１とし，第２開閉回路部150Aを駆動する適用回路２とし，第２開閉回路部160Aを予備回路として非駆動とした場合の，下側閉路指定信号Ｄnd（ｎ＝40,50,60以下同様）の論理レベルと上側閉路指定信号Ｄnuの論理レベルに対応した上側開閉素子Ｔnuと下側開閉素子Ｔndとの開閉状態を示しており，例えばＤ40u＝ＨであればＴ40uは閉路し，Ｄ40u＝ＬであればＴ40uは開路している。他の開閉素子も同様であり，Ｄnu＝ＨであればＴnuは閉路し，Ｄnu＝ＬであればＴnuは開路している。また，図６の上段部で示すように，上下の開閉素子Ｔnu・Ｔndが共に閉路すると，その接続点電位はグランドレベルとなって，低電圧の電位レベル判定信号Ｈndの論理は「Ｈ」となり，他の判定信号Ｈnm・Ｈnuの論理レベルは「Ｌ」となるとともに，電流検出信号Ｈneの論理レベルは「Ｈ」となる。しかし，図６の下段部で示すように，上下の開閉素子Ｔnu・Ｔndが共に開路すると，その接続点電位は中間レベルとなって，中電圧の電位レベル判定信号Ｈnmの論理は「Ｈ」となり，他の判定信号Ｈnd・Ｈnuの論理レベルは「Ｌ」となるとともに，電流検出信号Ｈneの論理レベルは「Ｌ」となる。

一方，上下開閉素子Ｔnu・Ｔndが共に閉路して電気負荷100が正常駆動されているときの，外部監視回路部190Aの電位レベル判定信号Ｈ90d，Ｈ90m，Ｈ90uは，負側負荷配線102dの電位がグランドレベルになっていることによって低電圧の電位レベル判定信号Ｈ90dのみが論理「Ｈ」となり，他の判定信号Ｈ90u・Ｈ90mは論理「Ｌ」となっている。同様に，上下開閉素子Ｔnu・Ｔndが開路して電気負荷100が非駆動状態であるときの，外部監視回路部190Aの電位レベル判定信号Ｈ90d，Ｈ90m，Ｈ90uは，負側負荷配線102dの電位が電源電圧レベルになっていることによって，高電圧の電位レベル判定信号Ｈ90uのみが論理「Ｈ」となり，他の判定信号Ｈ90m・Ｈ90dは論理「Ｌ」となっている。

図７において，外部監視回路部190Aの高電圧の電位レベル判定信号Ｈ90uは，本来は上下開閉素子Ｔnu・Ｔndが開路して，電気負荷100が正常非駆動状態において論理レベル「Ｈ」となるものであるが，負側負荷配線102dの天絡異常時が発生していると，電気負荷100の非駆動状態又は駆動状態においても論理レベル「Ｈ」となって異常検出が行えるようになっている。また，外部監視回路部190Aの中電圧の電位レベル判定信号Ｈ90mは，通常は論理レベル「Ｈ」となることはないが，上下開閉素子Ｔnu・Ｔndが開路して，電気負荷100の非駆動状態において，負荷断線異常が発生していると論理レベルが「Ｈ」となって異常検出が行えるようになっている。また，外部監視回路部190Aの低電圧の電位レベル判定信号Ｈ90dは，電気負荷100の非駆動状態においては通常は論理レベル「Ｌ」となるものであるが，負側負荷配線102dの地絡異常が発生していると論理レベルが「Ｈ」となって異常検出が行えるようになっている。但し，上下開閉素子の短絡異常と負側負荷配線102dの地絡異常との識別は，電流検出信号Ｈneの論理状態によって識別され，開閉素子の上下短絡であれば電流検出信号Ｈneは論理「Ｈ」となっている。

図８Ａにおいて，負側負荷配線102d又は電気負荷100の異常発生は次のようにして行われる。まず，電気負荷100が非駆動状態にあって，上下開閉素子Ｔnu・Ｔndの少なくとも一方が開路しているときには，負荷断線時には中電圧の電位レベル判定信号Ｈ90mの論理レベルが「Ｈ」となり，負線地絡異常時には低電圧の電位レベル判定信号Ｈ90dの論理レベルが「Ｈ」となる。また，電気負荷100が駆動状態にあって，上下開閉素子Ｔnu・Ｔndの両方が閉路しているときに，負側負荷配線102dの天絡異常が発生すると，過電流検出信号ERRが発生してこの異常が検出される。

図８Ｂ〜図８Ｄにおいて，上側開閉素子Ｔnuや下側開閉素子Ｔndの短絡異常又は断線異常の有無は次のようにして判定される。まず，上下開閉素子Ｔnu・Ｔndが共に開路指令であるときに，高電圧の電位レベル判定信号Ｈnuが論理レベル「Ｈ」であれば，上側開閉素子Ｔnuの短絡異常であり，低電圧の電位レベル判定信号Ｈndが論理レベル「Ｈ」であれば，下側開閉素子Ｔndの短絡異常である．また，下側開閉素子Ｔndのみを閉路指令にしたときに，中電圧の電位レベル判定信号Ｈnmが論理レベル「Ｈ」であれば，下側開閉素子Ｔndの断線異常であり，上側開閉素子Ｔnuのみを閉路指令にしたときに，中電圧の電位レベル判定信号Ｈnmが論理レベル「Ｈ」であれば，上側開閉素子Ｔnuの断線異常である。

また，上下開閉素子Ｔnu・Ｔndが共に閉路指令であるときに，高電圧の電位レベル判定信号Ｈnuが論理レベル「Ｈ」であれば，下側開閉素子Ｔndの断線異常であり，中電圧の電位レベル判定信号Ｈnmが論理レベル「Ｈ」であれば，上下両開閉素子の断線異常であり，低電圧の電位レベル判定信号Ｈndが論理レベル「Ｈ」であれば，上下両開閉素子は正常である。なお，電流検出信号Ｈneが設けられていると，上下開閉素子Ｔnu・Ｔndが共に短絡異常であるときには電流検出信号Ｈneの論理レベルが「Ｈ」となることによってこれを検出することができるようになっている。また，分配抵抗147a・157a・167aのいずれかが溶断すると，溶断した開閉回路部の高電圧及び低電圧の電位レベル判定信号Ｈnu・Ｈndが共に論理レベル「Ｈ」となることによって溶断を検出することができるようになっている。

次に，図１の中の演算制御回路部の動作説明用フローチャートの前段部と中段部と後段部である図９Ａ・図９Ｂ・図９Ｃについて詳細に説明する。図９Ａにおいて，工程900はマイクロプロセッサＣＰＵの動作開始工程である。続く工程901aは，運転開始後の初回の通過工程であるかどうかを判定し，初回であればYESの判定を行って工程901bへ移行し，初回でなければNOの判定を行って工程902へ移行する判定ステップである。工程901bは，負荷駆動指令Ｓonを停止（論理レベルを「Ｌ」にする）して，監視制御回路部130Aによる一斉点検の結果を並列監視信号PARと直列監視信号SERによって読出してから，直列指令信号SERによって選択指令信号を送信するステップである。工程902は，図５Ｃで示す並列監視信号PARを読出し，必要に応じて図５Ａによる詳細情報を読出すステップであり，工程901b又は工程902に続いて，中継端子Ｂを介して図９Ｂの工程911へ移行するステップである。

図９Ｂにおいて，工程911は工程902で読出された開閉素子集積回路200Aの状態に応動して，適用回路の変更を行うときはYESの判定を行って工程912へ移行し，変更を行わないときはNOの判定を行って工程916へ移行する判定ステップである。工程912は，予備回路があればYESの判定を行って工程913へ移行し，予備回路が無ければNOの判定を行って工程914へ移行する判定ステップである。工程913では，図５Ｂで示す直列指令信号SERによって下側開閉タイミング信号Ｓndと上側開閉タイミング信号Ｓnuに対する開閉信号の種別を指定してから工程916へ移行する。工程914は，上下開閉素子の一方が短絡状態で他方が正常状態であった半壊開閉回路部を適用回路に復活利用するかどうかを判定し，復活利用するときはYESの判定を行って工程915へ移行し，復活利用しないときはNOの判定を行って工程916へ移行する判定ステップである。工程915では，図５Ｂで示す直列指令信号SERによって，復活利用する半壊開閉回路部の下側開閉タイミング信号Ｓndと上側開閉タイミング信号Ｓnuに対する開閉信号の種別を指定してから工程916へ移行する。工程916は，現在適用されている有効な開閉回路部の個数を算出して工程917へ移行するステップである。

工程917は，適用個数が適正個数未満になっているときに，負荷駆動指令Ｓonの通電デューティを抑制するか，負荷駆動指令Ｓonの断続頻度を抑制して，中継端子Ｃを介して図９Ｃの工程903aへ移行するステップである。なお，工程911から工程917による工程ブロック919は適用回路選択手段となり，工程913は予備回路選択手段となり，工程915は復活回路選択手段となり，工程917は通電抑制手段となるものであり，復活回路選択手段915や通電抑制手段917は異常事態における応急運転手段として適用されるものである。

図９Ｃにおいて，工程903aは外部監視回路部190Aが発生する割込み信号である過電流検出信号ERRが発生したかどうかを判定し，過電流検出信号ERRを受信すればYESの判定を行って工程903bへ移行し，受信していなければNOの判定を行って工程904aへ移行する判定ステップである。工程903bでは，負荷駆動指令Ｓonを停止するとともに，続く工程903bbにおいてリセット指令RSTを発生して，外部監視回路部190A内の過電流発生記憶回路198cをリセットしてから動作終了工程910へ移行する。そして，工程903bと工程903bbを含む工程ブロック903cは異常発生処理手段となるものである。工程904aは，図示しない外部センサの動作状態などに応動して負荷駆動指令Ｓonを発生する時期であるかどうかを判定し，発生時期でなければＮＯの判定を行って工程904bへ移行して負荷駆動指令Ｓonの論理レベルを「Ｌ」にし，発生時期であればYESの判定を行って工程904cへ移行して負荷駆動指令Ｓonの論理レベルを「Ｈ」にし，続いて動作終了工程910へ移行するようになっている。動作終了工程910では，他の制御プログラムを実行してから所定時間内に動作開始工程900へ復帰して，以降の制御プログラムを反復実行するようになっている。

次に，図４における監視制御回路部の動作説明用のフローチャートである図10について詳細に説明する。なお，監視制御回路部130Aはマイクロプロセッサを含まない論理回路で構成されていて，以下で説明するフローチャートは，この論理回路の作用動作を等価的に表現したものとなっている。図10において，工程1000aは開閉素子集積回路200Aに電源電圧Ｖbbが印加されたことに応動して，監視制御回路部130Aが動作を開始するステップであり，動作開始時点における並列監視信号PARは，ビットｂ0〜ｂ3の全てが論理１である初期状態となっている。続く工程1000bは，並列監視信号PARが初期状態であればYESの判定を行って工程1003aへ移行し，初期状態でなければNOの判定を行って工程1001aへ移行する判定ステップである。

工程1003aでは，負荷駆動指令Ｓonが開路指令であることを確認してから工程1003bへ移行し，工程1003bでは，図４の点検信号発生回路132bによって，まずは第１開閉回路部140Aに関する上側閉路指定信号Ｄ40uと下側閉路指定信号Ｄ40dを（Ｌ，Ｌ）（Ｌ，Ｈ）（Ｈ，Ｌ）の３モードで順次発生し，続いて，第２開閉回路部150Aに関する（Ｄ50u，Ｄ50d）の３モード信号を順次発生し，更に，第３開閉回路部160Aに関する（Ｄ60u，Ｄ60d）の３モード信号を順次発生しながら，図８Bから図８Dに示すように，発生した各モードと図４における異常判定処理部134による電位レベル判定信号Ｈnu・Ｈnm・Ｈndとを対比して，上側及び下側開閉素子Ｔnu・Ｔndの断線異常又は短絡異常の有無を判定するとともに，順次工程1004aへ移行し，工程1004aでは図８Aに示すように，各モードにおける各開閉素子の指令状態と外部監視回路部190Aの電位レベル判定信号Ｈ90u・Ｈ90m・Ｈ90dとを対比して，外部異常の有無を判定する。続く工程1004bでは，並列監視信号PARの内容を更新して工程1005aへ移行する。

工程1001aは，図９Ａの工程901b，又は図９Ｂの工程913・915による選択指令に基づく直列指令信号SERの有無を判定し，選択指令があればYESの判定を行って工程1001bへ移行し，選択指令がなければNOの判定を行って工程1002aへ移行する判定ステップである。工程1001bでは，図５Ｂの直列指令信号SERの内容によって，図４における開閉信号選択回路132aの選択ゲートを作動させて工程1002aへ移行する。工程1002aは負荷駆動指令Ｓonが閉路指令（論理「Ｈ」）であればYESの判定を行って工程1002bへ移行し，開路指令（論理「Ｌ」）であれば工程1003aへ移行する判定ステップである。なお，工程1002aから工程1003aに移行した場合は，図示しない判定フローによって第１開閉回路部140Aと外部監視回路部190Aの異常点検が行われ，負荷駆動指令Ｓonが一旦閉路指令になってから再度開路指令になったときには，第２開閉回路部150Aと外部監視回路部190Aの異常点検が行われ，さらに負荷駆動指令Ｓonが再開路指令となったときには第３開閉回路部160Aと外部監視回路部190Aの異常点検が行われ，以降はこの交替動作を繰り返すようになっている。

工程1002bは，図４における非選択開路指令133a，無効断続指令回路133b，実効断続指令回路133c，共通開閉指令133dによって，開路指令信号と，無効開閉信号Ｓ10と，実効開閉信号Ｓ01と共通開閉信号Ｓ00とを生成して，これらの信号を開閉信号選択回路132aによって上側及び下側開閉タイミング信号Ｓnu・Ｓndに配分するステップであり，ここでの配分内容は図５Ｂの直列指令信号SERに基づいている。続く工程1002cでは，工程1002bで生成された開閉指令信号が，この工程1002bで配分された上下開閉素子に付与されて，関連開閉素子が閉路駆動されて工程1005aへ移行する。工程1005aは，工程1004bにおいて並列監視信号PARに異常発生情報が含まれているかどうか，又は外部監視回路部190Aが過電流検出信号ERRを発生したかどうかによって異常発生の有無を判定し，異常発生であればYESの判定を行って工程1005bへ移行し，異常発生していなければNOの判定を行って工程1006へ移行する判定ステップである。

工程1005bでは，図５Ａで示した直列監視信号SERの内容を更新記憶するとともに，外部監視回路部190Aが過電流検出信号ERRを発生た場合には直ちに全ての開閉指令信号を開路指令に変更してから工程1001aへ復帰する。工程1006は，マイクロプロセッサCPUからの送信要求があればYESの判定を行って工程1007へ移行し，送信要求がなければNOの判定を行って工程1001aへ復帰する。工程1007では，直列監視信号SERを送信してから工程1001aへ復帰する。なお，工程1003bは開路指令時の異常検出手段（異常判定処理部）となり，工程1004aは外部監視異常判定手段となり，工程1005bは異常発生対応手段となるものである。

次に，図４における監視制御回路部の動作説明用のタイムチャートである図11について説明する。図11において，最上段の負荷駆動指令Ｓonは，閉路指令時が論理「Ｈ」で開路指令時が論理「Ｌ」となるタイムチャートで示めされている。２段目の上側開閉タイミング信号Ｓ40uは，無効開閉信号Ｓ10が付与されていて，この無効開閉信号Ｓ10は負荷駆動指令Ｓonと同時に閉路信号となり，負荷駆動指令Ｓonよりも遅れて開路信号となる即時閉路で遅延開路の開閉信号となっており，この開路遅延時間は即時開路する相手側の開閉素子の電流遮断所要時間に相当する時間となっている。３段目の下側開閉タイミング信号Ｓ40dは，実効開閉信号Ｓ01が付与されていて，この実効開閉信号Ｓ01は負荷駆動指令Ｓonよりも遅延して閉路信号となり，負荷駆動指令Ｓonと同時に開路信号となる遅延閉路で即時開路の開閉信号となっており，この閉路遅延時間は即時閉路する相手側の開閉素子の閉路所要時間に相当する時間となっている。

なお，直列接続された上下開閉素子に対する負荷電流は，後で閉路した開閉素子によって通電開始し，先に開路した開閉素子によって電流遮断が行われるので，無効開閉信号Ｓ10である上側開閉タイミング信号Ｓ40uが与えられる上側開閉素子Ｔ40uは，負荷電流の断続動作には関与せず，スイッチングロスが発生しない開閉素子となっている。これに対し，実効開閉信号Ｓ01である下側開閉タイミング信号Ｓ40dが与えられる下側開閉素子Ｔ40dは，負荷電流の実効断続動作を行って，これに伴うスイッチングロスが発生する開閉素子となっている。４段目の上側開閉タイミング信号Ｓ50uは，前半時刻帯では無効開閉信号Ｓ10が付与されていて，相手側となる下側開閉素子Ｔ50dの短絡異常が発生した後半時刻帯では開路指令が与えられている。下から３段目の下側開閉タイミング信号Ｓ50dは，前半時刻帯では実効開閉信号Ｓ01が付与されていて，対象となる下側開閉素子Ｔ50dの短絡異常が発生した後半時刻帯では開路指令が与えられているにも関わらず閉路状態である。

下から２段目の上側開閉タイミング信号Ｓ60uは，前半時刻帯では開路指令信号（又は
後述の特別閉路信号Ｓ11）が付与されていて，下側開閉素子Ｔ50dの短絡異常が発生した後半時刻帯では無効開閉信号Ｓ10が与えられている。最下段の下側開閉タイミング信号Ｓ60dは，前半時刻帯では開路指令信号（又は後述の特別閉路信号Ｓ11）が付与されていて，下側開閉素子Ｔ50dの短絡異常が発生した後半時刻帯では実効開閉信号Ｓ01が与えられている。従って，当初は第１開閉回路部140Aと第２開閉回路部150Aが適用回路に選択適用され，第３開閉回路部160Aは予備回路とされていたものが，第２開閉回路部150Aの下側開閉素子Ｔ50dの短絡異常の発生に伴って，対となる上側開閉素子Ｔ50uを開路して異常回路を適用回路から除外して切離しを行ったうえで，予備回路として温存されていた第３開閉回路部160Aが適用回路に選択されたことになる。

なお，特別閉路信号Ｓ11は，負荷駆動指令Ｓonの閉路に伴って，実効開閉信号Ｓ01よりも更に遅延して閉路し，負荷駆動指令Ｓonの開路（図の点線位置）に伴って即時に開路するが，実効開閉信号Ｓ01は特別閉路信号Ｓ11よりも遅れて開路し，無効開閉信号Ｓ10はさらに遅れて開路するようになっている。このような特別閉路信号Ｓ11を設けると，他の上下開閉素子のどれか一対が閉路した後に特別閉路信号Ｓ11が与えられた上下開閉素子が閉路し，他の上下開閉素子が開路する前に特別閉路信号Ｓ11が与えられた上下開閉素子が開路するので，特別閉路信号Ｓ11が与えられた上下開閉素子は負荷電流の断続動作によるスイッチングロスが発生せずに温存されることになる。但し，閉路後は他の開閉素子と協働して負荷電流の分担通電を行うことになる。

また，以上の説明では，上下開閉素子の一方が短絡すると，他方の開閉素子を開路して異常回路部の切離しを行うようにして，異常回路部の上下開閉素子には開路指令信号を与えるようにしたが，このような半壊開閉回路部を復活利用したいときには，正常側開閉素子には実効開閉信号Ｓ01を付与し，短絡異常側の開閉素子には無効開閉信号Ｓ10（又は開路指令信号，又は閉路指令信号であってもよい）を付与すればよい。なお，監視制御回路部130Aと複数の開閉回路部UAnと外部監視回路部190Aは，一つの集積回路として一体化されていて，図示された区分は便宜上のものであって，相互の間に特段の境界線が存在するものではない。また，相互の信号交信についてもさまざまな実施態様のものを想定することができ，ここでは容易に説明できることを主旨とした形態が示されている。

（３）実施の形態１の要点と特徴
以上の説明で明らかなとおりこの発明の実施の形態１による負荷駆動用の集積回路装置110Aは，電気負荷100に電源電圧Ｖbbを印加する指令信号である負荷駆動指令Ｓonを生成する演算制御回路部120Aと，前記電気負荷の負側負荷配線102dに直列接続され，複数の半導体開閉素子を有する開閉素子部と，前記負荷駆動指令Ｓonに応動して前記複数の半導体開閉素子を開閉動作させる監視制御回路部130Aと，を備え，前記開閉素子部及び前記監視制御回路部130Aを半導体チップ上で一体化した開閉素子集積回路200Aを有する負荷駆動用の集積回路装置110Aであって，前記開閉素子部は，相互に並列接続された，少なくとも第１開閉回路部140A，第２開閉回路部150A，及び第３開閉回路部160Aの３つ以上の複数の開閉回路部ＵＡn（ｎ＝40，50，60・・・）を備えている。

そして，前記複数の開閉回路部UAnのそれぞれは，互いに直列接続された一対の上側開閉素子Ｔ40u・Ｔ50u・Ｔ60u（以下Ｔnuと記載），及び下側開閉素子Ｔ40d・Ｔ50d・Ｔ60d（以下Ｔndと記載）である上下開閉素子を備えると共に，前記上側開閉素子Ｔnuに対する上側並列抵抗144u・154u・164uと，前記下側開閉素子Ｔndに対する下側並列抵抗144d・154d・164dと，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndのそれぞれの開閉状態に応動した出力電圧を発生する接続点電位検出回路146・156・166を備え，前記接続点電位検出回路146・156・166は，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndの接続点電位と基準電位との比較結果を表す電位レベル判定信号Ｈ40u・Ｈ40m・Ｈ40d，Ｈ50u・Ｈ50m・Ｈ50d，Ｈ60u・Ｈ60m・Ｈ60d（以下Ｈnu・Ｈnm・Ｈndと記載）を発生し，前記演算制御回路部120Aは，前記複数の開閉回路部UAnから，前記負荷駆動指令Ｓonに応動した負荷電流の断続動作を行う開閉回路部である適用回路を選択し，前記接続点電位検出回路146・156・166の出力電圧により前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndの素子断線異常又は素子短絡異常が判定された場合は，異常発生した開閉回路部を前記適用回路から除外するとともに，前記適用回路に選択していない正常な開閉回路部である予備回路を有する場合には，この予備回路を前記適用回路に含める適用回路選択手段919を備え，前記監視制御回路部130Aは，前記適用回路選択手段919によって選択された前記適用回路の前記上下開閉素子Ｔnu・Ｔndに対して，前記負荷駆動指令Ｓonに応動した上側開閉タイミング信号Ｓnuと下側開閉タイミング信号Ｓndを一斉に発生する開閉信号選択回路132aを備え，前記監視制御回路部130Aは，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子Ｔnu・Ｔndを共に開路する開路指令，前記上側開閉素子Ｔnuのみを閉路する上側閉路指定信号Ｄ40u・Ｄ50u・Ｄ60u（以下Ｄnuと記載）を発生する閉路指令，及び前記下側開閉素子Ｔndのみを閉路する下側閉路指定信号Ｄ40d・Ｄ50d・Ｄ60d（以下Ｄndと記載）を発生する閉路指令を順次行い，各開閉指令を行ったときの前記接続点電位検出回路146・156・166の前記電位レベル判定信号Ｈnu・Ｈnm・Ｈndと，前記上下開閉素子Ｔnu・Ｔndに対する開閉指令の状態との対比を行って，全ての前記開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する異常判定処理部134を備えている。

前記開閉信号選択回路132aは，前記適用回路の前記上下開閉素子Ｔnu・Ｔndに対して，前記負荷駆動指令Ｓonに応動して同一タイミングで発生する共通開閉信号Ｓ00である前記上側開閉タイミング信号Ｓnu及び前記下側開閉タイミング信号Ｓndを付与するか，若しくは，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して遅延閉路で即時開路する，又は少なくとも前記適用回路の前記上下開閉素子Ｔnu・Ｔndの他方が開閉動作を行うときに開路状態となっている実効開閉信号S01を発生する実効断続指令回路133cと，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの他方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して即時閉路で遅延開路するか，又は少なくとも前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方が開路している期間に開閉動作を行う無効開閉信号S10を発生する無効断続指令回路133bと，を備え，前記無効開閉信号S10は，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方に対して発生する上側開閉タイミング信号Ｓnu又は下側開閉タイミング信号Ｓndとなり，前記実効開閉信号S01は，前記適用回路の前記上下開閉素子の他方に対して発生する上側開閉タイミング信号Ｓnu又は下側開閉タイミング信号Ｓndとなっている。
前記演算制御回路部120Aは，有効回路数算出手段916と通電抑制手段917を備え，前記有効回路数算出手段916は，前記適用回路選択手段919によって前記適用回路に選択されて正常動作を行っている開閉回路部の有効個数を算出し，前記通電抑制手段917は，前記有効回路数算出手段916によって算出された前記有効個数が，適正個数未満となっているときに，前記実効開閉信号の閉路時間と開閉周期との比率である通電デューティ又は開閉頻度を，前記有効個数と適正個数の比率に応じて減算補正し，前記適正個数は，異常判定による選択除外がない場合に，前記適用回路に選択される開閉回路部の個数に予め設定されているようになっている。

以上のとおり，この発明の請求項１に関連し，無効断続指令回路と実効断続指令回路を備えており，直列接続された上側開閉素子又は下側開閉素子の一方が負荷電流の断続動作を行うときには，他方は閉路状態となっているか，又は上下開閉素子は負荷電流の同時に断続動作を行う共通開閉信号が付与されるようになっている。従って，電気負荷が誘導性負荷であって転流ダイオードが並列接続されておらず，高電圧のサージ吸収ダイオードが並列接続されているものにおいて，実効断続動作を行う複数の開閉素子の両端電圧は，対となって無効断続動作を行う直列開閉素子が予め閉路されているので，電流遮断時に発生する高電圧が全て同一電圧となっていて，これにより各開閉素子のスイッチングロスのバラツキ変動が抑制されるとともに，無効断続動作を行う開閉素子はスイッチングロスが発生しないので断続動作に伴うストレスがなくて温存される特徴がある。

また，閉路動作においても同様に実効断続動作を行う複数の開閉素子のスイッチングロスのバラツキ変動が抑制されるとともに，無効断続動作を行う開閉素子はスイッチングロスが発生せず，閉路状態における並列回路の電流配分も，ディスクリート回路方式に比べて集積回路素子内部で均等な配置と均質な配線が行われることによってバラツキ変動が抑制され，特定の開閉素子に対して過度な負荷電流分担やスイッチングロスが集中しないように分散することができる特徴がある。更に，無効開閉信号が即時閉路で遅延開路するものである場合には，上下開閉素子の閉路駆動中に実効開閉素子に短絡異常が発生していた場合に，負荷駆動指令が解除された直後の遅延時間の経過後に無効開閉素子によって負荷電流の遮断が行われるので，実効開閉素子の短絡異常を検出してから無効開閉素子を開路するものに比べて速やかに負荷電流の遮断を行うことができ，異常発生した開閉回路部に全負荷電流が集中して流れる時間を短縮することができる特徴がある。なお，低電圧で動作する電気負荷に転流ダイオードが並列接続されている場合には，共通開閉信号によって上下開閉素子の両方を即時閉路・即時開路するようにしても，各開閉素子の開路電圧が低いのでスイッチングロスそのものが小さくて，損失分担の不均一が問題になることはない。これは，実施の形態２についても同様である。
また、実効開閉信号の通電デューティ又は開閉頻度は，選択適用されている開閉回路部の有効個数に応じて減算補正されるようになっている。従って，外部配線や電気負荷の異常などによって複数の開閉回路部の一部が損傷して，予備回路を使用してもなお必要な電流容量又は耐熱容量が得られないときには，負荷電流の抑制又は開閉頻度を抑制した制限運転を行うことができる特徴がある。これは，実施の形態２についても同様である。

前記開閉信号選択回路132aは，前記適用回路に選択されていない前記予備回路の前記上下開閉素子Ｔnu・Ｔndに対する上側開閉タイミング信号Ｓnu及び下側開閉タイミング信号Ｓndを，共に開路指令状態とするか，又は前記実効開閉信号Ｓ01の閉路と開路よりも遅れて閉路し，早く開路する特別閉路信号Ｓ11とし，前記予備回路が前記適用回路に選択された後は，前記上下開閉素子Ｔnu・Ｔndの一方に対する開閉タイミング信号を前記無効開閉信号Ｓ10に切換え，他方に対する開閉タイミング信号を前記実効開閉信号Ｓ01に切換えるようになっている。

以上のとおり，この発明の請求項２に関連し，適用回路に選択されていない予備回路に対する開閉指令信号は，上下開閉素子が共に開路指令とされているか，又は負荷電流の断続動作を実効しない特別閉路信号が付与されている。従って，特別閉路信号が付与されていた場合であれば，非選択予備回路は負荷電流の断続動作には関与しないが，閉路状態における負荷電流は他の適用回路と同様に分担して，各開閉素子の分担電流を抑制することができる特徴がある。また，上下開閉素子を共に開路指令としていた場合であれば，非選択予備回路には負荷短絡異常に伴う閉路動作中の一時的な過大電流ストレスが発生するおそれがなく，良品回路部として温存しておくことができる特徴がある。これは，実施の形態２についても同様である。

前記適用回路選択手段919は，前記上下開閉素子が共に正常な開閉回路部を前記適用回路に選択するとともに，前記上下開閉素子の少なくとも一方が前記素子断線異常である断線開閉回路部を前記適用回路から選択除外し，前記上下開閉素子の一方が前記素子短絡異常であって，他方が正常である半壊開閉回路部を前記適用回路に復活選択する復活回路選択手段915を備え，前記開閉信号選択回路132aは，前記適用回路選択手段919によって選択された前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方には，前記無効開閉信号Ｓ10を付与し，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの他方には，前記実効開閉信号Ｓ01を付与するとともに，前記復活回路選択手段915に応動して，復活選択前には前記上側及び下側開閉タイミング信号Ｓnu・Ｓndを，共に開路指令状態としていたものを，復活選択後には前記上下開閉素子Ｔnu・Ｔndの何れか正常側の一方に対して，前記実効開閉信号Ｓ01を付与し，前記上下開閉素子Ｔnu・Ｔndの短絡異常が発生している側の他方に対して，開路指令信号，閉路指令信号，又は前記無効開閉信号Ｓ10を付与するようになっている。

以上のとおり，この発明の請求項３に関連し，正常な開閉回路部に対しては，下側又は上側開閉素子（例えば下側）に対して無効開閉信号が付与され，上側又は下側開閉素子（例えば上側）に対しては実効開閉信号が付与され，半壊開閉回路部を適用回路に復活選択する前の開閉信号は開路指令とし，復活選択されたときには，非短絡正常側の開閉素子（例えば下側）に対して実効開閉信号が付与されるようになっている。従って，復活選択された開閉回路部の上側又は下側の正常側開閉素子（例えば下側）は，他の開閉回路部の正常な上側又は下側開閉素子（例えば上側）と協働して，同じタイミングで負荷電流の断続動作を分担して実行することができる特徴がある。これは，実施の形態２についても同様である。

前記複数の開閉回路部UAnのそれぞれは，前記上側開閉素子Ｔnuに対する前記上側並列抵抗144u・154u・164uと，前記下側開閉素子Ｔndに対する前記下側並列抵抗144d・154d・164dと，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndとの前記接続点電位を検出する前記接続点電位検出回路146・156・166とを備え，前記接続点電位検出回路146・156・166の出力電圧は，前記上下開閉素子Ｔnu・Ｔndの一方のみが閉路している閉路状態，他方のみが閉路している閉路状態，及び両方が開路している開路状態によってそれぞれに異なる予め設定した値となり，前記監視制御回路部130Aは、前記異常判定処理部134を備え、前記異常判定処理部134は，前記上下開閉素子Ｔnu・Ｔndに対する開閉指令の状態と，前記接続点電位検出回路146・156・166の出力電圧の状態を対比して，前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndに対する前記素子断線異常又は前記素子短絡異常の有無を個別に判定するものである。

以上のとおり，この発明の請求項４に関連し，複数の開閉回路部はそれぞれ，上側並列抵抗と下側並列抵抗，及び接続点電位検出回路を備えるとともに，監視制御回路部は，複数の開閉回路部に対する指令信号の状態と，対応する開閉回路部の接続点電位検出回路から得られる状態信号とを対比して，各開閉回路部内の各開閉素子に対する素子短絡異常又は素子断線異常の有無を個別に検出する開路指令時の異常判定処理部を備えている。従って，電気負荷に対する給電駆動中には，各開閉素子の開路動作の確認は行わないので，不用意に給電停止が行われることがなく，給電停止中においては，各開閉素子の同時閉路は行わず，個別に開閉動作の確認を行うようになっているので，不用意に電気負荷の給電駆動が行われることがなく，若しも，一方の開閉素子が短絡異常である状態では，他方の開閉素子を閉路駆動しないようにすることができる特徴がある。また，一方の開閉素子が短絡異常である状態で，異常検出のために一瞬だけ他方の開閉素子を閉路駆動したとしても，これによって電気負荷が実質駆動されないように，閉路駆動時間を制限しておくことができるものである。

前記複数の開閉回路部UAnのそれぞれは，前記上下開閉素子Ｔnu・Ｔndに対して更に直列接続された分配抵抗147a・157a・167aを備え，前記分配抵抗147a・157a・167aは，前記半導体チップ上に設けられた配線抵抗であるか，又は前記半導体チップ上に設けられた電極パッドと前記半導体チップの外部に設けられた外部接続端子との間を接続するボンディングワイヤであり，前記配線抵抗147a・157a・167aと前記ボンディングワイヤの抵抗は，温度の増加に従って抵抗値が増加する正の温度係数を有し，前記分配抵抗147a・157a・167aは，この複数の分配抵抗147a・157a・167aの中のどれか一つに対して前記電気負荷100の負荷電流の全部が連続通電したときには，この負荷電流によって過熱溶断する細線抵抗となっている。

以上のとおり，この発明の請求項５に関連し，複数の開閉回路部には正の温度係数を有する細線の分配抵抗がそれぞれに直列接続されている。従って，互いに並列接続される複数の開閉回路部に設けられた上下の開閉素子の内部抵抗に個体バラツキ変動があって，負荷電流の分担が均等にならなかった場合には，低抵抗側に大電流が流れて高温となるが，これにより正の温度係数を有する分配抵抗の抵抗値が増大することによって，負荷電流の分担バラツキを抑制することができる特徴がある。また，複数の開閉回路部に対して開路指令が与えられているときに，一つの開閉回路部において，上下の開閉素子が共に短絡状態となる異常が発生していた場合には，電気負荷の負荷電流がこの一対の開閉素子に集中して流れることによって，分配抵抗が溶断して異常素子の切離しを行うことができるとともに，正常状態においては負荷電流は複数の開閉回路部に分流しているので，この分流電流によって分配抵抗が溶断することがなく，溶断電流値の設定を容易に行うことができる特徴がある。これは，実施の形態２についても同様である。

プルアップ回路103uによって前記電源電圧Ｖbbに接続されるとともにプルダウン回路103dによってグランド回路GNDに接続されている前記負側負荷配線102dのグランド電位を監視する外部監視回路部190Aを更に備え，前記外部監視回路部190Aは，前記プルアップ回路103uと前記プルダウン回路103d，並びに，前記プルダウン回路103dに並列接続された，前記複数の開閉回路部UAnのそれぞれの前記上側並列抵抗144u・154u・164uと前記下側並列抵抗144d・154d・164dとの直列回路を有する抵抗回路において，前記負側負荷配線102dのグランド電位に応じた出力電圧を発生する配線電位検出回路196を備え，前記監視制御回路部130Aは，前記電気負荷100に対する前記負荷駆動指令Ｓonの状態と前記配線電位検出回路196の出力電圧を対比して，前記負側負荷配線102dが電源配線102pと混触する天絡異常又は負荷短絡異常の有無と，前記負側負荷配線102dが前記グランド回路GNDと混触する地絡異常の有無と，前記電気負荷100の内部断線又は前記負側負荷配線102dの断線を含む負荷断線異常の有無とを，個別又は複合的に判定する外部監視異常判定手段1004aを備えている。

そして，前記外部監視回路部190Aはさらに，過電流検出回路198a及び過電流発生記憶回路198cを備え，この過電流検出回路198aは，前記複数の開閉回路部UAnのそれぞれに設けられた前記分配抵抗147a・157a・167aの両端電圧を加算した合成検出電圧が，前記電気負荷100に流れる最大負荷電流に対応して予め設定された過電流検出電圧198bを超過した場合に，前記過電流発生記憶回路198cをセットして，前記過電流発生記憶回路198cに過電流検出信号ERRを発生させ，前記監視制御回路部130Aはまた，異常発生対応手段1005bを備え，前記演算制御回路部120Aは，異常発生処理手段903cを備え，前記異常発生対応手段1005bは，前記過電流検出信号ERRの発生に伴って，前記複数の開閉回路部内の全ての前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndに対する閉路指令信号を停止し，前記異常発生処理手段903cは，前記過電流検出信号ERRの発生に伴って，前記複数の開閉回路部の全てに対する前記負荷駆動指令Ｓonを停止してから，前記過電流発生記憶回路198cに対してリセット指令RSTを発生するようになっている。

以上のとおり，この発明の請求項６に関連し，外部監視回路部に設けられた過電流検出回路と過電流発生記憶回路とは，複数の開閉回路部のそれぞれに設けられた分配抵抗による電流検出電圧の合成電圧に応動して，電気負荷の短絡異常等による過電流異常の発生を検出記憶し，演算制御部と監視制御回路部を介して全ての開閉素子に対する閉路指令を停止するようになっている。従って，電気負荷に対する負荷電流全体を直接検出するものに比べて，電流検出用に使用された分配抵抗による発熱を分散することができるとともに，個々の電流検出電圧を大きくして電流検出精度を向上することができる特徴がある。また，個々の開閉回路部において，与えられた閉路指令に応動して，上側開閉素子及び下側開閉素子が共に閉路駆動されていることを，個々の電流検出電圧を監視することによって確認することができる特徴がある。

前記演算制御回路部120Aは，プログラムメモリPMEM，及び前記プログラムメモリPMEMと協働するマイクロプロセッサCPUを包含するとともに，前記監視制御回路部130Aとの間で前記マイクロプロセッサCPUを親局とするシリアル信号の上り交信と下り交信を行う直並列変換器SPCと，前記監視制御回路部130Aから送信された並列監視信号PARを受信する直接回線とを備えており，前記マイクロプロセッサCPUは，前記適用回路選択手段919により選択した前記適用回路を表す選択決定情報を，前記直並列変換器SPCの下り交信により前記監視制御回路部130Aに送信し，前記監視制御回路部130Aは，前記マイクロプロセッサCPUから送信された前記選択決定情報と前記負荷駆動指令Ｓonの論理レベルに応動して，前記適用回路に選択されていない開閉回路部である非選択回路部の前記上下開閉素子Ｔnu・Ｔndに対する開路指令信号，及び前記適用回路の前記上下開閉素子Ｔnu・Ｔndに対する前記実効開閉信号Ｓ01，前記無効開閉信号Ｓ10，又は前記共通開閉信号Ｓ00を発生して，前記上側及び下側開閉タイミング信号Ｓnu・Ｓndとする前記開閉信号選択回路132aを備えるとともに，前記負荷駆動指令Ｓonが開路指令であるときに，全ての前記開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する前記異常判定処理部134を備え，前記監視制御回路部130Aはさらに，前記異常判定処理部134により判定された，異常が発生している開閉回路と異常種別を表す異常発生情報を前記直並列変換器SPCの上り通信によって前記マイクロプロセッサCPUに送信するとともに，異常発生の有無を前記並列監視信号PARによって送信するようになっている。

以上のとおり，この発明の請求項７に関連し，監視制御回路部は電気負荷の非駆動状態において，監視目的で各開閉素子の開閉動作を行って，各開閉素子の短絡異常又は断線異常の有無を順次個別に判定して，演算制御回路部にシリアル送信する異常判定処理部を備えるとともに，異常発生の有無は直接回線を介して直ちに送信され，演算制御回路部は受信した異常発生情報に基づいて複数の開閉回路部のうちのどれを適用回路に選択するかを決定して監視制御回路部にシリアル送信するようになっている。また，監視制御回路部は開閉信号選択回路を備え，送信された選択決定情報に基づいて負荷駆動指令から上側及び下側の開閉タイミング信号を生成するようになっている。従って，選択決定及び駆動制御を行うための演算制御回路部の制御負担が軽減されるとともに，少ない信号回線によって高速応答処理を行うことができる特徴がある。

＜実施の形態２の詳細な説明＞
（１）構成の詳細な説明
以下，この発明の実施の形態２による負荷駆動用の集積回路装置110Bの全体回路ブロック図である図12と，図12における監視・制御信号の系統を示す詳細ブロック図である図13について詳細に説明する。なお，実施の形態１と形態２との主な相違点は，複数の開閉回路部の接続位置が，電気負荷100の下流位置から上流位置に変更されていることと，開閉素子に対する異常判定機能が監視制御回路部から演算制御回路部に移動され，これに伴って集積回路装置と演算制御回路部との間の通信形態が変更されていることであって，各部において同一符号は同一又は相当部分を示し，大文字の符号Ａは実施の形態１，符号Ｂは実施の形態２に関するものとなっている。図１2において，開閉素子集積回路200Bは演算制御回路部120Bと協働して，電気負荷100の負荷電流をその上流位置において断続制御するように配置されている。複数の開閉回路部UBnには，例えば図示しない車載バッテリから，ＤＣ１２Ｖ系の電源電圧Ｖbbが，図示しない給電ユニット内に設けられた電源ヒューズ101と，電源配線102pを介して印加されている。電気負荷100の正側負荷配線102uは，複数の開閉回路部UBnを介して電源配線102pとの間で断続接続され，電気負荷100の負側端子はグランド回路GNDに接続されている。

なお，電気負荷100が誘導性負荷である場合には，この電気負荷100にはサージ吸収回路104が並列接続されており，このサージ吸収回路104としては，開閉回路部UBnが負荷電流を遮断したときに負荷電流を緩やかに減衰させたいときには転流ダイオードが使用され，速やかに負荷電流の減衰を行いたいときには，例えば数十ボルトの両端電圧が印加されたときに導通するバリスタが使用される。従って，転流ダイオードを用いた場合には開閉回路部UBnに発生する遮断電圧は電源電圧Ｖbbに略等しくなり，バリスタを用いた場合には，その動作電圧に対応した数十ボルトの値となって，開閉回路部UBnのスイッチングロスが大きくなることは実施の形態１の場合と同様である。演算制御回路部120Bは開閉素子集積回路200Bと同一基板上に搭載され，図示しない定電圧電源から例えばＤＣ５Ｖの安定化電圧Ｖccを受けて動作するようになっている。この演算制御回路部120BはプログラムメモリPMEM及び演算処理用のＲＡＭメモリRMEMと協働するマイクロプロセッサCPUを主体として構成されていることは実施の形態１と同様である。

開閉素子集積回路200Bの一部を構成する監視制御回路部130Bは，演算制御回路部120Bとの間で後述する監視・制御信号の交信を行い，互いに並列接続されている複数の開閉回路部UBn（ｎ＝40，50，60・・・）である第１開閉回路部140B，第２開閉回路部150B，第３開閉回路部160Bに接続されている。複数の開閉回路部UBnのそれぞれは，図２において前述したとおり，互いに直列接続された上側開閉素子Ｔnuと下側開閉素子Ｔndである上下開閉素子を包含しており，実施の形態２においては各開閉素子は，Ｐチャネル型の電界効果型トランジスタとされており，電気負荷100の上流位置に接続されている。外部監視回路部190Bは，正側負荷配線102uのグランド電位である負荷配線電圧Ｖddを監視して，正側負荷配線102uがグランド回路GNDと混触する地絡異常又は電気負荷100自体の短絡異常の有無と，正側負荷配線102uが電源配線102pと混触する天絡異常常の有無と，正側負荷配線102uの断線又は電気負荷100自体の内部断線である負荷断線異常の有無を判定するようになっている。なお，正側負荷配線102uと電源配線102p及びグランド回路GNDとの間にはプルアップ回路103u及びプルダウン回路103dが接続されている。

図２で示された第１開閉回路部140Aに相当する第１開閉回路部140Bの詳細回路図は省略されているが，これを図２を用いて簡単に説明すると，第１開閉回路部140Bでは上側開閉素子Ｔ40uと下側開閉素子Ｔ40dが，いずれもＰチャネル型の電界効果型トランジスタとなっているので，図２における負荷配線電圧Ｖddは電源電圧Ｖbbに置換わり，上側閉路指令回路141uと下側閉路指令回路141dの出力回路に論理反転素子を設けることによって第１開閉回路部140Bが構成されることになる。また，分配抵抗147aは，図12で示すとおり電源配線102p側に接続されているので，その両端電圧は，一旦差動増幅回路で増幅して，この差動増幅器の出力電圧を図２における電流検出回路148aや溶断異常検出素子149b・149bbのベース回路に印加するようにすればよい。同様に，図３で示された外部監視回路部190Aに相当する外部監視回路部190Bの詳細回路図は省略されているが，これを図３及び図12を用いて簡単に説明すると，図３における配線電位検出回路196に対する監視入力信号は図12における正側負荷配線102uとなり，図３における過電流検出回路198aに対する入力信号は，電源配線102p側に接続されている分配抵抗147aの両端電圧を差動増幅器で増幅して得られる信号電圧に置換えればよい。

図13において，演算制御回路部120Bと監視・制御信号の交信を行う監視制御回路部130Bは，固有のアドレス番号が設定されている第１〜第３開閉回路部140B・150B・160Bに対応した出力先選択回路SE1W・SE2W・SE3Wと入出力先選択回路SE1・SE2・SE3を備えている。演算制御回路部120Bが送信した例えば３ビットのアドレス指定データADRと一致するアドレス番号を有する各開閉回路部は演算制御回路部120Bとの交信権を得て監視・制御信号の交信が行えるようになっている。例えば，アドレス指定が第１開閉回路部140Aである場合には，演算制御回路部120Bが発生した上側閉路指定信号Ｄnuと下側閉路指定信号Ｄndが第１開閉回路部140Bの上側閉路指定信号Ｄ40uと下側閉路指定信号Ｄ40dとなり，演算制御回路部120Bが（Ｄ40u，Ｄ40d）の論理レベルを順次（Ｌ，Ｌ）（Ｌ，Ｈ）（Ｈ，Ｌ）に変更すると，出力先選択回路SE1Wを介してこれが上側開閉素子Ｔ40uと下側開閉素子Ｔ40dに対する開閉指令信号となる。この３モードの異常点検用開閉信号に応動する電位レベル判定信号Ｈ40u・Ｈ40m・Ｈ40dと電流検出信号Ｈ40eとは，４ビットの上り信号として入出力先選択回路SE1を介して演算制御回路部120Bに送信される。但し，監視信号の読出を行うときには，入出力先選択回路SE1に対する検出指令信号RDが論理レベル「Ｈ」にされている。

演算制御回路部120Ｂは，全ての開閉回路部に対する異常検出用の開閉信号の送信とこ
れに対応した監視信号の受信を行って，各開閉素子の断線異常の有無と短絡異常の有無を判定し，続いて選択指令信号の送信を行う。選択指令信号の内容は，図５Ｂの適用区分Ａ〜Ｄで示したとおりであり，これは２ビットの下り信号として入出力先選択回路ＳＥ1・
ＳＥ2・ＳＥ3を介して送信され，この送信するときは設定指令信号WRを論理レベル「Ｈ」にしておくようになっている。開閉素子集積回路200Bの運転中においては，監視制御回路部130Bは演算制御回路部120Bが発生する負荷駆動指令Ｓonに応動して，図４で前述したとおりの開路指令信号を発生する非選択開路指令133aa（非図示）と，共通開閉信号Ｓ00を発生する共通開閉指令133dd（非図示）と，実効開閉信号Ｓ01を発生する実効断続指令回133ccと，無効開閉信号Ｓ10を発生する無効断続指令回路133bbとを備えている。また，各開閉回路部（又は監視制御回路部130B）は，演算制御回路部120Bから送信された各開閉素子に対する開閉信号の組合わせを決定する開閉信号選択回路132aaとを備えている。

一方，外部監視回路部190Bが発生する電位レベル判定信号Ｈ90u・Ｈ90m・Ｈ90dと過電流検出信号ERRは演算制御回路部120Bnに直接送信されて，正側負荷配線102uの天絡異常，地絡異常，断線異常の有無が判定されるようになっている。なお，正側負荷配線102uと電源配線102pとの間に接続されたプルアップ回路103uと，正側負荷配線102uとグランド回路GNDとの間に接続されたプルダウン回路103dとは，全ての開閉素子を開路し，電気負荷100の非接続状態における正側負荷配線102uの対グランド電位を決定するためのものであり，電気負荷100の負荷抵抗よりは十分に大きな分圧抵抗とこの分圧抵抗に流れる電流を抑制するための定電流回路が並列接続されている。また，各開閉素子に並列接続されている上側並列抵抗144uと下側並列抵抗144d（図２参照）との直列合成抵抗と，複数の開閉回路部における直列合成抵抗の全体を並列接続した抵抗値は，プルアップ回路103u又はプルダウン回路103dの等価抵抗よりは十分に大きな値となっていて，これは実施の形態１についても同様である。

（２）作用・動作の詳細な説明
以下，図12のとおり構成されたこの発明の実施の形態２による電気負荷駆動用の集積回路装置において，図12の中の演算制御回路部の動作説明用フローチャートの前段部と中段部と後段部に関する図14A〜図14Cと，図12における監視制御回路部の動作説明用フローチャートである図15について詳細に説明する。なお，図14Bと図14Cとは，図９Bと図９Cと同じフローチャートであり，同一符号が用いられている。まず，図12において，図示しない電源スイッチが閉路されると，図示しない主電源リレーの出力接点が閉路して，図示しない定電圧電源回路が安定化電圧Ｖccを発生することによって演算制御回路部120B内の主体要素であるマイクロプロセッサCPUが制御動作を開始する。その結果，図示しない負荷電源リレーが付勢されて，開閉素子集積回路200Bを介して電気負荷100に対する電源電圧Ｖbbが供給されるようになっている。また，マイクロプロセッサCPUは図示しないセンサ群の動作状態と，不揮発性のプログラムメモリPMEMに格納されている制御プログラムの内容に応動して負荷駆動指令Ｓonを発生して，電気負荷100に対する負荷電流の断続制御を行うようになっている。

以下に詳細説明する開閉素子集積回路200Bの監視制御動作の概要は次のとおりである。開閉素子集積回路200Bを構成する監視制御回路部130Bと複数の開閉回路部UBnとは，各開閉回路部内に設けられた上側開閉素子Ｔnuと下側開閉素子Ｔndの断線又は短絡異常の有無を判定するための監視信号（電位レベル判定信号）を発生して，その監視情報を演算制御回路部120Bに報告する（素子開閉状態監視）。演算制御回路部120Bは，異常監視を行うための開閉指令信号を発生するとともに，監視制御回路部130Bから得られた監視情報と対比して異常発生の有無を判定する異常判定処理部（異常決定手段）と，異常発生した開閉回路部を適用除外して予備回路に置換えるなどの適用回路選択手段を備えている（異常判定と適用回路選択）。監視制御回路部130Bは，開閉信号選択回路を備え，適用指定された開閉回路部に対して運転中の開閉信号を分配する（開閉信号分配）。開閉信号の種類としては，負荷駆動指令Ｓonの論理動作と連動して，上下の開閉素子を同時に開閉する共通開閉信号Ｓ00，或いは，遅延閉路で即時開路する実効開閉信号Ｓ01，即時閉路で遅延開路する無効開閉信号Ｓ10などがある。外部監視回路部190Bは，負荷配線の天絡異常や地絡異常，電気負荷の短絡異常や断線異常の有無を判定するための監視信号（電位レベル判定信号）と，過電流異常判定信号を演算制御回路部120Bに供給する(外部監視）。

図14Ａにおいて，工程1400はマイクロプロセッサＣＰＵの動作開始工程である。続く工程1441aは，運転開始後の初回の通過工程であるかどうかを判定し，初回であればYESの判定を行って工程1441bへ移行し，初回でなければNOの判定を行って工程1442へ移行する判定ステップである。工程1441bは，負荷駆動指令Ｓonを停止（論理レベルを「Ｌ」にする）して，監視制御回路部130Bを介して開閉素子集積回路200Bの一斉点検を開始するステップであって，点検する開閉回路部のアドレス指定データADRを設定して工程1443aへ移行する。工程1443aは，工程1441bによるアドレス番号ｎ＝40，50，60・・・の更新設定が完了したかどうかを判定し，完了であればYESの判定を行って工程1448へ移行し，未完了であればNOの判定を行って工程1444aへ移行する判定ステップである。工程1444aでは，図13の上側及び下側閉路指定信号Ｄnu・Ｄndを第１モード（Ｌ・Ｌ）に設定して，出力先選択回路SEnwを介して開閉回路部に送信する。続く工程1445aでは，検出指令信号RDをＬ→Ｈにして，続く工程1446aにおいて検出指令信号RDに応動して入出力先選択回路SEnから上り送信された電位レベル判定信号Ｈnu・Ｈnm・Ｈnd及び電流検出信号Ｈneを読出してから工程1447aへ移行し，この工程1447aでは上下の閉路指定信号（Ｄnu，Ｄnd）＝（Ｌ，Ｌ）であったときの異常の有無を判定記憶する。

工程1444a〜工程1447aでは，上下の閉路指定信号（Ｄnu，Ｄnd）の組合わせを変更して第２モード，第３モードでの異常の有無を判定記憶し，やがて工程1441bに復帰して，アドレス指定データADRを変更し，順次各開閉回路部UBn内の上下開閉素子Ｔnu・Ｔndの短絡異常又は断線異常の有無を判定し，全ての開閉回路部の異常判定が完了すると工程1443aがYESの判定を行って工程1448へ移行するようになっている。なお，この異常の有無の判定論理は図８Ｂ〜図８Ｄに示したとおりである。工程1448では，図13における入出力先選択回路SEn（ｎ＝1・2・3・・・）を指定するアドレス指定データADRと，設定指令信号WRと，２ビットの選択指令信号によって，各開閉回路部内の上側及び下側開閉素子Ｔnu・Ｔndに対する上側及び下側の開閉タイミング信号Ｓnu・Ｓndを送信して工程1449へ移行する。選択指令信号によって送信する各開閉素子に対する開閉タイミング信号の内容は，図５Ｂで示したとおりである。以上は運転開始時の一斉点検に関するものであるが，運転中においては，工程1442〜工程1447bによって負荷駆動指令Ｓonが停止する都度に，複数の開閉回路部UBｎのどれか一つを順次点検するようになっている。

工程1442は，負荷駆動指令Ｓonが停止（論理レベル「Ｈ」→「Ｌ」）したかどうかを判定し，停止したときはYESの判定を行って工程1443bへ移行し，動作中又は停止継続中の場合はＮＯの判定を行って工程1449へ移行する判定ステップである。工程1443bは負荷駆動指令Ｓonの論理が「Ｈ」→「Ｌ」に変化した都度にアドレス指定データADRが更新設定される。続く工程1444b〜工程1447bは，一斉点検における工程1444a〜1447aと同様であって，予め指定されたアドレスの開閉回路部に関して３モードの異常点検を行い，異常発生の有無を検出記憶するようになっている。工程1447bに続く工程1449は，外部監視回路部190Bが発生する電位レベル判定信号Ｈ90u・Ｈ90m・Ｈ90dの論理状態と，各開閉回路部に対する開閉信号の発生状態とを対比して，図８Ａで示した判定論理によって正側負荷配線102uの天絡異常，地絡異常，負荷の断線・短絡異常の有無を判定するステップであり，工程1449に続いて中継端子Ｂを介して図14Bの工程911へ移行するようになっている。

図14Ｂにおいて，工程911は工程1444b〜工程1447bで読出された開閉素子集積回路200Bの状態に応動して，適用回路の変更を行うときはYESの判定を行って工程912へ移行し，変更を行わないときはNOの判定を行って工程916へ移行する判定ステップである。工程912は，予備回路があればYESの判定を行って工程913へ移行し，予備回路が無ければNOの判定を行って工程914へ移行する判定ステップである。工程913では，図13で示す入出力先選択回路SEnによって下側開閉タイミング信号Ｓndと上側開閉タイミング信号Ｓnuに対する開閉信号の種別を指定してから工程916へ移行する。工程914は，上下開閉素子の一方が短絡状態で他方が正常状態であった半壊開閉回路部を復活利用するかどうかを判定し，復活利用するときはYESの判定を行って工程915へ移行し，復活利用しないときはNOの判定を行って工程916へ移行する判定ステップである。工程915では，図13で示す入出力先選択回路SEnによって下側開閉タイミング信号Ｓndと上側開閉タイミング信号Ｓnuに対する開閉信号の種別を指定してから工程916へ移行する。工程916は，現在適用回路に選択されている有効な開閉回路部の個数を算出して工程917へ移行するステップである。

工程917は，適用個数が適正個数未満になっているときに，負荷駆動指令Ｓonの通電デューティを抑制するか，負荷駆動指令Ｓonの断続頻度を抑制して，中継端子Ｃを介して図14Ｃの工程903aへ移行するステップである。なお，工程911から工程917による工程ブロック919は適用回路選択手段となり，工程913は予備回路選択手段となり，工程915は復活回路選択手段となり，工程917は通電抑制手段となるものであり，復活回路選択手段915や通電抑制手段917は異常事態における応急運転手段として適用されるものである。

図14Ｃにおいて，工程903aは外部監視回路部190Ｂが発生する割込み信号である過電流検出信号ERRが発生したかどうかを判定し，過電流検出信号ERRを受信すればYESの判定を行って工程903bへ移行し，受信していなければNOの判定を行って工程904aへ移行する判定ステップである。工程903bでは，負荷駆動指令Ｓonを停止するとともに，続く工程903bbにおいてリセット指令RSTを発生して，外部監視回路部190Ｂ内の過電流発生記憶回路198cをリセットしてから動作終了工程1410へ移行する。そして，工程903bと工程903bbを含む工程ブロック903cは異常発生処理手段となるものである。工程904aは，図示しない外部センサの動作状態などに応動して負荷駆動指令Ｓonを発生する時期であるかどうかを判定し，発生時期でなければＮＯの判定を行って工程904bへ移行して負荷駆動指令Ｓonの論理レベルを「Ｌ」にし，発生時期であればYESの判定を行って工程904cへ移行して負荷駆動指令Ｓonの論理レベルを「Ｈ」にし，続いて動作終了工程1410へ移行するようになっている。動作終了工程1410では，他の制御プログラムを実行してから所定時間内に図14Ａの動作開始工程1400へ復帰して，以降の制御プログラムを反復実行するようになっている。

図15において，工程1500は開閉素子集積回路200Bに電源電圧Ｖbbが印加されたことに応動して，監視制御回路部130Bが動作を開始するステップであるが，監視制御回路部130Bはマイクロプロセッサを含まない論理回路で構成されていて，以下で説明するフローチャートは，この論理回路の作用動作を等価的に表現したものとなっている。続く工程1501aは，図14Ａの工程1448，又は図14Ｂの工程913・915による選択指令信号に基づく選択指令の有無を判定し，選択指令があればYESの判定を行って工程1501bへ移行し，選択指令がなければNOの判定を行って工程1502aへ移行する判定ステップである。工程1501bでは，図13の入出力先選択回路SEnを用いて，図13における開閉信号選択回路132aaの選択ゲートを作動させて工程1502aへ移行する。工程1502aは負荷駆動指令Ｓonが閉路指令（論理「Ｈ」）であればYESの判定を行って工程1502bへ移行し，開路指令（論理「Ｌ」）であれば工程1503aへ移行する判定ステップである。

工程1502bは，図13における非選択開路指令，無効断続指令回路133bb，実効断続指令回路133cc，共通開閉指令によって，開路指令信号と，無効開閉信号Ｓ10と，実効開閉信号Ｓ01と共通開閉信号Ｓ00とを生成して，これらの信号を開閉信号選択回路132aaによって上側及び下側開閉タイミング信号Ｓnu・Ｓndに配分するステップである。続く工程1502cでは，工程1502bで生成された開閉指令信号が，この工程1502bで配分された上下開閉素子に付与されて，関連開閉素子が閉路駆動されて工程1502dへ移行する。工程1502dでは，外部監視回路部190Bによって電位レベル判定信号Ｈ90u・Ｈ90m・Ｈ90dと過電流検出信号ERRが演算制御回路部120Bに直接送信されている。工程1505aは，外部監視回路部190Bが過電流検出信号ERRを発生したかどうかを判定し，異常発生であればYESの判定を行って工程1505bへ移行し，異常発生していなければNOの判定を行って工程1502aへ復帰移行する判定ステップである。工程1505bでは，全ての開閉指令信号を開路指令に変更してから工程1502aへ復帰移行し，この工程1005bは異常発生対応手段となるものである。

工程1503aでは，関連開閉素子を即時又は遅延して消勢開路して工程1503bへ移行し，工程1503bでは，図14Aの一斉点検工程1444a〜1447aと個別工程1444b〜1447bに対応して，開路指定信号Ｄnu・Ｄndの受信と，電位レベル判定信号Ｈnu・Ｈnm・Ｈndと，電流検出信号Ｈneの送信が行われて工程1502aへ復帰移行する。以上の説明において，演算制御回路部と集積回路装置との間の信号交信とその内容は，単に好ましい一例を示したものであって，様々な変形態様のものに置換えることができる。また，図５Ｂや図13で示された適用区分Ａ〜Ｄには，図11で示された特別閉路信号Ｓ11は含まれておらず，短絡異常状態にある開閉素子を開路指令，又は閉路指令に固定しておく信号は含まれていないが，実施の形態１であれば図５Ｂにおける直列指令信号SERのビット数を増加させるか，或いは実施の形態２であれば，下り回線となるＡ〜Ｄの信号の論理の組合わせ論理によって適用区分を拡大することができるものである。

（３）実施の形態２の要点と特徴
以上の説明で明らかなとおりこの発明の実施の形態２による負荷駆動用の集積回路装置110Bは，電気負荷100に電源電圧Ｖbbを印加する指令信号である負荷駆動指令Ｓonを生成する演算制御回路部120Bと，前記電気負荷100の正側負荷配線102uに直列接続され，複数の半導体開閉素子を有する開閉素子部と，前記負荷駆動指令Ｓonに応動して前記複数の半導体開閉素子を開閉動作させる監視制御回路部130Bと，を備え，前記開閉素子部及び前記監視制御回路部を半導体チップ上で一体化した開閉素子集積回路200Bを有する負荷駆動用の集積回路装置110Bであって，前記開閉素子部は，相互に並列接続された，少なくとも第１開閉回路部140B，第２開閉回路部150B，及び第３開閉回路部160Bの３つ以上の複数の開閉回路部UBn（ｎ＝40，50，60・・・）を備えている。

そして，前記複数の開閉回路部UBnのそれぞれは，互いに直列接続された一対の上側開閉素子Ｔ40u・Ｔ50u・Ｔ60u（以下Ｔnuと記載）及び下側開閉素子Ｔ40d・Ｔ50d・Ｔ60d（以下Ｔndと記載）である上下開閉素子を備えると共に，前記上側開閉素子Ｔnuに対する上側並列抵抗144u・154u・164uと，前記下側開閉素子Ｔndに対する下側並列抵抗144d・154d・164dと，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndのそれぞれの開閉状態に応動した出力電圧を発生する接続点電位検出回路146・156・166を備え，前記接続点電位検出回路146・156・166は，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndの接続点電位と基準電位との比較結果を表す電位レベル判定信号Ｈ40u・Ｈ40m・Ｈ40d，Ｈ50u・Ｈ50m・Ｈ50d，Ｈ60u・Ｈ60m・Ｈ60d（以下Ｈnu・Ｈnm・Ｈndと記載）を発生し、前記演算制御回路部120Bは，前記複数の開閉回路部UBnから，前記負荷駆動指令Ｓonに応動した負荷電流の断続動作を行う開閉回路部である適用回路を選択し，前記接続点電位検出回路146・156・166の出力電圧により前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndの素子断線異常又は素子短絡異常が判定された場合は，異常発生した開閉回路部を前記適用回路から除外するとともに，前記適用回路に選択していない正常な開閉回路部である予備回路を有する場合には，この予備回路を前記適用回路に含める適用回路選択手段919を備え，前記監視制御回路部130Bは，前記適用回路選択手段919によって選択された前記適用回路の前記上下開閉素子に対して，前記負荷駆動指令Ｓonに応動した上側開閉タイミング信号Ｓnuと下側開閉タイミング信号Ｓndを一斉に発生する開閉信号選択回路132aaを備え、前記演算制御回路部120Bは，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子Ｔnu・Ｔndを共に開路する開路指令，前記上側開閉素子Ｔnuのみを閉路する上側閉路指定信号Ｄ40u・Ｄ50u・Ｄ60u（以下Ｄnuと記載）を発生する閉路指令，及び前記下側開閉素子Ｔndのみを閉路する下側閉路指定信号Ｄ40d・Ｄ50d・Ｄ60d（以下Ｄndと記載）を発生する閉路指令を順次行い，各開閉指令を行ったときの前記接続点電位検出回路146・156・166の前記電位レベル判定信号Ｈnu・Ｈnm・Ｈndと，前記上下開閉素子Ｔnu・Ｔndに対する開閉指令の状態との対比を行って，全ての前記開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する異常検出手段1447a・1447bを備えている。

前記開閉信号選択回路132aaは，前記適用回路の前記上下開閉素子Ｔnu・Ｔndに対して，前記負荷駆動指令Ｓonに応動して同一タイミングで発生する共通開閉信号Ｓ00である前記上側開閉タイミング信号Ｓnu及び前記下側開閉タイミング信号Ｓndを付与するか，若しくは，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して遅延閉路で即時開路する，又は少なくとも前記適用回路の前記上下開閉素子Ｔnu・Ｔndの他方が開閉動作を行うときに開路状態となっている実効開閉信号S01を発生する実効断続指令回路133ccと，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの他方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して即時閉路で遅延開路するか，又は少なくとも前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方が開路している期間に開閉動作を行う無効開閉信号S10を発生する無効断続指令回路133bbと，を備え，前記無効開閉信号S10は，前記適用回路の前記上下開閉素子Ｔnu・Ｔndの一方に対して発生する上側開閉タイミング信号Ｓnu又は下側開閉タイミング信号Ｓndとなり，前記実効開閉信号S01は，前記適用回路の前記上下開閉素子の他方に対して発生する上側開閉タイミング信号Ｓnu又は下側開閉タイミング信号Ｓndとなっている。
前記演算制御回路部120Bは，有効回路数算出手段916と通電抑制手段917を備え，前記有効回路数算出手段916は，前記適用回路選択手段919によって前記適用回路に選択されて正常動作を行っている開閉回路部の有効個数を算出し，前記通電抑制手段917は，前記有効回路数算出手段916によって算出された前記有効個数が，適正個数未満となっているときに，前記実効開閉信号の閉路時間と開閉周期との比率である通電デューティ又は開閉頻度を，前記有効個数と適正個数の比率に応じて減算補正し，前記適正個数は，異常判定による選択除外がない場合に，前記適用回路に選択される開閉回路部の個数に予め設定されている。

以上のとおり，この発明の請求項１に関連し，無効断続指令回路と実効断続指令回路を備えており，直列接続された上側開閉素子又は下側開閉素子の一方が負荷電流の断続動作を行うときには，他方は閉路状態となっているか，又は上下開閉素子は負荷電流の同時に断続動作を行う共通開閉信号が付与されるようになっている。従って，実施の形態１と同様の特徴がある。また、実効開閉信号の通電デューティ又は開閉頻度は，選択適用されている開閉回路部の有効個数に応じて減算補正されるようになっている。従って，実施の形態１と同様の特徴がある。

前記複数の開閉回路部UBnのそれぞれは，前記上側開閉素子Ｔnuに対する前記上側並列抵抗144u・154u・164uと，前記下側開閉素子Ｔndに対する前記下側並列抵抗144d・154d・164dと，前記上側開閉素子Ｔnuと前記下側開閉素子Ｔndとの前記接続点電位を検出する前記接続点電位検出回路146・156・166とを備え，前記接続点電位検出回路146・156・166の出力電圧は，前記上下開閉素子Ｔnu・Ｔndの一方のみが閉路している閉路状態，他方のみが閉路している閉路状態，及び両方が開路している開路状態によってそれぞれに異なる予め設定した値となり，前記演算制御回路部120Bは、前記異常検出手段1447a・1447bを備え、前記異常検出手段1447a・1447bは，前記上下開閉素子Ｔnu・Ｔndに対する開閉指令の状態と，前記接続点電位検出回路146・156・166の出力電圧の状態を対比して，前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndに対する前記素子断線異常又は前記素子短絡異常の有無を個別に判定するものである。

以上のとおり，この発明の請求項４に関連し，複数の開閉回路部はそれぞれ，上側並列抵抗と下側並列抵抗，及び接続点電位検出回路を備えるとともに，演算制御回路部は，複数の開閉回路部に対する指令信号の状態と，対応する開閉回路部の接続点電位検出回路から得られる状態信号とを対比して，各開閉回路部内の各開閉素子に対する素子短絡異常又は素子断線異常の有無を個別に検出する開路指令時の異常検出手段を備えている。従って，実施の形態１の場合と同様の特徴がある。

プルアップ回路103uによって前記電源電圧Ｖbbに接続されるとともにプルダウン回路103dによってグランド回路GNDに接続されている前記正側負荷配線102uのグランド電位を監視する外部監視回路部190Bを更に備え，前記外部監視回路部190Bは，前記プルアップ回路103uと前記プルダウン回路103d，並びに，前記プルアップ回路103u又は前記プルダウン回路103dに並列接続された，前記複数の開閉回路部UBnのそれぞれの前記上側並列抵抗144u・154u・164uと前記下側並列抵抗144d・154d・164dとの直列回路を有する抵抗回路において，前記正側負荷配線102uのグランド電位に応じた出力電圧を発生する配線電位検出回路196を備え，前記演算制御回路部120Bは，前記電気負荷100に対する前記負荷駆動指令Ｓonの状態と前記配線電位検出回路196の出力電圧を対比して，前記正側負荷配線102uが前記グランド回路GNDと混触する地絡異常又は負荷短絡異常の有無と，前記正側負荷配線102uが前記電源配線102pと混触する天絡異常の有無と，前記電気負荷100の内部断線又は前記正側負荷配線102uの断線を含む負荷断線異常の有無とを，個別又は複合的に判定する外部監視異常判定手段1449を備えている。

そして，前記外部監視回路部190Bはさらに，過電流検出回路198a及び過電流発生記憶回路198cを備え，この過電流検出回路198aは，前記複数の開閉回路部UBnのそれぞれに設けられた前記分配抵抗147a・157a・167aの両端電圧を加算した合成検出電圧が，前記電気負荷100に流れる最大負荷電流に対応して予め設定された過電流検出電圧198bを超過した場合に，前記過電流発生記憶回路198cをセットして，前記過電流発生記憶回路198cに過電流検出信号ERRを発生させ，前記監視制御回路部130Bはまた，異常発生対応手段1505bを備え，前記演算制御回路部120Bは，異常発生処理手段903cを備え，前記異常発生対応手段1505bは，前記過電流検出信号ERRの発生に伴って，前記複数の開閉回路部内の全ての前記上側開閉素子Ｔnu及び前記下側開閉素子Ｔndに対する閉路指令信号を停止し，前記異常発生処理手段903cは，前記過電流検出信号ERRの発生に伴って，前記複数の開閉回路部UBnの全てに対する負荷駆動指令Ｓonを停止してから，前記過電流発生記憶回路198cに対してリセット指令RSTを発生するようになっている。

以上のとおり，この発明の請求項６に関連し，外部監視回路部に設けられた過電流検出回路と過電流発生記憶回路とは，複数の開閉回路部のそれぞれに設けられた分配抵抗による電流検出電圧の合成電圧に応動して，電気負荷の短絡異常等による過電流異常の発生を検出記憶し，演算制御部と監視制御回路部を介して全ての開閉素子に対する閉路指令を停止するようになっている。従って，実施の形態１の場合と同様の特徴がある。

前記演算制御回路部120Bは，プログラムメモリPMEM，及び前記プログラムメモリPMEMと協働するマイクロプロセッサCPUを包含するとともに，前記監視制御回路部130Bとの間で前記マイクロプロセッサCPUを親局とする複数ビットのシリアルデータSEDの上り交信と下り交信を行うシリアルデータ回線を備えており，前記演算制御回路部120Bはまた，前記異常判定処理部を備えるとともに，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子Ｔnu・Ｔndを共に開路する開路指令，前記上側開閉素子Ｔnuのみを閉路する上側閉路指定信号Ｄ40u・Ｄ50u・Ｄ60u（以下Ｄnuと記載）を発生する閉路指令，及び前記下側開閉素子Ｔndのみを閉路する下側閉路指定信号Ｄ40d・Ｄ50d・Ｄ60d（以下Ｄnd）を発生する閉路指令を順次行う異常判定用の閉路指定信号発生手段1444a・1444bを備え，前記シリアルデータSEDは，前記複数の開閉回路部140B・150B・160B内のどの開閉回路部に交信権を付与するかを特定するアドレス指定データADRと，前記マイクロプロセッサCPUが設定する設定指令信号WRに応動して下り送信される２ビットの選択指令信号と，前記マイクロプロセッサCPUが設定する検出指令信号RDに応動して上り送信される４ビットの監視報告信号と，２ビットの専用回線で下り送信される前記上側閉路指定信号Ｄnu及び前記下側閉路指定信号Ｄndとを備えている。

そして，前記選択指令信号は，前記上下開閉素子Ｔnu・Ｔndのどの開閉素子を開路指令とし，どの開閉素子に前記実効開閉信号Ｓ01又は前記共通開閉信号Ｓ00を付与し，どの開閉素子に前記無効開閉信号Ｓ10又は前記共通開閉信号Ｓ00を付与するかを指定する指令信号であって，前記開閉信号選択回路132aaに入力され，前記監視報告信号は，前記接続点電位検出回路146・156・166が発生する，前記電位レベル判定信号Ｈ40u・Ｈ40m・Ｈ40d，Ｈ50u・Ｈ50m・Ｈ50d，Ｈ60u・Ｈ60m・Ｈ60d（以下Ｈnu，Ｈnm，Ｈndと記載）を包含し，前記プログラムメモリPMEMは，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子Ｔnu・Ｔndを共に開路する開路指令，前記上側開閉素子Ｔnuのみを閉路する閉路指令，及び前記下側開閉素子Ｔndのみを閉路する閉路指令を順次行ったときの前記電位レベル判定信号Ｈnu，Ｈnm，Ｈndの論理状態と，前記上下開閉素子Ｔnu・Ｔndに対する開閉指令の状態との対比を行って，全ての前記開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する前記異常検出手段1447a・1447bとなる制御プログラムを包含するとともに，この異常判定情報に基づいて，前記複数の開閉回路部140B・150B・160Bから前記適用回路を選択決定する前記適用回路選択手段となる制御プログラムを包含するようになっている。

以上のとおり，この発明の請求項８に関連し，監視制御回路部は電気負荷の非駆動状態において，対となる上側開閉素子と下側開閉素子を共に開路する回路指令，上側開閉素子のみを閉路する閉路指令，及び下側開閉素子のみを閉路する閉路指令を順次行ったときの電位レベル判定信号を送信し，演算制御回路部は，監視制御回路部に送信した開閉指令信号と，監視制御回路部から返信された電位レベル判定信号とを対比して，各開閉素子の短絡異常又は断線異常の有無を順次個別に判定して，複数の開閉回路部のうちのどれを適用回路に選択するかを決定するようになっている。従って，監視制御回路部のハードウエア構成が簡素化されるとともに，演算制御回路部は駆動指令信号が解除された都度に，複数の開閉回路部のどれか一つに対する異常判定を順次行って，高速制御負担が軽減される特徴がある。
なお，本発明は，その発明の範囲内において，各実施の形態を自由に組み合わせたり，各実施の形態を適宜，変形，省略したりすることが可能である。

100 電気負荷，102d 負側負荷配線，102p 電源配線，102u 正側負荷配線，103d プルダウン回路，103u プルアップ回路，110A;110B 負荷駆動用の集積回路装置，120A;120B 演算制御回路部，130A;130B 監視制御回路部，132a;132aa 開閉信号選択回路，133b;133bb 無効断続指令回路，133c;133cc 実効断続指令回路，134 異常判定処理部，140A;140B 第１開閉回路部，144u 上側並列抵抗，144d 下側並列抵抗，146・156・166 接続点電位検出回路，147a・157a・167a 分配抵抗，150A;150B 第２開閉回路部，160A;160B 第３開閉回路部，190A;190B 外部監視回路部，196 配線電位検出回路，198a 過電流検出回路，198b 過電流検出電圧，198c 過電流発生記憶回路，200A;200B 開閉素子集積回路，903c 異常発生処理手段，913 予備回路選択手段，915 復活回路選択手段，916 有効回路数算出手段，917 通電抑制手段，919 適用回路選択手段，1003b 開路指令時の異常検出手段，1004a 外部監視異常判定手段，1444a・1444b 閉路指定信号発生手段，1005b・1505b 異常発生対応手段，1447a・1447b 開路指令時の異常検出手段，1449 外部監視異常判定手段，ADR アドレス指定データ，CPU マイクロプロセッサ，Ｄ40u〜Ｄ60u（Ｄnu） 上側閉路指定信号，Ｄ40d〜Ｄ60d（Ｄnd） 下側閉路指定信号，ERR 過電流検出信号，GND グランド回路，Ｈ40u〜Ｈ60u・Ｈ90u（Ｈnu) 電位レベル判定信号（高電圧），Ｈ40m〜Ｈ60m・Ｈ90m（Ｈnm） 電位レベル判定信号（中電圧），Ｈ40d〜Ｈ60d・Ｈ90d（Ｈnd） 電位レベル判定信号（低電圧），Ｈ40e〜Ｈ60e（Ｈne） 電流検出信号，PAR 並列監視信号，PMEM プログラムメモリ，RST リセット指令，RD 検出指令信号，Ｓ00 共通開閉信号，Ｓ01 実効開閉信号，Ｓ10 無効開閉信号，Ｓ11 特別閉路信号，SED シリアルデータ，Snd 下側開閉タイミング信号，Snu 上側開閉タイミング信号，Ｓon 負荷駆動指令，SPC 直並列変換器，Ｔ40u〜Ｔ60u 上側開閉素子，Ｔ40d〜Ｔ60d 下側開閉素子，Ｔnu 上側開閉素子，Ｔnd 下側開閉素子，UAn;UBn 複数の開閉回路部，Ｖbb 電源電圧，WR 設定指令信号

Claims (8)

1. 電気負荷に電源電圧を印加する指令信号である負荷駆動指令Ｓonを生成する演算制御回路部と，前記電気負荷の負側負荷配線又は正側負荷配線に直列接続され，複数の半導体開閉素子を有する開閉素子部と，前記負荷駆動指令Ｓonに応動して前記複数の半導体開閉素子を開閉動作させる監視制御回路部と，を備え，前記開閉素子部及び前記監視制御回路部を半導体チップ上で一体化した開閉素子集積回路を有する負荷駆動用の集積回路装置であって，
   前記開閉素子部は，相互に並列接続された，少なくとも第１開閉回路部，第２開閉回路部，及び第３開閉回路部の３つ以上の複数の開閉回路部を備え，
   前記複数の開閉回路部のそれぞれは，互いに直列接続された一対の上側開閉素子及び下側開閉素子である上下開閉素子を備えると共に，前記上側開閉素子に対する上側並列抵抗と，前記下側開閉素子に対する下側並列抵抗と，前記上側開閉素子と前記下側開閉素子のそれぞれの開閉状態に応動した出力電圧を発生する接続点電位検出回路を備え，
   前記接続点電位検出回路は，前記上側開閉素子と前記下側開閉素子の接続点電位と基準電位との比較結果を表す電位レベル判定信号を発生し，
   前記演算制御回路部は，前記複数の開閉回路部から，前記負荷駆動指令Ｓonに応動した負荷電流の断続動作を行う開閉回路部である適用回路を選択し，前記接続点電位検出回路の出力電圧により前記上側開閉素子及び前記下側開閉素子の素子断線異常又は素子短絡異常が判定された場合は，異常発生した開閉回路部を前記適用回路から除外するとともに，前記適用回路に選択していない正常な開閉回路部である予備回路を有する場合には，この予備回路を前記適用回路に含める適用回路選択手段を備え，
   前記監視制御回路部は，前記適用回路選択手段によって選択された前記適用回路の前記上下開閉素子に対して，前記負荷駆動指令Ｓonに応動した上側開閉タイミング信号及び下側開閉タイミング信号を一斉に発生する開閉信号選択回路を備え，
   前記監視制御回路部又は前記演算制御回路部は，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子を共に開路する開路指令，前記上側開閉素子のみを閉路する上側閉路指定信号を発生する閉路指令，及び前記下側開閉素子のみを閉路する下側閉路指定信号を発生する閉路指令を順次行い，各開閉指令を行ったときの前記接続点電位検出回路の前記電位レベル判定信号と，前記上下開閉素子に対する開閉指令の状態との対比を行って，全ての開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する異常判定処理部又は異常検出手段を備え，
   前記開閉信号選択回路は，
   前記適用回路の前記上下開閉素子に対して，前記負荷駆動指令Ｓonに応動して同一タイミングで発生する共通開閉信号Ｓ00である前記上側開閉タイミング信号及び前記下側開閉タイミング信号を付与するか，若しくは，
   前記適用回路の前記上下開閉素子の一方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して遅延閉路で即時開路する，又は少なくとも前記適用回路の前記上下開閉素子の他方が開閉動作を行うときに開路状態となっている実効開閉信号S01を発生する実効断続指令回路と，前記適用回路の前記上下開閉素子の他方に対して，前記負荷駆動指令Ｓonの論理レベルに応動して即時閉路で遅延開路するか，又は少なくとも前記適用回路の前記上下開閉素子の一方が開路している期間に開閉動作を行う無効開閉信号S10を発生する無効断続指令回路と，を備え，前記無効開閉信号S10は，前記適用回路の前記上下開閉素子の一方に対して発生する上側開閉タイミング信号又は下側開閉タイミング信号となり，前記実効開閉信号S01は，前記適用回路の前記上下開閉素子の他方に対して発生する上側開閉タイミング信号又は下側開閉タイミング信号となり，
   前記演算制御回路部は，有効回路数算出手段と通電抑制手段を備え，
   前記有効回路数算出手段は，前記適用回路選択手段によって前記適用回路に選択されて正常動作を行っている開閉回路部の有効個数を算出し，
   前記通電抑制手段は，前記有効回路数算出手段によって算出された前記有効個数が，適正個数未満となっているときに，前記実効開閉信号の閉路時間と開閉周期との比率である通電デューティ又は開閉頻度を，前記有効個数と適正個数の比率に応じて減算補正し，前記適正個数は，異常判定による選択除外がない場合に，前記適用回路に選択される開閉回路部の個数に予め設定されている負荷駆動用の集積回路装置。
2. 前記開閉信号選択回路は，
   前記適用回路に選択されていない前記予備回路の前記上下開閉素子に対する上側開閉タイミング信号及び下側開閉タイミング信号を，共に開路指令状態とするか，又は前記実効開閉信号Ｓ01の閉路と開路よりも遅れて閉路し，早く開路する特別閉路信号Ｓ11とし，
   前記予備回路が前記適用回路に選択された後は，前記上下開閉素子の一方に対する開閉タイミング信号を前記無効開閉信号Ｓ10に切換え，他方に対する開閉タイミング信号を前記実効開閉信号Ｓ01に切換える請求項１に記載の負荷駆動用の集積回路装置。
3. 前記適用回路選択手段は，
   前記上下開閉素子が共に正常な開閉回路部を前記適用回路に選択するとともに，
   前記上下開閉素子の少なくとも一方が前記素子断線異常である断線開閉回路部を前記適用回路から選択除外し，前記上下開閉素子の一方が前記素子短絡異常であって，他方が正常である半壊開閉回路部を前記適用回路に復活選択する復活回路選択手段を備え，
   前記開閉信号選択回路は，
   前記適用回路選択手段によって選択された前記適用回路の前記上下開閉素子の一方には，前記無効開閉信号Ｓ10を付与し，前記適用回路の前記上下開閉素子の他方には，前記実効開閉信号Ｓ01を付与するとともに，
   前記復活回路選択手段に応動して，復活選択前には前記上側及び下側開閉タイミング信号を，共に開路指令状態としていたものを，復活選択後には前記上下開閉素子の何れか正常側の一方に対して，前記実効開閉信号Ｓ01を付与し，前記上下開閉素子の短絡異常が発生している側の他方に対して，開路指令信号，閉路指令信号，又は前記無効開閉信号Ｓ10を付与する請求項１又は２に記載の負荷駆動用の集積回路装置。
4. 前記複数の開閉回路部のそれぞれは，前記上側開閉素子に対する前記上側並列抵抗と，前記下側開閉素子に対する前記下側並列抵抗と，前記上側開閉素子と前記下側開閉素子との前記接続点電位を検出する前記接続点電位検出回路とを備え，前記接続点電位検出回路の出力電圧は，前記上下開閉素子の一方のみが閉路している閉路状態，他方のみが閉路している閉路状態，及び両方が開路している開路状態によってそれぞれに異なる予め設定した値となり，
   前記監視制御回路部又は前記演算制御回路部は，前記異常判定処理部又は前記異常検出手段を備え，
   前記異常判定処理部又は前記異常検出手段は，前記上下開閉素子に対する開閉指令の状態と，前記接続点電位検出回路の出力電圧の状態を対比して，前記上側開閉素子及び前記下側開閉素子に対する前記素子断線異常又は前記素子短絡異常の有無を個別に判定する請求項１から３のいずれか１項に記載の負荷駆動用の集積回路装置。
5. 前記複数の開閉回路部のそれぞれは，前記上下開閉素子に対して更に直列接続された分配抵抗を備え，前記分配抵抗は，前記半導体チップ上に設けられた配線抵抗であるか，又は前記半導体チップ上に設けられた電極パッドと前記半導体チップの外部に設けられた外部接続端子との間を接続するボンディングワイヤであり，前記配線抵抗と前記ボンディングワイヤの抵抗は，温度の増加に従って抵抗値が増加する正の温度係数を有し，前記分配抵抗は，この複数の分配抵抗の中のどれか一つに対して前記電気負荷の負荷電流の全部が連続通電したときには，この負荷電流によって過熱溶断する細線抵抗となっている請求項４に記載の負荷駆動用の集積回路装置。
6. プルアップ回路によって前記電源電圧に接続されるとともにプルダウン回路によってグランド回路に接続されている前記負側負荷配線又は前記正側負荷配線のグランド電位を監視する外部監視回路部を更に備え，
   前記外部監視回路部は，前記プルアップ回路と前記プルダウン回路，並びに，前記プルアップ回路又は前記プルダウン回路に並列接続された，前記複数の開閉回路部のそれぞれの前記上側並列抵抗と前記下側並列抵抗との直列回路を有する抵抗回路において，前記負側負荷配線又は前記正側負荷配線のグランド電位に応じた出力電圧を発生する配線電位検出回路を備え，
   前記監視制御回路部又は前記演算制御回路部は，前記電気負荷に対する前記負荷駆動指令Ｓonの状態と前記配線電位検出回路の出力電圧を対比して，前記負側負荷配線が電源配線と混触する天絡異常又は負荷短絡異常の有無と，前記正側負荷配線が前記グランド回路と混触する地絡異常又は負荷短絡異常の有無と，前記負側負荷配線が前記グランド回路と混触する地絡異常の有無と，前記正側負荷配線が前記電源配線と混触する天絡異常の有無と，前記電気負荷の内部断線又は前記負側負荷配線又は前記正側負荷配線の断線を含む負荷断線異常の有無とを，個別又は複合的に判定する外部監視異常判定手段を備え，
   前記外部監視回路部はさらに，過電流検出回路及び過電流発生記憶回路を備え，この過電流検出回路は，前記複数の開閉回路部のそれぞれに設けられた前記分配抵抗の両端電圧を加算した合成検出電圧が，前記電気負荷に流れる最大負荷電流に対応して予め設定された過電流検出電圧を超過した場合に，前記過電流発生記憶回路をセットして，前記過電流発生記憶回路に過電流検出信号ERRを発生させ，
   前記監視制御回路部はまた，異常発生対応手段を備え，前記演算制御回路部は，異常発生処理手段を備え，前記異常発生対応手段は，前記過電流検出信号ERRの発生に伴って，
   前記複数の開閉回路部内の全ての前記上側開閉素子及び前記下側開閉素子に対する閉路指令信号を停止し，前記異常発生処理手段は，前記過電流検出信号ERRの発生に伴って，前記複数の開閉回路部の全てに対する前記負荷駆動指令Ｓonを停止してから，前記過電流発生記憶回路に対してリセット指令RSTを発生する請求項５に記載の負荷駆動用の集積回路装置。
7. 前記演算制御回路部は，プログラムメモリ，及び前記プログラムメモリと協働するマイクロプロセッサを包含するとともに，前記監視制御回路部との間で前記マイクロプロセッサを親局とするシリアル信号の上り交信と下り交信を行う直並列変換器と，前記監視制御回路部から送信された並列監視信号PARを受信する直接回線とを備えており，
   前記マイクロプロセッサは，前記適用回路選択手段により選択した前記適用回路を表す選択決定情報を，前記直並列変換器の下り交信により前記監視制御回路部に送信し，
   前記監視制御回路部は，前記マイクロプロセッサから送信された前記選択決定情報と前記負荷駆動指令Ｓonの論理レベルに応動して，前記適用回路に選択されていない開閉回路部である非選択回路部の前記上下開閉素子に対する開路指令信号，及び前記適用回路の前記上下開閉素子に対する前記実効開閉信号Ｓ01，前記無効開閉信号Ｓ10，又は前記共通開閉信号Ｓ00を発生して，前記上側及び下側開閉タイミング信号とする前記開閉信号選択回路を備えるとともに，
   前記負荷駆動指令Ｓonが開路指令であるときに，全ての開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する前記異常判定処理部を備え，
   前記監視制御回路部はさらに，前記異常判定処理部により判定された，異常が発生している開閉回路と異常種別を表す異常発生情報を前記直並列変換器の上り通信によって前記マイクロプロセッサに送信するとともに，異常発生の有無を前記並列監視信号PARによって送信する請求項４から６のいずれか１項に記載の負荷駆動用の集積回路装置。
8. 前記演算制御回路部は，プログラムメモリ，及び前記プログラムメモリと協働するマイクロプロセッサを包含するとともに，前記監視制御回路部との間で前記マイクロプロセッサを親局とする複数ビットのシリアルデータSEDの上り交信と下り交信を行うシリアルデータ回線を備えており，
   前記演算制御回路部はまた，前記異常判定処理部を備えるとともに，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子を共に開路する開路指令，前記上側開閉素子のみを閉路する上側閉路指定信号を発生する閉路指令，及び前記下側開閉素子のみを閉路する下側閉路指定信号を発生する閉路指令を順次行う異常判定用の閉路指定信号発生手段を備え，
   前記シリアルデータSEDは，前記複数の開閉回路部内のどの開閉回路部に交信権を付与するかを特定するアドレス指定データADRと，前記マイクロプロセッサが設定する設定指令信号WRに応動して下り送信される２ビットの選択指令信号と，前記マイクロプロセッサが設定する検出指令信号RDに応動して上り送信される４ビットの監視報告信号と，２ビットの専用回線で下り送信される前記上側閉路指定信号及び前記下側閉路指定信号とを備え，
   前記選択指令信号は，前記上下開閉素子のどの開閉素子を開路指令とし，どの開閉素子に前記実効開閉信号Ｓ01又は前記共通開閉信号Ｓ00を付与し，どの開閉素子に前記無効開閉信号Ｓ10又は前記共通開閉信号Ｓ00を付与するかを指定する指令信号であって，前記開閉信号選択回路に入力され，
   前記監視報告信号は，前記接続点電位検出回路が発生する，前記電位レベル判定信号を包含し，
   前記プログラムメモリは，前記負荷駆動指令Ｓonが開路指令であるときに，前記上下開閉素子を共に開路する開路指令，前記上側開閉素子のみを閉路する閉路指令，及び前記下側開閉素子のみを閉路する閉路指令を順次行ったときの前記電位レベル判定信号の論理状態と，前記上下開閉素子に対する開閉指令の状態との対比を行って，全ての開閉素子のそれぞれに関する短絡異常及び断線異常の有無を個別に判定する前記異常検出手段となる制御プログラムを包含するとともに，この異常判定情報に基づいて，前記複数の開閉回路部から前記適用回路を選択決定する前記適用回路選択手段となる制御プログラムを包含する請求項４から６のいずれか１項に記載の負荷駆動用の集積回路装置。

Images