KR102188206B1 - 볼티지 레귤레이터 - Google Patents

볼티지 레귤레이터 Download PDF

Info

Publication number
KR102188206B1
KR102188206B1 KR1020140026005A KR20140026005A KR102188206B1 KR 102188206 B1 KR102188206 B1 KR 102188206B1 KR 1020140026005 A KR1020140026005 A KR 1020140026005A KR 20140026005 A KR20140026005 A KR 20140026005A KR 102188206 B1 KR102188206 B1 KR 102188206B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
output
current
pmos transistor
Prior art date
Application number
KR1020140026005A
Other languages
English (en)
Other versions
KR20140109831A (ko
Inventor
후미야스 우츠노미야
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20140109831A publication Critical patent/KR20140109831A/ko
Application granted granted Critical
Publication of KR102188206B1 publication Critical patent/KR102188206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

(과제)
출력 전압에 오버슈트나 언더슈트가 발생했을 때, 넓은 온도 범위에서 오버슈트나 언더슈트를 개선할 수 있고, 오버슈트나 언더슈트의 검출 지연을 저감시킨 볼티지 레귤레이터를 제공한다.
(해결수단)
에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터에 있어서, 게이트에 기준 전압이 입력되고, 소스에 출력 전압이 입력된 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터는 상기 출력 전압이 이상 (異常) 전압이 되었을 때 전류가 흐르고, 상기 제 1 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터의 전류가 제어된다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 볼티지 레귤레이터의 과도 특성 개선에 관한 것이다.
도 5 에 종래의 볼티지 레귤레이터의 회로도를 나타낸다. 종래의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120, 201) 와, NMOS 트랜지스터 (202) 와, 저항 (211, 212, 213, 214) 과, 용량 (231, 232) 과, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다.
에러 앰프 (110) 로, PMOS 트랜지스터 (120) 의 게이트를 제어함으로써, 출력 단자 (103) 로부터 출력 전압 (Vout) 이 출력된다. 출력 전압 (Vout) 은, 기준 전압 단자 (102) 의 전압을 저항 (212) 과 저항 (213) 의 합계 저항값으로 나눈 값에, 저항 (211) 과 저항 (212) 과 저항 (213) 의 합계 저항값을 곱한 값이 된다. 출력 전압 (Vout) 의 오버슈트를 작게 하기 위해, PMOS 트랜지스터 (201) 와 NMOS 트랜지스터 (202) 와 저항 (214) 이 형성되어 있다.
출력 전압 (Vout) 에 오버슈트가 발생하면, NMOS 트랜지스터 (202) 가 온되고, 저항 (214) 에 전류가 흐른다. 그리고, 저항 (214) 에 전압이 발생하고 PMOS 트랜지스터 (201) 가 온된다. PMOS 트랜지스터 (201) 가 온되면, PMOS 트랜지스터 (120) 는, 게이트가 전원 전압으로 풀업되어 오프된다. 따라서, 출력 전압 (Vout) 은, 오버슈트를 방지할 수 있다 (예를 들어, 특허문헌 1 도 5 참조).
일본 공개특허공보 2005-92693호
그러나 종래의 볼티지 레귤레이터에서는, 넓은 온도 범위에서 오버슈트를 방지할 수 없다는 과제가 있었다. 또, 오버슈트를 검출하는 데에 지연이 있어 지연되는 동안 오버슈트가 커진다는 과제도 있었다. 또한, 부하의 전류 변동이 빈번하게 일어나는 경우에는, 빈번하게 오버슈트나 언더슈트의 방지 회로가 동작하고, 소비 전류가 증가한다는 과제도 있었다.
종래의 오버슈트 전압을 작게 한 볼티지 레귤레이터 회로는, 소정 이상의 오버슈트 전압이 발생한 것을, 출력 전압 (Vout) 을 저항으로 분압한 전압이 NMOS 트랜지스터의 임계값 전압 이상이 된 것으로 검지하고, 더 이상의 오버슈트 전압이 발생하지 않도록 출력 트랜지스터를 오프하는 구성이었다. 또한, 도시하지 않지만, 종래의 언더슈트 전압을 작게 한 볼티지 레귤레이터 회로는, 소정 이상의 언더슈트 전압이 발생한 것을, 출력 전압 (Vout) 을 저항으로 분압한 전압이 NMOS 트랜지스터의 임계값 전압 미만이 된 것으로 검지하고, 더 이상의 언더슈트 전압이 발생하지 않도록 출력 트랜지스터를 풀온하는 구성이었다.
종래의 볼티지 레귤레이터 회로가 검출하는 오버슈트 내지 언더슈트 전압값은, NMOS 트랜지스터 (202) 의 임계값을 분압비배 (分壓比倍) 한 값이 된다. 그러나, NMOS 트랜지스터 (202) 의 임계값은, 고온에서는 저하되고 저온에서는 증가하므로, 이 온도 변화량을 고려하여 설계하면, 저온에서 오버슈트 전압이 매우 커지고, 고온에서 언더슈트 전압이 매우 커진다. 이 때문에, 넓은 온도 범위의 동작이 필요한 경우, 검출하는 오버슈트 전압 내지 언더슈트 전압을 낮게 할 수 없었다. 이 때문에, 동작 온도 범위에 따라서는 오버슈트의 상승을 다 방지하지 못하고, 넓은 온도 범위에서는 오버슈트를 방지할 수 없다는 것이 과제였다.
또, 출력 전압 (Vout) 이 높을수록 분압비가 커지기 때문에 보다 심각해진다. 또한, 출력 전압 (Vout) 의 전압 변화가 분압 저항을 통해 NMOS 트랜지스터의 게이트에 전해지기 때문에, 지연이 발생하여 오버슈트 내지 언더슈트 전압의 검출에 지연이 발생한다. 이 때문에, 오버슈트를 검출하는 데에 지연이 발생하고, 지연되는 동안 오버슈트가 커진다는 것이 과제였다.
상기에서 서술한 지연을 없애기 위해, 출력 전압 (Vout) 의 전압 변동을 커플링 용량으로 NMOS 트랜지스터의 게이트에 전하도록 한 경우에는, 출력 전압 (Vout) 의 변화량이 그대로 NMOS 트랜지스터의 게이트에 전해지고, 오버슈트 전압이나 언더슈트 전압이 작아진다. 이 때문에, 부하의 전류 변동이 빈번하게 일어나면, 빈번하게 오버슈트나 언더슈트의 방지 회로가 동작하고, 소비 전류가 증가하고 있었다. 이 때문에, 부하의 전류 변동이 빈번하게 일어나는 경우에는, 빈번하게 오버슈트나 언더슈트의 방지 회로가 동작하고, 소비 전류가 증가한다는 것이 과제였다.
본 발명은 상기 과제를 감안하여 이루어지고, 출력 전압에 오버슈트나 언더슈트가 발생했을 때, 넓은 온도 범위에서 오버슈트나 언더슈트를 개선할 수 있고, 오버슈트나 언더슈트의 검출 지연을 저감시키고, 부하의 전류 변동이 빈번하게 일어나도 소비 전류가 증가하는 일이 없는 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
본 발명의 볼티지 레귤레이터는, 에러 앰프와, 상기 에러 앰프의 출력 단자에 게이트가 접속된 제 2 트랜지스터와, 게이트 및 드레인이 상기 제 2 트랜지스터의 드레인에 접속된 제 3 트랜지스터를 구비하는 I-V 변환 회로와, 게이트가 상기 제 3 트랜지스터의 게이트 및 드레인과 접속된 출력 트랜지스터와, 상기 출력 트랜지스터의 드레인에 접속된 볼티지 레귤레이터의 출력 단자와, 게이트에 기준 전압이 인가되고, 소스가 상기 출력 단자에 접속된 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터는, 상기 출력 단자의 출력 전압이 이상 (異常) 전압이 된 것을 받아서 전류를 흘리고, 상기 제 3 트랜지스터는, 상기 제 2 트랜지스터에 흐르는 전류와 상기 제 1 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터에 흐르는 전류를 제어한다.
상기 제 1 트랜지스터에 흐르는 전류는, 미러 회로를 통하여 상기 I-V 변환 회로에 전해진다.
상기 I-V 변환 회로는, 상기 제 2 트랜지스터와 제 3 트랜지스터 사이에 캐스코드 트랜지스터를 구비한다.
본 발명의 볼티지 레귤레이터에서는, 출력 전압에 발생한 오버슈트나 언더슈트를 넓은 온도 범위에서 개선할 수 있고, 오버슈트나 언더슈트를 검출하는 지연 시간을 저감시키고, 부하의 전류 변동이 빈번하게 일어나도 소비 전류가 증가하는 것을 방지할 수 있다.
도 1 은 본 실시형태의 볼티지 레귤레이터의 블록도이다.
도 2 는 본 실시형태의 볼티지 레귤레이터의 회로도이다.
도 3 은 본 실시형태의 볼티지 레귤레이터의 미러 회로의 회로도이다.
도 4 는 본 실시형태의 볼티지 레귤레이터의 미러 회로의 회로도이다.
도 5 는 종래의 볼티지 레귤레이터의 회로도이다.
도 6 은 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.
이하, 본 실시형태에 대해서 도면을 참조하여 설명한다.
(실시예)
도 1 은, 본 실시형태의 볼티지 레귤레이터의 블록도이다. 본 실시형태의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120) 와, 출력 변동 검출 회로 (130) 와, I-V 변환 회로 (139) 와, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다. PMOS 트랜지스터 (120) 는 출력 트랜지스터로서 동작한다. 도 2 는, 본 실시형태의 볼티지 레귤레이터의 회로도이다. 출력 변동 검출 회로 (130) 는 PMOS 트랜지스터 (136) 와, NMOS 트랜지스터 (135) 와, 미러 회로 (140, 150) 와, 기준 전압 단자 (131, 132) 로 구성되어 있다. I-V 변환 회로 (139) 는 PMOS 트랜지스터 (111) 와, NMOS 트랜지스터 (112) 로 구성되어 있다. 도 3 은, 본 실시형태의 볼티지 레귤레이터의 미러 회로 (140) 를 상세하게 나타낸 회로도이다. 미러 회로 (140) 는, PMOS 트랜지스터 (141, 142) 와, NMOS 트랜지스터 (143, 144) 와, 입력 단자 (145) 와, 출력 단자 (146) 로 구성되어 있다. 도 4 는, 본 실시형태의 볼티지 레귤레이터의 미러 회로 (150) 를 상세하게 나타낸 회로도이다. 미러 회로 (150) 는, PMOS 트랜지스터 (153, 154) 와, NMOS 트랜지스터 (151, 152) 와, 입력 단자 (155) 와, 출력 단자 (156) 로 구성되어 있다.
다음으로 본 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. 에러 앰프 (110) 는, 비반전 입력 단자는 기준 전압 단자 (102) 에 접속되고, 반전 입력 단자는 출력 단자 (103) 에 접속되고, 출력 단자는 NMOS 트랜지스터 (112) 의 게이트에 접속된다. NMOS 트랜지스터 (112) 는, 드레인은 PMOS 트랜지스터 (111) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. PMOS 트랜지스터 (111) 의 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (120) 는, 게이트는 PMOS 트랜지스터 (111) 의 게이트에 접속되고, 드레인은 출력 단자 (103) 에 접속되고, 소스는 전원 단자 (100) 에 접속된다. NMOS 트랜지스터 (135) 는, 게이트는 기준 전압 단자 (131) 에 접속되고, 소스는 출력 단자 (103) 에 접속되고, 드레인은 미러 회로 (140) 의 입력 단자 (145) 에 접속된다. PMOS 트랜지스터 (136) 는, 게이트는 기준 전압 단자 (132) 에 접속되고, 소스는 출력 단자 (103) 에 접속되고, 드레인은 미러 회로 (150) 의 입력 단자 (155) 에 접속된다. 미러 회로 (140) 의 출력 단자 (146) 는 NMOS 트랜지스터 (112) 의 드레인과 미러 회로 (150) 의 출력 단자 (156) 에 접속된다. PMOS 트랜지스터 (141) 는, 게이트 및 드레인은 입력 단자 (145) 와 PMOS 트랜지스터 (142) 의 게이트에 접속되고, 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (142) 는, 드레인은 NMOS 트랜지스터 (143) 의 게이트 및 드레인에 접속되고, 소스는 전원 단자 (100) 에 접속된다. NMOS 트랜지스터 (143) 의 소스는 그라운드 단자 (101) 에 접속된다. NMOS 트랜지스터 (144) 는, 게이트는 NMOS 트랜지스터 (143) 의 게이트에 접속되고, 드레인은 출력 단자 (146) 에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. NMOS 트랜지스터 (151) 는, 게이트 및 드레인은 입력 단자 (155) 에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. NMOS 트랜지스터 (152) 는, 게이트는 NMOS 트랜지스터 (151) 의 게이트에 접속되고, 드레인은 PMOS 트랜지스터 (153) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. PMOS 트랜지스터 (153) 의 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (154) 는, 게이트는 PMOS 트랜지스터 (153) 의 게이트에 접속되고, 드레인은 출력 단자 (156) 에 접속되고, 소스는 전원 단자 (100) 에 접속된다.
동작에 대해서 설명한다. 기준 전압 단자 (102) 는 기준 전압 회로에 접속되고 기준 전압 (Vref1) 이 입력된다. 기준 전압 단자 (131) 는 기준 전압 회로에 접속되고 기준 전압 (Vref2) 이 입력된다. 기준 전압 단자 (132) 는 기준 전압 회로에 접속되고 기준 전압 (Vref3) 이 입력된다.
에러 앰프 (110) 는, 출력 전압 (Vout) 이 기준 전압 (Vref1) 이 되도록 NMOS 트랜지스터 (112) 의 게이트 전압을 제어한다. 출력 전압 (Vout) 이 목표값보다 높으면, 출력 전압 (Vout) 이 기준 전압 (Vref1) 보다 높아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 낮아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 감소시킨다. PMOS 트랜지스터 (111) 와 PMOS 트랜지스터 (120) 는 커런트 미러 회로를 구성하고 있고, NMOS 트랜지스터 (112) 에 흐르는 전류가 감소하면 PMOS 트랜지스터 (120) 에 흐르는 전류도 감소한다. PMOS 트랜지스터 (120) 에 흐르는 전류와 PMOS 트랜지스터 (120) 의 부하 전류와 출력 전류로 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 감소함으로써 출력 전압 (Vout) 이 낮아진다.
출력 전압 (Vout) 이 목표값보다 낮으면, 출력 전압 (Vout) 이 기준 전압 (Vref1) 보다 낮아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 높아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 증가시키고, PMOS 트랜지스터 (120) 에 흐르는 전류도 증가시킨다. PMOS 트랜지스터 (120) 에 흐르는 전류와 PMOS 트랜지스터 (120) 의 부하 전류와 출력 전류로 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 증가함으로써 출력 전압 (Vout) 이 높아진다. 이렇게 하여, 출력 전압 (Vout) 이 일정해지도록 제어된다.
이와 같이 동작하여, I-V 변환 회로 (139) 는 에러 앰프 (110) 의 출력으로 제어되는 전류를 기초로 출력 트랜지스터 (120) 에 흐르는 전류를 제어하고 있다.
출력 단자 (103) 에 오버슈트가 나타나고, 출력 전압 (Vout) 이 과도하게 커지는 경우를 생각한다. 기준 전압 (Vref1), 기준 전압 (Vref2), 기준 전압 (Vref3) 은 Vref3 ≤ Vref1 ≤ Vref2 의 관계를 만족하도록 설정된다. PMOS 트랜지스터 (136) 의 임계값을 Vtp 로 한다. 출력 전압 (Vout) 이 과도하게 커지고, Vout ≥ |Vtp| + Vref3 을 만족하면 PMOS 트랜지스터 (136) 는 온되고, NMOS 트랜지스터 (151) 에 전류를 흘린다. NMOS 트랜지스터 (151) 와 NMOS 트랜지스터 (152), PMOS 트랜지스터 (153) 와 PMOS 트랜지스터 (154) 는 각각 커런트 미러 회로를 구성하고 있고, NMOS 트랜지스터 (151) 에 전류가 흐르면 미러되어 PMOS 트랜지스터 (154) 에 전류가 흐른다.
PMOS 트랜지스터 (154) 로부터의 전류는 NMOS 트랜지스터 (112) 에 흐르도록 동작하지만, 에러 앰프 (110) 의 출력은 변화되지 않기 때문에 NMOS 트랜지스터 (112) 에 흘릴 수 있는 전류량은 변하지 않고 PMOS 트랜지스터 (154) 로부터의 전류를 흘릴 수 없다. 이 때문에, PMOS 트랜지스터 (111) 가 PMOS 트랜지스터 (111) 로부터 NMOS 트랜지스터 (112) 에 흐르는 전류를 감소시키도록 동작하고, PMOS 트랜지스터 (154) 로부터의 전류를 NMOS 트랜지스터 (112) 에 흘릴 수 있도록 한다. PMOS 트랜지스터 (111) 에 흐르는 전류가 감소하기 때문에 PMOS 트랜지스터 (120) 에 흐르는 전류도 감소한다. 이렇게 하여 출력 전압 (Vout) 이 더 이상 상승하지 않도록 제어되고, 출력 전압 (Vout) 의 오버슈트 전압의 상승을 멈출 수 있다.
오버슈트가 발생 후, 출력 전압 (Vout) 이 제어되어 낮아져 가면, PMOS 트랜지스터 (136) 에 흐르는 전류도 서서히 감소하고, NMOS 트랜지스터 (151) 의 전류도 서서히 감소한다. 그리고, PMOS 트랜지스터 (154) 의 전류도 서서히 감소하고, PMOS 트랜지스터 (111) 의 전류가 서서히 증가하고, 통상의 전류값으로 되돌아가 출력 전압 (Vout) 이 일정해지도록 제어된다. 이 제어되는 동안, PMOS 트랜지스터 (120) 는 오프되지 않고 출력 전압 (Vout) 을 계속 제어하도록 동작한다. 이 때문에, 출력 전압 (Vout) 은 출력 전류가 부족하여 저하되지는 않고 오버슈트가 해소된 직후에도 안정적으로 제어할 수 있다.
출력 단자 (103) 에 언더슈트가 나타나고, 출력 전압 (Vout) 이 과도하게 작아지는 경우를 생각한다. NMOS 트랜지스터 (135) 의 임계값을 Vtn 으로 한다. 출력 전압 (Vout) 이 과도하게 작아지고, Vout ≤ Vref2 - Vtn 을 만족하면 NMOS 트랜지스터 (135) 는 온되고, PMOS 트랜지스터 (141) 에 전류를 흘린다. PMOS 트랜지스터 (141) 와 PMOS 트랜지스터 (142), NMOS 트랜지스터 (143) 와 NMOS 트랜지스터 (144) 는 각각 커런트 미러 회로를 구성하고 있고, PMOS 트랜지스터 (141) 에 전류가 흐르면 미러되어 NMOS 트랜지스터 (144) 에 전류가 흐른다.
PMOS 트랜지스터 (111) 는 NMOS 트랜지스터 (112) 에 전류를 흘리고 있다. 출력 단자 (103) 에 언더슈트가 나타났을 때, 에러 앰프 (110) 의 출력이 변화되지 않기 때문에, NMOS 트랜지스터 (144) 가 전류를 흘림으로써, PMOS 트랜지스터 (111) 는 NMOS 트랜지스터 (144) 에도 전류를 흘리는 것이 필요하게 되고, PMOS 트랜지스터 (111) 에 흐르는 전류가 증가한다. 그리고, PMOS 트랜지스터 (111) 에 흐르는 전류가 증가하기 때문에 PMOS 트랜지스터 (120) 에 흐르는 전류도 증가한다. 이렇게 하여 출력 전압 (Vout) 이 더 이상 저하되지 않도록 제어되고, 출력 전압 (Vout) 의 언더슈트 전압 저하를 멈출 수 있다.
언더슈트가 발생 후, 출력 전압 (Vout) 이 제어되어 높아져 가면, NMOS 트랜지스터 (135) 에 흐르는 전류도 서서히 감소하고, PMOS 트랜지스터 (141) 의 전류도 서서히 감소한다. 그리고, NMOS 트랜지스터 (144) 의 전류도 서서히 감소하고, PMOS 트랜지스터 (111) 의 전류가 서서히 줄고, 통상의 전류값으로 되돌아가 출력 전압 (Vout) 이 일정해지도록 제어된다. 이 제어되는 동안, PMOS 트랜지스터 (120) 는 오프되지 않고 출력 전압 (Vout) 을 계속 제어하도록 동작한다. 이 때문에, 출력 전압 (Vout) 은 출력 전류가 초과하여 상승되지는 않고 언더슈트가 해소된 직후에도 안정적으로 제어할 수 있다.
출력 전압에 발생하는 오버슈트와 언더슈트는 종래 기술과 같은 분압 저항을 통하지 않고 직접 출력 변동 검출 회로 (130) 로 검지할 수 있다. 이 때문에, 트랜지스터의 임계값의 온도 변화가 분압 저항으로 분압비배되지 않고, 고온이나 저온에서 오버슈트나 언더슈트가 커지는 것을 저감시킬 수 있고, 넓은 온도 범위에서 오버슈트와 언더슈트를 개선할 수 있다. 또, 분압 저항에 의한 지연이 발생하지 않기 때문에 오버슈트나 언더슈트의 검출 지연이 발생하는 것을 방지할 수 있고, 오버슈트나 언더슈트가 커지는 것을 방지할 수 있다.
출력 전압에 발생하는 오버슈트와 언더슈트는 종래 기술과 같은 커플링 용량을 통하지 않고 검지하고 있다. 이 때문에, 빈번하게 오버슈트나 언더슈트가 일어나도, 빈번하게 출력 변동 검출 회로 (130) 는 반응하지 않고, 항상 소비 전류가 증가한다는 것을 방지할 수 있다.
또, 미러 회로에 대해서 도 3, 도 4 를 사용하여 설명했지만, 이 구성에 한정되지 않고, 전류를 미러할 수 있는 구성이면 어떠한 구성이어도 된다.
도 6 은, 본 실시형태의 볼티지 레귤레이터의 다른 예를 도시하는 회로도이다. 출력 변동 검출 회로 (130) 와 I-V 변환 회로 (139) 는, 도 2 의 회로와는 상이한 구성으로 하였다. 즉, 출력 변동 검출 회로 (130) 로부터 미러 회로 (140, 150) 를 삭제하고, I-V 변환 회로 (139) 에 캐스코드 트랜지스터인 PMOS 트랜지스터 (503) 와 NMOS 트랜지스터 (504) 를 추가하였다.
PMOS 트랜지스터 (503) 는, 소스가 PMOS 트랜지스터 (111) 의 드레인과 NMOS 트랜지스터 (135) 의 드레인에 접속되고, 드레인이 PMOS 트랜지스터 (111) 와 PMOS 트랜지스터 (120) 의 게이트와, NMOS 트랜지스터 (504) 의 드레인에 접속되고, 게이트가 제 1 캐스코드 전압 (Vcas1) 이 입력되는 제 1 캐스코드 전압 입력 단자 (501) 에 접속된다. NMOS 트랜지스터 (504) 는, 소스가 PMOS 트랜지스터 (136) 의 드레인과 NMOS 트랜지스터 (112) 의 드레인에 접속되고, 게이트가 제 2 캐스코드 전압 (Vcas2) 이 입력되는 제 2 캐스코드 전압 입력 단자 (502) 에 접속된다.
도 6 의 볼티지 레귤레이터는, 도 2 의 회로와 동일하게, NMOS 트랜지스터 (135) 에 흐르는 전류에 따라 PMOS 트랜지스터 (120) 의 전류가 증가하고, PMOS 트랜지스터 (136) 에 흐르는 전류에 따라 PMOS 트랜지스터 (120) 의 전류가 감소하도록 동작한다.
PMOS 트랜지스터 (503) 는, PMOS 트랜지스터 (111) 가 포화 동작할 수 있도록, 그 드레인의 전압을 높게 하기 위해 형성되고, 제 1 캐스코드 전압 (Vcas1) 도 적절히 설정되어 있다. 즉, 출력 단자 (103) 에 언더슈트가 발생했을 때, PMOS 트랜지스터 (111) 의 드레인 전압이 충분히 높으면, NMOS 트랜지스터 (135) 는 흐르는 전류에 따라 PMOS 트랜지스터 (120) 의 전류를 증가시킬 수 있다.
NMOS 트랜지스터 (504) 는, NMOS 트랜지스터 (112) 가 포화 동작할 수 있도록, 그 드레인의 전압을 낮게 하기 위해 형성되고, 제 2 캐스코드 전압 (Vcas2) 도 적절히 설정되어 있다. 즉, 출력 단자 (103) 에 오버슈트가 발생했을 때, NMOS 트랜지스터 (112) 의 드레인 전압이 충분히 낮으면, PMOS 트랜지스터 (136) 는 흐르는 전류에 따라 PMOS 트랜지스터 (120) 의 전류를 감소시킬 수 있다.
이상 설명한 바와 같이, 도 6 의 볼티지 레귤레이터는, 출력 전압 (Vout) 에 발생하는 오버슈트와 언더슈트는 종래 기술과 같은 분압 저항을 통하지 않고 직접 출력 변동 검출 회로 (130) 로 검지할 수 있다. 이 때문에, 트랜지스터의 임계값의 온도 변화가 분압 저항으로 분압비배되지 않고, 고온이나 저온에서 오버슈트나 언더슈트가 커지는 것을 저감시킬 수 있고, 넓은 온도 범위에서 오버슈트와 언더슈트를 개선할 수 있다. 또, 분압 저항에 의한 지연이 발생하지 않기 때문에 오버슈트나 언더슈트의 검출 지연이 발생하는 것을 방지할 수 있고, 오버슈트나 언더슈트가 커지는 것을 방지할 수 있다.
또한, NMOS 트랜지스터 (135) 나 PMOS 트랜지스터 (136) 에 흐르는 전류를, 미러 회로를 통하지 않고 PMOS 트랜지스터 (120) 에 전할 수 있기 때문에, 이 전류를 보다 빠르게 전할 수 있다. 따라서, 도 2 의 회로 구성에 비해, 언더슈트나 오버쇼트를 빠르게 억제할 수 있기 때문에, 언더슈트나 오버슈트 전압량을 작게 할 수 있다.
또한, 도 6 의 회로 구성에서는, 미러 회로 (140, 150) 가 필요 없기 때문에, 소형화할 수 있다는 효과도 있다.
이상 설명한 바와 같이, 본 실시형태의 볼티지 레귤레이터는, 출력 전압 (Vout) 에 발생한 오버슈트나 언더슈트를 넓은 온도 범위에서 개선할 수 있고, 오버슈트나 언더슈트를 검출하는 지연 시간을 저감시키고, 부하의 전류 변동이 빈번하게 일어나도 소비 전류가 증가하는 것을 방지할 수 있다.
100 : 전원 단자
101 : 그라운드 단자
102, 131, 132 : 기준 전압 단자
103 : 출력 단자
110 : 에러 앰프
130 : 출력 변동 검출 회로
139 : I-V 변환 회로
140, 150 : 미러 회로

Claims (8)

  1. 에러 앰프와,
    상기 에러 앰프의 출력 단자에 게이트가 접속된 제 2 트랜지스터와, 게이트 및 드레인이 상기 제 2 트랜지스터의 드레인에 접속된 제 3 트랜지스터를 구비하는 I-V 변환 회로와,
    게이트가 상기 제 3 트랜지스터의 게이트 및 드레인과 접속된 출력 트랜지스터와,
    상기 출력 트랜지스터의 드레인에 접속된 볼티지 레귤레이터의 출력 단자와,
    게이트에 기준 전압이 인가되고, 소스가 상기 출력 단자에 접속된 제 1 트랜지스터를 구비하고,
    상기 제 1 트랜지스터는, 상기 출력 단자의 출력 전압이 이상 (異常) 전압이 된 것을 받아서 전류를 흘리고,
    상기 제 3 트랜지스터는, 상기 제 2 트랜지스터에 흐르는 전류와 상기 제 1 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터에 흐르는 전류를 제어하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터에 흐르는 전류는, 미러 회로를 통하여 상기 I-V 변환 회로에 전해지는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 1 항에 있어서,
    상기 I-V 변환 회로는,
    상기 제 2 트랜지스터와 제 3 트랜지스터 사이에 캐스코드 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
KR1020140026005A 2013-03-06 2014-03-05 볼티지 레귤레이터 KR102188206B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2013-044169 2013-03-06
JP2013044169 2013-03-06
JPJP-P-2014-002972 2014-01-10
JP2014002972A JP6234823B2 (ja) 2013-03-06 2014-01-10 ボルテージレギュレータ

Publications (2)

Publication Number Publication Date
KR20140109831A KR20140109831A (ko) 2014-09-16
KR102188206B1 true KR102188206B1 (ko) 2020-12-08

Family

ID=51466269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140026005A KR102188206B1 (ko) 2013-03-06 2014-03-05 볼티지 레귤레이터

Country Status (5)

Country Link
US (1) US9812958B2 (ko)
JP (1) JP6234823B2 (ko)
KR (1) KR102188206B1 (ko)
CN (1) CN104035464B (ko)
TW (1) TWI636352B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6234822B2 (ja) * 2013-03-06 2017-11-22 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
JP6788962B2 (ja) * 2015-11-19 2020-11-25 セイコーエプソン株式会社 診断回路、電子回路、電子機器および移動体
JP2017129929A (ja) * 2016-01-18 2017-07-27 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
CN108885474B (zh) * 2016-03-25 2020-05-19 松下知识产权经营株式会社 调节器电路
CN107300939B (zh) * 2016-04-15 2018-11-16 中芯国际集成电路制造(上海)有限公司 参考电压产生电路
US11209848B2 (en) * 2016-06-07 2021-12-28 Analog Devices International Unlimited Company Fast regulator architecture having transistor helper
US10025334B1 (en) * 2016-12-29 2018-07-17 Nuvoton Technology Corporation Reduction of output undershoot in low-current voltage regulators
CN107562111B (zh) * 2017-10-10 2022-04-12 珠海市杰理科技股份有限公司 直流稳压电源和电压调节方法
JP6912350B2 (ja) * 2017-10-13 2021-08-04 エイブリック株式会社 ボルテージレギュレータ
JP7031983B2 (ja) * 2018-03-27 2022-03-08 エイブリック株式会社 ボルテージレギュレータ
US10386877B1 (en) 2018-10-14 2019-08-20 Nuvoton Technology Corporation LDO regulator with output-drop recovery
US11876450B2 (en) * 2020-06-03 2024-01-16 Kabushiki Kaisha Toshiba Electronic circuit for supplying current to switching device and electronic apparatus
US11393511B2 (en) * 2020-12-07 2022-07-19 Micron Technology, Inc. Limiting regulator overshoot during power up
US11797035B2 (en) 2021-05-03 2023-10-24 Ningbo Aura Semiconductor Co., Limited Transient response of a voltage regulator
JP2023013178A (ja) * 2021-07-15 2023-01-26 株式会社東芝 定電圧回路
CN113311896B (zh) * 2021-07-29 2021-12-17 唯捷创芯(天津)电子技术股份有限公司 自适应过冲电压抑制电路、基准电路、芯片及通信终端
CN113885651B (zh) * 2021-10-19 2022-09-27 广东合微集成电路技术有限公司 低压差稳压电路和低压差稳压器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210726A1 (en) * 2006-03-10 2007-09-13 Standard Microsystems Corporation Current limiting circuit
US20100156362A1 (en) * 2008-12-23 2010-06-24 Texas Instruments Incorporated Load transient response time of LDOs with NMOS outputs with a voltage controlled current source

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005378A (en) * 1998-03-05 1999-12-21 Impala Linear Corporation Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors
US6188211B1 (en) * 1998-05-13 2001-02-13 Texas Instruments Incorporated Current-efficient low-drop-out voltage regulator with improved load regulation and frequency response
JP2001257315A (ja) * 2000-03-13 2001-09-21 Tokai Univ 半導体集積回路
US6522111B2 (en) * 2001-01-26 2003-02-18 Linfinity Microelectronics Linear voltage regulator using adaptive biasing
US6639390B2 (en) * 2002-04-01 2003-10-28 Texas Instruments Incorporated Protection circuit for miller compensated voltage regulators
US6819165B2 (en) * 2002-05-30 2004-11-16 Analog Devices, Inc. Voltage regulator with dynamically boosted bias current
US7254723B1 (en) * 2002-08-16 2007-08-07 Logitech Europe S.A. Method and apparatus for managing current consumption
JP4169670B2 (ja) 2003-09-19 2008-10-22 株式会社リコー 出力制御回路と定電圧源ｉｃおよび電子機器
US6933772B1 (en) * 2004-02-02 2005-08-23 Freescale Semiconductor, Inc. Voltage regulator with improved load regulation using adaptive biasing
US7327125B2 (en) * 2005-02-17 2008-02-05 Qualcomm Incorporated Power supply circuit having voltage control loop and current control loop
CN101064497B (zh) * 2006-04-24 2010-12-01 中国科学院电子学研究所 互补金属氧化物半导体共源共栅高增益电流电压转换器
US7554307B2 (en) * 2006-06-15 2009-06-30 Monolithic Power Systems, Inc. Low dropout linear regulator having high power supply rejection and low quiescent current
US7502719B2 (en) * 2007-01-25 2009-03-10 Monolithic Power Systems, Inc. Method and apparatus for overshoot and undershoot errors correction in analog low dropout regulators
JP5078866B2 (ja) * 2008-12-24 2012-11-21 セイコーインスツル株式会社 ボルテージレギュレータ
KR101530085B1 (ko) * 2008-12-24 2015-06-18 테세라 어드밴스드 테크놀로지스, 인크. 저 드롭 아웃(ｌｄｏ) 전압 레귤레이터 및 그의 동작 방법
JP5331508B2 (ja) * 2009-02-20 2013-10-30 セイコーインスツル株式会社 ボルテージレギュレータ
JP5306094B2 (ja) * 2009-07-24 2013-10-02 セイコーインスツル株式会社 基準電圧回路及び電子機器
US8344713B2 (en) * 2011-01-11 2013-01-01 Freescale Semiconductor, Inc. LDO linear regulator with improved transient response
US20120212200A1 (en) * 2011-02-22 2012-08-23 Ahmed Amer Low Drop Out Voltage Regulator
US20130119954A1 (en) * 2011-11-16 2013-05-16 Iwatt Inc. Adaptive transient load switching for a low-dropout regulator
US8773096B2 (en) * 2012-03-29 2014-07-08 Integrated Device Technology, Inc. Apparatuses and methods responsive to output variations in voltage regulators

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210726A1 (en) * 2006-03-10 2007-09-13 Standard Microsystems Corporation Current limiting circuit
US20100156362A1 (en) * 2008-12-23 2010-06-24 Texas Instruments Incorporated Load transient response time of LDOs with NMOS outputs with a voltage controlled current source

Also Published As

Publication number Publication date
JP6234823B2 (ja) 2017-11-22
TW201504782A (zh) 2015-02-01
US20140253076A1 (en) 2014-09-11
CN104035464A (zh) 2014-09-10
US9812958B2 (en) 2017-11-07
TWI636352B (zh) 2018-09-21
JP2014197382A (ja) 2014-10-16
KR20140109831A (ko) 2014-09-16
CN104035464B (zh) 2017-04-12

Similar Documents

Publication Publication Date Title
KR102188206B1 (ko) 볼티지 레귤레이터
KR101898290B1 (ko) 전압 레귤레이터
KR102000680B1 (ko) 전압 레귤레이터
KR101012566B1 (ko) 전압 레귤레이터
KR102187403B1 (ko) 볼티지 레귤레이터
KR101586525B1 (ko) 전압 조정기
KR101435238B1 (ko) 볼티지 레귤레이터
KR101109308B1 (ko) 전압 레귤레이터
US8742819B2 (en) Current limiting circuitry and method for pass elements and output stages
KR102182026B1 (ko) 정전압 회로
KR20150048763A (ko) 볼티지 레귤레이터
KR102255543B1 (ko) 볼티지 레귤레이터
KR20150024272A (ko) 전압 레귤레이터
KR20120087840A (ko) 전압 조정기
KR102390730B1 (ko) 과전류 보호 회로 및 전압 레귤레이터
KR102195982B1 (ko) 볼티지 레귤레이터
US20160181924A1 (en) Voltage regulator

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant