JP2014197382A

JP2014197382A - ボルテージレギュレータ

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Publication number: JP2014197382A
Application number: JP2014002972A
Authority: JP
Inventors: 宇都宮　文靖; Fumiyasu Utsunomiya; 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2013-03-06
Filing date: 2014-01-10
Publication date: 2014-10-16
Anticipated expiration: 2034-01-10
Also published as: CN104035464B; CN104035464A; US9812958B2; KR102188206B1; TW201504782A; TWI636352B; JP6234823B2; KR20140109831A; US20140253076A1

Abstract

【課題】出力電圧にオーバーシュートやアンダーシュートが発生したとき、広い温度範囲でオーバーシュートやアンダーシュートを改善でき、オーバーシュートやアンダーシュートの検出遅延を低減させたボルテージレギュレータを提供する。【解決手段】エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、ゲートに基準電圧が入力され、ソースに出力電圧が入力された第一のトランジスタを備え、前記第一のトランジスタは前記出力電圧がイレギュラーな電圧になった時電流が流れ、前記第一のトランジスタに流れる電流に基づき前記出力トランジスタの電流が制御される。【選択図】図１

Description

本発明は、ボルテージレギュレータの過渡特性改善に関する。

図５に従来のボルテージレギュレータの回路図を示す。従来のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０、２０１と、ＮＭＯＳトランジスタ２０２と、抵抗２１１、２１２、２１３、２１４と、容量２３１、２３２と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。

エラーアンプ１１０にて、ＰＭＯＳトランジスタ１２０のゲートを制御することにより、出力端子１０３から出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、基準電圧端子１０２の電圧を抵抗２１２と抵抗２１３の合計抵抗値で割った値に、抵抗２１１と抵抗２１２と抵抗２１３の合計抵抗値を掛けた値となる。出力電圧Ｖｏｕｔのオーバーシュートを小さくするために、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２と抵抗２１４が設けられている。

出力電圧Ｖｏｕｔにオーバーシュートが発生すると、ＮＭＯＳトランジスタ２０２がオンし、抵抗２１４に電流が流れる。そして、抵抗２１４に電圧が発生しＰＭＯＳトランジスタ２０１がオンする。ＰＭＯＳトランジスタ２０１がオンすると、ＰＭＯＳトランジスタ１２０は、ゲートが電源電圧にプルアンプされてオフする。従って、出力電圧Ｖｏｕｔは、オーバーシュートを防止することができる（例えば、特許文献１図５参照）。

特開２００５−９２６９３号公報

しかしながら従来のボルテージレギュレータでは、広い温度範囲でオーバーシュートを防止できないという課題があった。また、オーバーシュートを検出するのに遅延があり遅延の間オーバーシュートが大きくなるという課題もあった。さらに、負荷の電流変動が頻繁に起こる場合は、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加するという課題もあった。

従来のオーバーシュート電圧を小さくしたボルテージレギュレータ回路は、所定以上のオーバーシュート電圧が発生したことを、出力電圧Ｖｏｕｔを抵抗で分圧した電圧がＮＭＯＳトランジスタのしきい値電圧以上となったことを検知し、これ以上のオーバーシュート電圧が発生しないように出力トランジスタをオフする構成であった。また、図示しないが、従来のアンダーシュート電圧を小さくしたボルテージレギュレータ回路は、所定以上のアンダーシュート電圧が発生したことを、出力電圧Ｖｏｕｔを抵抗で分圧した電圧がＮＭＯＳトランジスタのしきい値電圧未満となったことを検知し、これ以上のアンダーシュート電圧が発生しないように出力トランジスタをフルオンする構成であった。

従来のボルテージレギュレータ回路が検出するオーバーシュートないしアンダーシュート電圧値は、ＮＭＯＳトランジスタ２０２のしきい値を分圧比倍した値となる。しかし、ＮＭＯＳトランジスタ２０２のしきい値は、高温では低下し低温では増加するため、この温度変化量を考慮して設計すると、低温でオーバーシュート電圧が非常に大きくなり、高温でアンダーシュート電圧が非常に大きくなる。このため、広い温度範囲の動作が必要な場合、検出するオーバーシュート電圧ないしアンダーシュート電圧を低くする事ができなかった。このため、動作温度範囲によってはオーバーシュートの上昇を防止しきれず、広い温度範囲ではオーバーシュートを防止できないということが課題であった。

また、出力電圧Ｖｏｕｔが高いほど分圧比が大きくなるためより深刻となる。さらに、出力電圧Ｖｏｕｔの電圧変化が分圧抵抗を介してＮＭＯＳトランジスタのゲートに伝わるため、遅延が生じオーバーシュートないしアンダーシュート電圧の検出に遅延が発生する。このため、オーバーシュートを検出するのに遅延が生じ、遅延の間オーバーシュートが大きくなるということが課題であった。

上記で述べた遅延を無くすために、出力電圧Ｖｏｕｔの電圧変動をカップリング容量でＮＭＯＳトランジスタのゲートへ伝えるようにした場合は、出力電圧Ｖｏｕｔの変化量がそのままＮＭＯＳトランジスタのゲートに伝わり、オーバーシュート電圧やアンダーシュート電圧が小さくなる。このため、負荷の電流変動が頻繁に起こると、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加していた。このため、負荷の電流変動が頻繁に起こる場合は、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加するという事が課題であった。

本発明は上記課題に鑑みてなされ、出力電圧にオーバーシュートやアンダーシュートが発生したとき、広い温度範囲でオーバーシュートやアンダーシュートを改善でき、オーバーシュートやアンダーシュートの検出遅延を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事がないボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、ゲートに基準電圧が入力され、ソースに出力電圧が入力された第一のトランジスタを備え、前記第一のトランジスタは前記出力電圧がイレギュラーな電圧になった時電流が流れ、前記第一のトランジスタに流れる電流に基づき前記出力トランジスタの電流が制御される。

本発明のボルテージレギュレータでは、出力電圧に発生したオーバーシュートやアンダーシュートを広い温度範囲で改善することができ、オーバーシュートやアンダーシュートを検出する遅延時間を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事を防止できる。

本実施形態のボルテージレギュレータのブロック図である。本実施形態のボルテージレギュレータの回路図である。本実施形態のボルテージレギュレータのミラー回路１４０の回路図である。本実施形態のボルテージレギュレータのミラー回路１５０の回路図である。従来のボルテージレギュレータの回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。

以下、本実施形態について図面を参照して説明する。

図１は、本実施形態のボルテージレギュレータのブロック図である。本実施形態のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０と、出力変動検出回路１３０と、Ｉ−Ｖ変換回路１３９と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。ＰＭＯＳトランジスタ１２０は出力トランジスタとして動作する。図２は、本実施形態のボルテージレギュレータの回路図である。出力変動検出回路１３０はＰＭＯＳトランジスタ１３６と、ＮＭＯＳトランジスタ１３５と、ミラー回路１４０、１５０と、基準電圧端子１３１、１３２で構成されている。Ｉ−Ｖ変換回路１３９はＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２で構成されている。図３は、本実施形態のボルテージレギュレータのミラー回路１４０を詳細に示した回路図である。ミラー回路１４０は、ＰＭＯＳトランジスタ１４１、１４２と、ＮＭＯＳトランジスタ１４３、１４４と、入力端子１４５と、出力端子１４６で構成されている。図４は、本実施形態のボルテージレギュレータのミラー回路１５０を詳細に示した回路図である。ミラー回路１５０は、ＰＭＯＳトランジスタ１５３、１５４と、ＮＭＯＳトランジスタ１５１、１５２と、入力端子１５５と、出力端子１５６で構成されている。

次に本実施形態のボルテージレギュレータの接続について説明する。エラーアンプ１１０は、非反転入力端子は基準電圧端子１０２に接続され、反転入力端子は出力端子１０３に接続され、出力端子はＮＭＯＳトランジスタ１１２のゲートに接続される。ＮＭＯＳトランジスタ１１２は、ドレインはＰＭＯＳトランジスタ１１１のゲート及びドレインに接続され、ソースはグラウンド端子１０１に接続される。ＰＭＯＳトランジスタ１１１のソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１２０は、ゲートはＰＭＯＳトランジスタ１１１のゲートに接続され、ドレインは出力端子１０３に接続され、ソースは電源端子１００に接続される。ＮＭＯＳトランジスタ１３５は、ゲートは基準電圧端子１３１に接続され、ソースは出力端子１０３に接続され、ドレインはミラー回路１４０の入力端子１４５に接続される。ＰＭＯＳトランジスタ１３６は、ゲートは基準電圧端子１３２に接続され、ソースは出力端子１０３に接続され、ドレインはミラー回路１５０の入力端子１５５に接続される。ミラー回路１４０の出力端子１４６はＮＭＯＳトランジスタ１１２のドレインとミラー回路１５０の出力端子１５６に接続される。ＰＭＯＳトランジスタ１４１は、ゲート及びドレインは入力端子１４５とＰＭＯＳトランジスタ１４２のゲートに接続され、ソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１４２は、ドレインはＮＭＯＳトランジスタ１４３のゲート及びドレインに接続され、ソースは電源端子１００に接続される。ＮＭＯＳトランジスタ１４３のソースはグラウンド端子１０１に接続される。ＮＭＯＳトランジスタ１４４は、ゲートはＮＭＯＳトランジスタ１４３のゲートに接続され、ドレインは出力端子１４６に接続され、ソースはグラウンド端子１０１に接続される。ＮＭＯＳトランジスタ１５１は、ゲート及びドレインは入力端子１５５に接続され、ソースはグラウンド端子１０１に接続される。ＮＭＯＳトランジスタ１５２は、ゲートはＮＭＯＳトランジスタ１５１のゲートに接続され、ドレインはＰＭＯＳトランジスタ１５３のゲート及びドレインに接続され、ソースはグラウンド端子１０１に接続される。ＰＭＯＳトランジスタ１５３のソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１５４は、ゲートはＰＭＯＳトランジスタ１５３のゲートに接続され、ドレインは出力端子１５６に接続され、ソースは電源端子１００に接続される。

動作について説明する。基準電圧端子１０２は基準電圧回路に接続され基準電圧Ｖｒｅｆ１が入力される。基準電圧端子１３１は基準電圧回路に接続され基準電圧Ｖｒｅｆ２が入力される。基準電圧端子１３２は基準電圧回路に接続され基準電圧Ｖｒｅｆ３が入力される。

エラーアンプ１１０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ１になるようＮＭＯＳトランジスタ１１２のゲート電圧を制御する。出力電圧Ｖｏｕｔが狙い値よりも高いと、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ１よりも高くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が低くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を減少させる。ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２０はカレントミラー回路を構成しており、ＮＭＯＳトランジスタ１１２に流れる電流が減少するとＰＭＯＳトランジスタ１２０に流れる電流も減少する。ＰＭＯＳトランジスタ１２０に流れる電流とＰＭＯＳトランジスタ１２０の負荷電流と出力電流にて出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が減少することで出力電圧Ｖｏｕｔが低くなる。

出力電圧Ｖｏｕｔが狙い値よりも低いと、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ１よりも低くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が高くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を増加させ、ＰＭＯＳトランジスタ１２０に流れる電流も増加させる。ＰＭＯＳトランジスタ１２０に流れる電流とＰＭＯＳトランジスタ１２０の負荷電流と出力電流にて出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が増加することで出力電圧Ｖｏｕｔが高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御される。
このように動作して、Ｉ−Ｖ変換回路１３９はエラーアンプ１１０の出力で制御される電流を基に出力トランジスタ１２０に流れる電流を制御している。

出力端子１０３にオーバーシュートが現れ、出力電圧Ｖｏｕｔが過渡的に大きくなる場合を考える。基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２、基準電圧Ｖｒｅｆ３はＶｒｅｆ３≦Ｖｒｅｆ１≦Ｖｒｅｆ２の関係を満たすように設定される。ＰＭＯＳトランジスタ１３６のしきい値をＶｔｐとする。出力電圧Ｖｏｕｔが過渡的に大きくなり、Ｖｏｕｔ≧｜Ｖｔｐ｜＋Ｖｒｅｆ３を満たすとＰＭＯＳトランジスタ１３６はオンし、ＮＭＯＳトランジスタ１５１へ電流を流す。ＮＭＯＳトランジスタ１５１とＮＭＯＳトランジスタ１５２、ＰＭＯＳトランジスタ１５３とＰＭＯＳトランジスタ１５４はそれぞれカレントミラー回路を構成しており、ＮＭＯＳトランジスタ１５１に電流が流れるとミラーされてＰＭＯＳトランジスタ１５４に電流が流れる。

ＰＭＯＳトランジスタ１５４からの電流はＮＭＯＳトランジスタ１１２へ流れるように動作するが、エラーアンプ１１０の出力は変化しないためＮＭＯＳトランジスタ１１２へ流せる電流量は変わらずＰＭＯＳトランジスタ１５４からの電流を流すことができない。このため、ＰＭＯＳトランジスタ１１１がＰＭＯＳトランジスタ１１１からＮＭＯＳトランジスタ１１２へ流れる電流を減少させるように動作し、ＰＭＯＳトランジスタ１５４からの電流をＮＭＯＳトランジスタ１１２へ流せるようにする。ＰＭＯＳトランジスタ１１１に流れる電流が減少するためＰＭＯＳトランジスタ１２０へ流れる電流も減少する。こうして出力電圧Ｖｏｕｔがこれ以上上昇しないように制御され、出力電圧Ｖｏｕｔのオーバーシュート電圧の上昇を止めることができる。

オーバーシュートが発生後、出力電圧Ｖｏｕｔが制御され低くなっていくと、ＰＭＯＳトランジスタ１３６に流れる電流も徐々に減少し、ＮＭＯＳトランジスタ１５１の電流も徐々に減少する。そして、ＰＭＯＳトランジスタ１５４の電流も徐々に減少し、ＰＭＯＳトランジスタ１１１の電流が徐々に増え、通常の電流値へ戻り出力電圧Ｖｏｕｔが一定になるように制御される。この制御の間、ＰＭＯＳトランジスタ１２０はオフすることなく出力電圧Ｖｏｕｔを制御し続けるように動作する。このため、出力電圧Ｖｏｕｔは出力電流が不足して低下することはなくオーバーシュートが解消された直後も安定的に制御できる。

出力端子１０３にアンダーシュートが現れ、出力電圧Ｖｏｕｔが過渡的に小さくなる場合を考える。ＮＭＯＳトランジスタ１３５のしきい値をＶｔｎとする。出力電圧Ｖｏｕｔが過渡的に小さくなり、Ｖｏｕｔ≦Ｖｒｅｆ２―Ｖｔｎを満たすとＮＭＯＳトランジスタ１３５はオンし、ＰＭＯＳトランジスタ１４１に電流を流す。ＰＭＯＳトランジスタ１４１とＰＭＯＳトランジスタ１４２、ＮＭＯＳトランジスタ１４３とＮＭＯＳトランジスタ１４４はそれぞれカレントミラー回路を構成しており、ＰＭＯＳトランジスタ１４１に電流が流れるとミラーされてＮＭＯＳトランジスタ１４４に電流が流れる。

ＰＭＯＳトランジスタ１１１はＮＭＯＳトランジスタ１１２へ電流を流している。出力端子１０３にアンダーシュートが現れたとき、エラーアンプ１１０の出力が変化しないため、ＮＭＯＳトランジスタ１４４が電流を流すことで、ＰＭＯＳトランジスタ１１１はＮＭＯＳトランジスタ１４４へも電流を流す事が必要になり、ＰＭＯＳトランジスタ１１１に流れる電流が増加する。そして、ＰＭＯＳトランジスタ１１１に流れる電流が増加するためＰＭＯＳトランジスタ１２０へ流れる電流も増加する。こうして出力電圧Ｖｏｕｔがこれ以上低下しないように制御され、出力電圧Ｖｏｕｔのアンダーシュート電圧の低下を止めることができる。

アンダーシュートが発生後、出力電圧Ｖｏｕｔが制御され高くなっていくと、ＮＭＯＳトランジスタ１３５に流れる電流も徐々に減少し、ＰＭＯＳトランジスタ１４１の電流も徐々に減少する。そして、ＮＭＯＳトランジスタ１４４の電流も徐々に減少し、ＰＭＯＳトランジスタ１１１の電流が徐々に減り、通常の電流値へ戻り出力電圧Ｖｏｕｔが一定になるように制御される。この制御の間、ＰＭＯＳトランジスタ１２０はオフすることなく出力電圧Ｖｏｕｔを制御し続けるように動作する。このため、出力電圧Ｖｏｕｔは出力電流が超過して上昇することはなくアンダーシュートが解消された直後も安定的に制御できる。

出力電圧に発生するオーバーシュートとアンダーシュートは従来の技術のような分圧抵抗を介さず直接出力変動検出回路１３０で検知することができる。このため、トランジスタのしきい値の温度変化が分圧抵抗で分圧比倍されず、高温や低温でオーバーシュートやアンダーシュートが大きくなる事を低減でき、広い温度範囲でオーバーシュートとアンダーシュートを改善することができる。また、分圧抵抗による遅延が発生しないためオーバーシュートやアンダーシュートの検出遅延が発生する事を防止でき、オーバーシュートやアンダーシュートが大きくなる事を防止できる。

出力電圧に発生するオーバーシュートとアンダーシュートは従来の技術のようなカップリング容量を介さず検知している。このため、頻繁にオーバーシュートやアンダーシュートが起こっても、頻繁に出力変動検出回路１３０は反応せず、常に消費電流が増加するという事を防止することができる。
なお、ミラー回路について図３、図４を用いて説明したが、この構成に限定することなく、電流をミラーできる構成であればどのような構成であってもよい。

図６は、本実施形態のボルテージレギュレータの他の例を示す回路図である。出力変動検出回路１３０とＩ−Ｖ変換回路１３９は、図２の回路とは異なる構成とした。即ち、出力変動検出回路１３０からミラー回路１４０、１５０を削除し、Ｉ−Ｖ変換回路１３９にカスコードトランジスタであるＰＭＯＳトランジスタ５０３とＮＭＯＳトランジスタ５０４を追加した。

ＰＭＯＳトランジスタ５０３は、ソースがＰＭＯＳトランジスタ１１１のドレインとＮＭＯＳトランジスタ１３５のドレインとに接続され、ドレインがＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２０のゲートと、ＮＭＯＳトランジスタ５０４のドレインとに接続され、ゲートが第１のカスコード電圧Ｖｃａｓ１が入力される第１のカスコード電圧入力端子５０１に接続される。ＮＭＯＳトランジスタ５０４は、ソースがＰＭＯＳトランジスタ１３６のドレインとＮＭＯＳトランジスタ１１２のドレインとに接続され、ゲートが第２のカスコード電圧Ｖｃａｓ２が入力される第２のカスコード電圧入力端子５０２に接続される。

図６のボルテージレギュレータは、図２の回路と同様に、ＮＭＯＳトランジスタ１３５に流れる電流に応じてＰＭＯＳトランジスタ１２０の電流が増加し、ＰＭＯＳトランジスタ１３６に流れる電流に応じてＰＭＯＳトランジスタ１２０の電流が減少するように動作する。

ＰＭＯＳトランジスタ５０３は、ＰＭＯＳトランジスタ１１１が飽和動作できるように、そのドレインの電圧を高くするために設けられ、第１のカスコード電圧Ｖｃａｓ１も適宜設定されている。即ち、出力端子１０３にアンダーシュートが発生したとき、ＰＭＯＳトランジスタ１１１のドレイン電圧が十分高かければ、ＮＭＯＳトランジスタ１３５は流れる電流によってＰＭＯＳトランジスタ１２０の電流を増加させることが出来る。

ＮＭＯＳトランジスタ５０４は、ＮＭＯＳトランジスタ１１２が飽和動作できるように、そのドレインの電圧を低くするために設けられ、第２のカスコード電圧Ｖｃａｓ２も適宜設定されている。即ち、出力端子１０３にオーバーシュートが発生したとき、ＮＭＯＳトランジスタ１１２のドレイン電圧が十分低くければ、ＰＭＯＳトランジスタ１３６は流れる電流によってＰＭＯＳトランジスタ１２０の電流を減少させることが出来る。

以上説明したように、図６のボルテージレギュレータは、出力電圧Ｖｏｕｔに発生するオーバーシュートとアンダーシュートは従来の技術のような分圧抵抗を介さず直接出力変動検出回路１３０で検知することができる。このため、トランジスタのしきい値の温度変化が分圧抵抗で分圧比倍されず、高温や低温でオーバーシュートやアンダーシュートが大きくなる事を低減でき、広い温度範囲でオーバーシュートとアンダーシュートを改善することができる。また、分圧抵抗による遅延が発生しないためオーバーシュートやアンダーシュートの検出遅延が発生する事を防止でき、オーバーシュートやアンダーシュートが大きくなる事を防止できる。

更に、ＮＭＯＳトランジスタ１３１やＰＭＯＳトランジスタ１３２に流れる電流を、ミラー回路を介さずにＰＭＯＳトランジスタ１２０へ伝えることが出来るので、この電流をより早く伝えることができる。従って、図２の回路構成に比べて、アンダーシュートやオーバーショートを速くの抑制することが出来るので、アンダーシュートやオーバーシュート電圧量を小さくすることが出来る。
また、図６の回路構成では、ミラー回路１４０、１５０が必要ないため、小型化できる、という効果もある。

以上説明したように、本実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔに発生したオーバーシュートやアンダーシュートを広い温度範囲で改善することができ、オーバーシュートやアンダーシュートを検出する遅延時間を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事を防止できる。

１００電源端子
１０１グラウンド端子
１０２、１３１、１３２基準電圧端子
１０３出力端子
１１０エラーアンプ
１３０出力変動検出回路
１３９Ｉ−Ｖ変換回路
１４０、１５０ミラー回路

Claims

エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、
ゲートに基準電圧が入力され、ソースに出力電圧が入力された第一のトランジスタを備え、前記第一のトランジスタは前記出力電圧がイレギュラーな電圧になった時電流が流れ、前記第一のトランジスタに流れる電流に基づき前記出力トランジスタの電流が制御される事を特徴とするボルテージレギュレータ。
前記ボルテージレギュレータは、
前記エラーアンプの出力で制御される電流と前記第一のトランジスタに流れる電流を基に前記出力トランジスタに流れる電流を制御するＩ−Ｖ変換回路を備える事を特徴とする請求項１に記載のボルテージレギュレータ。
前記Ｉ−Ｖ変換回路は、
前記エラーアンプの出力で制御される第二のトランジスタを備え、前記第二のトランジスタに流れる電流を基に前記出力トランジスタに流れる電流を制御する事を特徴とする請求項２に記載のボルテージレギュレータ。
前記Ｉ−Ｖ変換回路は、
前記第二のトランジスタに流れる電流と前記第一のトランジスタから流れる電流とを基にした電流を前記出力トランジスタに流す第三のトランジスタを備える事を特徴とする請求項３に記載のボルテージレギュレータ。
前記第二のトランジスタは、
ゲートが前記エラーアンプの出力に接続され、ドレインが前記出力トランジスタのゲートに接続される事を特徴とする請求項３に記載のボルテージレギュレータ。
前記第三のトランジスタは、
ゲート及びドレインが前記出力トランジスタのゲートに接続される事を特徴とする請求項４に記載のボルテージレギュレータ。
前記第一のトランジスタに流れる電流は、ミラー回路を介して前記Ｉ−Ｖ変換回路に伝えられる事を特徴とする請求項２に記載のボルテージレギュレータ。
前記Ｉ−Ｖ変換回路は、
前記第二のトランジスタと第三のトランジスタの間にカスコードトランジスタを備える事を特徴とする請求項４または６に記載のボルテージレギュレータ。