JP2003249551A - メークリンクヒューズ付き回路及びこれを利用した半導体装置 - Google Patents
メークリンクヒューズ付き回路及びこれを利用した半導体装置Info
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Abstract
遮断することによって回路の動作の信頼性を確保する。 【解決手段】 本発明のメークリンクヒューズ付き回路
は、ドレインとソースを有するトランジスタP3と、ト
ランジスタP3のゲートと第1電圧ノードとの間に連結
された第1メークリンクヒューズF3、及びトランジス
タP3のゲートと第2電圧ノードとの間に連結された第
2メークリンクヒューズF4で構成されている。したが
って、メークリンクヒューズF3、F4を通して流れる
電流を遮断して動作の信頼性を確保することができる。
また、この回路は、半導体装置リダンダンシー回路のよ
うにメークリンクヒューズがボックス状で存在する場合
にも利用することができる。
Description
特にメークリンク(make link)ヒューズ付き
回路及びこれを利用した半導体装置に関する。
装置を選択的にプログラムするためにヒューズを用いる
ことが知られているが、このとき用いられるヒューズに
はブレイクリンク(brake link)ヒューズと
メークリンク(make link)ヒューズがある。
シリコンのような導電性物質で導電性ラインを形成する
ことによって構成される。すなわち、このブレイクリン
クヒューズは製造時に電気的に連結されていて製造後に
必要に応じてレーザービームにより導電性ラインを切る
ことによってプログラムされる。一方、メークリンクヒ
ューズは製造時に2個の導電性層が上下に形成されて、
その間に絶縁性物質が形成されることによって構成され
る。すなわち、このメークリンクヒューズは製造時に絶
縁されており、製造後に必要に応じてレーザービームよ
り2個の導電性層を上下に連結することによってプログ
ラムされる。
半導体装置は、プログラム時に使用されるレーザービー
ムによって隣接するヒューズに影響を及ぼさないように
するために、隣接するブレイクリンクヒューズ間に広い
間隔(space)を確保しておく必要がある。したが
って、従来のブレイクリンクヒューズを採用した半導体
装置はレイアウト面積を多く占めるという問題点があっ
た。
した半導体装置は、ブレイクリンクヒューズの場合と比
べて比較的低いエネルギーのレーザービームによって、
上部の導電性層と下部の導電性層を連結すれば良いので
製造時において隣接するヒューズ間に狭い間隔(spa
ce)を維持しておけば十分である。したがって、従来
のメークリンクヒューズを採用した半導体装置はブレイ
クリンクヒューズに比べてレイアウト面積を小さくする
ことができるという長所がある。特許文献1は、このよ
うなメークリンクヒューズに対する詳細な内容を記述し
ている。
ーズを用いて回路を構成する場合には、初期時において
離れているリンクがレーザービームによって連結される
ために、このリンク部分に非常に小さい電流が流れるこ
とによってもエレクトロマイグレーション(Elect
romigration)現象が発生して、連結された
リンクが容易に離れるおそれがあるという問題点があっ
た。ここで、エレクトロマイグレーションとは、導体を
流れる電子と金属イオンとの運動量交換により、金属原
子が移動する現象であり、配線の断線不良を引き起こす
ものとして知られている。
は、レイアウト面積の観点では有利な点がある反面、動
作の信頼性確保が十分ではないおそれがあるという問題
点があった。
ークリンクヒューズを用いた回路の実施例の回路図であ
る。この回路は、PMOSトランジスタP1、メークリ
ンクヒューズF1、インバータI1、I2、及びNMO
SトランジスタN1、N2で構成されている。
とおりである。
er−up)を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号CONは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号であるか、一つの
クロックのみを有する自動パルスである。
れていない初期状態、すなわち絶縁された状態を維持す
る場合には、NMOSトランジスタN1、N2のドレイ
ンに相当するノードn1がフローティング状態を維持す
る。したがって、論理“ハイ”レベルの制御信号CON
がPMOSトランジスタP1のゲート、およびNMOS
トランジスタN1のゲートに印加されると、PMOSト
ランジスタP1がオフされるとともに、NMOSトラン
ジスタN1がオンされる。この結果、NMOSトランジ
スタN1は、ノードn1に論理“ロー”レベルの信号を
伝達する。複数のインバータI1、I2は、上記の“ロ
ー”レベルの信号の入力を受けて、“ロー”レベルの信
号MSを発生する。NMOSトランジスタN2はインバ
ータI1による“ハイ”レベルのノードn2の信号に応
答してオンされることによって、ノードn2の“ハイ”
レベルの信号を維持する。これにより、“ロー”レベル
の信号MSが維持される。
ー”レベルに遷移すればPMOSトランジスタP1がオ
ンされるとともに、NMOSトランジスタN1がオフさ
れる。しかし、このとき、メークリンクヒューズF1が
切れてあるので、インバータI1とNMOSトランジス
タN2とによってラッチされて、信号MSは“ハイ”レ
ベルに維持される。
うにプログラムされると、PMOSトランジスタP1の
ドレインとNMOSトランジスタN1のドレインとがノ
ードn1を介して電気的に連結される。
号CONが印加されるとPMOSトランジスタP1がオ
フされるとともに、NMOSトランジスタN1がオンさ
れる。この結果、ノードn1に論理“ロー”レベルの信
号が与えられる。複数のインバータI1、I2は“ロ
ー”レベルのノードn1の信号の入力を受けて、インバ
ータI1、I2を通過した“ロー”レベルの信号MSを
発生する。NMOSトランジスタN2はインバータI1
によるノードn2の“ハイ”レベルの信号に応答してオ
ンされて、インバータI1とNMOSトランジスタN2
によってノードn2の“ハイ”レベルを維持する。
ー”レベルに遷移すればPMOSトランジスタP1がオ
ンされてNMOSトランジスタN1がオフされる。この
結果、ノードn1が“ハイ”レベルになる。複数のイン
バータI1、I2は“ハイ”レベルのノードn1の信号
の入力を受けて、この信号にも基づいて“ハイ”レベル
の信号MSを発生する。
ューズを用いた回路は、メークリンクヒューズが短絡さ
れて制御信号CONが“ロー”レベルの場合にNMOS
トランジスタN1、N2がすべてオフされているのでメ
ークリンクヒューズF1を通して流れる電流は遮断され
る。
ヒューズを用いた回路は、制御信号CONが“ハイ”レ
ベルから“ロー”レベルにまたは“ロー”レベルから
“ハイ”レベルに遷移する瞬間にPMOSトランジスタ
P1とNMOSトランジスタN1がすべてオンされる状
況が発生してメークリンクヒューズF1を通してDC電
流が流れるようになる。このとき、メークリンクヒュー
ズF1を通して流れる電流によってエレクトロマイグレ
ーションが発生して、レーザービームにより連結された
メークリンクヒューズF1が切れるおそれがあるという
問題点があった。
を用いた回路を半導体装置に採用するようになればブレ
イクリンクヒューズを用いた回路を半導体装置に採用す
る場合よりレイアウト面積を縮めることができるが、装
置の動作の信頼性確保の観点からは、好ましくない影響
を及ぼすおそれがあるという問題点があった。
導体装置のリダンダンシー回路に用いられたブレイクリ
ンクヒューズを単純にメークリンクヒューズに代える場
合にはメークリンクヒューズを通して流れる電流が発生
するためにエレクトロマイグレーションによって連結さ
れたメークリンクヒューズが切れるおそれがある。この
ため、安定した動作を遂行することができないおそれが
あった。
ー回路のブレイクリンクヒューズを単純にメークリンク
ヒューズに代えて構成した場合の回路図であって、この
回路は、NMOSトランジスタN31〜N3n、メーク
リンクヒューズF21〜F2n、NMOSトランジスタ
N41〜N4n、インバータI3、及びORゲートOR
1で構成されている。
とおりである。
のドレインは、デコーディングアドレス入力端子DA1
〜DAnに各々連結され、ゲートには信号MSが印加さ
れる。メークリンクヒューズF1〜Fn各々の一端はN
MOSトランジスタN31〜N3n各々のソースに連結
される。NMOSトランジスタN41〜N4n各々のド
レインはメークリンクヒューズF1〜Fn各々の他端に
連結される。NMOSトランジスタN41〜N4n各々
のソースは接地電圧に連結され、ゲートには、インバー
タI3によって信号MSを反転した信号MSBが印加さ
れる。ORゲートOR1はNMOSトランジスタN41
〜N4n各々のドレインからの信号について論理和をと
ってリダンダンシーアドレスデコーディング信号PRE
を発生する。
とおりである。
2...DAnが“00...1”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、上述の図1に示した回路を用いて“ハイ”レベルの
リダンダンシーイネーブル信号MSを発生させる。ま
た、図2に示した回路のメークリンクヒューズF21〜
F2nをプログラムするによってリダンダンシーアドレ
スデコーディング信号PREを発生する。
ドレスDA1DA2...DAnをプログラムするため
には、メークリンクヒューズF2nのみ連結して他のメ
ークリンクヒューズは絶縁された状態に置く。この状態
で、“00...1”のデコーディングアドレスDA1
DA2...DAnが入力されるとNMOSトランジス
タN3nを通して“ハイ”レベルの信号が伝送される。
この結果、ORゲートOR1は“ハイ”レベルのリダン
ダンシーアドレスデコーディング信号PREを発生す
る。
MSが“ハイ”レベルから“ロー”レベルに、または
“ロー”レベルから“ハイ”レベルに遷移する瞬間に
は、NMOSトランジスタN3n、N4nがすべてオン
される状態が生じる場合があり、メークリンクヒューズ
F2nを通してDC電流通路が形成される。これによ
り、エレクトロマイグレーションによって、連結された
メークリンクヒューズF2nが切れるおそれがあり、安
定した動作を遂行することができないおそれがあるとい
った問題点があった。
2nを除く残りのメークリンクヒューズF21、F2
2、...が連結されたNMOSトランジスタN41、
N42、...のドレインがフローティング状態になる
ことによって安定した動作を遂行することができないお
それがあった。
リダンダンシーアドレスデコーディング回路のようにヒ
ューズがボックス状で存在する回路にはメークリンクヒ
ューズを用いることができないという問題点があった。
すなわち、メークリンクヒューズの使用は、制御信号発
生回路のような回路に制限される場合が多かった。
リンクヒューズを通して流れる電流を遮断することによ
って回路の動作の信頼性を確保することができるメーク
リンクヒューズ付き回路を提供することにある。
の使用が制限されないメークリンクヒューズ付き回路を
提供することにある。
達成するためのメークリンクヒューズ付き回路を利用し
た半導体装置を提供することにある。
の本発明のメークリンクヒューズ付き回路はドレインと
ソースを有するトランジスタと、前記トランジスタのゲ
ートと第1電圧を与える第1電圧ノードとの間に連結さ
れた第1メークリンクヒューズと、を備えることを特徴
とする。そして、好ましくは、本発明のメークリンクヒ
ューズ付き回路は、前記伝達トランジスタのゲートと第
2電圧を与える第2電圧ノードとの間に連結された第2
メークリンクヒューズをさらに備えることを特徴とす
る。
リンクヒューズ付き回路の実施例の第1形態は、入力信
号に応答してオンされることにより第1電圧を伝達する
ための第1トランジスタと、前記入力信号に応答してオ
ンされることにより第2電圧を伝達するための第2トラ
ンジスタと、前記第1トランジスタと前記第2トランジ
スタとの間に連結されており、ゲートを有する第3トラ
ンジスタと、前記第3トランジスタのゲートと前記第2
電圧を与える第2電圧ノードとの間に連結される第1メ
ークリンクヒューズと、前記第2トランジスタと前記第
3トランジスタとの間の第2ノードの信号をラッチする
ラッチと、を備えており、前記ラッチの出力信号に基づ
いて制御信号を発生することを特徴とする。そして、好
ましくは、前記回路は前記第3トランジスタのゲートと
前記第1電圧を与える第1電圧ノードとの間に連結され
る第2メークリンクヒューズをさらに備えることを特徴
とする。
ューズ付き回路の実施例の第2形態は、入力信号に応答
してオンされることにより第1電圧を伝達するための第
1トランジスタと、前記入力信号に応答してオンされる
ことによって第2電圧を伝達するための第2トランジス
タと、前記第1トランジスタと前記第2トランジスタと
の間に連結されており、第1ノードに連結されたゲート
を有した第3トランジスタと、前記第1ノードと前記第
2電圧を与える第2電圧ノードとの間に連結される第1
メークリンクヒューズと、前記第1トランジスタと前記
第2トランジスタとの間の第2ノードの信号をラッチす
るラッチとを備えており、前記ラッチの出力信号を制御
信号で発生することを特徴とする。そして、好ましく
は、前記回路は前記第1ノードと前記第1電圧間に連結
される第2メークリンクヒューズをさらに備えることを
特徴とする。
ークリンクヒューズ付き回路を利用した半導体装置は制
御信号に応答して複数個のデコーディング信号を伝達す
るための複数個の第1トランジスタと、前記制御信号を
反転してなる反転制御信号に応答して第1電圧を伝達す
るための複数個の第2トランジスタと、前記複数個の第
1トランジスタ及び第2トランジスタ各々の間に連結さ
れた複数個の第3トランジスタと、第2電圧を与える第
2電圧ノードと前記複数個の第3トランジスタのゲート
との間に各々連結された複数個の第1メークリンクヒュ
ーズと、を備えた回路を備えることを特徴とする。
ら本発明のメークリンクヒューズ付き回路及びこれを利
用した半導体装置を説明する。
回路の一実施例の回路図であって、この回路は、PMO
SトランジスタP2,P3と、NMOSトランジスタN
5,N6と、メークリンクヒューズF3と、インバータ
I4,I5とで構成されている。複数のPMOSトラン
ジスタP2およびP3は、互いのチャネルが直列になる
ように接続されており、PMOSトランジスタP2のア
ノードが第1電圧(例えば、VCC)へ接続されてい
る。PMOSトランジスタP2のゲートは、制御信号C
ONを受けるための入力に接続されており、PMOSト
ランジスタ320のソースは、PMOSトランジスタP
3のドレインに接続されているとともに、PMOSトラ
ンジスタP3のドレインは、内部回路ノードとして機能
する第2ノードn3へ接続されている。メークリンクヒ
ューズF3は、PMOSトランジスタP3のゲートと第
2電圧(たとえば、接地電圧)を与える第2電圧ノード
との間に電気的に挿入され連結されている。
は、互いのチャネルが並列になるように接続されてお
り、第2ノードn3と第2電圧(たとえば、接地電圧)
を与える第2電圧ノードとの間に連結されている。NM
OSトランジスタN5のゲートは、上記の制御信号CO
Nを受けるための入力に接続されている。2つのインバ
ータI4,I5は、第2ノードn3と信号MSを出力す
るための出力端子との間に、互いに直列に接続されてい
る。インバータI4は、NMOSトランジスタN6のゲ
ートノードを駆動する。インバータI4とNMOSトラ
ンジスタN6とは、合わせて、一つのラッチとして機能
する。
インとソースを有するトランジスタであるPMOSトラ
ンジスタP3と、このPMOSトランジスタP3のゲー
トと接地電圧を与えるノードとの間に連結されたメーク
リンクヒューズとを備えている。
2は、入力信号CONに応答してオンされることによっ
て第1電圧(たとえば、電源電圧)をそのチャネルを通
じて伝達する第1トランジスタとして機能する。また、
NMOSトランジスタN5は、入力信号CONに応答し
てオンされることによって第2電圧(たとえば、接地電
圧)をそのチャネルを通じて伝達する第2トランジスタ
として機能する。そして、PMOSトランジスタP3
は、この第1トランジスタのチャネルと前記第2トラン
ジスタのチャネルとの間に接続されており、ゲートを有
する第3トランジスタとして機能する。そして、メーク
リンクヒューズF3は、この第3トランジスタのゲート
と前記第2電圧(たとえば、接地電圧)を与えるノード
との間に連結される第1メークリンクヒューズに対応す
る。また、NMOSトランジスタN5とPMOSトラン
ジスタP3との間の第2ノードn3の信号をラッチする
ためのラッチが設けられている。具体的には、ラッチ
は、第2ノードの信号を反転するインバータI4と、イ
ンバータI4の出力信号に応答してオンされることによ
り前記第2ノードに前記第2電圧(たとえば、接地電
圧)を伝達する第4トランジスタとして機能するNMO
SトランジスタN6により構成されている。
とおりである。
er−up)を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号CONは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号である。また、制
御信号CONは、電圧が印加されたときに、内部で自動
的に発生する一つのクロック周期を持つ自動パルスであ
ってもよい。制御信号CONは、PMOSトランジスタ
P2のゲート、およびNMOSトランジスタN5のゲー
トにそれぞれ入力されて、これらのトランジスタを駆動
する。
態にある場合にPMOSトランジスタP3のゲートはフ
ローティング状態である。これにより、PMOSトラン
ジスタP3はオフされる。制御信号CONが“ハイ”レ
ベルならばNMOSトランジスタN5がオンされてノー
ドn3が論理“ロー”レベルになる。インバータI4、
I5はノードn3の“ロー”レベルの信号の入力を受け
て、出力端子において“ロー”レベルの信号MSを発生
する。ノードn3の“ハイ”レベルの信号はインバータ
I4とNMOSトランジスタN6によって維持される。
ー”レベルに遷移されるとPMOSトランジスタP2が
オンされてNMOSトランジスタN5がオフされる。信
号MSはインバータI4とNMOSトランジスタN6と
によってラッチされて“ロー”レベルを維持する。
れた場合において、PMOSトランジスタP3のゲート
に論理“ロー”レベルの信号が印加されると、これによ
りPMOSトランジスタP3はオンされる。そして、
“ハイ”レベルの制御信号CONが印加されるとPMO
SトランジスタP2がオフされてNMOSトランジスタ
N5がオンされる。この結果、ノードn3は“ロー”レ
ベルになる。インバータI4、I5は“ロー”レベルの
ノードn3の信号の入力を受けて、出力端子で“ロー”
レベルの信号MSを発生する。ノードn3の“ハイ”レ
ベルの信号はインバータI4とNMOSトランジスタN
6によって維持される。制御信号CONが“ハイ”レベ
ルから“ロー”レベルに遷移されるとPMOSトランジ
スタP2がオンされてNMOSトランジスタN5がオフ
される。PMOSトランジスタP2、P3がオンされて
いるのでノードn3は“ハイ”レベルになる。直列的に
接続されているインバータI4、I5は“ハイ”レベル
のノードn3の信号の入力を受けて、出力端子において
“ハイ”レベルの信号MSを発生する。
ズ付き回路によれば、メークリンクヒューズF3が連結
された後にメークリンクヒューズF3を通して電流が流
れないようになってエレクトロマイグレーションによっ
て連結されたメークリンクヒューズF3が切れる問題が
発生しないようになる。
MOSトランジスタN5間のノードn3の信号をラッチ
して、この信号をインバータI4およびI5を介して出
力することによって、信号MSが発生する場合を示した
が、PMOSトランジスタP2とPMOSトランジスタ
P3間のノードの信号をラッチして信号MSを発生させ
る場合もある。
ンクヒューズ付き回路は、メークリンクヒューズF3が
絶縁された状態にある場合にPMOSトランジスタP3
のゲートがフローティング状態になるために誤作動が発
生するおそれがあり得る。
き回路の他の実施例の回路図であって、図4に示した回
路は図3に示した回路に他のメークリンクヒューズF4
を追加して構成されている。メークリンクヒューズF4
は電源電圧とPMOSトランジスタP3のゲート間に連
結されて構成されている。すなわち、第3トランジスタ
として機能するPMOSトランジスタP3のゲートと、
第1電圧(たとえば、電源電圧)を与える第1電圧端子
との間に、第2メークリンクヒューズF4が連結された
構成を有する。実際には、第1トランジスタのゲートが
第1ノードn5に接続されており、この第1ノードn5
に第1メークリンクヒューズF3および第2メークリン
クヒューズF4が接続される。
とおりである。
CONと同一に発生する信号である。
態で維持されてメークリンクヒューズF4が連結される
と、ノードn5が“ハイ”レベルになる。そうすると、
PMOSトランジスタP3がオフされる。この場合の動
作は上述した図4に示した回路の動作と同一であり、こ
のとき、PMOSトランジスタP3のゲートが“ハイ”
レベルに固定されているので安定した動作を遂行するこ
とができる。
ークリンクヒューズF4が絶縁された状態で維持される
と、ノードn5が“ロー”レベルになる。そうすると、
PMOSトランジスタP3がオンされる。この場合の動
作は上述した図3に示した回路の動作と同一である。
路によれば、PMOSトランジスタP3のゲートがフロ
ーティング状態になることを防止するための回路構成で
ある。すなわち、メークリンクヒューズF3を連結すれ
ば“ロー”レベルの信号MSがPMOSトランジスタP
3のゲートに印加されて、メークリンクヒューズF4を
連結すれば“ハイ”レベルの信号MSがPMOSトラン
ジスタP3のゲートに印加される。したがって、PMO
SトランジスタP3のゲートが“ハイ”レベルまたは
“ロー”レベルに固定されることによって、PMOSト
ランジスタP3のゲートがフローティング状態にならな
いようになる。
た回路は、図3に示したメークリンクヒューズを用いた
回路と同様に制御信号CONによって制御されるPMO
SトランジスタP2とNMOSトランジスタN5間に連
結されたPMOSトランジスタP3のゲートにメークリ
ンクヒューズF3、F4が連結されて構成されることに
よって、メークリンクヒューズF3またはF4が連結さ
れてもメークリンクヒューズF3、F4を通して電流が
流れないようになる。
OSトランジスタN5間のノードの信号をラッチして、
この信号をインバータI6およびI7を介して出力する
ことによって、信号MSが発生する場合を示したが、P
MOSトランジスタP2とPMOSトランジスタP3間
のノードの信号をラッチして信号MSを発生させること
もできる。
はPMOSトランジスタのゲートにメークリンクヒュー
ズF3、F4が連結される構成を示したが、NMOSト
ランジスタのゲートにメークリンクヒューズF3、F4
が連結されるように構成する場合もある。
き半導体装置のリダンダンシー回路の実施例の回路図で
ある。この回路は、NMOSトランジスタN71〜N7
n、N81〜N8n、N91〜N9n、メークリンクヒ
ューズF51〜F5n、インバータI8、及びORゲー
トOR2で構成されている。
とおりである。
のドレインは、アドレス入力端子DA1〜DAnに各々
連結される。NMOSトランジスタN71〜N7nの各
ゲートには、信号MSが印加される。NMOSトランジ
スタN81〜N8n各々のドレインはNMOSトランジ
スタN71〜N7n各々のソースに連結されている。N
MOSトランジスタN91〜N9n各々のドレインはN
MOSトランジスタN81〜N8n各々のソースに連結
されている。NMOSトランジスタN91〜N9nの各
々のゲートには、入力された制御信号MSがインバータ
I8を介して入力される。すなわち、インバータI8は
信号MSを反転して反転制御信号MSBを発生し、この
信号MSBがNMOSトランジスタN91〜N9nの各
々のゲートに入力される。信号MSBに連結されて、N
MOSトランジスタN91〜N9nの各々のソースは、
ある供給電圧のノード、たとえば接地電圧のノードに連
結されている。メークリンクヒューズF51〜F5n各
々は電源電圧VCCのノードとNMOSトランジスタN
81〜N8n各々のゲート間に連結されている。ORゲ
ートOR2は、NMOSトランジスタN81〜N8n各
々のソースから出力される信号について論理和をとって
リダンダンシーデコーディング信号PREを発生する。
の回路は、制御信号MSに応答して複数個のデコーディ
ング信号DA1〜DAnを伝達するための複数個の第1
トランジスタとして機能するNMOSトランジスタN7
1〜N7nを有する。また、前記制御信号MSをインバ
ータI8で反転してなる反転制御信号MSBに応答して
第1電圧(たとえば、接地電圧)を伝達するための複数
個の第2トランジスタとして機能するNMOSトランジ
スタN91〜N9nを有する。また、前記複数個の第1
トランジスタ及び第2トランジスタ各々の間に連結され
た複数個の第3トランジスタとして機能するNMOSト
ランジスタN81〜N8nを有する。さらに、第2電圧
(たとえば、電源電圧)を与える第2電圧ノードと前記
複数個の第3トランジスタのゲートとの間に各々連結さ
れた複数個の第1メークリンクヒューズF51〜F5n
を有する。
とおりである。
2...DAnが“00...1”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、図5に示した回路のメークリンクヒューズF51〜
F5nを選択的にプログラムするによってリダンダンシ
ーアドレスデコーディング信号PREを発生する。
ドレスDA1DA2...DAnをプログラムするため
にメークリンクヒューズF5nのみ連結して他のメーク
リンクヒューズF51、F52...は絶縁された状態
に置く。したがって、NMOSトランジスタN8nのゲ
ートにのみ電源電圧が印加されてオンされて、残りのN
MOSトランジスタN81、N82...のゲートはフ
ローティング状態になる。
“ロー”レベルの信号MSBに応答してオフされて、
“00...1”のデコーディングアドレスDA1DA
2...DAnが入力されるとNMOSトランジスタN
7nを通して“ハイ”レベルの信号が伝送される。この
結果、ORゲートOR2は“ハイ”レベルのリダンダン
シーアドレスデコーディング信号PREを発生する。
路は、制御信号MSが印加されるNMOSトランジスタ
N71〜N7n各々とNMOSトランジスタN91〜N
9n各々の間のNMOSトランジスタN81〜N8nの
ゲートにメークリンクヒューズF51〜F5nが各々連
結されているので、メークリンクヒューズを通して流れ
る電流を遮断できる。したがって、エレクトロマイグレ
ーションによって連結されたメークリンクヒューズが切
れる問題点を防止できる。しかし、図5に示した回路は
NMOSトランジスタN8nを除く、他のNMOSトラ
ンジスタN81、N82、...のゲートがフローティ
ング状態になるために誤作動が発生されうるという問題
点がある。
き半導体装置のリダンダンシー回路の他の実施例の回路
図であって、図5に示したリダンダンシー回路に第2の
メークリンクヒューズとして機能する他のメークリンク
ヒューズF61〜F6nをさらに備えて構成されてい
る。メークリンクヒューズF61〜F6nはNMOSト
ランジスタN81〜N8n各々のゲートと第1電圧(た
とえば、接地電圧)を与えるノードとの間に各々連結さ
れている。
回路の動作と同一である。単に、NMOSトランジスタ
N81、N82、...、N8nのゲートに電源電圧ま
たは接地電圧が印加されるように構成されるためにNM
OSトランジスタN81、N82、...、N8nのゲ
ートがフローティング状態にならないようになる。した
がって、図5に示した回路に比べて安定した動作を遂行
することができる。
施例の半導体装置のリダンダンシー回路によれば、NM
OSトランジスタN71〜N7nとNMOSトランジス
タN91〜N9n各々の間のNMOSトランジスタN8
1〜N8nのゲートにメークリンクヒューズF51〜F
5n、F61〜F6nが各々連結されるようになる。こ
の結果、メークリンクヒューズを通して流れる電流を遮
断することができる。したがって、連結されたメークリ
ンクヒューズがエレクトロマイグレーションによって切
れるようになる問題点が防止されうる。
ながら説明したが、該技術分野の熟練した当業者は特許
請求の範囲に記載された本発明の思想及び領域から外れ
ない範囲内で本発明を多様に修正及び変更させることが
できることを理解できる。
ューズ付き回路及びこれを利用した半導体装置によれ
ば、メークリンクヒューズを通して流れる電流を遮断で
きるので、エレクトロマイグレーション現象を低減する
ことができ、動作の信頼性を確保することができる。
回路によれば、半導体メモリ装置のような半導体装置内
のリダンダンシー回路のようにメークリンクヒューズが
ボックス状で存在する場合にも利用することができる。
クヒューズを用いた回路の実施例の回路図である。
レイクリンクヒューズを単純にメークリンクヒューズに
代えて構成した場合の回路図である。
実施例の回路図である。
の実施例の回路図である。
置のリダンダンシー回路の実施例の回路図である。
置のリダンダンシー回路の他の実施例の回路図である。
Claims (19)
- 【請求項1】 ドレインとソースを有するトランジスタ
と、 前記トランジスタのゲートと第1電圧を与える第1電圧
ノードとの間に連結された第1メークリンクヒューズ
と、を備えることを特徴とするメークリンクヒューズ付
き回路。 - 【請求項2】 前記回路は、 前記トランジスタのゲートと第2電圧を与える第2電圧
ノードとの間に連結された第2メークリンクヒューズを
さらに備えることを特徴とする請求項1に記載のメーク
リンクヒューズ付き回路。 - 【請求項3】 入力信号に応答してオンされることによ
り第1電圧を伝達するための第1トランジスタと、 前記入力信号に応答してオンされることにより第2電圧
を伝達するための第2トランジスタと、 前記第1トランジスタと前記第2トランジスタとの間に
連結されており、ゲートを有する第3トランジスタと、 前記第3トランジスタのゲートと前記第2電圧を与える
第2電圧ノードとの間に連結される第1メークリンクヒ
ューズと、 前記第2トランジスタと前記第3トランジスタとの間の
第2ノードの信号をラッチするラッチと、を備えてお
り、 前記ラッチの出力信号に基づいて制御信号を発生するこ
とを特徴とするメークリンクヒューズ付き回路。 - 【請求項4】 前記回路は、 前記第3トランジスタのゲートと前記第1電圧を与える
第1電圧ノードとの間に連結される第2メークリンクヒ
ューズをさらに備えることを特徴とする請求項3に記載
のメークリンクヒューズ付き回路。 - 【請求項5】 前記第1電圧は、電源電圧であって、前
記第2電圧は接地電圧であることを特徴とする請求項3
に記載のメークリンクヒューズ付き回路。 - 【請求項6】 前記第1トランジスタ及び第3トランジ
スタは、 PMOSトランジスタであることを特徴とする請求項3
に記載のメークリンクヒューズ付き回路。 - 【請求項7】 前記第2トランジスタは、 NMOSトランジスタであることを特徴とする請求項3
に記載のメークリンクヒューズ付き回路。 - 【請求項8】 前記ラッチは、 前記第2ノードの信号を反転するインバータと、 前記インバータの出力信号に応答してオンされることに
より前記第2ノードに前記第2電圧を伝達する第4トラ
ンジスタと、を備えることを特徴とする請求項3に記載
のメークリンクヒューズ付き回路。 - 【請求項9】 前記第4トランジスタは、 NMOSトランジスタであることを特徴とする請求項8
に記載のメークリンクヒューズ付き回路。 - 【請求項10】 入力信号に応答してオンされることに
より第1電圧を伝達するための第1トランジスタと、 前記入力信号に応答してオンされることにより第2電圧
を伝達するための第2トランジスタと、 前記第1トランジスタのチャネルと前記第2トランジス
タのチャネルとの間に直列にチャネルが接続されている
とともに、第1ノードに連結されたゲートを有する第3
トランジスタと、 前記第1ノードと前記第2電圧を与える第2電圧ノード
との間に連結される第1メークリンクヒューズと、 前記第1トランジスタと前記第2トランジスタとの間の
第2ノードの信号をラッチするラッチと、を備えてお
り、 前記ラッチの出力信号に基づいて制御信号を発生するこ
とを特徴とするメークリンクヒューズ付き回路。 - 【請求項11】 前記回路は、 前記第1ノードと前記第1電圧を与える第1電圧ノード
との間に連結される第2メークリンクヒューズをさらに
備えることを特徴とする請求項10に記載のメークリン
クヒューズ付き回路。 - 【請求項12】 前記第1電圧は、電源電圧であって、
前記第2電圧は接地電圧であることを特徴とする請求項
10に記載のメークリンクヒューズ付き回路。 - 【請求項13】 前記第1トランジスタ及び第3トラン
ジスタは、 PMOSトランジスタであることを特徴とする請求項1
0に記載のメークリンクヒューズ付き回路。 - 【請求項14】 前記第2トランジスタは、 NMOSトランジスタであることを特徴とする請求項1
0に記載のメークリンクヒューズ付き回路。 - 【請求項15】 前記ラッチは、前記第2ノードの信号
を反転するインバータと、 前記インバータの出力信号に応答してオンされることに
より前記第2ノードに前記第2電圧を伝達する第4トラ
ンジスタと、を備えることを特徴とする請求項10に記
載のメークリンクヒューズ付き回路。 - 【請求項16】 前記第4トランジスタは、 PMOSトランジスタであることを特徴とする請求項1
5に記載のメークリンクヒューズ付き回路。 - 【請求項17】 制御信号に応答して複数個のデコーデ
ィング信号を伝達するための複数個の第1トランジスタ
と、 前記制御信号を反転してなる反転制御信号に応答して第
1電圧を伝達するための複数個の第2トランジスタと、 前記複数個の第1トランジスタ及び第2トランジスタ各
々の間に連結された複数個の第3トランジスタと、 第
2電圧を与える第2電圧ノードと前記複数個の第3トラ
ンジスタのゲートとの間に各々連結された複数個の第1
メークリンクヒューズと、を備えた回路を備えることを
特徴とする半導体装置。 - 【請求項18】 前記回路は、 前記複数個の第3トランジスタのゲートと前記第1電圧
を与える第1電圧ノードとの間に各々連結された複数個
の第2メークリンクヒューズをさらに備えることを特徴
とする請求項17に記載の半導体装置。 - 【請求項19】 前記複数個の第1、第2、及び第3ト
ランジスタ各々は、 NMOSトランジスタであることを特徴とする請求項1
7に記載の半導体装置。
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