JP2003249551A - メークリンクヒューズ付き回路及びこれを利用した半導体装置 - Google Patents
メークリンクヒューズ付き回路及びこれを利用した半導体装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メークリンクヒューズを通して流れる電流を
遮断することによって回路の動作の信頼性を確保する。 【解決手段】 本発明のメークリンクヒューズ付き回路
は、ドレインとソースを有するトランジスタＰ３と、ト
ランジスタＰ３のゲートと第１電圧ノードとの間に連結
された第１メークリンクヒューズＦ３、及びトランジス
タＰ３のゲートと第２電圧ノードとの間に連結された第
２メークリンクヒューズＦ４で構成されている。したが
って、メークリンクヒューズＦ３、Ｆ４を通して流れる
電流を遮断して動作の信頼性を確保することができる。
また、この回路は、半導体装置リダンダンシー回路のよ
うにメークリンクヒューズがボックス状で存在する場合
にも利用することができる。
遮断することによって回路の動作の信頼性を確保する。 【解決手段】 本発明のメークリンクヒューズ付き回路
は、ドレインとソースを有するトランジスタＰ３と、ト
ランジスタＰ３のゲートと第１電圧ノードとの間に連結
された第１メークリンクヒューズＦ３、及びトランジス
タＰ３のゲートと第２電圧ノードとの間に連結された第
２メークリンクヒューズＦ４で構成されている。したが
って、メークリンクヒューズＦ３、Ｆ４を通して流れる
電流を遮断して動作の信頼性を確保することができる。
また、この回路は、半導体装置リダンダンシー回路のよ
うにメークリンクヒューズがボックス状で存在する場合
にも利用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズ付き
回路及びこれを利用した半導体装置に関する。
特にメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズ付き
回路及びこれを利用した半導体装置に関する。
【０００２】
【従来の技術】一般的に、半導体装置の製造後に半導体
装置を選択的にプログラムするためにヒューズを用いる
ことが知られているが、このとき用いられるヒューズに
はブレイクリンク（ｂｒａｋｅ ｌｉｎｋ）ヒューズと
メークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズがある。
装置を選択的にプログラムするためにヒューズを用いる
ことが知られているが、このとき用いられるヒューズに
はブレイクリンク（ｂｒａｋｅ ｌｉｎｋ）ヒューズと
メークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズがある。
【０００３】ブレイクリンクヒューズは、製造時にポリ
シリコンのような導電性物質で導電性ラインを形成する
ことによって構成される。すなわち、このブレイクリン
クヒューズは製造時に電気的に連結されていて製造後に
必要に応じてレーザービームにより導電性ラインを切る
ことによってプログラムされる。一方、メークリンクヒ
ューズは製造時に２個の導電性層が上下に形成されて、
その間に絶縁性物質が形成されることによって構成され
る。すなわち、このメークリンクヒューズは製造時に絶
縁されており、製造後に必要に応じてレーザービームよ
り２個の導電性層を上下に連結することによってプログ
ラムされる。
シリコンのような導電性物質で導電性ラインを形成する
ことによって構成される。すなわち、このブレイクリン
クヒューズは製造時に電気的に連結されていて製造後に
必要に応じてレーザービームにより導電性ラインを切る
ことによってプログラムされる。一方、メークリンクヒ
ューズは製造時に２個の導電性層が上下に形成されて、
その間に絶縁性物質が形成されることによって構成され
る。すなわち、このメークリンクヒューズは製造時に絶
縁されており、製造後に必要に応じてレーザービームよ
り２個の導電性層を上下に連結することによってプログ
ラムされる。
【０００４】従来のブレイクリンクヒューズを採用した
半導体装置は、プログラム時に使用されるレーザービー
ムによって隣接するヒューズに影響を及ぼさないように
するために、隣接するブレイクリンクヒューズ間に広い
間隔（ｓｐａｃｅ）を確保しておく必要がある。したが
って、従来のブレイクリンクヒューズを採用した半導体
装置はレイアウト面積を多く占めるという問題点があっ
た。
半導体装置は、プログラム時に使用されるレーザービー
ムによって隣接するヒューズに影響を及ぼさないように
するために、隣接するブレイクリンクヒューズ間に広い
間隔（ｓｐａｃｅ）を確保しておく必要がある。したが
って、従来のブレイクリンクヒューズを採用した半導体
装置はレイアウト面積を多く占めるという問題点があっ
た。
【０００５】一方、従来のメークリンクヒューズを採用
した半導体装置は、ブレイクリンクヒューズの場合と比
べて比較的低いエネルギーのレーザービームによって、
上部の導電性層と下部の導電性層を連結すれば良いので
製造時において隣接するヒューズ間に狭い間隔（ｓｐａ
ｃｅ）を維持しておけば十分である。したがって、従来
のメークリンクヒューズを採用した半導体装置はブレイ
クリンクヒューズに比べてレイアウト面積を小さくする
ことができるという長所がある。特許文献１は、このよ
うなメークリンクヒューズに対する詳細な内容を記述し
ている。
した半導体装置は、ブレイクリンクヒューズの場合と比
べて比較的低いエネルギーのレーザービームによって、
上部の導電性層と下部の導電性層を連結すれば良いので
製造時において隣接するヒューズ間に狭い間隔（ｓｐａ
ｃｅ）を維持しておけば十分である。したがって、従来
のメークリンクヒューズを採用した半導体装置はブレイ
クリンクヒューズに比べてレイアウト面積を小さくする
ことができるという長所がある。特許文献１は、このよ
うなメークリンクヒューズに対する詳細な内容を記述し
ている。
【０００６】ところで、半導体装置にメークリンクヒュ
ーズを用いて回路を構成する場合には、初期時において
離れているリンクがレーザービームによって連結される
ために、このリンク部分に非常に小さい電流が流れるこ
とによってもエレクトロマイグレーション（Ｅｌｅｃｔ
ｒｏｍｉｇｒａｔｉｏｎ）現象が発生して、連結された
リンクが容易に離れるおそれがあるという問題点があっ
た。ここで、エレクトロマイグレーションとは、導体を
流れる電子と金属イオンとの運動量交換により、金属原
子が移動する現象であり、配線の断線不良を引き起こす
ものとして知られている。
ーズを用いて回路を構成する場合には、初期時において
離れているリンクがレーザービームによって連結される
ために、このリンク部分に非常に小さい電流が流れるこ
とによってもエレクトロマイグレーション（Ｅｌｅｃｔ
ｒｏｍｉｇｒａｔｉｏｎ）現象が発生して、連結された
リンクが容易に離れるおそれがあるという問題点があっ
た。ここで、エレクトロマイグレーションとは、導体を
流れる電子と金属イオンとの運動量交換により、金属原
子が移動する現象であり、配線の断線不良を引き起こす
ものとして知られている。
【０００７】すなわち、従来のメークリンクヒューズ
は、レイアウト面積の観点では有利な点がある反面、動
作の信頼性確保が十分ではないおそれがあるという問題
点があった。
は、レイアウト面積の観点では有利な点がある反面、動
作の信頼性確保が十分ではないおそれがあるという問題
点があった。
【０００８】図１は従来の半導体装置内に採用されるメ
ークリンクヒューズを用いた回路の実施例の回路図であ
る。この回路は、ＰＭＯＳトランジスタＰ１、メークリ
ンクヒューズＦ１、インバータＩ１、Ｉ２、及びＮＭＯ
ＳトランジスタＮ１、Ｎ２で構成されている。
ークリンクヒューズを用いた回路の実施例の回路図であ
る。この回路は、ＰＭＯＳトランジスタＰ１、メークリ
ンクヒューズＦ１、インバータＩ１、Ｉ２、及びＮＭＯ
ＳトランジスタＮ１、Ｎ２で構成されている。
【０００９】図１に示した回路の動作を説明すると次の
とおりである。
とおりである。
【００１０】制御信号ＣＯＮは、パワーアップ（ｐｏｗ
ｅｒ−ｕｐ）を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号ＣＯＮは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号であるか、一つの
クロックのみを有する自動パルスである。
ｅｒ−ｕｐ）を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号ＣＯＮは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号であるか、一つの
クロックのみを有する自動パルスである。
【００１１】メークリンクヒューズＦ１がプログラムさ
れていない初期状態、すなわち絶縁された状態を維持す
る場合には、ＮＭＯＳトランジスタＮ１、Ｎ２のドレイ
ンに相当するノードｎ１がフローティング状態を維持す
る。したがって、論理“ハイ”レベルの制御信号ＣＯＮ
がＰＭＯＳトランジスタＰ１のゲート、およびＮＭＯＳ
トランジスタＮ１のゲートに印加されると、ＰＭＯＳト
ランジスタＰ１がオフされるとともに、ＮＭＯＳトラン
ジスタＮ１がオンされる。この結果、ＮＭＯＳトランジ
スタＮ１は、ノードｎ１に論理“ロー”レベルの信号を
伝達する。複数のインバータＩ１、Ｉ２は、上記の“ロ
ー”レベルの信号の入力を受けて、“ロー”レベルの信
号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバ
ータＩ１による“ハイ”レベルのノードｎ２の信号に応
答してオンされることによって、ノードｎ２の“ハイ”
レベルの信号を維持する。これにより、“ロー”レベル
の信号ＭＳが維持される。
れていない初期状態、すなわち絶縁された状態を維持す
る場合には、ＮＭＯＳトランジスタＮ１、Ｎ２のドレイ
ンに相当するノードｎ１がフローティング状態を維持す
る。したがって、論理“ハイ”レベルの制御信号ＣＯＮ
がＰＭＯＳトランジスタＰ１のゲート、およびＮＭＯＳ
トランジスタＮ１のゲートに印加されると、ＰＭＯＳト
ランジスタＰ１がオフされるとともに、ＮＭＯＳトラン
ジスタＮ１がオンされる。この結果、ＮＭＯＳトランジ
スタＮ１は、ノードｎ１に論理“ロー”レベルの信号を
伝達する。複数のインバータＩ１、Ｉ２は、上記の“ロ
ー”レベルの信号の入力を受けて、“ロー”レベルの信
号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバ
ータＩ１による“ハイ”レベルのノードｎ２の信号に応
答してオンされることによって、ノードｎ２の“ハイ”
レベルの信号を維持する。これにより、“ロー”レベル
の信号ＭＳが維持される。
【００１２】制御信号ＣＯＮが“ハイ”レベルから“ロ
ー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオ
ンされるとともに、ＮＭＯＳトランジスタＮ１がオフさ
れる。しかし、このとき、メークリンクヒューズＦ１が
切れてあるので、インバータＩ１とＮＭＯＳトランジス
タＮ２とによってラッチされて、信号ＭＳは“ハイ”レ
ベルに維持される。
ー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオ
ンされるとともに、ＮＭＯＳトランジスタＮ１がオフさ
れる。しかし、このとき、メークリンクヒューズＦ１が
切れてあるので、インバータＩ１とＮＭＯＳトランジス
タＮ２とによってラッチされて、信号ＭＳは“ハイ”レ
ベルに維持される。
【００１３】メークリンクヒューズＦ１が短絡されるよ
うにプログラムされると、ＰＭＯＳトランジスタＰ１の
ドレインとＮＭＯＳトランジスタＮ１のドレインとがノ
ードｎ１を介して電気的に連結される。
うにプログラムされると、ＰＭＯＳトランジスタＰ１の
ドレインとＮＭＯＳトランジスタＮ１のドレインとがノ
ードｎ１を介して電気的に連結される。
【００１４】したがって、論理“ハイ”レベルの制御信
号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ１がオ
フされるとともに、ＮＭＯＳトランジスタＮ１がオンさ
れる。この結果、ノードｎ１に論理“ロー”レベルの信
号が与えられる。複数のインバータＩ１、Ｉ２は“ロ
ー”レベルのノードｎ１の信号の入力を受けて、インバ
ータＩ１、Ｉ２を通過した“ロー”レベルの信号ＭＳを
発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１
によるノードｎ２の“ハイ”レベルの信号に応答してオ
ンされて、インバータＩ１とＮＭＯＳトランジスタＮ２
によってノードｎ２の“ハイ”レベルを維持する。
号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ１がオ
フされるとともに、ＮＭＯＳトランジスタＮ１がオンさ
れる。この結果、ノードｎ１に論理“ロー”レベルの信
号が与えられる。複数のインバータＩ１、Ｉ２は“ロ
ー”レベルのノードｎ１の信号の入力を受けて、インバ
ータＩ１、Ｉ２を通過した“ロー”レベルの信号ＭＳを
発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１
によるノードｎ２の“ハイ”レベルの信号に応答してオ
ンされて、インバータＩ１とＮＭＯＳトランジスタＮ２
によってノードｎ２の“ハイ”レベルを維持する。
【００１５】制御信号ＣＯＮが“ハイ”レベルから“ロ
ー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオ
ンされてＮＭＯＳトランジスタＮ１がオフされる。この
結果、ノードｎ１が“ハイ”レベルになる。複数のイン
バータＩ１、Ｉ２は“ハイ”レベルのノードｎ１の信号
の入力を受けて、この信号にも基づいて“ハイ”レベル
の信号ＭＳを発生する。
ー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオ
ンされてＮＭＯＳトランジスタＮ１がオフされる。この
結果、ノードｎ１が“ハイ”レベルになる。複数のイン
バータＩ１、Ｉ２は“ハイ”レベルのノードｎ１の信号
の入力を受けて、この信号にも基づいて“ハイ”レベル
の信号ＭＳを発生する。
【００１６】したがって、図１に示したメークリンクヒ
ューズを用いた回路は、メークリンクヒューズが短絡さ
れて制御信号ＣＯＮが“ロー”レベルの場合にＮＭＯＳ
トランジスタＮ１、Ｎ２がすべてオフされているのでメ
ークリンクヒューズＦ１を通して流れる電流は遮断され
る。
ューズを用いた回路は、メークリンクヒューズが短絡さ
れて制御信号ＣＯＮが“ロー”レベルの場合にＮＭＯＳ
トランジスタＮ１、Ｎ２がすべてオフされているのでメ
ークリンクヒューズＦ１を通して流れる電流は遮断され
る。
【００１７】しかし、図１に示した従来のメークリンク
ヒューズを用いた回路は、制御信号ＣＯＮが“ハイ”レ
ベルから“ロー”レベルにまたは“ロー”レベルから
“ハイ”レベルに遷移する瞬間にＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスタＮ１がすべてオンされる状
況が発生してメークリンクヒューズＦ１を通してＤＣ電
流が流れるようになる。このとき、メークリンクヒュー
ズＦ１を通して流れる電流によってエレクトロマイグレ
ーションが発生して、レーザービームにより連結された
メークリンクヒューズＦ１が切れるおそれがあるという
問題点があった。
ヒューズを用いた回路は、制御信号ＣＯＮが“ハイ”レ
ベルから“ロー”レベルにまたは“ロー”レベルから
“ハイ”レベルに遷移する瞬間にＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスタＮ１がすべてオンされる状
況が発生してメークリンクヒューズＦ１を通してＤＣ電
流が流れるようになる。このとき、メークリンクヒュー
ズＦ１を通して流れる電流によってエレクトロマイグレ
ーションが発生して、レーザービームにより連結された
メークリンクヒューズＦ１が切れるおそれがあるという
問題点があった。
【００１８】したがって、従来のメークリンクヒューズ
を用いた回路を半導体装置に採用するようになればブレ
イクリンクヒューズを用いた回路を半導体装置に採用す
る場合よりレイアウト面積を縮めることができるが、装
置の動作の信頼性確保の観点からは、好ましくない影響
を及ぼすおそれがあるという問題点があった。
を用いた回路を半導体装置に採用するようになればブレ
イクリンクヒューズを用いた回路を半導体装置に採用す
る場合よりレイアウト面積を縮めることができるが、装
置の動作の信頼性確保の観点からは、好ましくない影響
を及ぼすおそれがあるという問題点があった。
【００１９】また、従来の半導体メモリ装置のような半
導体装置のリダンダンシー回路に用いられたブレイクリ
ンクヒューズを単純にメークリンクヒューズに代える場
合にはメークリンクヒューズを通して流れる電流が発生
するためにエレクトロマイグレーションによって連結さ
れたメークリンクヒューズが切れるおそれがある。この
ため、安定した動作を遂行することができないおそれが
あった。
導体装置のリダンダンシー回路に用いられたブレイクリ
ンクヒューズを単純にメークリンクヒューズに代える場
合にはメークリンクヒューズを通して流れる電流が発生
するためにエレクトロマイグレーションによって連結さ
れたメークリンクヒューズが切れるおそれがある。この
ため、安定した動作を遂行することができないおそれが
あった。
【００２０】図２は、従来の半導体装置のリダンダンシ
ー回路のブレイクリンクヒューズを単純にメークリンク
ヒューズに代えて構成した場合の回路図であって、この
回路は、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ、メーク
リンクヒューズＦ２１〜Ｆ２ｎ、ＮＭＯＳトランジスタ
Ｎ４１〜Ｎ４ｎ、インバータＩ３、及びＯＲゲートＯＲ
１で構成されている。
ー回路のブレイクリンクヒューズを単純にメークリンク
ヒューズに代えて構成した場合の回路図であって、この
回路は、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ、メーク
リンクヒューズＦ２１〜Ｆ２ｎ、ＮＭＯＳトランジスタ
Ｎ４１〜Ｎ４ｎ、インバータＩ３、及びＯＲゲートＯＲ
１で構成されている。
【００２１】図２に示した回路の構成を説明すると次の
とおりである。
とおりである。
【００２２】ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々
のドレインは、デコーディングアドレス入力端子ＤＡ１
〜ＤＡｎに各々連結され、ゲートには信号ＭＳが印加さ
れる。メークリンクヒューズＦ１〜Ｆｎ各々の一端はＮ
ＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のソースに連結
される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のド
レインはメークリンクヒューズＦ１〜Ｆｎ各々の他端に
連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々
のソースは接地電圧に連結され、ゲートには、インバー
タＩ３によって信号ＭＳを反転した信号ＭＳＢが印加さ
れる。ＯＲゲートＯＲ１はＮＭＯＳトランジスタＮ４１
〜Ｎ４ｎ各々のドレインからの信号について論理和をと
ってリダンダンシーアドレスデコーディング信号ＰＲＥ
を発生する。
のドレインは、デコーディングアドレス入力端子ＤＡ１
〜ＤＡｎに各々連結され、ゲートには信号ＭＳが印加さ
れる。メークリンクヒューズＦ１〜Ｆｎ各々の一端はＮ
ＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のソースに連結
される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のド
レインはメークリンクヒューズＦ１〜Ｆｎ各々の他端に
連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々
のソースは接地電圧に連結され、ゲートには、インバー
タＩ３によって信号ＭＳを反転した信号ＭＳＢが印加さ
れる。ＯＲゲートＯＲ１はＮＭＯＳトランジスタＮ４１
〜Ｎ４ｎ各々のドレインからの信号について論理和をと
ってリダンダンシーアドレスデコーディング信号ＰＲＥ
を発生する。
【００２３】図２に示した回路の動作を説明すると次の
とおりである。
とおりである。
【００２４】デコーディングアドレスＤＡ１ＤＡ
２．．．ＤＡｎが“００．．．１”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、上述の図１に示した回路を用いて“ハイ”レベルの
リダンダンシーイネーブル信号ＭＳを発生させる。ま
た、図２に示した回路のメークリンクヒューズＦ２１〜
Ｆ２ｎをプログラムするによってリダンダンシーアドレ
スデコーディング信号ＰＲＥを発生する。
２．．．ＤＡｎが“００．．．１”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、上述の図１に示した回路を用いて“ハイ”レベルの
リダンダンシーイネーブル信号ＭＳを発生させる。ま
た、図２に示した回路のメークリンクヒューズＦ２１〜
Ｆ２ｎをプログラムするによってリダンダンシーアドレ
スデコーディング信号ＰＲＥを発生する。
【００２５】“００．．．１”であるデコーディングア
ドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするため
には、メークリンクヒューズＦ２ｎのみ連結して他のメ
ークリンクヒューズは絶縁された状態に置く。この状態
で、“００．．．１”のデコーディングアドレスＤＡ１
ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジス
タＮ３ｎを通して“ハイ”レベルの信号が伝送される。
この結果、ＯＲゲートＯＲ１は“ハイ”レベルのリダン
ダンシーアドレスデコーディング信号ＰＲＥを発生す
る。
ドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするため
には、メークリンクヒューズＦ２ｎのみ連結して他のメ
ークリンクヒューズは絶縁された状態に置く。この状態
で、“００．．．１”のデコーディングアドレスＤＡ１
ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジス
タＮ３ｎを通して“ハイ”レベルの信号が伝送される。
この結果、ＯＲゲートＯＲ１は“ハイ”レベルのリダン
ダンシーアドレスデコーディング信号ＰＲＥを発生す
る。
【００２６】ところで、図２に示した回路は、制御信号
ＭＳが“ハイ”レベルから“ロー”レベルに、または
“ロー”レベルから“ハイ”レベルに遷移する瞬間に
は、ＮＭＯＳトランジスタＮ３ｎ、Ｎ４ｎがすべてオン
される状態が生じる場合があり、メークリンクヒューズ
Ｆ２ｎを通してＤＣ電流通路が形成される。これによ
り、エレクトロマイグレーションによって、連結された
メークリンクヒューズＦ２ｎが切れるおそれがあり、安
定した動作を遂行することができないおそれがあるとい
った問題点があった。
ＭＳが“ハイ”レベルから“ロー”レベルに、または
“ロー”レベルから“ハイ”レベルに遷移する瞬間に
は、ＮＭＯＳトランジスタＮ３ｎ、Ｎ４ｎがすべてオン
される状態が生じる場合があり、メークリンクヒューズ
Ｆ２ｎを通してＤＣ電流通路が形成される。これによ
り、エレクトロマイグレーションによって、連結された
メークリンクヒューズＦ２ｎが切れるおそれがあり、安
定した動作を遂行することができないおそれがあるとい
った問題点があった。
【００２７】また、連結されたメークリンクヒューズＦ
２ｎを除く残りのメークリンクヒューズＦ２１、Ｆ２
２、．．．が連結されたＮＭＯＳトランジスタＮ４１、
Ｎ４２、．．．のドレインがフローティング状態になる
ことによって安定した動作を遂行することができないお
それがあった。
２ｎを除く残りのメークリンクヒューズＦ２１、Ｆ２
２、．．．が連結されたＮＭＯＳトランジスタＮ４１、
Ｎ４２、．．．のドレインがフローティング状態になる
ことによって安定した動作を遂行することができないお
それがあった。
【００２８】したがって、上述のような問題点のために
リダンダンシーアドレスデコーディング回路のようにヒ
ューズがボックス状で存在する回路にはメークリンクヒ
ューズを用いることができないという問題点があった。
すなわち、メークリンクヒューズの使用は、制御信号発
生回路のような回路に制限される場合が多かった。
リダンダンシーアドレスデコーディング回路のようにヒ
ューズがボックス状で存在する回路にはメークリンクヒ
ューズを用いることができないという問題点があった。
すなわち、メークリンクヒューズの使用は、制御信号発
生回路のような回路に制限される場合が多かった。
【００２９】
【特許文献１】米国特許第４，６６５，２９５号
【００３０】
【発明が解決しようとする課題】本発明の目的はメーク
リンクヒューズを通して流れる電流を遮断することによ
って回路の動作の信頼性を確保することができるメーク
リンクヒューズ付き回路を提供することにある。
リンクヒューズを通して流れる電流を遮断することによ
って回路の動作の信頼性を確保することができるメーク
リンクヒューズ付き回路を提供することにある。
【００３１】本発明の他の目的はメークリンクヒューズ
の使用が制限されないメークリンクヒューズ付き回路を
提供することにある。
の使用が制限されないメークリンクヒューズ付き回路を
提供することにある。
【００３２】本発明のさらなる他の目的は、上記目的を
達成するためのメークリンクヒューズ付き回路を利用し
た半導体装置を提供することにある。
達成するためのメークリンクヒューズ付き回路を利用し
た半導体装置を提供することにある。
【００３３】
【課題を解決するための手段】前記目的を達成するため
の本発明のメークリンクヒューズ付き回路はドレインと
ソースを有するトランジスタと、前記トランジスタのゲ
ートと第１電圧を与える第１電圧ノードとの間に連結さ
れた第１メークリンクヒューズと、を備えることを特徴
とする。そして、好ましくは、本発明のメークリンクヒ
ューズ付き回路は、前記伝達トランジスタのゲートと第
２電圧を与える第２電圧ノードとの間に連結された第２
メークリンクヒューズをさらに備えることを特徴とす
る。
の本発明のメークリンクヒューズ付き回路はドレインと
ソースを有するトランジスタと、前記トランジスタのゲ
ートと第１電圧を与える第１電圧ノードとの間に連結さ
れた第１メークリンクヒューズと、を備えることを特徴
とする。そして、好ましくは、本発明のメークリンクヒ
ューズ付き回路は、前記伝達トランジスタのゲートと第
２電圧を与える第２電圧ノードとの間に連結された第２
メークリンクヒューズをさらに備えることを特徴とす
る。
【００３４】前記目的を達成するための本発明のメーク
リンクヒューズ付き回路の実施例の第１形態は、入力信
号に応答してオンされることにより第１電圧を伝達する
ための第１トランジスタと、前記入力信号に応答してオ
ンされることにより第２電圧を伝達するための第２トラ
ンジスタと、前記第１トランジスタと前記第２トランジ
スタとの間に連結されており、ゲートを有する第３トラ
ンジスタと、前記第３トランジスタのゲートと前記第２
電圧を与える第２電圧ノードとの間に連結される第１メ
ークリンクヒューズと、前記第２トランジスタと前記第
３トランジスタとの間の第２ノードの信号をラッチする
ラッチと、を備えており、前記ラッチの出力信号に基づ
いて制御信号を発生することを特徴とする。そして、好
ましくは、前記回路は前記第３トランジスタのゲートと
前記第１電圧を与える第１電圧ノードとの間に連結され
る第２メークリンクヒューズをさらに備えることを特徴
とする。
リンクヒューズ付き回路の実施例の第１形態は、入力信
号に応答してオンされることにより第１電圧を伝達する
ための第１トランジスタと、前記入力信号に応答してオ
ンされることにより第２電圧を伝達するための第２トラ
ンジスタと、前記第１トランジスタと前記第２トランジ
スタとの間に連結されており、ゲートを有する第３トラ
ンジスタと、前記第３トランジスタのゲートと前記第２
電圧を与える第２電圧ノードとの間に連結される第１メ
ークリンクヒューズと、前記第２トランジスタと前記第
３トランジスタとの間の第２ノードの信号をラッチする
ラッチと、を備えており、前記ラッチの出力信号に基づ
いて制御信号を発生することを特徴とする。そして、好
ましくは、前記回路は前記第３トランジスタのゲートと
前記第１電圧を与える第１電圧ノードとの間に連結され
る第２メークリンクヒューズをさらに備えることを特徴
とする。
【００３５】前記目的を達成するためのメークリンクヒ
ューズ付き回路の実施例の第２形態は、入力信号に応答
してオンされることにより第１電圧を伝達するための第
１トランジスタと、前記入力信号に応答してオンされる
ことによって第２電圧を伝達するための第２トランジス
タと、前記第１トランジスタと前記第２トランジスタと
の間に連結されており、第１ノードに連結されたゲート
を有した第３トランジスタと、前記第１ノードと前記第
２電圧を与える第２電圧ノードとの間に連結される第１
メークリンクヒューズと、前記第１トランジスタと前記
第２トランジスタとの間の第２ノードの信号をラッチす
るラッチとを備えており、前記ラッチの出力信号を制御
信号で発生することを特徴とする。そして、好ましく
は、前記回路は前記第１ノードと前記第１電圧間に連結
される第２メークリンクヒューズをさらに備えることを
特徴とする。
ューズ付き回路の実施例の第２形態は、入力信号に応答
してオンされることにより第１電圧を伝達するための第
１トランジスタと、前記入力信号に応答してオンされる
ことによって第２電圧を伝達するための第２トランジス
タと、前記第１トランジスタと前記第２トランジスタと
の間に連結されており、第１ノードに連結されたゲート
を有した第３トランジスタと、前記第１ノードと前記第
２電圧を与える第２電圧ノードとの間に連結される第１
メークリンクヒューズと、前記第１トランジスタと前記
第２トランジスタとの間の第２ノードの信号をラッチす
るラッチとを備えており、前記ラッチの出力信号を制御
信号で発生することを特徴とする。そして、好ましく
は、前記回路は前記第１ノードと前記第１電圧間に連結
される第２メークリンクヒューズをさらに備えることを
特徴とする。
【００３６】前記他の目的を達成するための本発明のメ
ークリンクヒューズ付き回路を利用した半導体装置は制
御信号に応答して複数個のデコーディング信号を伝達す
るための複数個の第１トランジスタと、前記制御信号を
反転してなる反転制御信号に応答して第１電圧を伝達す
るための複数個の第２トランジスタと、前記複数個の第
１トランジスタ及び第２トランジスタ各々の間に連結さ
れた複数個の第３トランジスタと、第２電圧を与える第
２電圧ノードと前記複数個の第３トランジスタのゲート
との間に各々連結された複数個の第１メークリンクヒュ
ーズと、を備えた回路を備えることを特徴とする。
ークリンクヒューズ付き回路を利用した半導体装置は制
御信号に応答して複数個のデコーディング信号を伝達す
るための複数個の第１トランジスタと、前記制御信号を
反転してなる反転制御信号に応答して第１電圧を伝達す
るための複数個の第２トランジスタと、前記複数個の第
１トランジスタ及び第２トランジスタ各々の間に連結さ
れた複数個の第３トランジスタと、第２電圧を与える第
２電圧ノードと前記複数個の第３トランジスタのゲート
との間に各々連結された複数個の第１メークリンクヒュ
ーズと、を備えた回路を備えることを特徴とする。
【００３７】
【発明の実施の形態】以下、添付した図面を参考しなが
ら本発明のメークリンクヒューズ付き回路及びこれを利
用した半導体装置を説明する。
ら本発明のメークリンクヒューズ付き回路及びこれを利
用した半導体装置を説明する。
【００３８】図３は本発明のメークリンクヒューズ付き
回路の一実施例の回路図であって、この回路は、ＰＭＯ
ＳトランジスタＰ２，Ｐ３と、ＮＭＯＳトランジスタＮ
５，Ｎ６と、メークリンクヒューズＦ３と、インバータ
Ｉ４，Ｉ５とで構成されている。複数のＰＭＯＳトラン
ジスタＰ２およびＰ３は、互いのチャネルが直列になる
ように接続されており、ＰＭＯＳトランジスタＰ２のア
ノードが第１電圧（例えば、ＶＣＣ）へ接続されてい
る。ＰＭＯＳトランジスタＰ２のゲートは、制御信号Ｃ
ＯＮを受けるための入力に接続されており、ＰＭＯＳト
ランジスタ３２０のソースは、ＰＭＯＳトランジスタＰ
３のドレインに接続されているとともに、ＰＭＯＳトラ
ンジスタＰ３のドレインは、内部回路ノードとして機能
する第２ノードｎ３へ接続されている。メークリンクヒ
ューズＦ３は、ＰＭＯＳトランジスタＰ３のゲートと第
２電圧（たとえば、接地電圧）を与える第２電圧ノード
との間に電気的に挿入され連結されている。
回路の一実施例の回路図であって、この回路は、ＰＭＯ
ＳトランジスタＰ２，Ｐ３と、ＮＭＯＳトランジスタＮ
５，Ｎ６と、メークリンクヒューズＦ３と、インバータ
Ｉ４，Ｉ５とで構成されている。複数のＰＭＯＳトラン
ジスタＰ２およびＰ３は、互いのチャネルが直列になる
ように接続されており、ＰＭＯＳトランジスタＰ２のア
ノードが第１電圧（例えば、ＶＣＣ）へ接続されてい
る。ＰＭＯＳトランジスタＰ２のゲートは、制御信号Ｃ
ＯＮを受けるための入力に接続されており、ＰＭＯＳト
ランジスタ３２０のソースは、ＰＭＯＳトランジスタＰ
３のドレインに接続されているとともに、ＰＭＯＳトラ
ンジスタＰ３のドレインは、内部回路ノードとして機能
する第２ノードｎ３へ接続されている。メークリンクヒ
ューズＦ３は、ＰＭＯＳトランジスタＰ３のゲートと第
２電圧（たとえば、接地電圧）を与える第２電圧ノード
との間に電気的に挿入され連結されている。
【００３９】複数のＮＭＯＳトランジスタＮ５，Ｎ６
は、互いのチャネルが並列になるように接続されてお
り、第２ノードｎ３と第２電圧（たとえば、接地電圧）
を与える第２電圧ノードとの間に連結されている。ＮＭ
ＯＳトランジスタＮ５のゲートは、上記の制御信号ＣＯ
Ｎを受けるための入力に接続されている。２つのインバ
ータＩ４，Ｉ５は、第２ノードｎ３と信号ＭＳを出力す
るための出力端子との間に、互いに直列に接続されてい
る。インバータＩ４は、ＮＭＯＳトランジスタＮ６のゲ
ートノードを駆動する。インバータＩ４とＮＭＯＳトラ
ンジスタＮ６とは、合わせて、一つのラッチとして機能
する。
は、互いのチャネルが並列になるように接続されてお
り、第２ノードｎ３と第２電圧（たとえば、接地電圧）
を与える第２電圧ノードとの間に連結されている。ＮＭ
ＯＳトランジスタＮ５のゲートは、上記の制御信号ＣＯ
Ｎを受けるための入力に接続されている。２つのインバ
ータＩ４，Ｉ５は、第２ノードｎ３と信号ＭＳを出力す
るための出力端子との間に、互いに直列に接続されてい
る。インバータＩ４は、ＮＭＯＳトランジスタＮ６のゲ
ートノードを駆動する。インバータＩ４とＮＭＯＳトラ
ンジスタＮ６とは、合わせて、一つのラッチとして機能
する。
【００４０】したがって、図３に示される構成は、ドレ
インとソースを有するトランジスタであるＰＭＯＳトラ
ンジスタＰ３と、このＰＭＯＳトランジスタＰ３のゲー
トと接地電圧を与えるノードとの間に連結されたメーク
リンクヒューズとを備えている。
インとソースを有するトランジスタであるＰＭＯＳトラ
ンジスタＰ３と、このＰＭＯＳトランジスタＰ３のゲー
トと接地電圧を与えるノードとの間に連結されたメーク
リンクヒューズとを備えている。
【００４１】より具体的には、ＰＭＯＳトランジスタＰ
２は、入力信号ＣＯＮに応答してオンされることによっ
て第１電圧（たとえば、電源電圧）をそのチャネルを通
じて伝達する第１トランジスタとして機能する。また、
ＮＭＯＳトランジスタＮ５は、入力信号ＣＯＮに応答し
てオンされることによって第２電圧（たとえば、接地電
圧）をそのチャネルを通じて伝達する第２トランジスタ
として機能する。そして、ＰＭＯＳトランジスタＰ３
は、この第１トランジスタのチャネルと前記第２トラン
ジスタのチャネルとの間に接続されており、ゲートを有
する第３トランジスタとして機能する。そして、メーク
リンクヒューズＦ３は、この第３トランジスタのゲート
と前記第２電圧（たとえば、接地電圧）を与えるノード
との間に連結される第１メークリンクヒューズに対応す
る。また、ＮＭＯＳトランジスタＮ５とＰＭＯＳトラン
ジスタＰ３との間の第２ノードｎ３の信号をラッチする
ためのラッチが設けられている。具体的には、ラッチ
は、第２ノードの信号を反転するインバータＩ４と、イ
ンバータＩ４の出力信号に応答してオンされることによ
り前記第２ノードに前記第２電圧（たとえば、接地電
圧）を伝達する第４トランジスタとして機能するＮＭＯ
ＳトランジスタＮ６により構成されている。
２は、入力信号ＣＯＮに応答してオンされることによっ
て第１電圧（たとえば、電源電圧）をそのチャネルを通
じて伝達する第１トランジスタとして機能する。また、
ＮＭＯＳトランジスタＮ５は、入力信号ＣＯＮに応答し
てオンされることによって第２電圧（たとえば、接地電
圧）をそのチャネルを通じて伝達する第２トランジスタ
として機能する。そして、ＰＭＯＳトランジスタＰ３
は、この第１トランジスタのチャネルと前記第２トラン
ジスタのチャネルとの間に接続されており、ゲートを有
する第３トランジスタとして機能する。そして、メーク
リンクヒューズＦ３は、この第３トランジスタのゲート
と前記第２電圧（たとえば、接地電圧）を与えるノード
との間に連結される第１メークリンクヒューズに対応す
る。また、ＮＭＯＳトランジスタＮ５とＰＭＯＳトラン
ジスタＰ３との間の第２ノードｎ３の信号をラッチする
ためのラッチが設けられている。具体的には、ラッチ
は、第２ノードの信号を反転するインバータＩ４と、イ
ンバータＩ４の出力信号に応答してオンされることによ
り前記第２ノードに前記第２電圧（たとえば、接地電
圧）を伝達する第４トランジスタとして機能するＮＭＯ
ＳトランジスタＮ６により構成されている。
【００４２】図３に示した回路の動作を説明すると次の
とおりである。
とおりである。
【００４３】制御信号ＣＯＮは、パワーアップ（ｐｏｗ
ｅｒ−ｕｐ）を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号ＣＯＮは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号である。また、制
御信号ＣＯＮは、電圧が印加されたときに、内部で自動
的に発生する一つのクロック周期を持つ自動パルスであ
ってもよい。制御信号ＣＯＮは、ＰＭＯＳトランジスタ
Ｐ２のゲート、およびＮＭＯＳトランジスタＮ５のゲー
トにそれぞれ入力されて、これらのトランジスタを駆動
する。
ｅｒ−ｕｐ）を感知して発生する信号であるか、外部か
ら印加される信号である。この制御信号ＣＯＮは、初期
段階では“ハイ”レベルであって、後に電圧が印加され
ると“ロー”レベルに遷移される信号である。また、制
御信号ＣＯＮは、電圧が印加されたときに、内部で自動
的に発生する一つのクロック周期を持つ自動パルスであ
ってもよい。制御信号ＣＯＮは、ＰＭＯＳトランジスタ
Ｐ２のゲート、およびＮＭＯＳトランジスタＮ５のゲー
トにそれぞれ入力されて、これらのトランジスタを駆動
する。
【００４４】メークリンクヒューズＦ３が絶縁された状
態にある場合にＰＭＯＳトランジスタＰ３のゲートはフ
ローティング状態である。これにより、ＰＭＯＳトラン
ジスタＰ３はオフされる。制御信号ＣＯＮが“ハイ”レ
ベルならばＮＭＯＳトランジスタＮ５がオンされてノー
ドｎ３が論理“ロー”レベルになる。インバータＩ４、
Ｉ５はノードｎ３の“ロー”レベルの信号の入力を受け
て、出力端子において“ロー”レベルの信号ＭＳを発生
する。ノードｎ３の“ハイ”レベルの信号はインバータ
Ｉ４とＮＭＯＳトランジスタＮ６によって維持される。
態にある場合にＰＭＯＳトランジスタＰ３のゲートはフ
ローティング状態である。これにより、ＰＭＯＳトラン
ジスタＰ３はオフされる。制御信号ＣＯＮが“ハイ”レ
ベルならばＮＭＯＳトランジスタＮ５がオンされてノー
ドｎ３が論理“ロー”レベルになる。インバータＩ４、
Ｉ５はノードｎ３の“ロー”レベルの信号の入力を受け
て、出力端子において“ロー”レベルの信号ＭＳを発生
する。ノードｎ３の“ハイ”レベルの信号はインバータ
Ｉ４とＮＭＯＳトランジスタＮ６によって維持される。
【００４５】制御信号ＣＯＮが“ハイ”レベルから“ロ
ー”レベルに遷移されるとＰＭＯＳトランジスタＰ２が
オンされてＮＭＯＳトランジスタＮ５がオフされる。信
号ＭＳはインバータＩ４とＮＭＯＳトランジスタＮ６と
によってラッチされて“ロー”レベルを維持する。
ー”レベルに遷移されるとＰＭＯＳトランジスタＰ２が
オンされてＮＭＯＳトランジスタＮ５がオフされる。信
号ＭＳはインバータＩ４とＮＭＯＳトランジスタＮ６と
によってラッチされて“ロー”レベルを維持する。
【００４６】一方、メークリンクヒューズＦ３が連結さ
れた場合において、ＰＭＯＳトランジスタＰ３のゲート
に論理“ロー”レベルの信号が印加されると、これによ
りＰＭＯＳトランジスタＰ３はオンされる。そして、
“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯ
ＳトランジスタＰ２がオフされてＮＭＯＳトランジスタ
Ｎ５がオンされる。この結果、ノードｎ３は“ロー”レ
ベルになる。インバータＩ４、Ｉ５は“ロー”レベルの
ノードｎ３の信号の入力を受けて、出力端子で“ロー”
レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レ
ベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ
６によって維持される。制御信号ＣＯＮが“ハイ”レベ
ルから“ロー”レベルに遷移されるとＰＭＯＳトランジ
スタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフ
される。ＰＭＯＳトランジスタＰ２、Ｐ３がオンされて
いるのでノードｎ３は“ハイ”レベルになる。直列的に
接続されているインバータＩ４、Ｉ５は“ハイ”レベル
のノードｎ３の信号の入力を受けて、出力端子において
“ハイ”レベルの信号ＭＳを発生する。
れた場合において、ＰＭＯＳトランジスタＰ３のゲート
に論理“ロー”レベルの信号が印加されると、これによ
りＰＭＯＳトランジスタＰ３はオンされる。そして、
“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯ
ＳトランジスタＰ２がオフされてＮＭＯＳトランジスタ
Ｎ５がオンされる。この結果、ノードｎ３は“ロー”レ
ベルになる。インバータＩ４、Ｉ５は“ロー”レベルの
ノードｎ３の信号の入力を受けて、出力端子で“ロー”
レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レ
ベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ
６によって維持される。制御信号ＣＯＮが“ハイ”レベ
ルから“ロー”レベルに遷移されるとＰＭＯＳトランジ
スタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフ
される。ＰＭＯＳトランジスタＰ２、Ｐ３がオンされて
いるのでノードｎ３は“ハイ”レベルになる。直列的に
接続されているインバータＩ４、Ｉ５は“ハイ”レベル
のノードｎ３の信号の入力を受けて、出力端子において
“ハイ”レベルの信号ＭＳを発生する。
【００４７】図３に示した本発明のメークリンクヒュー
ズ付き回路によれば、メークリンクヒューズＦ３が連結
された後にメークリンクヒューズＦ３を通して電流が流
れないようになってエレクトロマイグレーションによっ
て連結されたメークリンクヒューズＦ３が切れる問題が
発生しないようになる。
ズ付き回路によれば、メークリンクヒューズＦ３が連結
された後にメークリンクヒューズＦ３を通して電流が流
れないようになってエレクトロマイグレーションによっ
て連結されたメークリンクヒューズＦ３が切れる問題が
発生しないようになる。
【００４８】図３では、ＰＭＯＳトランジスタＰ３とＮ
ＭＯＳトランジスタＮ５間のノードｎ３の信号をラッチ
して、この信号をインバータＩ４およびＩ５を介して出
力することによって、信号ＭＳが発生する場合を示した
が、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタ
Ｐ３間のノードの信号をラッチして信号ＭＳを発生させ
る場合もある。
ＭＯＳトランジスタＮ５間のノードｎ３の信号をラッチ
して、この信号をインバータＩ４およびＩ５を介して出
力することによって、信号ＭＳが発生する場合を示した
が、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタ
Ｐ３間のノードの信号をラッチして信号ＭＳを発生させ
る場合もある。
【００４９】ところで、図３に示した本発明のメークリ
ンクヒューズ付き回路は、メークリンクヒューズＦ３が
絶縁された状態にある場合にＰＭＯＳトランジスタＰ３
のゲートがフローティング状態になるために誤作動が発
生するおそれがあり得る。
ンクヒューズ付き回路は、メークリンクヒューズＦ３が
絶縁された状態にある場合にＰＭＯＳトランジスタＰ３
のゲートがフローティング状態になるために誤作動が発
生するおそれがあり得る。
【００５０】図４は、本発明のメークリンクヒューズ付
き回路の他の実施例の回路図であって、図４に示した回
路は図３に示した回路に他のメークリンクヒューズＦ４
を追加して構成されている。メークリンクヒューズＦ４
は電源電圧とＰＭＯＳトランジスタＰ３のゲート間に連
結されて構成されている。すなわち、第３トランジスタ
として機能するＰＭＯＳトランジスタＰ３のゲートと、
第１電圧（たとえば、電源電圧）を与える第１電圧端子
との間に、第２メークリンクヒューズＦ４が連結された
構成を有する。実際には、第１トランジスタのゲートが
第１ノードｎ５に接続されており、この第１ノードｎ５
に第１メークリンクヒューズＦ３および第２メークリン
クヒューズＦ４が接続される。
き回路の他の実施例の回路図であって、図４に示した回
路は図３に示した回路に他のメークリンクヒューズＦ４
を追加して構成されている。メークリンクヒューズＦ４
は電源電圧とＰＭＯＳトランジスタＰ３のゲート間に連
結されて構成されている。すなわち、第３トランジスタ
として機能するＰＭＯＳトランジスタＰ３のゲートと、
第１電圧（たとえば、電源電圧）を与える第１電圧端子
との間に、第２メークリンクヒューズＦ４が連結された
構成を有する。実際には、第１トランジスタのゲートが
第１ノードｎ５に接続されており、この第１ノードｎ５
に第１メークリンクヒューズＦ３および第２メークリン
クヒューズＦ４が接続される。
【００５１】図４に示した回路の動作を説明すると次の
とおりである。
とおりである。
【００５２】制御信号ＣＯＮは、図３に示した制御信号
ＣＯＮと同一に発生する信号である。
ＣＯＮと同一に発生する信号である。
【００５３】メークリンクヒューズＦ３が絶縁された状
態で維持されてメークリンクヒューズＦ４が連結される
と、ノードｎ５が“ハイ”レベルになる。そうすると、
ＰＭＯＳトランジスタＰ３がオフされる。この場合の動
作は上述した図４に示した回路の動作と同一であり、こ
のとき、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”
レベルに固定されているので安定した動作を遂行するこ
とができる。
態で維持されてメークリンクヒューズＦ４が連結される
と、ノードｎ５が“ハイ”レベルになる。そうすると、
ＰＭＯＳトランジスタＰ３がオフされる。この場合の動
作は上述した図４に示した回路の動作と同一であり、こ
のとき、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”
レベルに固定されているので安定した動作を遂行するこ
とができる。
【００５４】メークリンクヒューズＦ３が連結されてメ
ークリンクヒューズＦ４が絶縁された状態で維持される
と、ノードｎ５が“ロー”レベルになる。そうすると、
ＰＭＯＳトランジスタＰ３がオンされる。この場合の動
作は上述した図３に示した回路の動作と同一である。
ークリンクヒューズＦ４が絶縁された状態で維持される
と、ノードｎ５が“ロー”レベルになる。そうすると、
ＰＭＯＳトランジスタＰ３がオンされる。この場合の動
作は上述した図３に示した回路の動作と同一である。
【００５５】図４に示したメークリンクヒューズ付き回
路によれば、ＰＭＯＳトランジスタＰ３のゲートがフロ
ーティング状態になることを防止するための回路構成で
ある。すなわち、メークリンクヒューズＦ３を連結すれ
ば“ロー”レベルの信号ＭＳがＰＭＯＳトランジスタＰ
３のゲートに印加されて、メークリンクヒューズＦ４を
連結すれば“ハイ”レベルの信号ＭＳがＰＭＯＳトラン
ジスタＰ３のゲートに印加される。したがって、ＰＭＯ
ＳトランジスタＰ３のゲートが“ハイ”レベルまたは
“ロー”レベルに固定されることによって、ＰＭＯＳト
ランジスタＰ３のゲートがフローティング状態にならな
いようになる。
路によれば、ＰＭＯＳトランジスタＰ３のゲートがフロ
ーティング状態になることを防止するための回路構成で
ある。すなわち、メークリンクヒューズＦ３を連結すれ
ば“ロー”レベルの信号ＭＳがＰＭＯＳトランジスタＰ
３のゲートに印加されて、メークリンクヒューズＦ４を
連結すれば“ハイ”レベルの信号ＭＳがＰＭＯＳトラン
ジスタＰ３のゲートに印加される。したがって、ＰＭＯ
ＳトランジスタＰ３のゲートが“ハイ”レベルまたは
“ロー”レベルに固定されることによって、ＰＭＯＳト
ランジスタＰ３のゲートがフローティング状態にならな
いようになる。
【００５６】図４に示したメークリンクヒューズを用い
た回路は、図３に示したメークリンクヒューズを用いた
回路と同様に制御信号ＣＯＮによって制御されるＰＭＯ
ＳトランジスタＰ２とＮＭＯＳトランジスタＮ５間に連
結されたＰＭＯＳトランジスタＰ３のゲートにメークリ
ンクヒューズＦ３、Ｆ４が連結されて構成されることに
よって、メークリンクヒューズＦ３またはＦ４が連結さ
れてもメークリンクヒューズＦ３、Ｆ４を通して電流が
流れないようになる。
た回路は、図３に示したメークリンクヒューズを用いた
回路と同様に制御信号ＣＯＮによって制御されるＰＭＯ
ＳトランジスタＰ２とＮＭＯＳトランジスタＮ５間に連
結されたＰＭＯＳトランジスタＰ３のゲートにメークリ
ンクヒューズＦ３、Ｆ４が連結されて構成されることに
よって、メークリンクヒューズＦ３またはＦ４が連結さ
れてもメークリンクヒューズＦ３、Ｆ４を通して電流が
流れないようになる。
【００５７】図４ではＰＭＯＳトランジスタＰ３とＮＭ
ＯＳトランジスタＮ５間のノードの信号をラッチして、
この信号をインバータＩ６およびＩ７を介して出力する
ことによって、信号ＭＳが発生する場合を示したが、Ｐ
ＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間
のノードの信号をラッチして信号ＭＳを発生させること
もできる。
ＯＳトランジスタＮ５間のノードの信号をラッチして、
この信号をインバータＩ６およびＩ７を介して出力する
ことによって、信号ＭＳが発生する場合を示したが、Ｐ
ＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間
のノードの信号をラッチして信号ＭＳを発生させること
もできる。
【００５８】そして、上述した実施例の図３及び図４で
はＰＭＯＳトランジスタのゲートにメークリンクヒュー
ズＦ３、Ｆ４が連結される構成を示したが、ＮＭＯＳト
ランジスタのゲートにメークリンクヒューズＦ３、Ｆ４
が連結されるように構成する場合もある。
はＰＭＯＳトランジスタのゲートにメークリンクヒュー
ズＦ３、Ｆ４が連結される構成を示したが、ＮＭＯＳト
ランジスタのゲートにメークリンクヒューズＦ３、Ｆ４
が連結されるように構成する場合もある。
【００５９】図５は、本発明のメークリンクヒューズ付
き半導体装置のリダンダンシー回路の実施例の回路図で
ある。この回路は、ＮＭＯＳトランジスタＮ７１〜Ｎ７
ｎ、Ｎ８１〜Ｎ８ｎ、Ｎ９１〜Ｎ９ｎ、メークリンクヒ
ューズＦ５１〜Ｆ５ｎ、インバータＩ８、及びＯＲゲー
トＯＲ２で構成されている。
き半導体装置のリダンダンシー回路の実施例の回路図で
ある。この回路は、ＮＭＯＳトランジスタＮ７１〜Ｎ７
ｎ、Ｎ８１〜Ｎ８ｎ、Ｎ９１〜Ｎ９ｎ、メークリンクヒ
ューズＦ５１〜Ｆ５ｎ、インバータＩ８、及びＯＲゲー
トＯＲ２で構成されている。
【００６０】図５に示した回路の構成を説明すると次の
とおりである。
とおりである。
【００６１】ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々
のドレインは、アドレス入力端子ＤＡ１〜ＤＡｎに各々
連結される。ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎの各
ゲートには、信号ＭＳが印加される。ＮＭＯＳトランジ
スタＮ８１〜Ｎ８ｎ各々のドレインはＮＭＯＳトランジ
スタＮ７１〜Ｎ７ｎ各々のソースに連結されている。Ｎ
ＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々のドレインはＮ
ＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースに連結
されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各
々のゲートには、入力された制御信号ＭＳがインバータ
Ｉ８を介して入力される。すなわち、インバータＩ８は
信号ＭＳを反転して反転制御信号ＭＳＢを発生し、この
信号ＭＳＢがＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各
々のゲートに入力される。信号ＭＳＢに連結されて、Ｎ
ＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のソースは、
ある供給電圧のノード、たとえば接地電圧のノードに連
結されている。メークリンクヒューズＦ５１〜Ｆ５ｎ各
々は電源電圧ＶＣＣのノードとＮＭＯＳトランジスタＮ
８１〜Ｎ８ｎ各々のゲート間に連結されている。ＯＲゲ
ートＯＲ２は、ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各
々のソースから出力される信号について論理和をとって
リダンダンシーデコーディング信号ＰＲＥを発生する。
のドレインは、アドレス入力端子ＤＡ１〜ＤＡｎに各々
連結される。ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎの各
ゲートには、信号ＭＳが印加される。ＮＭＯＳトランジ
スタＮ８１〜Ｎ８ｎ各々のドレインはＮＭＯＳトランジ
スタＮ７１〜Ｎ７ｎ各々のソースに連結されている。Ｎ
ＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々のドレインはＮ
ＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースに連結
されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各
々のゲートには、入力された制御信号ＭＳがインバータ
Ｉ８を介して入力される。すなわち、インバータＩ８は
信号ＭＳを反転して反転制御信号ＭＳＢを発生し、この
信号ＭＳＢがＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各
々のゲートに入力される。信号ＭＳＢに連結されて、Ｎ
ＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のソースは、
ある供給電圧のノード、たとえば接地電圧のノードに連
結されている。メークリンクヒューズＦ５１〜Ｆ５ｎ各
々は電源電圧ＶＣＣのノードとＮＭＯＳトランジスタＮ
８１〜Ｎ８ｎ各々のゲート間に連結されている。ＯＲゲ
ートＯＲ２は、ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各
々のソースから出力される信号について論理和をとって
リダンダンシーデコーディング信号ＰＲＥを発生する。
【００６２】以上のとおり、図５に示される半導体装置
の回路は、制御信号ＭＳに応答して複数個のデコーディ
ング信号ＤＡ１〜ＤＡｎを伝達するための複数個の第１
トランジスタとして機能するＮＭＯＳトランジスタＮ７
１〜Ｎ７ｎを有する。また、前記制御信号ＭＳをインバ
ータＩ８で反転してなる反転制御信号ＭＳＢに応答して
第１電圧（たとえば、接地電圧）を伝達するための複数
個の第２トランジスタとして機能するＮＭＯＳトランジ
スタＮ９１〜Ｎ９ｎを有する。また、前記複数個の第１
トランジスタ及び第２トランジスタ各々の間に連結され
た複数個の第３トランジスタとして機能するＮＭＯＳト
ランジスタＮ８１〜Ｎ８ｎを有する。さらに、第２電圧
（たとえば、電源電圧）を与える第２電圧ノードと前記
複数個の第３トランジスタのゲートとの間に各々連結さ
れた複数個の第１メークリンクヒューズＦ５１〜Ｆ５ｎ
を有する。
の回路は、制御信号ＭＳに応答して複数個のデコーディ
ング信号ＤＡ１〜ＤＡｎを伝達するための複数個の第１
トランジスタとして機能するＮＭＯＳトランジスタＮ７
１〜Ｎ７ｎを有する。また、前記制御信号ＭＳをインバ
ータＩ８で反転してなる反転制御信号ＭＳＢに応答して
第１電圧（たとえば、接地電圧）を伝達するための複数
個の第２トランジスタとして機能するＮＭＯＳトランジ
スタＮ９１〜Ｎ９ｎを有する。また、前記複数個の第１
トランジスタ及び第２トランジスタ各々の間に連結され
た複数個の第３トランジスタとして機能するＮＭＯＳト
ランジスタＮ８１〜Ｎ８ｎを有する。さらに、第２電圧
（たとえば、電源電圧）を与える第２電圧ノードと前記
複数個の第３トランジスタのゲートとの間に各々連結さ
れた複数個の第１メークリンクヒューズＦ５１〜Ｆ５ｎ
を有する。
【００６３】図５に示した回路の動作を説明すると次の
とおりである。
とおりである。
【００６４】デコーディングアドレスＤＡ１ＤＡ
２．．．ＤＡｎが“００．．．１”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、図５に示した回路のメークリンクヒューズＦ５１〜
Ｆ５ｎを選択的にプログラムするによってリダンダンシ
ーアドレスデコーディング信号ＰＲＥを発生する。
２．．．ＤＡｎが“００．．．１”であるメモリセルに
不良が発生してこれをリペアする必要があると仮定する
と、図５に示した回路のメークリンクヒューズＦ５１〜
Ｆ５ｎを選択的にプログラムするによってリダンダンシ
ーアドレスデコーディング信号ＰＲＥを発生する。
【００６５】“００．．．１”であるデコーディングア
ドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするため
にメークリンクヒューズＦ５ｎのみ連結して他のメーク
リンクヒューズＦ５１、Ｆ５２．．．は絶縁された状態
に置く。したがって、ＮＭＯＳトランジスタＮ８ｎのゲ
ートにのみ電源電圧が印加されてオンされて、残りのＮ
ＭＯＳトランジスタＮ８１、Ｎ８２．．．のゲートはフ
ローティング状態になる。
ドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするため
にメークリンクヒューズＦ５ｎのみ連結して他のメーク
リンクヒューズＦ５１、Ｆ５２．．．は絶縁された状態
に置く。したがって、ＮＭＯＳトランジスタＮ８ｎのゲ
ートにのみ電源電圧が印加されてオンされて、残りのＮ
ＭＯＳトランジスタＮ８１、Ｎ８２．．．のゲートはフ
ローティング状態になる。
【００６６】ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎは、
“ロー”レベルの信号ＭＳＢに応答してオフされて、
“００．．．１”のデコーディングアドレスＤＡ１ＤＡ
２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ
７ｎを通して“ハイ”レベルの信号が伝送される。この
結果、ＯＲゲートＯＲ２は“ハイ”レベルのリダンダン
シーアドレスデコーディング信号ＰＲＥを発生する。
“ロー”レベルの信号ＭＳＢに応答してオフされて、
“００．．．１”のデコーディングアドレスＤＡ１ＤＡ
２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ
７ｎを通して“ハイ”レベルの信号が伝送される。この
結果、ＯＲゲートＯＲ２は“ハイ”レベルのリダンダン
シーアドレスデコーディング信号ＰＲＥを発生する。
【００６７】ところで、図５に示したリダンダンシー回
路は、制御信号ＭＳが印加されるＮＭＯＳトランジスタ
Ｎ７１〜Ｎ７ｎ各々とＮＭＯＳトランジスタＮ９１〜Ｎ
９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎの
ゲートにメークリンクヒューズＦ５１〜Ｆ５ｎが各々連
結されているので、メークリンクヒューズを通して流れ
る電流を遮断できる。したがって、エレクトロマイグレ
ーションによって連結されたメークリンクヒューズが切
れる問題点を防止できる。しかし、図５に示した回路は
ＮＭＯＳトランジスタＮ８ｎを除く、他のＮＭＯＳトラ
ンジスタＮ８１、Ｎ８２、．．．のゲートがフローティ
ング状態になるために誤作動が発生されうるという問題
点がある。
路は、制御信号ＭＳが印加されるＮＭＯＳトランジスタ
Ｎ７１〜Ｎ７ｎ各々とＮＭＯＳトランジスタＮ９１〜Ｎ
９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎの
ゲートにメークリンクヒューズＦ５１〜Ｆ５ｎが各々連
結されているので、メークリンクヒューズを通して流れ
る電流を遮断できる。したがって、エレクトロマイグレ
ーションによって連結されたメークリンクヒューズが切
れる問題点を防止できる。しかし、図５に示した回路は
ＮＭＯＳトランジスタＮ８ｎを除く、他のＮＭＯＳトラ
ンジスタＮ８１、Ｎ８２、．．．のゲートがフローティ
ング状態になるために誤作動が発生されうるという問題
点がある。
【００６８】図６は、本発明のメークリンクヒューズ付
き半導体装置のリダンダンシー回路の他の実施例の回路
図であって、図５に示したリダンダンシー回路に第２の
メークリンクヒューズとして機能する他のメークリンク
ヒューズＦ６１〜Ｆ６ｎをさらに備えて構成されてい
る。メークリンクヒューズＦ６１〜Ｆ６ｎはＮＭＯＳト
ランジスタＮ８１〜Ｎ８ｎ各々のゲートと第１電圧（た
とえば、接地電圧）を与えるノードとの間に各々連結さ
れている。
き半導体装置のリダンダンシー回路の他の実施例の回路
図であって、図５に示したリダンダンシー回路に第２の
メークリンクヒューズとして機能する他のメークリンク
ヒューズＦ６１〜Ｆ６ｎをさらに備えて構成されてい
る。メークリンクヒューズＦ６１〜Ｆ６ｎはＮＭＯＳト
ランジスタＮ８１〜Ｎ８ｎ各々のゲートと第１電圧（た
とえば、接地電圧）を与えるノードとの間に各々連結さ
れている。
【００６９】図６に示した回路の動作は、図５に示した
回路の動作と同一である。単に、ＮＭＯＳトランジスタ
Ｎ８１、Ｎ８２、．．．、Ｎ８ｎのゲートに電源電圧ま
たは接地電圧が印加されるように構成されるためにＮＭ
ＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲ
ートがフローティング状態にならないようになる。した
がって、図５に示した回路に比べて安定した動作を遂行
することができる。
回路の動作と同一である。単に、ＮＭＯＳトランジスタ
Ｎ８１、Ｎ８２、．．．、Ｎ８ｎのゲートに電源電圧ま
たは接地電圧が印加されるように構成されるためにＮＭ
ＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲ
ートがフローティング状態にならないようになる。した
がって、図５に示した回路に比べて安定した動作を遂行
することができる。
【００７０】上述した図５及び図６に示した本発明の実
施例の半導体装置のリダンダンシー回路によれば、ＮＭ
ＯＳトランジスタＮ７１〜Ｎ７ｎとＮＭＯＳトランジス
タＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８
１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ
５ｎ、Ｆ６１〜Ｆ６ｎが各々連結されるようになる。こ
の結果、メークリンクヒューズを通して流れる電流を遮
断することができる。したがって、連結されたメークリ
ンクヒューズがエレクトロマイグレーションによって切
れるようになる問題点が防止されうる。
施例の半導体装置のリダンダンシー回路によれば、ＮＭ
ＯＳトランジスタＮ７１〜Ｎ７ｎとＮＭＯＳトランジス
タＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８
１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ
５ｎ、Ｆ６１〜Ｆ６ｎが各々連結されるようになる。こ
の結果、メークリンクヒューズを通して流れる電流を遮
断することができる。したがって、連結されたメークリ
ンクヒューズがエレクトロマイグレーションによって切
れるようになる問題点が防止されうる。
【００７１】前記では本発明の望ましい実施例を参照し
ながら説明したが、該技術分野の熟練した当業者は特許
請求の範囲に記載された本発明の思想及び領域から外れ
ない範囲内で本発明を多様に修正及び変更させることが
できることを理解できる。
ながら説明したが、該技術分野の熟練した当業者は特許
請求の範囲に記載された本発明の思想及び領域から外れ
ない範囲内で本発明を多様に修正及び変更させることが
できることを理解できる。
【００７２】
【発明の効果】以上のとおり、本発明のメークリンクヒ
ューズ付き回路及びこれを利用した半導体装置によれ
ば、メークリンクヒューズを通して流れる電流を遮断で
きるので、エレクトロマイグレーション現象を低減する
ことができ、動作の信頼性を確保することができる。
ューズ付き回路及びこれを利用した半導体装置によれ
ば、メークリンクヒューズを通して流れる電流を遮断で
きるので、エレクトロマイグレーション現象を低減する
ことができ、動作の信頼性を確保することができる。
【００７３】また、本発明のメークリンクヒューズ付き
回路によれば、半導体メモリ装置のような半導体装置内
のリダンダンシー回路のようにメークリンクヒューズが
ボックス状で存在する場合にも利用することができる。
回路によれば、半導体メモリ装置のような半導体装置内
のリダンダンシー回路のようにメークリンクヒューズが
ボックス状で存在する場合にも利用することができる。
【図１】 従来の半導体装置内に採用されるメークリン
クヒューズを用いた回路の実施例の回路図である。
クヒューズを用いた回路の実施例の回路図である。
【図２】 従来の半導体装置のリダンダンシー回路のブ
レイクリンクヒューズを単純にメークリンクヒューズに
代えて構成した場合の回路図である。
レイクリンクヒューズを単純にメークリンクヒューズに
代えて構成した場合の回路図である。
【図３】 本発明のメークリンクヒューズ付き回路の一
実施例の回路図である。
実施例の回路図である。
【図４】 本発明のメークリンクヒューズ付き回路の他
の実施例の回路図である。
の実施例の回路図である。
【図５】 本発明のメークリンクヒューズ付き半導体装
置のリダンダンシー回路の実施例の回路図である。
置のリダンダンシー回路の実施例の回路図である。
【図６】 本発明のメークリンクヒューズ付き半導体装
置のリダンダンシー回路の他の実施例の回路図である。
置のリダンダンシー回路の他の実施例の回路図である。
Ｐ２…ＰＭＯＳトランジスタ、
Ｐ３…ＰＭＯＳトランジスタ、
Ｎ５…ＮＭＯＳトランジスタ、
Ｎ６…ＮＭＯＳトランジスタ、
ｎ５…第１ノード、
ｎ３…第２ノード。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 柳 同 烈
大韓民国京畿道水原市八達區榮通洞 ▲黄
▼滑主公アパート149−804
Ｆターム(参考） 5F064 BB07 BB35 CC12 FF02 FF28
Claims (19)
- 【請求項１】 ドレインとソースを有するトランジスタ
と、 前記トランジスタのゲートと第１電圧を与える第１電圧
ノードとの間に連結された第１メークリンクヒューズ
と、を備えることを特徴とするメークリンクヒューズ付
き回路。 - 【請求項２】 前記回路は、 前記トランジスタのゲートと第２電圧を与える第２電圧
ノードとの間に連結された第２メークリンクヒューズを
さらに備えることを特徴とする請求項１に記載のメーク
リンクヒューズ付き回路。 - 【請求項３】 入力信号に応答してオンされることによ
り第１電圧を伝達するための第１トランジスタと、 前記入力信号に応答してオンされることにより第２電圧
を伝達するための第２トランジスタと、 前記第１トランジスタと前記第２トランジスタとの間に
連結されており、ゲートを有する第３トランジスタと、 前記第３トランジスタのゲートと前記第２電圧を与える
第２電圧ノードとの間に連結される第１メークリンクヒ
ューズと、 前記第２トランジスタと前記第３トランジスタとの間の
第２ノードの信号をラッチするラッチと、を備えてお
り、 前記ラッチの出力信号に基づいて制御信号を発生するこ
とを特徴とするメークリンクヒューズ付き回路。 - 【請求項４】 前記回路は、 前記第３トランジスタのゲートと前記第１電圧を与える
第１電圧ノードとの間に連結される第２メークリンクヒ
ューズをさらに備えることを特徴とする請求項３に記載
のメークリンクヒューズ付き回路。 - 【請求項５】 前記第１電圧は、電源電圧であって、前
記第２電圧は接地電圧であることを特徴とする請求項３
に記載のメークリンクヒューズ付き回路。 - 【請求項６】 前記第１トランジスタ及び第３トランジ
スタは、 ＰＭＯＳトランジスタであることを特徴とする請求項３
に記載のメークリンクヒューズ付き回路。 - 【請求項７】 前記第２トランジスタは、 ＮＭＯＳトランジスタであることを特徴とする請求項３
に記載のメークリンクヒューズ付き回路。 - 【請求項８】 前記ラッチは、 前記第２ノードの信号を反転するインバータと、 前記インバータの出力信号に応答してオンされることに
より前記第２ノードに前記第２電圧を伝達する第４トラ
ンジスタと、を備えることを特徴とする請求項３に記載
のメークリンクヒューズ付き回路。 - 【請求項９】 前記第４トランジスタは、 ＮＭＯＳトランジスタであることを特徴とする請求項８
に記載のメークリンクヒューズ付き回路。 - 【請求項１０】 入力信号に応答してオンされることに
より第１電圧を伝達するための第１トランジスタと、 前記入力信号に応答してオンされることにより第２電圧
を伝達するための第２トランジスタと、 前記第１トランジスタのチャネルと前記第２トランジス
タのチャネルとの間に直列にチャネルが接続されている
とともに、第１ノードに連結されたゲートを有する第３
トランジスタと、 前記第１ノードと前記第２電圧を与える第２電圧ノード
との間に連結される第１メークリンクヒューズと、 前記第１トランジスタと前記第２トランジスタとの間の
第２ノードの信号をラッチするラッチと、を備えてお
り、 前記ラッチの出力信号に基づいて制御信号を発生するこ
とを特徴とするメークリンクヒューズ付き回路。 - 【請求項１１】 前記回路は、 前記第１ノードと前記第１電圧を与える第１電圧ノード
との間に連結される第２メークリンクヒューズをさらに
備えることを特徴とする請求項１０に記載のメークリン
クヒューズ付き回路。 - 【請求項１２】 前記第１電圧は、電源電圧であって、
前記第２電圧は接地電圧であることを特徴とする請求項
１０に記載のメークリンクヒューズ付き回路。 - 【請求項１３】 前記第１トランジスタ及び第３トラン
ジスタは、 ＰＭＯＳトランジスタであることを特徴とする請求項１
０に記載のメークリンクヒューズ付き回路。 - 【請求項１４】 前記第２トランジスタは、 ＮＭＯＳトランジスタであることを特徴とする請求項１
０に記載のメークリンクヒューズ付き回路。 - 【請求項１５】 前記ラッチは、前記第２ノードの信号
を反転するインバータと、 前記インバータの出力信号に応答してオンされることに
より前記第２ノードに前記第２電圧を伝達する第４トラ
ンジスタと、を備えることを特徴とする請求項１０に記
載のメークリンクヒューズ付き回路。 - 【請求項１６】 前記第４トランジスタは、 ＰＭＯＳトランジスタであることを特徴とする請求項１
５に記載のメークリンクヒューズ付き回路。 - 【請求項１７】 制御信号に応答して複数個のデコーデ
ィング信号を伝達するための複数個の第１トランジスタ
と、 前記制御信号を反転してなる反転制御信号に応答して第
１電圧を伝達するための複数個の第２トランジスタと、 前記複数個の第１トランジスタ及び第２トランジスタ各
々の間に連結された複数個の第３トランジスタと、 第
２電圧を与える第２電圧ノードと前記複数個の第３トラ
ンジスタのゲートとの間に各々連結された複数個の第１
メークリンクヒューズと、を備えた回路を備えることを
特徴とする半導体装置。 - 【請求項１８】 前記回路は、 前記複数個の第３トランジスタのゲートと前記第１電圧
を与える第１電圧ノードとの間に各々連結された複数個
の第２メークリンクヒューズをさらに備えることを特徴
とする請求項１７に記載の半導体装置。 - 【請求項１９】 前記複数個の第１、第２、及び第３ト
ランジスタ各々は、 ＮＭＯＳトランジスタであることを特徴とする請求項１
７に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-065748 | 2001-10-24 | ||
| KR10-2001-0065748A KR100448703B1 (ko) | 2001-10-24 | 2001-10-24 | 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249551A true JP2003249551A (ja) | 2003-09-05 |
| JP4342165B2 JP4342165B2 (ja) | 2009-10-14 |
Family
ID=19715361
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002309740A Expired - Fee Related JP4342165B2 (ja) | 2001-10-24 | 2002-10-24 | メークリンクヒューズ付き回路及びこれを利用した半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6888216B2 (ja) |
| JP (1) | JP4342165B2 (ja) |
| KR (1) | KR100448703B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507907A (ja) * | 2003-10-06 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電子的プログラマブル・アンチヒューズおよびそれにより形成された回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100716966B1 (ko) * | 2002-11-04 | 2007-05-10 | 삼성전자주식회사 | 트랙킹 극성 정보가 기록된 광 디스크, 그 기록 장치 및기록 방법, 및 그 재생 장치 및 재생 방법 |
| KR101252855B1 (ko) * | 2006-06-29 | 2013-04-09 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008729A (en) * | 1984-06-18 | 1991-04-16 | Texas Instruments Incorporated | Laser programming of semiconductor devices using diode make-link structure |
| US4665295A (en) * | 1984-08-02 | 1987-05-12 | Texas Instruments Incorporated | Laser make-link programming of semiconductor devices |
| US5960263A (en) * | 1991-04-26 | 1999-09-28 | Texas Instruments Incorporated | Laser programming of CMOS semiconductor devices using make-link structure |
| JP3124144B2 (ja) * | 1993-01-27 | 2001-01-15 | 株式会社東芝 | 半導体装置 |
| JPH10229125A (ja) * | 1997-02-14 | 1998-08-25 | Nec Corp | 半導体装置 |
| KR19990005854A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 리페어 회로 |
| US6141281A (en) * | 1998-04-29 | 2000-10-31 | Enhanced Memory Systems, Inc. | Technique for reducing element disable fuse pitch requirements in an integrated circuit device incorporating replaceable circuit elements |
| US6509236B1 (en) * | 2000-06-06 | 2003-01-21 | International Business Machines Corporation | Laser fuseblow protection method for silicon on insulator (SOI) transistors |
| KR100389040B1 (ko) * | 2000-10-18 | 2003-06-25 | 삼성전자주식회사 | 반도체 집적 회로의 퓨즈 회로 |
| JP2002203901A (ja) * | 2000-12-27 | 2002-07-19 | Toshiba Microelectronics Corp | フューズ回路 |
| KR100425456B1 (ko) * | 2001-08-02 | 2004-03-30 | 삼성전자주식회사 | 메이크-링크를 구비하는 퓨즈 박스, 이를 구비하는 리던던트 어드레스 디코더 및 메모리 셀 대체방법 |
-
2001
- 2001-10-24 KR KR10-2001-0065748A patent/KR100448703B1/ko not_active IP Right Cessation
-
2002
- 2002-08-30 US US10/232,338 patent/US6888216B2/en not_active Expired - Fee Related
- 2002-10-24 JP JP2002309740A patent/JP4342165B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507907A (ja) * | 2003-10-06 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電子的プログラマブル・アンチヒューズおよびそれにより形成された回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6888216B2 (en) | 2005-05-03 |
| US20030075775A1 (en) | 2003-04-24 |
| JP4342165B2 (ja) | 2009-10-14 |
| KR100448703B1 (ko) | 2004-09-16 |
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