JPH1051294A - Cmos型ドライバ回路 - Google Patents
Cmos型ドライバ回路Info
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- JPH1051294A JPH1051294A JP8201776A JP20177696A JPH1051294A JP H1051294 A JPH1051294 A JP H1051294A JP 8201776 A JP8201776 A JP 8201776A JP 20177696 A JP20177696 A JP 20177696A JP H1051294 A JPH1051294 A JP H1051294A
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Abstract
(57)【要約】
【課題】CMOSインバータのサイズを縮減するととも
に、高いパルス性ノイズの発生を回避することができる
CMOS型ドライバ回路を提供する。 【解決手段】CMOSインバータ11と、このCMOS
インバータ11の出力部にI/O線12を介して接続さ
れ、CMOSインバータ11の出力を外部に出力するラ
ッチ回路13と、入力信号がCMOSインバータ11に
よってI/O線12上に反転出力されるタイミングを制
御するNMOSトランジスタ14と、I/O線12の電
位レベルを“H”レベルに設定するプルアップ用PMO
Sトランジスタ15とを具備し、このプルアップ用PM
OSトランジスタ15によってI/O線12の電位レベ
ルが“H”レベルに設定された後、NMOSトランジス
タ14の制御のもとに、CMOSインバータ11に入力
される入力信号をI/O線12上に反転出力させて、ラ
ッチ回路13によって外部に出力する。
に、高いパルス性ノイズの発生を回避することができる
CMOS型ドライバ回路を提供する。 【解決手段】CMOSインバータ11と、このCMOS
インバータ11の出力部にI/O線12を介して接続さ
れ、CMOSインバータ11の出力を外部に出力するラ
ッチ回路13と、入力信号がCMOSインバータ11に
よってI/O線12上に反転出力されるタイミングを制
御するNMOSトランジスタ14と、I/O線12の電
位レベルを“H”レベルに設定するプルアップ用PMO
Sトランジスタ15とを具備し、このプルアップ用PM
OSトランジスタ15によってI/O線12の電位レベ
ルが“H”レベルに設定された後、NMOSトランジス
タ14の制御のもとに、CMOSインバータ11に入力
される入力信号をI/O線12上に反転出力させて、ラ
ッチ回路13によって外部に出力する。
Description
【0001】
【発明の属する技術分野】本発明はCMOSインバータ
によって構成されたドライバ回路に関する。
によって構成されたドライバ回路に関する。
【0002】
【従来の技術】例えば半導体メモリのセンスアンプの最
終出力段に配置されるドライバ回路としてCMOSイン
バータが用いられている。
終出力段に配置されるドライバ回路としてCMOSイン
バータが用いられている。
【0003】図6は、このようなCMOS型ドライバ回
路の構成を示しており、PMOSトランジスタ101a
とNMOSトランジスタ101bとから構成されるCM
OSインバータ101の入力端子はセンスアンプ100
に接続され、出力端子はI/O線102を介してラッチ
回路103に接続されている。また、PMOSトランジ
スタ101aのソースは電源電圧Vddに接続されるとと
もに、N−MOSトランジスタ101bのソースは、C
MOSインバータ101の出力タイミングを制御するN
MOSトランジスタ104を介して接地されている。
路の構成を示しており、PMOSトランジスタ101a
とNMOSトランジスタ101bとから構成されるCM
OSインバータ101の入力端子はセンスアンプ100
に接続され、出力端子はI/O線102を介してラッチ
回路103に接続されている。また、PMOSトランジ
スタ101aのソースは電源電圧Vddに接続されるとと
もに、N−MOSトランジスタ101bのソースは、C
MOSインバータ101の出力タイミングを制御するN
MOSトランジスタ104を介して接地されている。
【0004】図7(a)〜(e)は図6に示すCMOS
型ドライバ回路の動作を示すタイムチャートである。C
MOSインバータ101の入力端子に図7(b)に示す
ような入力信号INが入力されたとき、NMOSトラン
ジスタ104が入力ENSA(図7(e))によってO
Nされていれば、CMOSインバータ101の性質によ
り図7(c)に示すような反転出力信号がI/O線10
2上に現れる。NMOSトランジスタ104がOFF状
態のときは浮遊状態となるのでCMOSインバータに入
力された入力信号INの反転出力信号がI/O線102
上に現れない。I/O線102上に現れた反転出力信号
はラッチ回路103のクロック入力端子に供給される内
部クロックCK(図7(a))の立ち上がりのタイミン
グから所定の時間遅れて出力OUTとしてラッチ回路1
03から出力される(図7(d))。
型ドライバ回路の動作を示すタイムチャートである。C
MOSインバータ101の入力端子に図7(b)に示す
ような入力信号INが入力されたとき、NMOSトラン
ジスタ104が入力ENSA(図7(e))によってO
Nされていれば、CMOSインバータ101の性質によ
り図7(c)に示すような反転出力信号がI/O線10
2上に現れる。NMOSトランジスタ104がOFF状
態のときは浮遊状態となるのでCMOSインバータに入
力された入力信号INの反転出力信号がI/O線102
上に現れない。I/O線102上に現れた反転出力信号
はラッチ回路103のクロック入力端子に供給される内
部クロックCK(図7(a))の立ち上がりのタイミン
グから所定の時間遅れて出力OUTとしてラッチ回路1
03から出力される(図7(d))。
【0005】
【発明が解決しようとする課題】上記したCMOS型ド
ライバ回路においては、I/O線の負荷が概して大きい
ために、サイズ(チップ面積)の大きいドライバ回路が
用いられているが、これによってドライバ全体の占める
レイアウト面積が大きくなっている。さらに、PMOS
トランジスタ101aのgm(相互コンダクタンス)が
NMOSトランジスタ101bのgmより小さい場合、
例えば1/2の場合は、それらを一致させるためにPM
OSトランジスタ101aのサイズはNMOSトランジ
スタ101bのサイズのほぼ2倍になるように形成され
る(図6では200:100の比率になっている)。こ
のような構成によれば、CMOSインバータ101の反
転動作時に電源電圧Vddから接地へと流れる貫通電流が
大きくなり、PMOSトランジスタ101aとNMOS
トランジスタ101bのON、OFF動作によって高い
パルス性ノイズが電源ラインまたはグランドラインに発
生してしまうという問題があった。
ライバ回路においては、I/O線の負荷が概して大きい
ために、サイズ(チップ面積)の大きいドライバ回路が
用いられているが、これによってドライバ全体の占める
レイアウト面積が大きくなっている。さらに、PMOS
トランジスタ101aのgm(相互コンダクタンス)が
NMOSトランジスタ101bのgmより小さい場合、
例えば1/2の場合は、それらを一致させるためにPM
OSトランジスタ101aのサイズはNMOSトランジ
スタ101bのサイズのほぼ2倍になるように形成され
る(図6では200:100の比率になっている)。こ
のような構成によれば、CMOSインバータ101の反
転動作時に電源電圧Vddから接地へと流れる貫通電流が
大きくなり、PMOSトランジスタ101aとNMOS
トランジスタ101bのON、OFF動作によって高い
パルス性ノイズが電源ラインまたはグランドラインに発
生してしまうという問題があった。
【0006】本発明のCMOS型ドライバ回路はこのよ
うな課題に着目してなされたものであり、その目的とす
るところは、CMOSインバータのサイズを縮減すると
ともに、高いパルス性ノイズの発生を回避することがで
きるCMOS型ドライバ回路を提供することにある。
うな課題に着目してなされたものであり、その目的とす
るところは、CMOSインバータのサイズを縮減すると
ともに、高いパルス性ノイズの発生を回避することがで
きるCMOS型ドライバ回路を提供することにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、第1の発明に係るCMOS型ドライバ回路は、第
1導電型のトランジスタと、前記第1導電型とは逆の第
2導電型のトランジスタとで構成されたCMOSインバ
ータと、このCMOSインバータの出力部に負荷線を介
して接続され、前記CMOSインバータの出力を外部に
出力する出力手段と、入力信号が前記CMOSインバー
タによって前記負荷線上に反転出力されるタイミングを
制御する制御手段と、前記負荷線の電位レベルを所定の
レベルに設定する設定手段とを具備し、前記設定手段に
よって前記負荷線の電位レベルが所定のレベルに設定さ
れた後、前記制御手段の制御のもとに、前記CMOSイ
ンバータに入力される入力信号を前記負荷線上に反転出
力させて、前記出力手段によって外部に出力する。
めに、第1の発明に係るCMOS型ドライバ回路は、第
1導電型のトランジスタと、前記第1導電型とは逆の第
2導電型のトランジスタとで構成されたCMOSインバ
ータと、このCMOSインバータの出力部に負荷線を介
して接続され、前記CMOSインバータの出力を外部に
出力する出力手段と、入力信号が前記CMOSインバー
タによって前記負荷線上に反転出力されるタイミングを
制御する制御手段と、前記負荷線の電位レベルを所定の
レベルに設定する設定手段とを具備し、前記設定手段に
よって前記負荷線の電位レベルが所定のレベルに設定さ
れた後、前記制御手段の制御のもとに、前記CMOSイ
ンバータに入力される入力信号を前記負荷線上に反転出
力させて、前記出力手段によって外部に出力する。
【0008】また、第2の発明に係るCMOS型ドライ
バ回路は、第1の発明に係るCMOSドライバ回路にお
いて、前記第1導電型のトランジスタがPMOSトラン
ジスタかつ、前記第2導電型のトランジスタがNMOS
トランジスタであり、前記PMOSトランジスタのサイ
ズが、特定の比率で前記NMOSトランジスタのサイズ
よりも小さく形成されている。
バ回路は、第1の発明に係るCMOSドライバ回路にお
いて、前記第1導電型のトランジスタがPMOSトラン
ジスタかつ、前記第2導電型のトランジスタがNMOS
トランジスタであり、前記PMOSトランジスタのサイ
ズが、特定の比率で前記NMOSトランジスタのサイズ
よりも小さく形成されている。
【0009】また、第3の発明に係るCMOS型ドライ
バ回路は、第1または第2の発明に係るCMOS型ドラ
イバ回路において、前記出力手段が、ラッチ回路、D−
FF、シフトレジスタのうちいずれか1つで構成されて
いる。
バ回路は、第1または第2の発明に係るCMOS型ドラ
イバ回路において、前記出力手段が、ラッチ回路、D−
FF、シフトレジスタのうちいずれか1つで構成されて
いる。
【0010】また、第4の発明に係るCMOS型ドライ
バ回路は、第1、第2、または第3の発明に係るCMO
S型ドライバ回路において、前記設定手段が、MOSト
ランジスタ、バイポーラトランジスタのいずれかで構成
されている。
バ回路は、第1、第2、または第3の発明に係るCMO
S型ドライバ回路において、前記設定手段が、MOSト
ランジスタ、バイポーラトランジスタのいずれかで構成
されている。
【0011】上記した構成によれば、トランジスタのト
ータルサイズを抑えながらも、I/O線の駆動能力を十
分に確保でき、なおかつ、電源ライン(Vdd及びグラウ
ンド)に高いパルス性ノイズが発生するのを回避するこ
とができる。
ータルサイズを抑えながらも、I/O線の駆動能力を十
分に確保でき、なおかつ、電源ライン(Vdd及びグラウ
ンド)に高いパルス性ノイズが発生するのを回避するこ
とができる。
【0012】
【発明の実施の形態】以下に、図面を参照して本発明の
一実施形態を詳細に説明する。本発明は特にファンアウ
トの小さなデバイスの後段にCMOSインバータを接続
して駆動する場合に好適するものであり、図1は本発明
のCMOS型ドライバ回路を半導体メモリのセンスアン
プの最終出力段に配置した実施形態を示している。
一実施形態を詳細に説明する。本発明は特にファンアウ
トの小さなデバイスの後段にCMOSインバータを接続
して駆動する場合に好適するものであり、図1は本発明
のCMOS型ドライバ回路を半導体メモリのセンスアン
プの最終出力段に配置した実施形態を示している。
【0013】図1において、PMOSトランジスタ11
aとNMOSトランジスタ11bとから構成されるCM
OSインバータ11の入力端子はセンスアンプ10に接
続され、出力端子は負荷線としてのI/O線12を介し
て出力手段としてのラッチ回路13に接続されている。
この出力端子はさらに、ソースが電源電圧Vddに接続さ
れた設定手段としてのプルアップ用PMOSトランジス
タ15のドレインに接続されている。
aとNMOSトランジスタ11bとから構成されるCM
OSインバータ11の入力端子はセンスアンプ10に接
続され、出力端子は負荷線としてのI/O線12を介し
て出力手段としてのラッチ回路13に接続されている。
この出力端子はさらに、ソースが電源電圧Vddに接続さ
れた設定手段としてのプルアップ用PMOSトランジス
タ15のドレインに接続されている。
【0014】また、PMOSトランジスタ11aのソー
スは電源電圧Vddに接続されるとともに、NMOSトラ
ンジスタ11bのソースは制御手段としてのNMOSト
ランジスタ14を介して接地されている。
スは電源電圧Vddに接続されるとともに、NMOSトラ
ンジスタ11bのソースは制御手段としてのNMOSト
ランジスタ14を介して接地されている。
【0015】ここで、PMOSトランジスタ11aと、
NMOSトランジスタ11bと、PMOSトランジスタ
15とは、各サイズが10:100:10の比率で形成
されている。すなわち、PMOSトランジスタ11aの
サイズはNMOSトランジスタ11bのサイズの1/1
0、かつ、プルアップ用PMOSトランジスタ15のサ
イズはNMOSトランジスタ11bのサイズの1/10
であり、PMOSトランジスタ11aとプルアップ用P
MOSトランジスタ15のサイズが特に小さく形成され
ていることがわかる。
NMOSトランジスタ11bと、PMOSトランジスタ
15とは、各サイズが10:100:10の比率で形成
されている。すなわち、PMOSトランジスタ11aの
サイズはNMOSトランジスタ11bのサイズの1/1
0、かつ、プルアップ用PMOSトランジスタ15のサ
イズはNMOSトランジスタ11bのサイズの1/10
であり、PMOSトランジスタ11aとプルアップ用P
MOSトランジスタ15のサイズが特に小さく形成され
ていることがわかる。
【0016】図2は図1に示すCMOS型ドライバの動
作を示すタイムチャートである。CMOSインバータ1
1の入力端子に図2(c)に示すような入力信号INが
入力されたとする。すると、CMOSインバータ11の
性質によりI/O線12上に反転出力が得られるが、P
MOSトランジスタ11aのサイズが小さい、すなわち
I/O線12の容量を充電する能力が小さいのでCMO
Sインバータ11の出力は入力信号INの“L”レベル
に対応した“H”レベルの信号とはならない。
作を示すタイムチャートである。CMOSインバータ1
1の入力端子に図2(c)に示すような入力信号INが
入力されたとする。すると、CMOSインバータ11の
性質によりI/O線12上に反転出力が得られるが、P
MOSトランジスタ11aのサイズが小さい、すなわち
I/O線12の容量を充電する能力が小さいのでCMO
Sインバータ11の出力は入力信号INの“L”レベル
に対応した“H”レベルの信号とはならない。
【0017】そこで、本実施形態では、“H”レベルの
セットクロックSETCK(図2(b))を、t1前の
Aの領域でプルアップ用PMOSトランジスタ15のゲ
ートに供給して、I/O線12をあらかじめ“H”レベ
ル側に設定(プルアップ)しておき(図2(d))、次
にt2のタイミングでNMOSトランジスタ14の入力
ENSA(図2(f))を“H”レベルにしてNMOS
トランジスタ14をONして、CMOSインバータ11
に入力された入力信号(図2(c))をI/O線12上
に維持または反転出力させる。
セットクロックSETCK(図2(b))を、t1前の
Aの領域でプルアップ用PMOSトランジスタ15のゲ
ートに供給して、I/O線12をあらかじめ“H”レベ
ル側に設定(プルアップ)しておき(図2(d))、次
にt2のタイミングでNMOSトランジスタ14の入力
ENSA(図2(f))を“H”レベルにしてNMOS
トランジスタ14をONして、CMOSインバータ11
に入力された入力信号(図2(c))をI/O線12上
に維持または反転出力させる。
【0018】そして、ラッチ回路13の内部クロック
(図2(a))が立ち上がるt3(trigger edge)のタ
イミングでI/O線12上の反転出力をラッチ回路13
から出力OUT(図2(e))として出力するようにす
る。このとき、t2とt3の間で入力信号INが変化し
て、I/O線12上の信号レベルがt3のタイミングま
でに確定しなければならない。
(図2(a))が立ち上がるt3(trigger edge)のタ
イミングでI/O線12上の反転出力をラッチ回路13
から出力OUT(図2(e))として出力するようにす
る。このとき、t2とt3の間で入力信号INが変化し
て、I/O線12上の信号レベルがt3のタイミングま
でに確定しなければならない。
【0019】その後、t4のタイミングで入力ENSA
(図2(f))を“L”レベルにし、さらにt5のタイ
ミングでセットクロックSETCK(図2(b))を
“L”レベルにする。
(図2(f))を“L”レベルにし、さらにt5のタイ
ミングでセットクロックSETCK(図2(b))を
“L”レベルにする。
【0020】このように本実施形態ではt1からt5の
タイミング順に各部の動作を制御することによって貫通
電流を低減することができ、これによって節電効率を最
大にすることができる。なお、t1乃至t5の具体的な
値としては、内部クロックのサイクルを例えば10ns
ecとし、クロックのnegative edgeを基準に考える
と、このedgeから2nsec後をt1、3nsec後を
t2、5nsec後をt3、6nsec後をt4、7n
sec後をt5とすればよい。
タイミング順に各部の動作を制御することによって貫通
電流を低減することができ、これによって節電効率を最
大にすることができる。なお、t1乃至t5の具体的な
値としては、内部クロックのサイクルを例えば10ns
ecとし、クロックのnegative edgeを基準に考える
と、このedgeから2nsec後をt1、3nsec後を
t2、5nsec後をt3、6nsec後をt4、7n
sec後をt5とすればよい。
【0021】図3は、図6に示す従来のCMOS型ドラ
イバ回路に対応する詳細な回路構成図である。同図にお
いて、PMOSトランジスタP10は図6のPMOSト
ランジスタ101aに、NMOSトランジスタN10は
NMOSトランジスタ101bに、NMOSトランジス
タN11はNMOSトランジスタ104に対応する。ま
た、インバータI10、I11、I12、I13と、ゲ
ートI14とはラッチ回路103を構成している。
イバ回路に対応する詳細な回路構成図である。同図にお
いて、PMOSトランジスタP10は図6のPMOSト
ランジスタ101aに、NMOSトランジスタN10は
NMOSトランジスタ101bに、NMOSトランジス
タN11はNMOSトランジスタ104に対応する。ま
た、インバータI10、I11、I12、I13と、ゲ
ートI14とはラッチ回路103を構成している。
【0022】図4は、図1に示す本実施形態のCMOS
型ドライバ回路に対応する詳細な回路構成図である。同
図において、PMOSトランジスタP20は図1のPM
OSトランジスタ11aに、NMOSトランジスタN2
0はNMOSトランジスタ11bに、NMOSトランジ
スタN21はNMOSトランジスタ14に、PMOSト
ランジスタP21はプルアップ用PMOSトランジスタ
15に対応する。また、インバータI20、I21、I
22、I23と、ゲートI24とはラッチ回路13を構
成している。
型ドライバ回路に対応する詳細な回路構成図である。同
図において、PMOSトランジスタP20は図1のPM
OSトランジスタ11aに、NMOSトランジスタN2
0はNMOSトランジスタ11bに、NMOSトランジ
スタN21はNMOSトランジスタ14に、PMOSト
ランジスタP21はプルアップ用PMOSトランジスタ
15に対応する。また、インバータI20、I21、I
22、I23と、ゲートI24とはラッチ回路13を構
成している。
【0023】図5(a)、(b)、(c)は、図3(従
来例)と図4(本実施形態)に示す回路を用いて従来例
と本実施形態に係るドライバ回路の動作をシミュレーシ
ョンした結果を示す図である。図5(a)は上記した各
信号IN、I/O、ENSA、SETCKの波形を示し
ている。図5(b)はドライバ回路の出力波形を示す図
であり、OUTPUT1は従来回路における出力波形で
あり、OUTPUT2は本実施形態における出力波形で
ある。図5(c)はCMOSインバータ11の電源電圧
Vddから接地へ流れる貫通電流の波形を示す図である。
来例)と図4(本実施形態)に示す回路を用いて従来例
と本実施形態に係るドライバ回路の動作をシミュレーシ
ョンした結果を示す図である。図5(a)は上記した各
信号IN、I/O、ENSA、SETCKの波形を示し
ている。図5(b)はドライバ回路の出力波形を示す図
であり、OUTPUT1は従来回路における出力波形で
あり、OUTPUT2は本実施形態における出力波形で
ある。図5(c)はCMOSインバータ11の電源電圧
Vddから接地へ流れる貫通電流の波形を示す図である。
【0024】Aは従来回路におけるCMOSインバータ
101の電源電圧Vddから接地へ流れる貫通電流であ
り、B1は本実施形態の回路におけるCMOSインバー
タ11の電源電圧Vddから接地へ流れる貫通電流であ
り、B2はプルアップ用PMOSトランジスタ15の電
源電圧からI/O線12を介してプルダウン用NMOS
トランジスタ14へ流れる電流の波形を示している。図
5(c)からわかるように、従来回路では貫通電流Aが
高いパルス性ノイズとなるが、本実施形態ではPMOS
トランジスタ11aのサイズを小さくするとともに、小
さなサイズのプルアップ用PMOSトランジスタ15を
設けたので、CMOSインバータ11を流れる貫通電流
B1及びプルアップ用PMOSトランジスタ15を流れ
る電流B2はともに小さくなって本ドライバ回路の動作
には悪影響を及ぼさないことがわかる。
101の電源電圧Vddから接地へ流れる貫通電流であ
り、B1は本実施形態の回路におけるCMOSインバー
タ11の電源電圧Vddから接地へ流れる貫通電流であ
り、B2はプルアップ用PMOSトランジスタ15の電
源電圧からI/O線12を介してプルダウン用NMOS
トランジスタ14へ流れる電流の波形を示している。図
5(c)からわかるように、従来回路では貫通電流Aが
高いパルス性ノイズとなるが、本実施形態ではPMOS
トランジスタ11aのサイズを小さくするとともに、小
さなサイズのプルアップ用PMOSトランジスタ15を
設けたので、CMOSインバータ11を流れる貫通電流
B1及びプルアップ用PMOSトランジスタ15を流れ
る電流B2はともに小さくなって本ドライバ回路の動作
には悪影響を及ぼさないことがわかる。
【0025】なお、上記した実施形態では出力手段とし
てラッチ回路を用いたが、これに限定されず、シフトレ
ジスタ(SR)やD−FFなどを用いてもよく、その場
合の動作を示すタイムチャートは図2と同様である。ま
た、プルアップ手段としてプルアップ用PMOSトラン
ジスタを用いたが、NMOSトランジスタやバイポーラ
トランジスタを用いてもよい。
てラッチ回路を用いたが、これに限定されず、シフトレ
ジスタ(SR)やD−FFなどを用いてもよく、その場
合の動作を示すタイムチャートは図2と同様である。ま
た、プルアップ手段としてプルアップ用PMOSトラン
ジスタを用いたが、NMOSトランジスタやバイポーラ
トランジスタを用いてもよい。
【0026】また、PMOSトランジスタ101aのg
m(相互コンダクタンス)がNMOSトランジスタ10
1bのgmより大きい場合は、NMOSトランジスタを
PMOSトランジスタよりも大きく形成するとともに位
相が反転されたパルスを入力するようにすればよい。
m(相互コンダクタンス)がNMOSトランジスタ10
1bのgmより大きい場合は、NMOSトランジスタを
PMOSトランジスタよりも大きく形成するとともに位
相が反転されたパルスを入力するようにすればよい。
【0027】
【発明の効果】本発明によれば、トランジスタ11a、
11b、15のトータルサイズを抑えながらも、I/O
線12の駆動能力を十分に確保でき、なおかつ、電源ラ
イン(Vdd及びグラウンド)に高いパルス性ノイズが発
生するのを回避することができる。
11b、15のトータルサイズを抑えながらも、I/O
線12の駆動能力を十分に確保でき、なおかつ、電源ラ
イン(Vdd及びグラウンド)に高いパルス性ノイズが発
生するのを回避することができる。
【図1】本発明の一実施形態に係るCMOS型ドライバ
回路の構成を示す図である。
回路の構成を示す図である。
【図2】図1に示すCMOS型ドライバ回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図3】従来におけるCMOS型ドライバ回路の詳細な
回路構成図である。
回路構成図である。
【図4】本実施形態におけるCMOS型ドライバ回路の
詳細な回路構成図である。
詳細な回路構成図である。
【図5】従来及び本実施形態におけるCMOSドライバ
回路の動作についてのシミュレーション結果を示す図で
ある。
回路の動作についてのシミュレーション結果を示す図で
ある。
【図6】従来のCMOS型ドライバ回路の構成を示す図
である。
である。
【図7】図6に示すCMOS型ドライバ回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
10…センスアンプ、11a…PMOSトランジスタ、
11b…NMOSトランジスタ、11…CMOSインバ
ータ、12…I/O線、13…ラッチ回路、14…NM
OSトランジスタ、15…プルアップ用PMOSトラン
ジスタ。
11b…NMOSトランジスタ、11…CMOSインバ
ータ、12…I/O線、13…ラッチ回路、14…NM
OSトランジスタ、15…プルアップ用PMOSトラン
ジスタ。
Claims (4)
- 【請求項1】 第1導電型のトランジスタと、前記第1
導電型とは逆の第2導電型のトランジスタとで構成され
たCMOSインバータと、 このCMOSインバータの出力部に負荷線を介して接続
され、前記CMOSインバータの出力を外部に出力する
出力手段と、 入力信号が前記CMOSインバータによって前記負荷線
上に反転出力されるタイミングを制御する制御手段と、 前記負荷線の電位レベルを所定のレベルに設定する設定
手段と、を具備し、 前記設定手段によって前記負荷線の電位レベルが所定の
レベルに設定された後、前記制御手段の制御のもとに、
前記CMOSインバータに入力される入力信号を前記負
荷線上に反転出力させて、前記出力手段によって外部に
出力するようにしたことを特徴とするCMOS型ドライ
バ回路。 - 【請求項2】 前記第1導電型のトランジスタがPMO
Sトランジスタかつ、前記第2導電型のトランジスタが
NMOSトランジスタであり、前記PMOSトランジス
タのサイズが、特定の比率で前記NMOSトランジスタ
のサイズよりも小さく形成されていることを特徴とする
請求項1記載のCMOS型ドライバ回路。 - 【請求項3】 前記出力手段が、ラッチ回路、D−F
F、シフトレジスタのうちいずれか1つで構成されてい
ることを特徴とする請求項1または2記載のCMOS型
ドライバ回路。 - 【請求項4】 前記設定手段が、MOSトランジスタ、
バイポーラトランジスタのいずれかで構成されているこ
とを特徴とする請求項1、2、3のうちいずれか1つに
記載のCMOS型ドライバ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8201776A JPH1051294A (ja) | 1996-07-31 | 1996-07-31 | Cmos型ドライバ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8201776A JPH1051294A (ja) | 1996-07-31 | 1996-07-31 | Cmos型ドライバ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1051294A true JPH1051294A (ja) | 1998-02-20 |
Family
ID=16446759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8201776A Pending JPH1051294A (ja) | 1996-07-31 | 1996-07-31 | Cmos型ドライバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1051294A (ja) |
-
1996
- 1996-07-31 JP JP8201776A patent/JPH1051294A/ja active Pending
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