JPH1051294A - Ｃｍｏｓ型ドライバ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＣＭＯＳインバータのサイズを縮減するととも
に、高いパルス性ノイズの発生を回避することができる
ＣＭＯＳ型ドライバ回路を提供する。 【解決手段】ＣＭＯＳインバータ１１と、このＣＭＯＳ
インバータ１１の出力部にＩ／Ｏ線１２を介して接続さ
れ、ＣＭＯＳインバータ１１の出力を外部に出力するラ
ッチ回路１３と、入力信号がＣＭＯＳインバータ１１に
よってＩ／Ｏ線１２上に反転出力されるタイミングを制
御するＮＭＯＳトランジスタ１４と、Ｉ／Ｏ線１２の電
位レベルを“Ｈ”レベルに設定するプルアップ用ＰＭＯ
Ｓトランジスタ１５とを具備し、このプルアップ用ＰＭ
ＯＳトランジスタ１５によってＩ／Ｏ線１２の電位レベ
ルが“Ｈ”レベルに設定された後、ＮＭＯＳトランジス
タ１４の制御のもとに、ＣＭＯＳインバータ１１に入力
される入力信号をＩ／Ｏ線１２上に反転出力させて、ラ
ッチ回路１３によって外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳインバータ
によって構成されたドライバ回路に関する。

【０００２】

【従来の技術】例えば半導体メモリのセンスアンプの最
終出力段に配置されるドライバ回路としてＣＭＯＳイン
バータが用いられている。

【０００３】図６は、このようなＣＭＯＳ型ドライバ回
路の構成を示しており、ＰＭＯＳトランジスタ１０１ａ
とＮＭＯＳトランジスタ１０１ｂとから構成されるＣＭ
ＯＳインバータ１０１の入力端子はセンスアンプ１００
に接続され、出力端子はＩ／Ｏ線１０２を介してラッチ
回路１０３に接続されている。また、ＰＭＯＳトランジ
スタ１０１ａのソースは電源電圧Ｖddに接続されるとと
もに、Ｎ−ＭＯＳトランジスタ１０１ｂのソースは、Ｃ
ＭＯＳインバータ１０１の出力タイミングを制御するＮ
ＭＯＳトランジスタ１０４を介して接地されている。

【０００４】図７（ａ）〜（ｅ）は図６に示すＣＭＯＳ
型ドライバ回路の動作を示すタイムチャートである。Ｃ
ＭＯＳインバータ１０１の入力端子に図７（ｂ）に示す
ような入力信号ＩＮが入力されたとき、ＮＭＯＳトラン
ジスタ１０４が入力ＥＮＳＡ（図７（ｅ））によってＯ
Ｎされていれば、ＣＭＯＳインバータ１０１の性質によ
り図７（ｃ）に示すような反転出力信号がＩ／Ｏ線１０
２上に現れる。ＮＭＯＳトランジスタ１０４がＯＦＦ状
態のときは浮遊状態となるのでＣＭＯＳインバータに入
力された入力信号ＩＮの反転出力信号がＩ／Ｏ線１０２
上に現れない。Ｉ／Ｏ線１０２上に現れた反転出力信号
はラッチ回路１０３のクロック入力端子に供給される内
部クロックＣＫ（図７（ａ））の立ち上がりのタイミン
グから所定の時間遅れて出力ＯＵＴとしてラッチ回路１
０３から出力される（図７（ｄ））。

【０００５】

【発明が解決しようとする課題】上記したＣＭＯＳ型ド
ライバ回路においては、Ｉ／Ｏ線の負荷が概して大きい
ために、サイズ（チップ面積）の大きいドライバ回路が
用いられているが、これによってドライバ全体の占める
レイアウト面積が大きくなっている。さらに、ＰＭＯＳ
トランジスタ１０１ａのｇm（相互コンダクタンス）が
ＮＭＯＳトランジスタ１０１ｂのｇmより小さい場合、
例えば１／２の場合は、それらを一致させるためにＰＭ
ＯＳトランジスタ１０１ａのサイズはＮＭＯＳトランジ
スタ１０１ｂのサイズのほぼ２倍になるように形成され
る（図６では２００：１００の比率になっている）。こ
のような構成によれば、ＣＭＯＳインバータ１０１の反
転動作時に電源電圧Ｖddから接地へと流れる貫通電流が
大きくなり、ＰＭＯＳトランジスタ１０１ａとＮＭＯＳ
トランジスタ１０１ｂのＯＮ、ＯＦＦ動作によって高い
パルス性ノイズが電源ラインまたはグランドラインに発
生してしまうという問題があった。

【０００６】本発明のＣＭＯＳ型ドライバ回路はこのよ
うな課題に着目してなされたものであり、その目的とす
るところは、ＣＭＯＳインバータのサイズを縮減すると
ともに、高いパルス性ノイズの発生を回避することがで
きるＣＭＯＳ型ドライバ回路を提供することにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係るＣＭＯＳ型ドライバ回路は、第
１導電型のトランジスタと、前記第１導電型とは逆の第
２導電型のトランジスタとで構成されたＣＭＯＳインバ
ータと、このＣＭＯＳインバータの出力部に負荷線を介
して接続され、前記ＣＭＯＳインバータの出力を外部に
出力する出力手段と、入力信号が前記ＣＭＯＳインバー
タによって前記負荷線上に反転出力されるタイミングを
制御する制御手段と、前記負荷線の電位レベルを所定の
レベルに設定する設定手段とを具備し、前記設定手段に
よって前記負荷線の電位レベルが所定のレベルに設定さ
れた後、前記制御手段の制御のもとに、前記ＣＭＯＳイ
ンバータに入力される入力信号を前記負荷線上に反転出
力させて、前記出力手段によって外部に出力する。

【０００８】また、第２の発明に係るＣＭＯＳ型ドライ
バ回路は、第１の発明に係るＣＭＯＳドライバ回路にお
いて、前記第１導電型のトランジスタがＰＭＯＳトラン
ジスタかつ、前記第２導電型のトランジスタがＮＭＯＳ
トランジスタであり、前記ＰＭＯＳトランジスタのサイ
ズが、特定の比率で前記ＮＭＯＳトランジスタのサイズ
よりも小さく形成されている。

【０００９】また、第３の発明に係るＣＭＯＳ型ドライ
バ回路は、第１または第２の発明に係るＣＭＯＳ型ドラ
イバ回路において、前記出力手段が、ラッチ回路、Ｄ−
ＦＦ、シフトレジスタのうちいずれか１つで構成されて
いる。

【００１０】また、第４の発明に係るＣＭＯＳ型ドライ
バ回路は、第１、第２、または第３の発明に係るＣＭＯ
Ｓ型ドライバ回路において、前記設定手段が、ＭＯＳト
ランジスタ、バイポーラトランジスタのいずれかで構成
されている。

【００１１】上記した構成によれば、トランジスタのト
ータルサイズを抑えながらも、Ｉ／Ｏ線の駆動能力を十
分に確保でき、なおかつ、電源ライン（Ｖdd及びグラウ
ンド）に高いパルス性ノイズが発生するのを回避するこ
とができる。

【００１２】

【発明の実施の形態】以下に、図面を参照して本発明の
一実施形態を詳細に説明する。本発明は特にファンアウ
トの小さなデバイスの後段にＣＭＯＳインバータを接続
して駆動する場合に好適するものであり、図１は本発明
のＣＭＯＳ型ドライバ回路を半導体メモリのセンスアン
プの最終出力段に配置した実施形態を示している。

【００１３】図１において、ＰＭＯＳトランジスタ１１
ａとＮＭＯＳトランジスタ１１ｂとから構成されるＣＭ
ＯＳインバータ１１の入力端子はセンスアンプ１０に接
続され、出力端子は負荷線としてのＩ／Ｏ線１２を介し
て出力手段としてのラッチ回路１３に接続されている。
この出力端子はさらに、ソースが電源電圧Ｖddに接続さ
れた設定手段としてのプルアップ用ＰＭＯＳトランジス
タ１５のドレインに接続されている。

【００１４】また、ＰＭＯＳトランジスタ１１ａのソー
スは電源電圧Ｖddに接続されるとともに、ＮＭＯＳトラ
ンジスタ１１ｂのソースは制御手段としてのＮＭＯＳト
ランジスタ１４を介して接地されている。

【００１５】ここで、ＰＭＯＳトランジスタ１１ａと、
ＮＭＯＳトランジスタ１１ｂと、ＰＭＯＳトランジスタ
１５とは、各サイズが１０：１００：１０の比率で形成
されている。すなわち、ＰＭＯＳトランジスタ１１ａの
サイズはＮＭＯＳトランジスタ１１ｂのサイズの１／１
０、かつ、プルアップ用ＰＭＯＳトランジスタ１５のサ
イズはＮＭＯＳトランジスタ１１ｂのサイズの１／１０
であり、ＰＭＯＳトランジスタ１１ａとプルアップ用Ｐ
ＭＯＳトランジスタ１５のサイズが特に小さく形成され
ていることがわかる。

【００１６】図２は図１に示すＣＭＯＳ型ドライバの動
作を示すタイムチャートである。ＣＭＯＳインバータ１
１の入力端子に図２（ｃ）に示すような入力信号ＩＮが
入力されたとする。すると、ＣＭＯＳインバータ１１の
性質によりＩ／Ｏ線１２上に反転出力が得られるが、Ｐ
ＭＯＳトランジスタ１１ａのサイズが小さい、すなわち
Ｉ／Ｏ線１２の容量を充電する能力が小さいのでＣＭＯ
Ｓインバータ１１の出力は入力信号ＩＮの“Ｌ”レベル
に対応した“Ｈ”レベルの信号とはならない。

【００１７】そこで、本実施形態では、“Ｈ”レベルの
セットクロックＳＥＴＣＫ（図２（ｂ））を、ｔ１前の
Ａの領域でプルアップ用ＰＭＯＳトランジスタ１５のゲ
ートに供給して、Ｉ／Ｏ線１２をあらかじめ“Ｈ”レベ
ル側に設定（プルアップ）しておき（図２（ｄ））、次
にｔ２のタイミングでＮＭＯＳトランジスタ１４の入力
ＥＮＳＡ（図２（ｆ））を“Ｈ”レベルにしてＮＭＯＳ
トランジスタ１４をＯＮして、ＣＭＯＳインバータ１１
に入力された入力信号（図２（ｃ））をＩ／Ｏ線１２上
に維持または反転出力させる。

【００１８】そして、ラッチ回路１３の内部クロック
（図２（ａ））が立ち上がるｔ３（trigger edge）のタ
イミングでＩ／Ｏ線１２上の反転出力をラッチ回路１３
から出力ＯＵＴ（図２（ｅ））として出力するようにす
る。このとき、ｔ２とｔ３の間で入力信号ＩＮが変化し
て、Ｉ／Ｏ線１２上の信号レベルがｔ３のタイミングま
でに確定しなければならない。

【００１９】その後、ｔ４のタイミングで入力ＥＮＳＡ
（図２（ｆ））を“Ｌ”レベルにし、さらにｔ５のタイ
ミングでセットクロックＳＥＴＣＫ（図２（ｂ））を
“Ｌ”レベルにする。

【００２０】このように本実施形態ではｔ１からｔ５の
タイミング順に各部の動作を制御することによって貫通
電流を低減することができ、これによって節電効率を最
大にすることができる。なお、ｔ１乃至ｔ５の具体的な
値としては、内部クロックのサイクルを例えば１０ｎｓ
ｅｃとし、クロックのnegative edgeを基準に考える
と、このedgeから２ｎｓｅｃ後をｔ１、３ｎｓｅｃ後を
ｔ２、５ｎｓｅｃ後をｔ３、６ｎｓｅｃ後をｔ４、７ｎ
ｓｅｃ後をｔ５とすればよい。

【００２１】図３は、図６に示す従来のＣＭＯＳ型ドラ
イバ回路に対応する詳細な回路構成図である。同図にお
いて、ＰＭＯＳトランジスタＰ１０は図６のＰＭＯＳト
ランジスタ１０１ａに、ＮＭＯＳトランジスタＮ１０は
ＮＭＯＳトランジスタ１０１ｂに、ＮＭＯＳトランジス
タＮ１１はＮＭＯＳトランジスタ１０４に対応する。ま
た、インバータＩ１０、Ｉ１１、Ｉ１２、Ｉ１３と、ゲ
ートＩ１４とはラッチ回路１０３を構成している。

【００２２】図４は、図１に示す本実施形態のＣＭＯＳ
型ドライバ回路に対応する詳細な回路構成図である。同
図において、ＰＭＯＳトランジスタＰ２０は図１のＰＭ
ＯＳトランジスタ１１ａに、ＮＭＯＳトランジスタＮ２
０はＮＭＯＳトランジスタ１１ｂに、ＮＭＯＳトランジ
スタＮ２１はＮＭＯＳトランジスタ１４に、ＰＭＯＳト
ランジスタＰ２１はプルアップ用ＰＭＯＳトランジスタ
１５に対応する。また、インバータＩ２０、Ｉ２１、Ｉ
２２、Ｉ２３と、ゲートＩ２４とはラッチ回路１３を構
成している。

【００２３】図５（ａ）、（ｂ）、（ｃ）は、図３（従
来例）と図４（本実施形態）に示す回路を用いて従来例
と本実施形態に係るドライバ回路の動作をシミュレーシ
ョンした結果を示す図である。図５（ａ）は上記した各
信号ＩＮ、Ｉ／Ｏ、ＥＮＳＡ、ＳＥＴＣＫの波形を示し
ている。図５（ｂ）はドライバ回路の出力波形を示す図
であり、ＯＵＴＰＵＴ１は従来回路における出力波形で
あり、ＯＵＴＰＵＴ２は本実施形態における出力波形で
ある。図５（ｃ）はＣＭＯＳインバータ１１の電源電圧
Ｖddから接地へ流れる貫通電流の波形を示す図である。

【００２４】Ａは従来回路におけるＣＭＯＳインバータ
１０１の電源電圧Ｖddから接地へ流れる貫通電流であ
り、Ｂ１は本実施形態の回路におけるＣＭＯＳインバー
タ１１の電源電圧Ｖddから接地へ流れる貫通電流であ
り、Ｂ２はプルアップ用ＰＭＯＳトランジスタ１５の電
源電圧からＩ／Ｏ線１２を介してプルダウン用ＮＭＯＳ
トランジスタ１４へ流れる電流の波形を示している。図
５（ｃ）からわかるように、従来回路では貫通電流Ａが
高いパルス性ノイズとなるが、本実施形態ではＰＭＯＳ
トランジスタ１１ａのサイズを小さくするとともに、小
さなサイズのプルアップ用ＰＭＯＳトランジスタ１５を
設けたので、ＣＭＯＳインバータ１１を流れる貫通電流
Ｂ１及びプルアップ用ＰＭＯＳトランジスタ１５を流れ
る電流Ｂ２はともに小さくなって本ドライバ回路の動作
には悪影響を及ぼさないことがわかる。

【００２５】なお、上記した実施形態では出力手段とし
てラッチ回路を用いたが、これに限定されず、シフトレ
ジスタ（ＳＲ）やＤ−ＦＦなどを用いてもよく、その場
合の動作を示すタイムチャートは図２と同様である。ま
た、プルアップ手段としてプルアップ用ＰＭＯＳトラン
ジスタを用いたが、ＮＭＯＳトランジスタやバイポーラ
トランジスタを用いてもよい。

【００２６】また、ＰＭＯＳトランジスタ１０１ａのｇ
m（相互コンダクタンス）がＮＭＯＳトランジスタ１０
１ｂのｇmより大きい場合は、ＮＭＯＳトランジスタを
ＰＭＯＳトランジスタよりも大きく形成するとともに位
相が反転されたパルスを入力するようにすればよい。

【００２７】

【発明の効果】本発明によれば、トランジスタ１１ａ、
１１ｂ、１５のトータルサイズを抑えながらも、Ｉ／Ｏ
線１２の駆動能力を十分に確保でき、なおかつ、電源ラ
イン（Ｖdd及びグラウンド）に高いパルス性ノイズが発
生するのを回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＣＭＯＳ型ドライバ
回路の構成を示す図である。

【図２】図１に示すＣＭＯＳ型ドライバ回路の動作を説
明するためのタイムチャートである。

【図３】従来におけるＣＭＯＳ型ドライバ回路の詳細な
回路構成図である。

【図４】本実施形態におけるＣＭＯＳ型ドライバ回路の
詳細な回路構成図である。

【図５】従来及び本実施形態におけるＣＭＯＳドライバ
回路の動作についてのシミュレーション結果を示す図で
ある。

【図６】従来のＣＭＯＳ型ドライバ回路の構成を示す図
である。

【図７】図６に示すＣＭＯＳ型ドライバ回路の動作を説
明するためのタイムチャートである。

【符号の説明】

１０…センスアンプ、１１ａ…ＰＭＯＳトランジスタ、
１１ｂ…ＮＭＯＳトランジスタ、１１…ＣＭＯＳインバ
ータ、１２…Ｉ／Ｏ線、１３…ラッチ回路、１４…ＮＭ
ＯＳトランジスタ、１５…プルアップ用ＰＭＯＳトラン
ジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型のトランジスタと、前記第１
   導電型とは逆の第２導電型のトランジスタとで構成され
   たＣＭＯＳインバータと、 このＣＭＯＳインバータの出力部に負荷線を介して接続
   され、前記ＣＭＯＳインバータの出力を外部に出力する
   出力手段と、 入力信号が前記ＣＭＯＳインバータによって前記負荷線
   上に反転出力されるタイミングを制御する制御手段と、 前記負荷線の電位レベルを所定のレベルに設定する設定
   手段と、を具備し、 前記設定手段によって前記負荷線の電位レベルが所定の
   レベルに設定された後、前記制御手段の制御のもとに、
   前記ＣＭＯＳインバータに入力される入力信号を前記負
   荷線上に反転出力させて、前記出力手段によって外部に
   出力するようにしたことを特徴とするＣＭＯＳ型ドライ
   バ回路。
2. 【請求項２】 前記第１導電型のトランジスタがＰＭＯ
   Ｓトランジスタかつ、前記第２導電型のトランジスタが
   ＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジス
   タのサイズが、特定の比率で前記ＮＭＯＳトランジスタ
   のサイズよりも小さく形成されていることを特徴とする
   請求項１記載のＣＭＯＳ型ドライバ回路。
3. 【請求項３】 前記出力手段が、ラッチ回路、Ｄ−Ｆ
   Ｆ、シフトレジスタのうちいずれか１つで構成されてい
   ることを特徴とする請求項１または２記載のＣＭＯＳ型
   ドライバ回路。
4. 【請求項４】 前記設定手段が、ＭＯＳトランジスタ、
   バイポーラトランジスタのいずれかで構成されているこ
   とを特徴とする請求項１、２、３のうちいずれか１つに
   記載のＣＭＯＳ型ドライバ回路。